JP3141401B2 - 電荷転送装置 - Google Patents
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
- H01L27/148—Charge coupled imagers
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/762—Charge transfer devices
- H01L29/765—Charge-coupled devices
- H01L29/768—Charge-coupled devices with field effect produced by an insulated gate
- H01L29/76833—Buried channel CCD
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Description
【０００１】
【産業上の利用分野】本発明は電荷転送装置に関し、特
にフローティング・ゲート（ＦＧ）を用いたＣＣＤ(Cha
rge Coupled Device)遅延素子として用いて好適な電荷
転送装置に関する。
にフローティング・ゲート（ＦＧ）を用いたＣＣＤ(Cha
rge Coupled Device)遅延素子として用いて好適な電荷
転送装置に関する。
【０００２】
【従来の技術】ＣＣＤ遅延素子は、電荷転送・時間操作
機能を利用し、信号を時間的に遅延又は可変させて信号
処理を行うデバイスであり、ＣＣＤ撮像素子との違い
は、撮像素子の場合、光入射により信号電荷を発生しか
つ注入するのに対し、入力信号電圧により信号電荷を計
量しかつ注入する点にある。このＣＣＤ遅延素子の遅延
時間（遅延量）Ｔｄは、転送段数をＮ、サンプリング周
波数をｆcとすると、 Ｔｄ＝Ｎ×１／ｆc なる式から算出される。例えば、転送段数Ｎが６８０[b
it] ，サンプリング周波数ｆc が１０．７３[MHz] のデ
バイスの場合、その遅延時間Ｔｄは、 Ｔｄ＝６８０×１／（１０．７３×１０6 ）＝６３．４ [μsec] となり、テレビジョン信号の水平同期周波数とほぼ等し
くなる。また、サンプリング周波数ｆc が可変であれ
ば、遅延時間Ｔｄも可変となり、時間軸上の圧縮・伸長
が可能となる。
機能を利用し、信号を時間的に遅延又は可変させて信号
処理を行うデバイスであり、ＣＣＤ撮像素子との違い
は、撮像素子の場合、光入射により信号電荷を発生しか
つ注入するのに対し、入力信号電圧により信号電荷を計
量しかつ注入する点にある。このＣＣＤ遅延素子の遅延
時間（遅延量）Ｔｄは、転送段数をＮ、サンプリング周
波数をｆcとすると、 Ｔｄ＝Ｎ×１／ｆc なる式から算出される。例えば、転送段数Ｎが６８０[b
it] ，サンプリング周波数ｆc が１０．７３[MHz] のデ
バイスの場合、その遅延時間Ｔｄは、 Ｔｄ＝６８０×１／（１０．７３×１０6 ）＝６３．４ [μsec] となり、テレビジョン信号の水平同期周波数とほぼ等し
くなる。また、サンプリング周波数ｆc が可変であれ
ば、遅延時間Ｔｄも可変となり、時間軸上の圧縮・伸長
が可能となる。
【０００３】ところで、フローティング・ゲート（Ｆ
Ｇ）を用いたＣＣＤ遅延素子では、図７に示すように、
蓄積ゲート電極４及び転送ゲート電極５の電極対からな
る複数段（ｎ段）の電荷転送部３n が順に配列され、信
号入力側から例えば (k-1)段目の電荷転送部３k-1 の後
段に所定遅延時間の信号を取り出すための少なくとも１
つの途中出力部７が配された構成となっており、途中出
力部７の前段・後段に関係なく蓄積ゲート電極４及び転
送ゲート電極５のチャネル長及びチャネル幅が同じに設
定されている。また、高密度化が進むにつれて各電荷転
送部の蓄積ゲート電極４や転送ゲート電極５のチャネル
長が短くなる傾向にある。
Ｇ）を用いたＣＣＤ遅延素子では、図７に示すように、
蓄積ゲート電極４及び転送ゲート電極５の電極対からな
る複数段（ｎ段）の電荷転送部３n が順に配列され、信
号入力側から例えば (k-1)段目の電荷転送部３k-1 の後
段に所定遅延時間の信号を取り出すための少なくとも１
つの途中出力部７が配された構成となっており、途中出
力部７の前段・後段に関係なく蓄積ゲート電極４及び転
送ゲート電極５のチャネル長及びチャネル幅が同じに設
定されている。また、高密度化が進むにつれて各電荷転
送部の蓄積ゲート電極４や転送ゲート電極５のチャネル
長が短くなる傾向にある。
【０００４】
【発明が解決しようとする課題】しかしながら、高密度
化に伴い各電荷転送部３の蓄積ゲート電極４や転送ゲー
ト電極５のチャネル長が短くなると、図８において、途
中出力部７の蓄積状態で実線で示すようにポテンシャル
が深くなったとき、途中出力部７の後段の電荷転送部３
k における転送ゲート電極５の下のポテンシャルバリア
が、３次元的に影響を受けることにより、本来図に点線
で示す状態にあるべきものが実線で示す如く崩れ、途中
出力部７からの電荷を全て転送、蓄積するに十分なポテ
ンシャルバリアを確保できないことになる。換言すれ
ば、各電荷転送部３の蓄積ゲート電極４や転送ゲート電
極５のチャネル長を短くすることで高密度化が図れるも
のの、途中出力部７の後段の電荷転送部３k における転
送ゲート電極５の下のポテンシャルバリアがその前段の
ポテンシャルの影響で崩れることにより、後段の電荷転
送部３k における取扱い電荷量が減って電荷転送効率の
劣化を来すことになる。
化に伴い各電荷転送部３の蓄積ゲート電極４や転送ゲー
ト電極５のチャネル長が短くなると、図８において、途
中出力部７の蓄積状態で実線で示すようにポテンシャル
が深くなったとき、途中出力部７の後段の電荷転送部３
k における転送ゲート電極５の下のポテンシャルバリア
が、３次元的に影響を受けることにより、本来図に点線
で示す状態にあるべきものが実線で示す如く崩れ、途中
出力部７からの電荷を全て転送、蓄積するに十分なポテ
ンシャルバリアを確保できないことになる。換言すれ
ば、各電荷転送部３の蓄積ゲート電極４や転送ゲート電
極５のチャネル長を短くすることで高密度化が図れるも
のの、途中出力部７の後段の電荷転送部３k における転
送ゲート電極５の下のポテンシャルバリアがその前段の
ポテンシャルの影響で崩れることにより、後段の電荷転
送部３k における取扱い電荷量が減って電荷転送効率の
劣化を来すことになる。
【０００５】そこで、本発明は、途中出力部の後段の電
荷転送部における取扱い電荷量を確保することにより、
電荷転送効率の劣化を来すことなく高密度化に対応可能
な電荷転送装置を提供することを目的とする。
荷転送部における取扱い電荷量を確保することにより、
電荷転送効率の劣化を来すことなく高密度化に対応可能
な電荷転送装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部及び信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部を具備する電荷転送装置において、途中出力
部後段の電荷転送部の転送ゲート電極及び蓄積ゲート電
極の少なくとも一方に対向するチャネル領域のチャネル
長あるいはチャネル幅を、途中出力部前段の電荷転送部
のそれよりも大とした構成を採っている。本発明はさら
に、途中出力部後段の電荷転送部の転送ゲート電極に対
向する半導体基板の領域の不純物濃度を、途中出力部前
段の電荷転送部のそれよりもポテンシャルバリアが高く
なるように選定した構成を採っている。
に、本発明は、転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部及び信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部を具備する電荷転送装置において、途中出力
部後段の電荷転送部の転送ゲート電極及び蓄積ゲート電
極の少なくとも一方に対向するチャネル領域のチャネル
長あるいはチャネル幅を、途中出力部前段の電荷転送部
のそれよりも大とした構成を採っている。本発明はさら
に、途中出力部後段の電荷転送部の転送ゲート電極に対
向する半導体基板の領域の不純物濃度を、途中出力部前
段の電荷転送部のそれよりもポテンシャルバリアが高く
なるように選定した構成を採っている。
【０００７】
【作用】本発明による電荷転送装置では、途中出力部の
後段の電荷転送部における転送ゲート電極下のポテンシ
ャルバリアが、途中出力部の蓄積状態でポテンシャルが
深くなったとき、たとえ３次元的に影響を受けたとして
も、後段の電荷転送部における転送ゲート電極に対向す
るチャネル領域のチャネル長あるいはチャネル幅が大で
あることで、途中出力部からの電荷を全て転送、蓄積す
るに十分なポテンシャルバリアを確保できる。また、た
とえポテンシャルバリアが崩れたとしても、後段の電荷
転送部における蓄積ゲート電極に対向するチャネル領域
のチャネル長あるいはチャネル幅が大であることで、後
段の電荷転送部の最大取扱い電荷量を確保できる。さら
には、途中出力部の後段の電荷転送部の転送ゲート電極
に対向する半導体基板の領域の不純物濃度を、途中出力
部の前段の電荷転送部のそれよりもポテンシャルバリア
が高くなるように選定することで、後段の電荷転送部で
の最大取扱い電荷量を多く設定できる。したがって、い
ずれの場合にも、高密度化に伴って電荷転送効率の劣化
を来すことはない。
後段の電荷転送部における転送ゲート電極下のポテンシ
ャルバリアが、途中出力部の蓄積状態でポテンシャルが
深くなったとき、たとえ３次元的に影響を受けたとして
も、後段の電荷転送部における転送ゲート電極に対向す
るチャネル領域のチャネル長あるいはチャネル幅が大で
あることで、途中出力部からの電荷を全て転送、蓄積す
るに十分なポテンシャルバリアを確保できる。また、た
とえポテンシャルバリアが崩れたとしても、後段の電荷
転送部における蓄積ゲート電極に対向するチャネル領域
のチャネル長あるいはチャネル幅が大であることで、後
段の電荷転送部の最大取扱い電荷量を確保できる。さら
には、途中出力部の後段の電荷転送部の転送ゲート電極
に対向する半導体基板の領域の不純物濃度を、途中出力
部の前段の電荷転送部のそれよりもポテンシャルバリア
が高くなるように選定することで、後段の電荷転送部で
の最大取扱い電荷量を多く設定できる。したがって、い
ずれの場合にも、高密度化に伴って電荷転送効率の劣化
を来すことはない。
【０００８】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。図１は、例えばＣＣＤ遅延素子に適応した
場合の本発明の一実施例を示す断面構造図であり、図２
にその平面図を示す。図において、例えばシリコン半導
体基板１上には、シリコン酸化膜SiO2よりなる絶縁膜２
を介してｎ段の電荷転送部３（３1 ，…，３k ，…
３n ）が転送方向に順に配列されている。電荷転送部３
は各々、第１層目のポリシリコンからなる蓄積ゲート電
極４と第２層目のポリシリコンからなる転送ゲート電極
５との電極対による２層構造となっている。蓄積ゲート
電極４及び転送ゲート電極５の電極対は各々、シリコン
酸化膜SiO2よりなる絶縁膜６によって覆われることによ
り、隣接する電極対との間での絶縁がなされている。こ
れら電荷転送部には、１つおきを組として２相の転送ク
ロックφ1 ，φ2 が印加される。
に説明する。図１は、例えばＣＣＤ遅延素子に適応した
場合の本発明の一実施例を示す断面構造図であり、図２
にその平面図を示す。図において、例えばシリコン半導
体基板１上には、シリコン酸化膜SiO2よりなる絶縁膜２
を介してｎ段の電荷転送部３（３1 ，…，３k ，…
３n ）が転送方向に順に配列されている。電荷転送部３
は各々、第１層目のポリシリコンからなる蓄積ゲート電
極４と第２層目のポリシリコンからなる転送ゲート電極
５との電極対による２層構造となっている。蓄積ゲート
電極４及び転送ゲート電極５の電極対は各々、シリコン
酸化膜SiO2よりなる絶縁膜６によって覆われることによ
り、隣接する電極対との間での絶縁がなされている。こ
れら電荷転送部には、１つおきを組として２相の転送ク
ロックφ1 ，φ2 が印加される。
【０００９】また、信号入力側から所定段目（本例で
は、k-1 段目）の電荷転送部３k-1 の後段には、その段
数で決まる遅延時間の信号を取り出すための途中出力部
７が配されている。この途中出力部７は、出力ゲート
（ＯＧ）電極８と、フローティング・ゲート（ＦＧ）電
極９と、プリチャージ・ゲート（ＰＧ）部を形成する転
送ゲート電極１０及び蓄積ゲート電極１１とから構成さ
れている。そして、フローティング・ゲート（ＦＧ）に
蓄積された信号電荷が、それまでの段数k-1 に応じた遅
延時間だけ遅延された信号出力ＯＵＴとして導出され
る。プリチャージ・ゲート部の転送ゲート電極１０及び
蓄積ゲート電極１１には、転送クロックφ1 ，φ2 に対
して図３に示す如きタイミング関係でプリチャージ・ク
ロックφPGが印加される。このプリチャージ・クロック
φPGは、その波高値ＶDD2 が転送クロックφ1 ，φ2 の
波高値ＶDD1 以上に設定されている。また、シリコン半
導体基板１の表面側には、各蓄積ゲート電極４，９，１
１に対向してＮ型領域が、各転送ゲート電極５，８，１
０に対向してＮ- 型領域がそれぞれ形成されている。
は、k-1 段目）の電荷転送部３k-1 の後段には、その段
数で決まる遅延時間の信号を取り出すための途中出力部
７が配されている。この途中出力部７は、出力ゲート
（ＯＧ）電極８と、フローティング・ゲート（ＦＧ）電
極９と、プリチャージ・ゲート（ＰＧ）部を形成する転
送ゲート電極１０及び蓄積ゲート電極１１とから構成さ
れている。そして、フローティング・ゲート（ＦＧ）に
蓄積された信号電荷が、それまでの段数k-1 に応じた遅
延時間だけ遅延された信号出力ＯＵＴとして導出され
る。プリチャージ・ゲート部の転送ゲート電極１０及び
蓄積ゲート電極１１には、転送クロックφ1 ，φ2 に対
して図３に示す如きタイミング関係でプリチャージ・ク
ロックφPGが印加される。このプリチャージ・クロック
φPGは、その波高値ＶDD2 が転送クロックφ1 ，φ2 の
波高値ＶDD1 以上に設定されている。また、シリコン半
導体基板１の表面側には、各蓄積ゲート電極４，９，１
１に対向してＮ型領域が、各転送ゲート電極５，８，１
０に対向してＮ- 型領域がそれぞれ形成されている。
【００１０】かかる構成のＣＣＤ遅延素子において、本
実施例では、途中出力部７の後段の電荷転送部３k の転
送ゲート電極５のチャネル長ＬTaを、途中出力部７の前
段の電荷転送部３k-1 の転送ゲート電極５のチャネル長
ＬTbよりも大に設定した点を特徴としている。これによ
れば、図３の時間Ｔでの途中出力部７のポテンシャルを
示す図４において、途中出力部７の蓄積状態でポテンシ
ャルが深くなったとき、途中出力部７の後段の電荷転送
部３k における転送ゲート電極５の下のポテンシャルバ
リアがたとえ３次元的に影響を受けたとしても、途中出
力部７からの電荷を全て転送、蓄積するに十分なポテン
シャルバリアを確保できる。したがって、途中出力部７
の後段の電荷転送部３k における取扱い電荷量を確保で
きるため、途中出力部７の後段の電荷転送部３k 以外の
電荷転送部の蓄積ゲート電極４及び転送ゲート電極５の
チャネル長を短くすることで、電荷転送効率の劣化を来
すことなく高密度化を図れることになる。
実施例では、途中出力部７の後段の電荷転送部３k の転
送ゲート電極５のチャネル長ＬTaを、途中出力部７の前
段の電荷転送部３k-1 の転送ゲート電極５のチャネル長
ＬTbよりも大に設定した点を特徴としている。これによ
れば、図３の時間Ｔでの途中出力部７のポテンシャルを
示す図４において、途中出力部７の蓄積状態でポテンシ
ャルが深くなったとき、途中出力部７の後段の電荷転送
部３k における転送ゲート電極５の下のポテンシャルバ
リアがたとえ３次元的に影響を受けたとしても、途中出
力部７からの電荷を全て転送、蓄積するに十分なポテン
シャルバリアを確保できる。したがって、途中出力部７
の後段の電荷転送部３k における取扱い電荷量を確保で
きるため、途中出力部７の後段の電荷転送部３k 以外の
電荷転送部の蓄積ゲート電極４及び転送ゲート電極５の
チャネル長を短くすることで、電荷転送効率の劣化を来
すことなく高密度化を図れることになる。
【００１１】図５は、本発明の他の実施例を示す断面構
造図である。本実施例においては、途中出力部７の後段
の電荷転送部３k の蓄積ゲート電極４のチャネル長ＬSa
を、途中出力部７の前段の電荷転送部３k-1の蓄積ゲー
ト電極４のチャネル長ＬSbよりも大に設定した点を特徴
としている。これによれば、図３の時間Ｔでの途中出力
部７のポテンシャルを示す図６において、途中出力部７
の蓄積状態でポテンシャルが深くなったとき、途中出力
部７の後段の電荷転送部３k における転送ゲート電極５
の下のポテンシャルバリアが３次元的に影響を受けるこ
とにより、本来図に点線で示す状態にあるべきものがた
とえ実線で示す如く崩れたとしても、電荷転送部３k の
蓄積ゲート電極４のチャネル長ＬSaが長いことから、当
該蓄積ゲート電極４での最大取扱い電荷量が他に比して
多いため、途中出力部７の後段の電荷転送部３k 以外の
電荷転送部の蓄積ゲート電極４及び転送ゲート電極５の
チャネル長を短くすることで、電荷転送効率の劣化を来
すことなく高密度化を図れることになる。
造図である。本実施例においては、途中出力部７の後段
の電荷転送部３k の蓄積ゲート電極４のチャネル長ＬSa
を、途中出力部７の前段の電荷転送部３k-1の蓄積ゲー
ト電極４のチャネル長ＬSbよりも大に設定した点を特徴
としている。これによれば、図３の時間Ｔでの途中出力
部７のポテンシャルを示す図６において、途中出力部７
の蓄積状態でポテンシャルが深くなったとき、途中出力
部７の後段の電荷転送部３k における転送ゲート電極５
の下のポテンシャルバリアが３次元的に影響を受けるこ
とにより、本来図に点線で示す状態にあるべきものがた
とえ実線で示す如く崩れたとしても、電荷転送部３k の
蓄積ゲート電極４のチャネル長ＬSaが長いことから、当
該蓄積ゲート電極４での最大取扱い電荷量が他に比して
多いため、途中出力部７の後段の電荷転送部３k 以外の
電荷転送部の蓄積ゲート電極４及び転送ゲート電極５の
チャネル長を短くすることで、電荷転送効率の劣化を来
すことなく高密度化を図れることになる。
【００１２】なお、上記各実施例では、途中出力部７の
後段の電荷転送部３k における蓄積ゲート電極４及び転
送ゲート電極５の一方のチャネル長を、途中出力部７の
前段の電荷転送部３k-1 のそれよりも大とした場合につ
いて説明したが、蓄積ゲート電極４及び転送ゲート電極
５の一方に限定されるものではなく、双方のチャネル長
を同様に設定しても良く、これによれば、一方の場合に
比してより大なる効果が期待できる。また、上記各実施
例においては、途中出力部７の後段の電荷転送部３k に
おける各ゲート電極のチャネル長ＬTa又はＬSaを途中出
力部７の前段のそれよりも長く設定するとしたが、チャ
ネル長ＬTa又はＬSaに代えてチャネル幅Ｗ（図２を参
照）を広く設定するようにしても良く、要は、各チャネ
ルの断面積を大とすることで途中出力部７の後段の電荷
転送部３k での最大取扱い電荷量を多く設定できれば良
いのである。さらには、途中出力部７の後段の電荷転送
部３k の転送ゲート電極５に対向するシリコン半導体基
板１のＮ- 型領域の不純物濃度を、途中出力部７の前段
の電荷転送部３k-1 のそれよりもポテンシャルバリアが
高くなるように選定するようにしても良く、これによっ
ても電荷転送部３k での最大取扱い電荷量を多く設定で
きることになる。
後段の電荷転送部３k における蓄積ゲート電極４及び転
送ゲート電極５の一方のチャネル長を、途中出力部７の
前段の電荷転送部３k-1 のそれよりも大とした場合につ
いて説明したが、蓄積ゲート電極４及び転送ゲート電極
５の一方に限定されるものではなく、双方のチャネル長
を同様に設定しても良く、これによれば、一方の場合に
比してより大なる効果が期待できる。また、上記各実施
例においては、途中出力部７の後段の電荷転送部３k に
おける各ゲート電極のチャネル長ＬTa又はＬSaを途中出
力部７の前段のそれよりも長く設定するとしたが、チャ
ネル長ＬTa又はＬSaに代えてチャネル幅Ｗ（図２を参
照）を広く設定するようにしても良く、要は、各チャネ
ルの断面積を大とすることで途中出力部７の後段の電荷
転送部３k での最大取扱い電荷量を多く設定できれば良
いのである。さらには、途中出力部７の後段の電荷転送
部３k の転送ゲート電極５に対向するシリコン半導体基
板１のＮ- 型領域の不純物濃度を、途中出力部７の前段
の電荷転送部３k-1 のそれよりもポテンシャルバリアが
高くなるように選定するようにしても良く、これによっ
ても電荷転送部３k での最大取扱い電荷量を多く設定で
きることになる。
【００１３】
【発明の効果】以上説明したように、本発明による電荷
転送装置においては、途中出力部の後段の電荷転送部に
おける転送ゲート電極及び蓄積ゲート電極の少なくとも
一方に対向するチャネル領域のチャネル長あるいはチャ
ネル幅を、途中出力部の前段の電荷転送部でのそれより
も大としたことにより、後段の電荷転送部における取扱
い電荷量を確保できるため、電荷転送効率の劣化を来す
ことなく高密度化を図れる効果がある。また、途中出力
部の後段の電荷転送部の転送ゲート電極に対向する半導
体基板の領域の不純物濃度を、途中出力部の前段の電荷
転送部のそれよりもポテンシャルバリアが高くなるよう
に選定した場合にも、同様に、後段の電荷転送部におけ
る取扱い電荷量を確保できるため、電荷転送効率の劣化
を来すことなく高密度化を図れることになる。
転送装置においては、途中出力部の後段の電荷転送部に
おける転送ゲート電極及び蓄積ゲート電極の少なくとも
一方に対向するチャネル領域のチャネル長あるいはチャ
ネル幅を、途中出力部の前段の電荷転送部でのそれより
も大としたことにより、後段の電荷転送部における取扱
い電荷量を確保できるため、電荷転送効率の劣化を来す
ことなく高密度化を図れる効果がある。また、途中出力
部の後段の電荷転送部の転送ゲート電極に対向する半導
体基板の領域の不純物濃度を、途中出力部の前段の電荷
転送部のそれよりもポテンシャルバリアが高くなるよう
に選定した場合にも、同様に、後段の電荷転送部におけ
る取扱い電荷量を確保できるため、電荷転送効率の劣化
を来すことなく高密度化を図れることになる。
【図１】本発明の一実施例を示す断面構造図である。
【図２】図１の概略平面図である。
【図３】２相の転送クロックφ1 ，φ2 及びプリチャー
ジ・クロックφPGのタイミング波形図である。
ジ・クロックφPGのタイミング波形図である。
【図４】図３の時間Ｔにおける図１の途中出力部のポテ
ンシャル図である。
ンシャル図である。
【図５】本発明の他の実施例を示す断面構造図である。
【図６】他の実施例の場合における途中出力部のポテン
シャル図である。
シャル図である。
【図７】従来例の断面構造図である。
【図８】従来例における途中出力部のポテンシャル図で
ある。
ある。
１ シリコン半導体基板 ３ 電荷転送部 ４ 蓄積ゲート電極 ５ 転送ゲート電極 ７ 途中出力部 ９ フローティング・ゲート電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 真城 康人 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/762 H01L 21/339 H01L 27/148 H04N 5/335
Claims (2)
- 【請求項１】 転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部と、信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部とを具備し、前記途中出力部後段の電荷転送
部の前記転送ゲート電極及び前記蓄積ゲート電極の少な
くとも一方に対向するチャネル領域のチャネル長あるい
はチャネル幅を、前記途中出力部前段の電荷転送部のそ
れよりも大としたことを特徴とする電荷転送装置。 - 【請求項２】 転送ゲート電極及び蓄積ゲート電極の電
極対からなる複数段の電荷転送部と、信号入力側から所
定段目の電荷転送部の後段に配された少なくとも１つの
途中出力部とを具備し、前記途中出力部後段の電荷転送
部の前記転送ゲート電極に対向する半導体基板の領域の
不純物濃度を、前記途中出力部前段の電荷転送部のそれ
よりもポテンシャルバリアが高くなるように選定したこ
とを特徴とする電荷転送装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023951A JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
| DE69204692T DE69204692T2 (de) | 1991-01-23 | 1992-01-21 | Ladungsgekoppelter Baustein. |
| EP92100939A EP0496357B1 (en) | 1991-01-23 | 1992-01-21 | Charge coupled device |
| KR1019920000884A KR100214040B1 (ko) | 1991-01-23 | 1992-01-23 | 전하결합소자 |
| US07/824,355 US5227650A (en) | 1991-01-23 | 1992-01-23 | Charge coupled device delay line employing a floating gate or floating diffusion gate at its intermediate output portion |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03023951A JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
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|---|---|
| JPH04239735A JPH04239735A (ja) | 1992-08-27 |
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Family Applications (1)
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|---|---|---|---|
| JP03023951A Expired - Fee Related JP3141401B2 (ja) | 1991-01-23 | 1991-01-23 | 電荷転送装置 |
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| JP (1) | JP3141401B2 (ja) |
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- 1992-01-23 US US07/824,355 patent/US5227650A/en not_active Expired - Lifetime
- 1992-01-23 KR KR1019920000884A patent/KR100214040B1/ko not_active IP Right Cessation
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| JPH04239735A (ja) | 1992-08-27 |
| US5227650A (en) | 1993-07-13 |
| EP0496357A3 (en) | 1993-05-05 |
| EP0496357A2 (en) | 1992-07-29 |
| DE69204692D1 (de) | 1995-10-19 |
| DE69204692T2 (de) | 1996-05-09 |
| KR100214040B1 (ko) | 1999-08-02 |
| KR920015591A (ko) | 1992-08-27 |
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|---|---|---|---|
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