JP3140023B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JP3140023B2 JP3140023B2 JP01268926A JP26892689A JP3140023B2 JP 3140023 B2 JP3140023 B2 JP 3140023B2 JP 01268926 A JP01268926 A JP 01268926A JP 26892689 A JP26892689 A JP 26892689A JP 3140023 B2 JP3140023 B2 JP 3140023B2
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Description
本発明は半導体装置及びその製造方法に係り、特に高
耐圧、高信頼性を有するMOS型半導体装置およびその製
造方法に関する。
耐圧、高信頼性を有するMOS型半導体装置およびその製
造方法に関する。
今日のLSIの発展をささえてきた技術の一つに、多結
晶シリコン（Si）電極・配線形成技術がある。多結晶Si
膜は、膜堆積直後の状態では、極めて抵抗が高いため、
その後の工程で、イオン打込み法や熱拡散法により不純
物をドーピングし、導電性を得ている。 MOS型不揮発性メモリ等では、上記方法により形成し
た第１の多結晶Si膜の表面を熱酸化して二酸化シリコン
（SiO2）から成る絶縁膜を形成し、更にこの絶縁膜上
に、第２の多結晶Si膜を第１の多結晶Si膜と同様の方法
で形成して、トランジスタやキャパシタを構成してい
る。この種の半導体装置の製造方法に関連するものとし
ては、電子情報通信学会技術研究報告第184巻、1985
年、第43頁から48頁が挙げられる。
晶シリコン（Si）電極・配線形成技術がある。多結晶Si
膜は、膜堆積直後の状態では、極めて抵抗が高いため、
その後の工程で、イオン打込み法や熱拡散法により不純
物をドーピングし、導電性を得ている。 MOS型不揮発性メモリ等では、上記方法により形成し
た第１の多結晶Si膜の表面を熱酸化して二酸化シリコン
（SiO2）から成る絶縁膜を形成し、更にこの絶縁膜上
に、第２の多結晶Si膜を第１の多結晶Si膜と同様の方法
で形成して、トランジスタやキャパシタを構成してい
る。この種の半導体装置の製造方法に関連するものとし
ては、電子情報通信学会技術研究報告第184巻、1985
年、第43頁から48頁が挙げられる。
しかし、上記従来技術により形成した多結晶Siの熱酸
化膜の絶縁耐圧は、基板単結晶Siの熱酸化膜のそれに比
べて著しく劣るという問題があった。これは、以下の２
つの理由によると考えられている。 多結晶Si/SiO2界面に存在する凹凸での電界集中。 膜堆積後の多結晶Siの表面には、多数の凹凸が存在す
る。この凹凸に局所的に電界が集中する結果、SiO2膜の
絶縁破壊が起こる。更に、この凹凸に起因して、多結晶
Siが酸化されずにSiO2膜中に取り残されることもあり、
電流漏洩の原因となる。 この問題を解決するために、例えば、Si膜の堆積を55
0℃から575℃の範囲という従来より低温で行ない、膜堆
積時のSi膜の状態を非晶質とすることにより、Si膜表面
の凹凸を低減する方法も提案されている。しかし、多結
晶Si膜の表面を平滑にしただけでは、高い絶縁耐圧は得
られなかった。 不純物の酸化膜中への取り込み。 多結晶Si膜中の不純物、特に、結晶粒界に偏析してい
た不純物が、酸化の際にSiO2中に取り込まれる結果、準
位が生じ、漏洩電流が増大する。 本発明の目的は、単結晶Si基板上に形成した熱酸化膜
と同等の高い絶縁耐圧を有する酸化膜を、多結晶Si膜上
に形成する方法を提供することにある。
化膜の絶縁耐圧は、基板単結晶Siの熱酸化膜のそれに比
べて著しく劣るという問題があった。これは、以下の２
つの理由によると考えられている。 多結晶Si/SiO2界面に存在する凹凸での電界集中。 膜堆積後の多結晶Siの表面には、多数の凹凸が存在す
る。この凹凸に局所的に電界が集中する結果、SiO2膜の
絶縁破壊が起こる。更に、この凹凸に起因して、多結晶
Siが酸化されずにSiO2膜中に取り残されることもあり、
電流漏洩の原因となる。 この問題を解決するために、例えば、Si膜の堆積を55
0℃から575℃の範囲という従来より低温で行ない、膜堆
積時のSi膜の状態を非晶質とすることにより、Si膜表面
の凹凸を低減する方法も提案されている。しかし、多結
晶Si膜の表面を平滑にしただけでは、高い絶縁耐圧は得
られなかった。 不純物の酸化膜中への取り込み。 多結晶Si膜中の不純物、特に、結晶粒界に偏析してい
た不純物が、酸化の際にSiO2中に取り込まれる結果、準
位が生じ、漏洩電流が増大する。 本発明の目的は、単結晶Si基板上に形成した熱酸化膜
と同等の高い絶縁耐圧を有する酸化膜を、多結晶Si膜上
に形成する方法を提供することにある。
上記目的は以下の構成、 （１）第１のSi膜を、不純物をドーピングしながら堆積
する、 （２）第１のSi膜の堆積温度を550℃以下とし、非晶質
状態で行なう、 （３）第１のSi膜中の不純物濃度を、８×1020cm-3以下
とする、 ことにより達成される。
する、 （２）第１のSi膜の堆積温度を550℃以下とし、非晶質
状態で行なう、 （３）第１のSi膜中の不純物濃度を、８×1020cm-3以下
とする、 ことにより達成される。
上記製造方法によれば、第１のSi膜とSiO2膜との界
面、及びSiO2膜と第２のSi膜の界面の凹凸は5nm以下と
なり、極めて平滑となる。従って、従来技術で生じてい
た、多結晶Si膜の凹凸に起因した局所的な電界集中がな
い。更に、本Si膜の結晶粒径は従来の多結晶Si膜の約10
倍と大きいうえ、不純物をドーピングしながら膜を堆積
しているので、粒界に偏析する不純物の濃度が小さい。
従って、酸化によりSiO2膜中に取り込まれる不純物の量
が低減される。よって、高い絶縁耐圧を有する多結晶Si
−SiO2−多結晶Si構造を形成することが可能となる。
面、及びSiO2膜と第２のSi膜の界面の凹凸は5nm以下と
なり、極めて平滑となる。従って、従来技術で生じてい
た、多結晶Si膜の凹凸に起因した局所的な電界集中がな
い。更に、本Si膜の結晶粒径は従来の多結晶Si膜の約10
倍と大きいうえ、不純物をドーピングしながら膜を堆積
しているので、粒界に偏析する不純物の濃度が小さい。
従って、酸化によりSiO2膜中に取り込まれる不純物の量
が低減される。よって、高い絶縁耐圧を有する多結晶Si
−SiO2−多結晶Si構造を形成することが可能となる。
実施例１ まず、第２図を用いて、本発明の第一の実施例につき
詳細に説明する。本実施は以下の手順で作成した。 まず、抵抗率0.1Ωcm、面方位（100）のｎ型Si基板10
1の表面に、周知の選択酸化技術によりフィールド酸化
膜102を形成した。次いで、第１のSi膜103を、原料ガス
にジシラン（Si2H6）とフォスフィン（PH3）を用い、減
圧化学気相成長法（LPCVD法）により、リンをドーピン
グしながら525℃で200nm堆積した。Si膜103は、膜堆積
直後の状態は非晶質である。 Si膜103の堆積に際しては、窒素を希釈ガスとして用
いた。これは、PH3の流量が小さいため、希釈ガスを用
いることにより、その制御を容易とするためである。更
に、希釈ガスを用いると、同一バッチ内のウェーハ間の
膜厚・濃度の均一性が向上するという効果もある。希釈
ガスとしては、窒素の他に、ヘリウム、アルゴン等の不
活性ガスを用いてもよい。 このSi膜103を、周知のリソグラフィ技術とドライエ
ッチング技術により加工し、第１の電極とした。 次いで、Si膜表面に、熱酸化法により20nmのSiO2膜10
4を形成した。酸化は、1000℃の温度で、10％の酸素を
含有したアルゴンガス雰囲気中で行なった。なお、この
酸化の際、第１のSi膜は非晶質状態から多結晶状態に遷
移し、同時に不純物の活性化も完了する。続いて、厚さ
200nmの第２のSi膜105を、第１のSi膜103と同様の条件
により堆積した。そして、650℃の窒素雰囲気で20分間
熱処理を行ない、第２のSi膜の多結晶化と不純物の活性
化を行なった。その後、第２のSi膜を加工し、第２の電
極とした。 上記方法により形成したMOS型キャパシタの絶縁耐圧
（10-6A/cm2の漏洩電流が生じたときの印加電界強度）
と第１のSi膜中のリン濃度の関係を第１図に示す。絶縁
耐圧の測定においては、第１の電極103を基準とし、第
２の電極105に正の電圧を印加した。なお、この場合の
第２のSi膜中のリン濃度は４×1020cm-3とした。 図のように、第１のSi膜中のリン濃度の増加とともに
絶縁耐圧は向上し、リン濃度が７×1020cm-3では7.8ΜV
/cmと従来、約６ΜV/cmが限界であったものが、単結晶S
i基板上に形成したSiO2膜と同等の値を示した。しかし
ながら、リン濃度が更に増加すると、絶縁耐圧は急激に
劣化した。従って、第１のSi膜中のリン濃度は、８×10
20cm-3以下とすべきである。なお、第１のSi膜中のリン
濃度が１×1020cm-3以下であると、膜のシート抵抗が大
きくなり、実用に適さない。 ここで、第１のSi膜103を酸化する際の希釈ガスとし
て、アルゴンの代わりに窒素を用いても、第１図と同様
の結果が得られた。しかし、絶縁耐圧は、各リン濃度の
値に対して、第１図より小さめであった。従って、希釈
用のガスとしては、窒素よりもアルゴン、ネオン等の不
活性ガスが望ましい。 比較のため、第１図には、従来法における結果も併せ
て示した。従来法（ａ）は、SiH4を原料ガスに用い、63
0℃、すなわち多結晶状態で第１のSi膜を200nm堆積し、
続いてLPCVD法により10nmのSiO2膜を形成した後、40keV
でリンイオンを打込み、SiO2膜を除去した後、1000℃の
温度で、10％の酸素を含有したアルゴン雰囲気中で酸化
を行なったものである。従来法（ｂ）は、従来法（ａ）
のSi膜の堆積を525℃、つまり非晶質状態としたもので
ある。なお、従来法（ａ）、従来法（ｂ）ともに、第２
のSi膜の堆積は、本発明の方法によった。同図から明ら
かなように、第１のSi膜の堆積を多結晶、非晶質いずれ
の状態で行なっても、リンのドーピングを膜堆積後に行
なったのでは、高い絶縁耐圧は得られず、6.6MV/cmが最
高であった。 本実施例によれば、Si2H6とPH3を用いて、リンをドー
ピングしながら、非晶質状態で第１及び第２のSi膜を堆
積することにより、Si電極間のSiO2膜の絶縁耐圧を向上
する効果がある。なお、SiO2膜として、CVD法で形成し
た膜を用いても、同様の効果を得ることができる。 実施例２ 第３図に、本発明の第２の実施例の断面概略図を示
す。本実施例は一括消去型EEPROMであり、以下に示す手
順で作成した。 まず、抵抗率10Ωcm、面方位（100）のｐ型Si基板201
の表面に、周知の選択酸化技術によりフィールド酸化膜
202を形成した。次いで、酸素雰囲気中でSi基板を酸化
し、15nmのゲート酸化膜203を形成した。続いて、Si2H6
とPH3を原料ガスに用い、LPCVD法によりリンをドーピン
グしながら、525℃で第１のSi膜204を200nm堆積した。S
i膜中のリン濃度は５×1020cm-3である。次に、公知の
技術を用いて第１のSi膜204を加工し、フローティング
ゲートとした。 次に、1000℃の温度で、10％の酸素を含有したアルゴ
ン雰囲気中で第１のSi膜204の表面を酸化し、20nmのSiO
2膜205を形成した。続いて、第２のSi膜206を第１のSi
膜と同様の方法で200nm堆積した後、公知の技術により
第２のSi膜を加工し、コントロールゲートとした。その
後、リン及びヒ素イオンを順次打込んでソース、ドレイ
ン領域207を形成した後、LPCVD法により層間酸化膜208
を形成し、これに接続孔を開け、Al膜209を堆積して引
出し配線とした。 本方法により形成したEEPROMのフローティングゲート
204とコントロールゲート206間のSiO2膜205の絶縁耐圧
は、従来法に比べ、20％以上向上した。これとともに、
フローティングゲートの電荷保持時間が一桁向上した。 なお、本実施例において第１のSi膜204の堆積の際、
膜中のリン濃度を、膜堆積の進行に従い０から５×1020
cm-3へと漸次増加させる実験も併せて行なった。この場
合、SiO2膜205の絶縁耐圧は、上記方法と同一であった
にもかかわらず、ゲート酸化膜203の耐圧は15％向上
し、消去後のしきい値電圧が2Vから1Vに低減した。 本実施例によれば、一括消去型EEPROMのフローティン
グゲート及びコントロールゲートを、Si2H6とPH3を用い
て、リンをドーピングしながら、非晶質状態で堆積する
ことにより、電荷保持特性を大幅に向上できるという効
果がある。 なお、実施例１及び２では、第１及び第２のSi膜の堆
積に際し、ドーピングガスにフォスフィンを用い、リン
を不純物として導入したが、ドーピングガスにアルシン
を用い、ヒ素を導入しても同様の効果が得られる。
詳細に説明する。本実施は以下の手順で作成した。 まず、抵抗率0.1Ωcm、面方位（100）のｎ型Si基板10
1の表面に、周知の選択酸化技術によりフィールド酸化
膜102を形成した。次いで、第１のSi膜103を、原料ガス
にジシラン（Si2H6）とフォスフィン（PH3）を用い、減
圧化学気相成長法（LPCVD法）により、リンをドーピン
グしながら525℃で200nm堆積した。Si膜103は、膜堆積
直後の状態は非晶質である。 Si膜103の堆積に際しては、窒素を希釈ガスとして用
いた。これは、PH3の流量が小さいため、希釈ガスを用
いることにより、その制御を容易とするためである。更
に、希釈ガスを用いると、同一バッチ内のウェーハ間の
膜厚・濃度の均一性が向上するという効果もある。希釈
ガスとしては、窒素の他に、ヘリウム、アルゴン等の不
活性ガスを用いてもよい。 このSi膜103を、周知のリソグラフィ技術とドライエ
ッチング技術により加工し、第１の電極とした。 次いで、Si膜表面に、熱酸化法により20nmのSiO2膜10
4を形成した。酸化は、1000℃の温度で、10％の酸素を
含有したアルゴンガス雰囲気中で行なった。なお、この
酸化の際、第１のSi膜は非晶質状態から多結晶状態に遷
移し、同時に不純物の活性化も完了する。続いて、厚さ
200nmの第２のSi膜105を、第１のSi膜103と同様の条件
により堆積した。そして、650℃の窒素雰囲気で20分間
熱処理を行ない、第２のSi膜の多結晶化と不純物の活性
化を行なった。その後、第２のSi膜を加工し、第２の電
極とした。 上記方法により形成したMOS型キャパシタの絶縁耐圧
（10-6A/cm2の漏洩電流が生じたときの印加電界強度）
と第１のSi膜中のリン濃度の関係を第１図に示す。絶縁
耐圧の測定においては、第１の電極103を基準とし、第
２の電極105に正の電圧を印加した。なお、この場合の
第２のSi膜中のリン濃度は４×1020cm-3とした。 図のように、第１のSi膜中のリン濃度の増加とともに
絶縁耐圧は向上し、リン濃度が７×1020cm-3では7.8ΜV
/cmと従来、約６ΜV/cmが限界であったものが、単結晶S
i基板上に形成したSiO2膜と同等の値を示した。しかし
ながら、リン濃度が更に増加すると、絶縁耐圧は急激に
劣化した。従って、第１のSi膜中のリン濃度は、８×10
20cm-3以下とすべきである。なお、第１のSi膜中のリン
濃度が１×1020cm-3以下であると、膜のシート抵抗が大
きくなり、実用に適さない。 ここで、第１のSi膜103を酸化する際の希釈ガスとし
て、アルゴンの代わりに窒素を用いても、第１図と同様
の結果が得られた。しかし、絶縁耐圧は、各リン濃度の
値に対して、第１図より小さめであった。従って、希釈
用のガスとしては、窒素よりもアルゴン、ネオン等の不
活性ガスが望ましい。 比較のため、第１図には、従来法における結果も併せ
て示した。従来法（ａ）は、SiH4を原料ガスに用い、63
0℃、すなわち多結晶状態で第１のSi膜を200nm堆積し、
続いてLPCVD法により10nmのSiO2膜を形成した後、40keV
でリンイオンを打込み、SiO2膜を除去した後、1000℃の
温度で、10％の酸素を含有したアルゴン雰囲気中で酸化
を行なったものである。従来法（ｂ）は、従来法（ａ）
のSi膜の堆積を525℃、つまり非晶質状態としたもので
ある。なお、従来法（ａ）、従来法（ｂ）ともに、第２
のSi膜の堆積は、本発明の方法によった。同図から明ら
かなように、第１のSi膜の堆積を多結晶、非晶質いずれ
の状態で行なっても、リンのドーピングを膜堆積後に行
なったのでは、高い絶縁耐圧は得られず、6.6MV/cmが最
高であった。 本実施例によれば、Si2H6とPH3を用いて、リンをドー
ピングしながら、非晶質状態で第１及び第２のSi膜を堆
積することにより、Si電極間のSiO2膜の絶縁耐圧を向上
する効果がある。なお、SiO2膜として、CVD法で形成し
た膜を用いても、同様の効果を得ることができる。 実施例２ 第３図に、本発明の第２の実施例の断面概略図を示
す。本実施例は一括消去型EEPROMであり、以下に示す手
順で作成した。 まず、抵抗率10Ωcm、面方位（100）のｐ型Si基板201
の表面に、周知の選択酸化技術によりフィールド酸化膜
202を形成した。次いで、酸素雰囲気中でSi基板を酸化
し、15nmのゲート酸化膜203を形成した。続いて、Si2H6
とPH3を原料ガスに用い、LPCVD法によりリンをドーピン
グしながら、525℃で第１のSi膜204を200nm堆積した。S
i膜中のリン濃度は５×1020cm-3である。次に、公知の
技術を用いて第１のSi膜204を加工し、フローティング
ゲートとした。 次に、1000℃の温度で、10％の酸素を含有したアルゴ
ン雰囲気中で第１のSi膜204の表面を酸化し、20nmのSiO
2膜205を形成した。続いて、第２のSi膜206を第１のSi
膜と同様の方法で200nm堆積した後、公知の技術により
第２のSi膜を加工し、コントロールゲートとした。その
後、リン及びヒ素イオンを順次打込んでソース、ドレイ
ン領域207を形成した後、LPCVD法により層間酸化膜208
を形成し、これに接続孔を開け、Al膜209を堆積して引
出し配線とした。 本方法により形成したEEPROMのフローティングゲート
204とコントロールゲート206間のSiO2膜205の絶縁耐圧
は、従来法に比べ、20％以上向上した。これとともに、
フローティングゲートの電荷保持時間が一桁向上した。 なお、本実施例において第１のSi膜204の堆積の際、
膜中のリン濃度を、膜堆積の進行に従い０から５×1020
cm-3へと漸次増加させる実験も併せて行なった。この場
合、SiO2膜205の絶縁耐圧は、上記方法と同一であった
にもかかわらず、ゲート酸化膜203の耐圧は15％向上
し、消去後のしきい値電圧が2Vから1Vに低減した。 本実施例によれば、一括消去型EEPROMのフローティン
グゲート及びコントロールゲートを、Si2H6とPH3を用い
て、リンをドーピングしながら、非晶質状態で堆積する
ことにより、電荷保持特性を大幅に向上できるという効
果がある。 なお、実施例１及び２では、第１及び第２のSi膜の堆
積に際し、ドーピングガスにフォスフィンを用い、リン
を不純物として導入したが、ドーピングガスにアルシン
を用い、ヒ素を導入しても同様の効果が得られる。
本発明によれば、多結晶Si膜上に高い絶縁耐圧を有す
るSiO2膜を形成することができる。これにより、LSIデ
バイスの高信頼化が図れる。更に、従来行なわれていた
熱拡散やイオン打込みが不要となるので、LSIデバイス
製造工程の大幅な簡略化が図れる。
るSiO2膜を形成することができる。これにより、LSIデ
バイスの高信頼化が図れる。更に、従来行なわれていた
熱拡散やイオン打込みが不要となるので、LSIデバイス
製造工程の大幅な簡略化が図れる。
第１図は、本発明の実施例と従来例によるSi膜中の不純
物濃度と絶縁耐圧の関係を示す曲線図、第２図及び第３
は、本発明の実施例を示す半導体装置の断面図である。 符号の説明 101、201……Si基板、102、202……フィールド酸化膜、
203……ゲート酸化膜、103、204……第１のSi膜、104、
205……SiO2膜、105、206……第２のSi膜、207……拡散
層、208……層間酸化膜、209……Al膜
物濃度と絶縁耐圧の関係を示す曲線図、第２図及び第３
は、本発明の実施例を示す半導体装置の断面図である。 符号の説明 101、201……Si基板、102、202……フィールド酸化膜、
203……ゲート酸化膜、103、204……第１のSi膜、104、
205……SiO2膜、105、206……第２のSi膜、207……拡散
層、208……層間酸化膜、209……Al膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大路 譲 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 牛山 雅弘 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭63−211768（ＪＰ，Ａ) 特開 昭61−251073（ＪＰ，Ａ) 特開 昭61−47672（ＪＰ，Ａ) 特開 平１−255271（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (9)
- 【請求項１】不純物がドーピングされた非晶質状態のシ
リコン膜の表面に絶縁膜を形成している間に、前記シリ
コン膜を多結晶状態に遷移させることを特徴とする不揮
発性メモリの製造方法。 - 【請求項２】前記絶縁膜を介して前記シリコン膜と対向
する電極を形成することを特徴とする請求項１に記載の
不揮発性メモリの製造方法。 - 【請求項３】前記第１のシリコン膜の不純物は、リンで
あることを特徴とする請求項１又は２に記載の不揮発性
メモリの製造方法。 - 【請求項４】前記第２の絶縁膜は、二酸化シリコン膜で
あることを特徴とする請求項１乃至３の何れかに記載の
不揮発性メモリの製造方法。 - 【請求項５】半導体基板上に、ゲート絶縁膜を形成する
工程と、 前記ゲート絶縁膜上に、不純物をドーピングしながら非
晶質状態の第１のシリコン膜からなる第１のゲート電極
を形成する工程と、 前記第１のゲート電極を、多結晶状態に遷移させる工程
と、 前記第１のゲート電極上に、絶縁膜を形成する工程と、 前記絶縁膜上に、第２のゲート電極を形成する工程とを
有し、 前記多結晶状態に遷移させる工程と前記絶縁膜を形成す
る工程を、熱をともなった処理により一体的に行なうこ
とを特徴とする不揮発性メモリの製造方法。 - 【請求項６】前記第１のゲート電極を形成する工程は、
原料ガスにフォスフィン或いはアルシンを含んだ化学気
相成長法により、450℃以上550℃以下の温度で前記第１
のシリコン膜を堆積することを特徴とする請求項５に記
載の不揮発性メモリの製造方法。 - 【請求項７】前記熱をともなった処理は、熱酸化法であ
ることを特徴とする請求項５又は６に記載の不揮発性メ
モリの製造方法。 - 【請求項８】前記熱処理をともなった処理は、CVD法で
あることを特徴とする請求項１又は２に記載の不揮発性
メモリの製造方法。 - 【請求項９】前記第２のゲート電極を形成する工程は、
不純物をドーピングしながら非晶質状態の第２のシリコ
ン膜からなる第２のゲート電極を形成する工程であるこ
とを特徴とする請求項５乃至８の何れかに記載の不揮発
性メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01268926A JP3140023B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01268926A JP3140023B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03132078A JPH03132078A (ja) | 1991-06-05 |
| JP3140023B2 true JP3140023B2 (ja) | 2001-03-05 |
Family
ID=17465200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01268926A Expired - Lifetime JP3140023B2 (ja) | 1989-10-18 | 1989-10-18 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3140023B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100466193B1 (ko) * | 2002-07-18 | 2005-01-13 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 제조 방법 |
| TWI222176B (en) * | 2002-08-30 | 2004-10-11 | Fujitsu Amd Semiconductor Ltd | Semiconductor memory device and the manufacturing method thereof |
| JP5161495B2 (ja) * | 2006-07-19 | 2013-03-13 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| US7906804B2 (en) | 2006-07-19 | 2011-03-15 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device and manufacturing method thereof |
-
1989
- 1989-10-18 JP JP01268926A patent/JP3140023B2/ja not_active Expired - Lifetime
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| JPH03132078A (ja) | 1991-06-05 |
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