JP3139783B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JP3139783B2 JP3139783B2 JP03211009A JP21100991A JP3139783B2 JP 3139783 B2 JP3139783 B2 JP 3139783B2 JP 03211009 A JP03211009 A JP 03211009A JP 21100991 A JP21100991 A JP 21100991A JP 3139783 B2 JP3139783 B2 JP 3139783B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- integrated circuit
- semiconductor integrated
- wiring layer
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/642—Capacitive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/11—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は複数の配線層を有する半
導体集積回路装置に関する。
導体集積回路装置に関する。
【０００２】
【従来の技術】電子機器においては近年、情報処理の高
速化、多機能集積化、小型化、省電力化などの動きが顕
著であるが、これに伴なって半導体集積回路装置の分野
でも情報処理の高速化、デザインルールの超微細化およ
び多層配線化などの高集積化が進んでいる。
速化、多機能集積化、小型化、省電力化などの動きが顕
著であるが、これに伴なって半導体集積回路装置の分野
でも情報処理の高速化、デザインルールの超微細化およ
び多層配線化などの高集積化が進んでいる。
【０００３】ところが、情報処理の高速化を実現するた
めには半導体集積回路装置の出力バッファの高速なスイ
ッチング動作を行なうことが必要となり、この際に電源
系配線に瞬間的に大きな電流パルスが流れて電源電圧が
大きく変動するが、超微細パターン化の進んだ半導体集
積回路装置の電源系配線はそのパルスを支障なく流せる
ほどの配線幅を有していない。このために電源系配線中
の電圧降下が無視できないものとなって、半導体集積回
路チップ内に供給される電源電圧にばらつきが生じ、能
動素子のノイズマージンが減少して回路動作が不安定に
なるという問題や、スイッチング時に流れる大きな電流
が電源系の持つインダクタンスによってノイズを生じさ
せ、回路の誤動作を発生させるという問題があった。
めには半導体集積回路装置の出力バッファの高速なスイ
ッチング動作を行なうことが必要となり、この際に電源
系配線に瞬間的に大きな電流パルスが流れて電源電圧が
大きく変動するが、超微細パターン化の進んだ半導体集
積回路装置の電源系配線はそのパルスを支障なく流せる
ほどの配線幅を有していない。このために電源系配線中
の電圧降下が無視できないものとなって、半導体集積回
路チップ内に供給される電源電圧にばらつきが生じ、能
動素子のノイズマージンが減少して回路動作が不安定に
なるという問題や、スイッチング時に流れる大きな電流
が電源系の持つインダクタンスによってノイズを生じさ
せ、回路の誤動作を発生させるという問題があった。
【０００４】このような従来技術に係る半導体集積回路
装置の電源系配線の一例を図４に示す。この図４に明ら
かなように、従来の半導体集積回路装置の電源系配線、
即ち電源配線４０１および接地配線４０２は、半導体集
積回路チップの周辺部に列設されたＩ／Ｏパッド４０３
に沿うような形に配設された線状の配線であって、その
のパターンから櫛状に伸びた支線４０４により各電源系
のＩ／Ｏパッドが電源系配線に接続され、この電源系配
線によってさらにチップ内に造り込まれた各能動素子
（図示省略）に接続されている。このような従来の半導
体集積回路装置の電源系配線は、十分な配線幅を有する
配線ではなく、またそのパターン形状に起因して半導体
集積回路チップの中央部に位置する能動素子への接続の
ための配線設計も容易ではないという問題があった。
装置の電源系配線の一例を図４に示す。この図４に明ら
かなように、従来の半導体集積回路装置の電源系配線、
即ち電源配線４０１および接地配線４０２は、半導体集
積回路チップの周辺部に列設されたＩ／Ｏパッド４０３
に沿うような形に配設された線状の配線であって、その
のパターンから櫛状に伸びた支線４０４により各電源系
のＩ／Ｏパッドが電源系配線に接続され、この電源系配
線によってさらにチップ内に造り込まれた各能動素子
（図示省略）に接続されている。このような従来の半導
体集積回路装置の電源系配線は、十分な配線幅を有する
配線ではなく、またそのパターン形状に起因して半導体
集積回路チップの中央部に位置する能動素子への接続の
ための配線設計も容易ではないという問題があった。
【０００５】また、半導体集積回路装置の高集積化によ
り、特にロジック系の半導体集積回路装置においてはＩ
／Ｏのピン数が著しく増加し、また一般的に超微細パタ
ーン化も進んでいるので、半導体集積回路チップの周辺
部だけにＩ／Ｏパッドを設けることには限界があるため
に、その中央部にもＩ／Ｏパッドを設けるという要請が
表面実装型Ｐ．Ｇ．Ａ（ピン・グリッド・アレイ）の登
場など実装形態の多様化に伴なって顕著になってきてい
る。しかしながらこのように中央部に設置された電源系
Ｉ／Ｏパッドへの電源系配線の接続は、従来のようなロ
の字型に配設された線状の電源系配線では設計が容易で
はないという問題があった。
り、特にロジック系の半導体集積回路装置においてはＩ
／Ｏのピン数が著しく増加し、また一般的に超微細パタ
ーン化も進んでいるので、半導体集積回路チップの周辺
部だけにＩ／Ｏパッドを設けることには限界があるため
に、その中央部にもＩ／Ｏパッドを設けるという要請が
表面実装型Ｐ．Ｇ．Ａ（ピン・グリッド・アレイ）の登
場など実装形態の多様化に伴なって顕著になってきてい
る。しかしながらこのように中央部に設置された電源系
Ｉ／Ｏパッドへの電源系配線の接続は、従来のようなロ
の字型に配設された線状の電源系配線では設計が容易で
はないという問題があった。
【０００６】さらに、情報処理の高速化や高集積化によ
り、近年、電子機器のＥＭＩ（電磁気的ノイズの漏洩）
の問題がますます深刻な問題となってきている。このＥ
ＭＩの問題を解決するために電磁気シールド材などが開
発されているものの、その発生源である半導体集積回路
装置自身においてこれを防ぐことが必要とされるに至っ
ているが、この半導体集積回路装置自身から発するＥＭ
Ｉに対して現在のところ十分な対策が成されているとは
言えないという問題があった。
り、近年、電子機器のＥＭＩ（電磁気的ノイズの漏洩）
の問題がますます深刻な問題となってきている。このＥ
ＭＩの問題を解決するために電磁気シールド材などが開
発されているものの、その発生源である半導体集積回路
装置自身においてこれを防ぐことが必要とされるに至っ
ているが、この半導体集積回路装置自身から発するＥＭ
Ｉに対して現在のところ十分な対策が成されているとは
言えないという問題があった。
【０００７】
【発明が解決しようとする課題】このように従来の半導
体集積回路装置においては、電源系配線中の電圧降下に
より半導体集積回路チップ内に供給される電源電圧がば
らつき、半導体集回路装置の能動素子のノイズマージン
が減少して回路動作が不安定になるという問題や、スイ
ッチング時に流れる大きな電流パルスにより電源系にノ
イズが発生し回路に誤動作を発生させるという問題があ
った。また、半導体集積回路チップの中央部に位置する
能動素子への接続配線の設計（引き回し）も容易ではな
いという問題や、半導体集積回路チップの中央部に設置
された電源系Ｉ／Ｏパッドへの電源系配線の接続の設計
が容易ではないという問題があった。また、半導体集積
回路装置自身から発するＥＭＩに対して現在のところ十
分な対策が成されているとは言えないという問題があっ
た。
体集積回路装置においては、電源系配線中の電圧降下に
より半導体集積回路チップ内に供給される電源電圧がば
らつき、半導体集回路装置の能動素子のノイズマージン
が減少して回路動作が不安定になるという問題や、スイ
ッチング時に流れる大きな電流パルスにより電源系にノ
イズが発生し回路に誤動作を発生させるという問題があ
った。また、半導体集積回路チップの中央部に位置する
能動素子への接続配線の設計（引き回し）も容易ではな
いという問題や、半導体集積回路チップの中央部に設置
された電源系Ｉ／Ｏパッドへの電源系配線の接続の設計
が容易ではないという問題があった。また、半導体集積
回路装置自身から発するＥＭＩに対して現在のところ十
分な対策が成されているとは言えないという問題があっ
た。
【０００８】本発明はかかる問題を解決するために成さ
れたもので、その目的とするところは、半導体集積回路
チップ内に供給される電源電圧のばらつきや回路動作の
不安定さや回路の誤動作の問題を解消して、動作が安定
し誤動作も抑えられて信頼性が高く、半導体集積回路チ
ップの中央部に位置する能動素子への接続配線やその中
央部に設置された電源系Ｉ／Ｏパッドへの電源系配線の
接続が容易で、しかも半導体集積回路装置自身において
ＥＭＩを防ぐことを可能とした半導体集積回路装置を提
供することにある。
れたもので、その目的とするところは、半導体集積回路
チップ内に供給される電源電圧のばらつきや回路動作の
不安定さや回路の誤動作の問題を解消して、動作が安定
し誤動作も抑えられて信頼性が高く、半導体集積回路チ
ップの中央部に位置する能動素子への接続配線やその中
央部に設置された電源系Ｉ／Ｏパッドへの電源系配線の
接続が容易で、しかも半導体集積回路装置自身において
ＥＭＩを防ぐことを可能とした半導体集積回路装置を提
供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
装置は、半導体集積回路が形成されたチップと、少なく
とも１層に形成されたメッシュ状の電源配線層と、前記
電源配線層以外の少なくとも１層に形成されたメッシュ
状の接地配線層とを含み、前記電源配線層および前記接
地配線層は、電磁気ノイズを遮蔽可能な程度に前記半導
体集積回路を覆い、かつ前記メッシュが互いにずらされ
て前記チップ上に積層された複数の配線層と、Ｉ／Ｏパ
ットと前記半導体集積回路とを電気的に接続させるため
に前記メッシュを通り抜けるように配設されたビアとを
具備することを特徴とする。
装置は、半導体集積回路が形成されたチップと、少なく
とも１層に形成されたメッシュ状の電源配線層と、前記
電源配線層以外の少なくとも１層に形成されたメッシュ
状の接地配線層とを含み、前記電源配線層および前記接
地配線層は、電磁気ノイズを遮蔽可能な程度に前記半導
体集積回路を覆い、かつ前記メッシュが互いにずらされ
て前記チップ上に積層された複数の配線層と、Ｉ／Ｏパ
ットと前記半導体集積回路とを電気的に接続させるため
に前記メッシュを通り抜けるように配設されたビアとを
具備することを特徴とする。
【００１０】なお、上述の電源配線層および接地配線層
は、そのチップの能動素子の配設された領域のほぼ全
面、具体的には約70％程度以上を覆うように配設された
ときにチップ上にデカップリングコンデンサが形成され
電源系ノイズの低減に効果的に作用し、またチップ自身
から発するＥＭＩの除去などの効果を発揮するものであ
る。
は、そのチップの能動素子の配設された領域のほぼ全
面、具体的には約70％程度以上を覆うように配設された
ときにチップ上にデカップリングコンデンサが形成され
電源系ノイズの低減に効果的に作用し、またチップ自身
から発するＥＭＩの除去などの効果を発揮するものであ
る。
【００１１】 また、上述の電源配線層および設置配線
層は、メッシュ状（格子状）に配設したから、ベタ配線
に比べ、能動素子間を接続する信号配線の容量を低減で
きるため、負荷容量による素子の高速性の低下を防ぐこ
とができる。さらに、メッシュの隙間から接続ビアなど
を通すことで層間接続が容易になり、電源層および接地
層への経路が短くなるため、ノイズ低減に寄与できる。
さらにまた、メッシュをずらして対向させたので、対向
面積が減少して層間のピンホールによるショート発生率
が少なくなる。なお、チップ表面から直接電源および接
地用のＩ／Ｏパッドを２次元状に配置し、バンプを形成
しフリップチップ実装することも可能である。
層は、メッシュ状（格子状）に配設したから、ベタ配線
に比べ、能動素子間を接続する信号配線の容量を低減で
きるため、負荷容量による素子の高速性の低下を防ぐこ
とができる。さらに、メッシュの隙間から接続ビアなど
を通すことで層間接続が容易になり、電源層および接地
層への経路が短くなるため、ノイズ低減に寄与できる。
さらにまた、メッシュをずらして対向させたので、対向
面積が減少して層間のピンホールによるショート発生率
が少なくなる。なお、チップ表面から直接電源および接
地用のＩ／Ｏパッドを２次元状に配置し、バンプを形成
しフリップチップ実装することも可能である。
【００１２】
【作用】半導体集積回路装置の複数の配線層のうちの 1
層ほぼ全面にわたって電源配線層が形成され、かつその
電源配線層以外の 1層ほぼ全面にわたって接地配線層が
形成されている。そしてこのベタの電源配線層およびベ
タの接地配線層の四周の各辺からは櫛状に伸びた各支線
がそれぞれ各電源系Ｉ／Ｏパッドに接続され、また該半
導体集積回路装置チップの中央部に設置された能動素子
にもその他端が接続されている。従って、出力バッファ
のスイッチング時などに発生する振幅の大きな電源系電
圧パルスはこれらの間の最短距離を走ることができ、ま
た従来の技術に係る半導体集積回路装置の線状の電源系
配線と比べてその抵抗値またはインピーダンス値は大幅
に低いものとなり半導体集積回路チップ内に供給される
電源電圧のばらつきや回路動作の不安定さや回路の誤動
作の問題が解消される。
層ほぼ全面にわたって電源配線層が形成され、かつその
電源配線層以外の 1層ほぼ全面にわたって接地配線層が
形成されている。そしてこのベタの電源配線層およびベ
タの接地配線層の四周の各辺からは櫛状に伸びた各支線
がそれぞれ各電源系Ｉ／Ｏパッドに接続され、また該半
導体集積回路装置チップの中央部に設置された能動素子
にもその他端が接続されている。従って、出力バッファ
のスイッチング時などに発生する振幅の大きな電源系電
圧パルスはこれらの間の最短距離を走ることができ、ま
た従来の技術に係る半導体集積回路装置の線状の電源系
配線と比べてその抵抗値またはインピーダンス値は大幅
に低いものとなり半導体集積回路チップ内に供給される
電源電圧のばらつきや回路動作の不安定さや回路の誤動
作の問題が解消される。
【００１３】また、電源配線層および接地配線層と信号
配線層とは別の層に分けられているので、信号配線層内
での信号配線の自由度が妨げられることがない。
配線層とは別の層に分けられているので、信号配線層内
での信号配線の自由度が妨げられることがない。
【００１４】さらにこの層間にデカップリングコンデン
サを直接チップ上に形成することが可能となるため電源
系のインピーダンスがより小さくなり、従ってノイズも
小さくなる。
サを直接チップ上に形成することが可能となるため電源
系のインピーダンスがより小さくなり、従ってノイズも
小さくなる。
【００１５】また、電源配線層および接地配線層はチッ
プの 1層ほぼ全面にわたって配設されているので、チッ
プ内の能動素子とでも容易に接続をとることができる。
またチップの周辺部にある各電源系Ｉ／Ｏパッドとの接
続のみならず、チップ中央部に２次元的に電源系Ｉ／Ｏ
パッドを任意に配置できる。また、複数の配線層のうち
の一層ほぼ全面にわたる電源配線層とその電源配線層以
外の一層ほぼ全面にわたる接地配線層とにより、半導体
集積回路チップ内部において静電遮蔽が行なわれて、該
チップの能動素子自身から発するＥＭＩを防いでいる。
プの 1層ほぼ全面にわたって配設されているので、チッ
プ内の能動素子とでも容易に接続をとることができる。
またチップの周辺部にある各電源系Ｉ／Ｏパッドとの接
続のみならず、チップ中央部に２次元的に電源系Ｉ／Ｏ
パッドを任意に配置できる。また、複数の配線層のうち
の一層ほぼ全面にわたる電源配線層とその電源配線層以
外の一層ほぼ全面にわたる接地配線層とにより、半導体
集積回路チップ内部において静電遮蔽が行なわれて、該
チップの能動素子自身から発するＥＭＩを防いでいる。
【００１６】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。
に説明する。
【００１７】（実施例１）図１（ａ）は、本発明の第１
の実施例に係る半導体集積回路装置の構成を示す平面図
であり、図１（ｂ）はその側面断面図である。
の実施例に係る半導体集積回路装置の構成を示す平面図
であり、図１（ｂ）はその側面断面図である。
【００１８】この半導体集積回路装置は、図１（ｂ）に
示すように、下層から順にｎ型シリコン基板１と、その
ｎ型シリコン基板１の表面部に形成された能動素子２
と、その上に第１の絶縁層３、第１の信号層４、第２の
絶縁層５、第２の信号層６、第３の絶縁層７とが順次交
互に積層されてなる積層構造８と、この積層構造８のほ
ぼ全面を覆うように配設された電源配線層９およびその
上面に絶縁層１０を介して配設された接地配線層１１
と、この上層に配設された絶縁層１２と、前述の能動素
子２の電源端子と電源配線層９とを接続する接続ビア１
３および前述の能動素子２の接地端子と接地配線層１１
とを接続する接続ビア１４とを有している。このように
本発明の半導体集積回路装置は電源配線層９および接地
配線層１１がそれぞれ信号配線層を有する積層構造８と
は別に一層ずつ割り当てられているので、第１の信号配
線層４と第２の信号配線層６の信号配線の自由度がほと
んど妨げられておらず、信号配線の最短距離で効果的な
配線を可能としている。また、チップの中央部に設けら
れた能動素子と電源配線層９および接地配線層１１の接
続も特別なパターン設計を必要とせず、接続ビア１３、
１４を配設するだけで簡易に接続することができる。
示すように、下層から順にｎ型シリコン基板１と、その
ｎ型シリコン基板１の表面部に形成された能動素子２
と、その上に第１の絶縁層３、第１の信号層４、第２の
絶縁層５、第２の信号層６、第３の絶縁層７とが順次交
互に積層されてなる積層構造８と、この積層構造８のほ
ぼ全面を覆うように配設された電源配線層９およびその
上面に絶縁層１０を介して配設された接地配線層１１
と、この上層に配設された絶縁層１２と、前述の能動素
子２の電源端子と電源配線層９とを接続する接続ビア１
３および前述の能動素子２の接地端子と接地配線層１１
とを接続する接続ビア１４とを有している。このように
本発明の半導体集積回路装置は電源配線層９および接地
配線層１１がそれぞれ信号配線層を有する積層構造８と
は別に一層ずつ割り当てられているので、第１の信号配
線層４と第２の信号配線層６の信号配線の自由度がほと
んど妨げられておらず、信号配線の最短距離で効果的な
配線を可能としている。また、チップの中央部に設けら
れた能動素子と電源配線層９および接地配線層１１の接
続も特別なパターン設計を必要とせず、接続ビア１３、
１４を配設するだけで簡易に接続することができる。
【００１９】また、この半導体集積回路装置は、平面的
には図１（ａ）に示すように、そのチップの四周の辺に
沿うように配設された電源系Ｉ／Ｏパッド１５にまで電
源配線および接地配線から伸びて接続される複数の支線
１６を有している。そしてこれらの複数の支線１６とチ
ップ中央部に設けられた能動素子の電源端子との電気的
接続は、電源配線層９および接地配線層１１内において
平面状に接続されるので、細い線状の電源系配線により
接続されていた従来の半導体集積回路装置に比べて格段
に直流における抵抗および交流におけるインピーダンス
の低減を実現しており、電圧降下による半導体集積回路
チップ内に供給される電源電圧のばらつきや回路動作の
不安定さや回路の誤動作の問題などが解決されて、その
回路の動作の信頼性が大幅に向上している。
には図１（ａ）に示すように、そのチップの四周の辺に
沿うように配設された電源系Ｉ／Ｏパッド１５にまで電
源配線および接地配線から伸びて接続される複数の支線
１６を有している。そしてこれらの複数の支線１６とチ
ップ中央部に設けられた能動素子の電源端子との電気的
接続は、電源配線層９および接地配線層１１内において
平面状に接続されるので、細い線状の電源系配線により
接続されていた従来の半導体集積回路装置に比べて格段
に直流における抵抗および交流におけるインピーダンス
の低減を実現しており、電圧降下による半導体集積回路
チップ内に供給される電源電圧のばらつきや回路動作の
不安定さや回路の誤動作の問題などが解決されて、その
回路の動作の信頼性が大幅に向上している。
【００２０】このとき電源配線層９と接地配線層１１と
の間に挟まれる絶縁層１０の材質、（特にその誘電率）
を適宜選択して、その絶縁層１０を電源配線層９と接地
配線層１１で積層することにより、チップ上にバイパス
用コンデンサを形成して、電源系ノイズの低減を効果的
に図ることもできる。
の間に挟まれる絶縁層１０の材質、（特にその誘電率）
を適宜選択して、その絶縁層１０を電源配線層９と接地
配線層１１で積層することにより、チップ上にバイパス
用コンデンサを形成して、電源系ノイズの低減を効果的
に図ることもできる。
【００２１】また、この半導体集積回路装置は、電源配
線層９および接地配線層１１によって静電遮蔽機能が実
現され、チップ内部の能動素子や信号配線から発生する
電磁気ノイズを、そのチップ表面から外へは漏れないよ
うにしており、ＥＭＩの問題に対してその発生源から対
処してこれを解決している。
線層９および接地配線層１１によって静電遮蔽機能が実
現され、チップ内部の能動素子や信号配線から発生する
電磁気ノイズを、そのチップ表面から外へは漏れないよ
うにしており、ＥＭＩの問題に対してその発生源から対
処してこれを解決している。
【００２２】図１の例では、電源配線層９と接地配線層
１１がベタ状の平面で構成される例を示したが、図２に
示すように、電源配線層２０９と接地配線層２１１とを
ベタ配線層ではなくメッシュ状に配設し、その対向する
面積を調節することで、電源配線層２０９と接地配線層
２１１と絶縁層２１０とにより形成されるデカップリン
グコンデンサの容量値を調節して電源系ノイズのより効
果的な低減を図ることもできる。
１１がベタ状の平面で構成される例を示したが、図２に
示すように、電源配線層２０９と接地配線層２１１とを
ベタ配線層ではなくメッシュ状に配設し、その対向する
面積を調節することで、電源配線層２０９と接地配線層
２１１と絶縁層２１０とにより形成されるデカップリン
グコンデンサの容量値を調節して電源系ノイズのより効
果的な低減を図ることもできる。
【００２３】この例では、電源配線層２０９のメッシュ
および接地配線層２１１のメッシュのピッチを縦横 1/2
ピッチずつずらして対向させると、対向面積が減少する
ので層間のピンホールの問題が軽減される。またメッシ
ュ状配線とベタ配線とを比較すると、メッシュ状配線の
方が能動素子間を接続する信号配線の容量を低減できる
ため、負荷容量による素子の高速性の低下を防ぐことが
できる。
および接地配線層２１１のメッシュのピッチを縦横 1/2
ピッチずつずらして対向させると、対向面積が減少する
ので層間のピンホールの問題が軽減される。またメッシ
ュ状配線とベタ配線とを比較すると、メッシュ状配線の
方が能動素子間を接続する信号配線の容量を低減できる
ため、負荷容量による素子の高速性の低下を防ぐことが
できる。
【００２４】（実施例２）図３（ａ）は第２の実施例に
係る半導体集積回路装置の構成を示す平面図、図３
（ｂ）はその側面断面図である。
係る半導体集積回路装置の構成を示す平面図、図３
（ｂ）はその側面断面図である。
【００２５】この第２の実施例に係る半導体集積回路装
置の構成は、層構造については第１の実施例と同様であ
る。本発明では図３に示すように電源系用Ｉ／Ｏパッド
３０１がチップ周辺部のみならずチップ中央部にも配設
されている。このとき、このチップを実装する配線基板
（図示省略）との接続にはフリップチップ方式を用いる
ことができるように、チップ周辺部の信号用および電源
系用Ｉ／Ｏパッドのみならず、中央部のＩ／Ｏパッド上
にもバンプ３０２が形成される。
置の構成は、層構造については第１の実施例と同様であ
る。本発明では図３に示すように電源系用Ｉ／Ｏパッド
３０１がチップ周辺部のみならずチップ中央部にも配設
されている。このとき、このチップを実装する配線基板
（図示省略）との接続にはフリップチップ方式を用いる
ことができるように、チップ周辺部の信号用および電源
系用Ｉ／Ｏパッドのみならず、中央部のＩ／Ｏパッド上
にもバンプ３０２が形成される。
【００２６】第１の実施例の図２の例でいえば、チップ
の中央部に配設される電源系用Ｉ／Ｏパッド３０１およ
びバンプ３０２は、電源配線層もしくは接地配線層のメ
ッシュの十字路状の交点部の真上のチップ表面に配設さ
れ、電源配線層３０３や接地配線層３０４に接続ビア３
０５によって接続されている。特に電源配線層３０３か
らバンプ３０２への接続ビアは接地配線層３０４を一旦
貫通しなければチップ表面へと到達できず、また接地配
線層３０４から能動素子３０６の接地端子への接続ビア
は電源配線層３０３を一旦貫通しなければ能動素子３０
６へと到達できないので、これらの接続ビアは電源配線
層３０３または接地配線層３０４のメッシュの格子間を
通り抜けるように配設されて、これらが電気的に短絡す
ることのないようにしている。このように電源配線層３
０３および接地配線層３０４がメッシュ状に配設されて
いることにより、接続ビア３０５の層間貫通を容易なも
のとすることができる。この場合、実施例１と比べて配
線基板上の電源および接地層への経路が更に短くなるた
め、電源系に生ずるノイズを更に低減できる。
の中央部に配設される電源系用Ｉ／Ｏパッド３０１およ
びバンプ３０２は、電源配線層もしくは接地配線層のメ
ッシュの十字路状の交点部の真上のチップ表面に配設さ
れ、電源配線層３０３や接地配線層３０４に接続ビア３
０５によって接続されている。特に電源配線層３０３か
らバンプ３０２への接続ビアは接地配線層３０４を一旦
貫通しなければチップ表面へと到達できず、また接地配
線層３０４から能動素子３０６の接地端子への接続ビア
は電源配線層３０３を一旦貫通しなければ能動素子３０
６へと到達できないので、これらの接続ビアは電源配線
層３０３または接地配線層３０４のメッシュの格子間を
通り抜けるように配設されて、これらが電気的に短絡す
ることのないようにしている。このように電源配線層３
０３および接地配線層３０４がメッシュ状に配設されて
いることにより、接続ビア３０５の層間貫通を容易なも
のとすることができる。この場合、実施例１と比べて配
線基板上の電源および接地層への経路が更に短くなるた
め、電源系に生ずるノイズを更に低減できる。
【００２７】
【発明の効果】 以上詳細に説明したように、本発明の
半導体集積回路装置は、半導体集積回路チップ内に供給
される電源電圧のばらつきや回路動作の不安定さや回路
の誤動作の問題を解消して、動作が安定して誤動作も抑
えられ信頼性が高く、半導体集積回路チップの中央部に
位置する能動素子への接続配線やその中央部に設置され
た電源系Ｉ／Ｏパッドへの電源系配線の接続が容易であ
り、しかも半導体集積回路装置自身においてＥＭＩを防
いだ半導体集積回路装置である。とくに、電源配線層と
接地配線層をメッシュ状に配設し、かつ、両者のメッシ
ュをずらしたことにより、対向面積が減少するので、層
間のピンホールによるショート発生率が少なくなる。ま
た、ベタ配線に比べ、能動素子間を接続する信号配線の
容量を低減できるため、負荷容量による素子の高速性の
低下を防ぐことができる。さらに、接続ビアの層間貫通
を容易なものとすることができ、電源層および接地層へ
の経路が短くなるため、ノイズ低減に寄与できる。
半導体集積回路装置は、半導体集積回路チップ内に供給
される電源電圧のばらつきや回路動作の不安定さや回路
の誤動作の問題を解消して、動作が安定して誤動作も抑
えられ信頼性が高く、半導体集積回路チップの中央部に
位置する能動素子への接続配線やその中央部に設置され
た電源系Ｉ／Ｏパッドへの電源系配線の接続が容易であ
り、しかも半導体集積回路装置自身においてＥＭＩを防
いだ半導体集積回路装置である。とくに、電源配線層と
接地配線層をメッシュ状に配設し、かつ、両者のメッシ
ュをずらしたことにより、対向面積が減少するので、層
間のピンホールによるショート発生率が少なくなる。ま
た、ベタ配線に比べ、能動素子間を接続する信号配線の
容量を低減できるため、負荷容量による素子の高速性の
低下を防ぐことができる。さらに、接続ビアの層間貫通
を容易なものとすることができ、電源層および接地層へ
の経路が短くなるため、ノイズ低減に寄与できる。
【図１】本発明の第１の実施例に係る半導体集積回路装
置の構成を示す平面図（ａ）およびその側面断面図
（ｂ）。
置の構成を示す平面図（ａ）およびその側面断面図
（ｂ）。
【図２】メッシュ状の電源配線層および接地配線層を有
する本発明の第１の実施例に係る半導体集積回路装置の
構成を示す平面図（ａ）およびその側面断面図（ｂ）。
する本発明の第１の実施例に係る半導体集積回路装置の
構成を示す平面図（ａ）およびその側面断面図（ｂ）。
【図３】本発明の第２の実施例に係る半導体集積回路装
置の構成を示す平面図（ａ）およびその側面断面図
（ｂ）。
置の構成を示す平面図（ａ）およびその側面断面図
（ｂ）。
【図４】従来の半導体集積回路装置の構成を示す平面
図。
図。
１……………ｎ型シリコン基板 ２……………能動素子 ３……………第１の絶縁層 ４……………第１の信号配線層 ５……………第２の絶縁層 ６……………第２の信号配線層 ７……………第３の絶縁層 ８……………積層構造 ９……………電源配線層 １０、１２…絶縁層 １１…………接地配線層 １３、１４…接続ビア １５…………Ｉ／Ｏパッド １６…………支線
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/3205 H01L 21/822 H01L 27/04
Claims (1)
- 【請求項１】 半導体集積回路が形成されたチップと、 少なくとも１層に形成されたメッシュ状の電源配線層
と、前記電源配線層以外の少なくとも１層に形成された
メッシュ状の接地配線層とを含み、前記電源配線層およ
び前記接地配線層は、電磁気ノイズを遮蔽可能な程度に
前記半導体集積回路を覆い、かつ前記メッシュが互いに
ずらされて前記チップ上に積層された複数の配線層と、 Ｉ／Ｏパットと前記半導体集積回路とを電気的に接続さ
せるために前記メッシュを通り抜けるように配設された
ビアとを具備する ことを特徴とする半導体集積回路装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03211009A JP3139783B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03211009A JP3139783B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0555380A JPH0555380A (ja) | 1993-03-05 |
| JP3139783B2 true JP3139783B2 (ja) | 2001-03-05 |
Family
ID=16598827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03211009A Expired - Fee Related JP3139783B2 (ja) | 1991-08-22 | 1991-08-22 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3139783B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11135634A (ja) | 1997-10-28 | 1999-05-21 | Nec Ic Microcomput Syst Ltd | 半導体装置配線の処理方法、および、半導体装置配線の処理プログラムを記録した記録媒体 |
| US6130459A (en) * | 1998-03-10 | 2000-10-10 | Oryx Technology Corporation | Over-voltage protection device for integrated circuits |
| SG73610A1 (en) * | 1998-10-07 | 2002-01-15 | Agilent Technologies Inc | Integrated circuit die with directly coupled noise suppression and/or other device |
| JP3727220B2 (ja) | 2000-04-03 | 2005-12-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
| JP4795521B2 (ja) * | 2000-10-16 | 2011-10-19 | 富士通株式会社 | 半導体装置及びその製造方法 |
| US7348656B2 (en) * | 2005-09-22 | 2008-03-25 | International Rectifier Corp. | Power semiconductor device with integrated passive component |
| JP5124839B2 (ja) * | 2005-09-28 | 2013-01-23 | 株式会社リキッド・デザイン・システムズ | 半導体装置 |
| US7687882B2 (en) * | 2006-04-14 | 2010-03-30 | Allegro Microsystems, Inc. | Methods and apparatus for integrated circuit having multiple dies with at least one on chip capacitor |
| US20090230446A1 (en) | 2008-03-17 | 2009-09-17 | Technology Alliance Group, Inc. | Semiconductor device and bypass capacitor module |
| JP5486376B2 (ja) * | 2010-03-31 | 2014-05-07 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP5708124B2 (ja) | 2011-03-25 | 2015-04-30 | 三菱電機株式会社 | 半導体装置 |
| US10002957B2 (en) * | 2011-12-21 | 2018-06-19 | Power Integrations, Inc. | Shield wrap for a heterostructure field effect transistor |
| CN114762115A (zh) * | 2019-12-10 | 2022-07-15 | 罗姆股份有限公司 | 半导体器件 |
-
1991
- 1991-08-22 JP JP03211009A patent/JP3139783B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0555380A (ja) | 1993-03-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5686764A (en) | Flip chip package with reduced number of package layers | |
| US5272600A (en) | Electrical interconnect device with interwoven power and ground lines and capacitive vias | |
| JP3139783B2 (ja) | 半導体集積回路装置 | |
| US5903050A (en) | Semiconductor package having capacitive extension spokes and method for making the same | |
| KR0134648B1 (ko) | 노이즈가 적은 적층 멀티칩 패키지 | |
| US5708296A (en) | Power-ground plane for a C4 flip-chip substrate | |
| KR100311332B1 (ko) | 반도체 장치 | |
| CN100390969C (zh) | 半导体器件 | |
| CA1232364A (en) | Wafer-scale-integrated assembly | |
| EP0393220B1 (en) | Integrated circuit package | |
| US6346743B1 (en) | Embedded capacitor assembly in a package | |
| US7298040B2 (en) | Wire bonding method and apparatus for integrated circuit | |
| US5446243A (en) | Post processing shielding | |
| JP3287673B2 (ja) | 半導体装置 | |
| US8258607B2 (en) | Apparatus and method for providing bypass capacitance and power routing in QFP package | |
| KR20060122826A (ko) | 전자 소자 및 캐리어 기판 | |
| JPH0536857A (ja) | 半導体集積回路実装基板 | |
| JPH04340732A (ja) | 実装回路装置 | |
| KR20020054474A (ko) | 고속 반도체 칩 패키지 및 이에 사용되는 기판 | |
| JP3514221B2 (ja) | プリント配線基板 | |
| EP0394878B1 (en) | Semiconductor device having multi-layered wiring structure | |
| JP2664485B2 (ja) | セラミック多層配線板 | |
| JP2674553B2 (ja) | 半導体装置 | |
| US6437252B2 (en) | Method and structure for reducing power noise | |
| JP2755239B2 (ja) | 半導体装置用パッケージ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001128 |
|
| LAPS | Cancellation because of no payment of annual fees |