JP3138011B2 - マルチプル・シグマ−デルタ変調器を有するアナログ・デジタル信号変換器 - Google Patents

マルチプル・シグマ−デルタ変調器を有するアナログ・デジタル信号変換器

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    • H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
    • H03M3/414—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having multiple quantisers arranged in cascaded loops, each of the second and further loops processing the quantisation error of the loop preceding it, i.e. multiple stage noise shaping [MASH] type

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Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本発明は、各変調器が少なくとも加
算器と、ローパスフィルタと特定サンプリング周波数で
駆動されるパルス整形回路との閉ループ構成を有する、
2個以上の1ビットシグマ−デルタ変調器を有するアナロ
グ・デジタル信号変換器に関する。
【０００２】この種の信号変換器は、IEEE Journal of
the Solid-State Circuits, Vol. Sc-22, No. 6, Decem
ber 1987, pp. 921-929のY. Matsuya他の論文「トリプ
ルインテグレーションノイズ整形を使用する16ビットオ
ーバーサンプリングAD変換技術（A 16-bit Oversamplin
g A-to-D Convention Technology Using Triple-Integr
ation Noise Shaping）」によって既知である。
【０００３】この先行技術の信号変換器の場合、ノイズ
整形は低いサンプリング周波数で動作する3個のシグマ
−デルタ変調器によって実現されている。シグマ−デル
タ変調器の各々に於いてローパスフィルタの選択性は、
一次スイッチト・キャパシタ積分器として設計されてい
る積分器によって決定される。所定のオーバーサンプリ
ングファクタ（64x）により約50dB（8ビット）の信号対
雑音比が第一シグマ−デルタ変調器に於いて得られる。
大部分の残留ノイズは、デシメータにおける加算の後、
90dB以上の信号対雑音比が得られるように次段のシグマ
−デルタ変調器において補償される。従って様々なブラ
ンチのマッチングは1％より良くなる。
【０００４】この先行例のアナログ・デジタル変換器
は、膨大な数のビットを有する信号を要求するビデオ用
途には不適当である。
【０００５】本発明の目的は、多くの数から膨大な数ま
でのビットを有する信号を要求するビデオ用途に適する
アナログ・デジタル変換器を提供することである。
【０００６】本発明のこの目的は、第一シグマ−デルタ
変調器のパルス整形器の入力端をカップリングフィルタ
を介して第二シグマ−デルタ変調器の加算器の入力端に
接続させ、かつこれらのシグマ−デルタ変調器の出力端
をデシメータを介して集計回路に接続させ、前記第二シ
グマ−デルタ変調器の出力端で前記デシメータの前記フ
ィルタ函数が、前記ローパスフィルタと前記カップリン
グフィルタとのフィルタ函数の逆値を有しているアナロ
グ・デジタル変換器により達成される。この変換器の場
合、第一シグマ−デルタ変調器のアナログ入力信号(x)
とディジタル出力信号(y)との差(e)は、第二シグマ−デ
ルタ変調器に与えられ、そこでディジタル化され、次い
で集計回路で信号yに加算されるので、元のアナログ信
号xがほぼエラーの無いディジタル形態で得られる。
【０００７】本発明の変換器内のシグマ−デルタ変調器
を接続する方法は、「ネスティング」と呼ぶことも出来
る。ネスティングは、例えば、米国特許第4,468,790号
において、シグマ−デルタ変調器を有していない信号量
子化システムに関して述べられている。この特許には、
マルチレベル・アナログ・デジタル変換器が記載されて
いて、量子化器を有する閉信号ループがカップリングフ
ィルタを伴わずに内部接続されていて、そのループ出力
信号は集計回路によって毎回加算されている（最後のル
ープ信号は量子化器を介して）。
【０００８】本発明の変換器は、高い周波数がスケール
される時に回路内で増大するノイズの問題を解決する。
この回路の信号電圧は、ノイズより90dB以上となるよう
に充分大きくしなければならないであろう。この場合、
信号歪が重要な役割を演じ始めるであろう。この状況に
おいては、次段のシグマ−デルタ変調器には量子化ノイ
ズ（決定回路の入力信号と出力信号の差）を送らずにエ
ラー信号（シグマ−デルタ変調器の入力信号と出力信号
の差）を送る方が良い。この場合、量子化ノイズのみな
らず信号歪も補償される。
【０００９】（決定回路の入力端で得られる）フィルタ
されたエラー信号は、次段のシグマ−デルタ変調器に転
送されるように使用される。
【００１０】次に述べる概念がこの変換器の改良例をも
たらした。エラー信号のスペクトルは上昇傾向（ノイズ
整形）を有しかつフィルタされたエラー信号のスペクト
ルは実質状平坦である。この信号のピーク値は、次段の
シグマ−デルタ変調器によって歪むことの無いよう、つ
まりフィードバック1ビット信号より小さくなるように
処理されなければならないであろう。シグマ−デルタ変
調器の間にローパスフィルタを設けることによって、次
段のシグマ−デルタ変調器の入力信号のスペクトルは制
限され、これにより次段のシグマ−デルタ変調器で処理
されるべき信号のピーク値はかなり減少しそしてこの変
調器がその機能をより正確に実行することが可能とな
る。このカップリングフィルタの伝達函数は、この際、
デシメーションフィルタで（この信号バンドとこのバン
ドより僅か高いバンドに対し）補正され、ここでこのデ
シメーションフィルタは信号の高い周波数部分を遮断す
る。本明細書中の第三変調器は省略することも可能であ
る。
【００１１】本発明のアナログ・デジタル変換器の場
合、補正は必然的に発生する量子化ノイズのみならず、
入力信号内に発生する（マイナー）エラーについても行
われる。第一及び第二変調器のカップリングフィルタに
よって、第二変調器がローパスフィルタの入力端で周波
数と共に増大するノイズによってオーバーロードするこ
とが防止される。
【００１２】本発明の変換器の更に有利な点は、（オー
ディオ・アナログ・デジタル変換器において「ウィッス
ル」として知られている）低信号レベルでの発振が減少
しかつより高い周波数に（信号バンド以上にさえ）シフ
トする点である。
【００１３】変換器を、3個以上の変調器を有する構成
に拡張することも可能である。この場合の一実施例は、
3個以上のシグマ−デルタ変調器を有し、シグマ−デル
タ変調器のパルス整形器の入力端が、最後のシグマ−デ
ルタ変調器を除いてカップリングフィルタを介して次段
のシグマ−デルタ変調器の加算器の入力端に接続されて
いて、かつ各デシメータのフィルタ函数が、第一シグマ
−デルタ変調器の出力端でのデシメータを除いて、デシ
メータまでの順次のシグマ−デルタ変調器内のローパス
フィルタ及びシグマ−デルタ変調器間のカップリングフ
ィルタのフィルタ函数の逆値を有している。
【００１４】デシメータ回路は通常かなり大きなスペー
スを採るので（ROMFIRフィルタの採用は更に製造時の歩
留りの全ての固有の問題を有する多くのトランジスタを
必要とする）、本発明の変換器のデシメータは、1個ま
たは複数の有限インパルス・レスポンス（FIR: finite
impulse response）フィルタと、等価器と、1個または
複数の半バンドナイキストフィルタとの直列接続からな
る。
【００１５】この望ましい実施例により得られるスペー
スの省略効果は、デシメータの半値巾ナイキストフィル
タが単一の回路内に結合され、かつ集計回路が前記等価
器とこの結合された回路との間に挿入されている場合に
は、更に拡大される。
【００１６】ほぼ15ビットの同様な精度でビデオ信号を
処理することを可能とするために24kHzの入力信号バン
ド巾から5MHzまで動作するために、サンプリング周波数
はファクタ5MHz/24kHz、つまり200×3MHz=600MHz以上に
増大させなければならないであろう。1ビット信号の信
号スペクトルはサンプリング周波数からずっと離れた所
まで延在する。これらの周波数ではスイッチト・キャパ
シタフィルタ及びRC能動フィルタを1％のオーダの精度
で製造することは出来ない。
【００１７】信号ループに含まれているローパスフィル
タが、実部極とゼロによる三次伝達函数により記述され
ている場合には、変換器は、特に高周波に適しているこ
とが経験的に判明している。
【００１８】より高次のループフィルタをシグマ−デル
タ変調器内に設けることにより、安定度が許す限り、第
一変調器においては低いサンプリング周波数で、改善さ
れた信号対雑音比、例えば400MHzで62dB（10ビット）が
得られる。この際第二変調器は、マッチングに必要な条
件がファクタ4（12dB）分厳密でなくて良いので、その
補正の必要性は減少する。
【００１９】非常に周波数の高い信号の変換器に対する
望ましい実施例においては、前記シグマ−デルタ変調器
が、各々その入力端とその出力端で受動RCインピーダン
スを有する能動フィルタを有し、かつこの変換器の出力
端での1ビット信号が前記能動フィルタの出力端にフィ
ードバックされる第二の閉ループをも有している。この
型のシグマ−デルタ変調器は本願と同時に出願されたオ
ランダ特許出願に開示されている。
【００２０】このシグマ−デルタ変調器を単一アナログ
・デジタル変換器に適応させると、216MHz, 432MHz, 86
4MHz又は1728MHzの各サンプリング周波数で7.5, 10, 1
2.5又は15ビットのデジタル信号を各々発生させること
が可能である。432MHz（10ビット）のサンプリング周波
数の場合、本発明による第二シグマ−デルタ変調器によ
る第一シグマ−デルタ変調器の拡張により、6ビット分
解能が付加的に提供されるので、16ビット信号が集計回
路の出力信号として発生される。
【００２１】信号のクロストークを防止するために、パ
ルス整形器の信号は既知の方法で「ブランク」される。
【００２２】
【実施例】添付の図面を参照して、実施例により本発明
を更に説明する。
【００２３】図1は、各々が加算器(1, 5)、ローパスフ
ィルタ(2, 6)及びサンプリング周波数fsで駆動されるパ
ルス整形器(3, 7)からなる2個のシグマ−デルタ変調器
を有するアナログ・デジタル変換器のブロックダイアグ
ラムを示す。アナログ信号xは第一変調器の加算器(1)に
与えられる。yを第一変調器の出力信号とすると、エラ
ー信号はe=x-yと定義することが出来る。エラー信号eは
ローパスフィルタ(2)を通過した後、第二変調器の加算
器(5)の入力端にカップリングフィルタ(9)を介して与え
られる。これら2個の変調器の出力信号はデシメータ(4,
8)を介して各々集計回路(10)の入力端に与えられ、そ
して互いに加算され、参照番号zが付された（デジタ
ル）出力信号となる。パルス整形器(3, 7)に導入される
量子化ノイズは各々N1及びN2と表す。第一変調器内のフ
ィルタ(2)、カップリングフィルタ(9)及び第二変調器内
のフィルタ(6)の伝達函数は、各々F1, G1及びF2と規定
される。この例においてパルス整形器(3, 7)が、サンプ
リング回路と量子化器として各々モデルされていて（こ
の点でサンプリングは一連のデルタパルスの乗算を示し
かつ量子化はホワイトノイズの加算を示す）、1と言う
値が第一デシメータ(4)の伝達函数に割り当てられ、か
つ第二デシメータ(8)がフィルタ(2), (9)及び(6)の逆函
数(F1＝F1・G1・F2)を含んでいる伝達函数(1＋F2)／F1に
よって記載されている場合には、出力信号zはz＝x＋N2
／F1＝x＋N2／F1・G1・F2となるであろう。後者の式から
デジタル出力信号zとアナログ入力信号xとの差は、シグ
マ−デルタ変調器を1個有している対応するアナログ・
デジタル変換器の場合よりも係数のオーダ小さいことが
判る。
【００２４】図２は、各々が第一加算器(1, 5)と、第二
加算器(12, 17)と、ローパスフィルタ(2, 6)と、第二ロ
ーパスフィルタ(11, 16)と、サンプリング周波数fsで駆
動されるパルス整形器(3, 7)と、各々同様にfsで駆動さ
れるアナログ・デジタル変換器(13, 18)とからなる2個
のシグマ−デルタ変調器を有しているマルチプル変調器
構成に於ける完全なアナログ・デジタル変換器のブロッ
クダイアグラムを示している。第一変調器内の第二加算
器(12)のエラー信号がカップリングフィルタ(9)を介し
て第二変調器の第一加算器(5)に与えられた後、この信
号は同様にデジタル化される。必要に応じてこの第二ア
ナログ・デジタル変換の間に発生したエラー信号は、カ
ップリングフィルタ(22)を介して同様な第三シグマ−デ
ルタ変調器に与えることが出来る。
【００２５】第一及び第二変調器の出力信号は、FIRフ
ィルタ又はFIRフィルタ(14, 19)と等価器(15, 20)との
結合を介して信号がデジタル出力信号となる集計回路(1
0)に各々与えられる。この例の場合、半バンドナイキス
トフィルタ(21)は、2個のシグマ−デルタ変調器に対す
る単一の回路に結合され、かつ集計回路(10)の出力端に
接続されている。出力信号(z)は半バンドフィルタ(21)
の出力端で得られる。パルス整形器(3, 7)内で発生する
量子化雑音は各々N1及びN2と表される。この例に於ける
パルス整形器(3, 7)は、432MHzのサンプリング周波数で
駆動される。54MHzに対するデシメーションはFIRフィル
タ(14及び19)内で生じ、13.5MHzに対するデシメーショ
ンは半バンドナイキストフィルタ(21)内で生じる。
【００２６】この例に於いてパルス整形器(3, 7)がサン
プリング回路と量子化器としてモデルされていて、サン
プリングが一連のデルタパルスの乗算を表示し、そして
量子化がホワイトノイズの加算を表示し、フィルタ(6),
(16)及び(22)の伝達函数とフィルタ(2)、(11)及び(9)の
伝達函数が各々F1, F2及びF3により与えられ、そして最
後のシグマ−デルタ変調器に於けるFIRフィルタ(19)と
量子化器(20)の結合の函数がローパスフィルタ(11, 2,
16及び6)及びカップリングフィルタ(9)の逆値を有して
いる場合には、この回路の分析は、出力信号zがz＝x1＋
N2／(F12,F22.F3)により表されることを示し、これから
この変換器におけるノイズ整形がより高次のフィルタを
有する変換器の場合と同様に同じ係数のオーダを持つと
結論することが出来るであろう。
【図面の簡単な説明】
【図１】 2個のシグマ−デルタ変調器を有するアナロ
グ・デジタル変換器の単純な実施例のブロックダイアグ
ラムを示す。
【図２】 マルチプル変調器構成を有する完全アナログ
・デジタル変換器のブロックダイアグラムを示す。
【符号の説明】
(1), (5)：加算器 (2), (6)：ローパスフィルタ (3), (7)：パルス整形器 (4), (8)：デシメータ (9), (22)：カップリングフィルタ (10)：集計回路 (11), (16)：第二ローパスフィルタ (12), (17)：第二加算器 (14), (19)：FIRフィルタ (15), (20)：等価器 (21)：半分バンドフィルタ
フロントページの続き (73)特許権者 590000248 Ｇｒｏｅｎｅｗｏｕｄｓｅｗｅｇ １, 5621 ＢＡ Ｅｉｎｄｈｏｖｅｎ， Ｔ ｈｅ Ｎｅｔｈｅｒｌａｎｄｓ (56)参考文献 特開 昭63−209334（ＪＰ，Ａ) 特開 昭64−72621（ＪＰ，Ａ) 特開 昭61−177818（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 3/02 H03M 1/08

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】各変調器が、少なくとも加算器と、ローパ
    スフィルタと、特定サンプリング周波数で駆動されるパ
    ルス整形回路との閉ループ構成を有する、2個以上の1ビ
    ットシグマ−デルタ変調器を有するアナログ・デジタル
    信号変換器に於て、第一シグマ−デルタ変調器のパルス
    整形器の入力端をカップリングフィルタを介して第二シ
    グマ−デルタ変調器の加算器の入力端に接続させ、かつ
    これらのシグマ−デルタ変調器の出力端をデシメータを
    介して集計回路に接続させ、前記第二シグマ−デルタ変
    調器の出力端で前記デシメータの前記フィルタ函数が、
    前記ローパスフィルタと前記カップリングフィルタとの
    前記フィルタ函数の逆値を有している事を特徴とするア
    ナログ・ディジタル信号変換器。
  2. 【請求項２】3個以上のシグマ−デルタ変調器を有し、
    シグマ−デルタ変調器のパルス整形器の入力端が、最後
    のシグマ−デルタ変調器を除いて、カップリングフィル
    タを介して次段のシグマ−デルタ変調器の加算器の入力
    端に接続されていて、かつ各デシメータのフィルタ函数
    が、第一シグマ−デルタ変調器の出力端でのデシメータ
    を除いて、前記デシメータまでの順次の前記シグマ−デ
    ルタ変調器内のローパスフィルタ及びシグマ−デルタ変
    調器間の前記カップリングフィルタの前記フィルタ函数
    の逆値を有している事を特徴とする請求項１記載の信号
    変換器。
  3. 【請求項３】前記デシメータが、1個または複数の有限
    インパルス・レスポンス（FIR: finite impulse respon
    se）フィルタと、等価器と1個または複数の半バンドナ
    イキストフィルタとの直列接続からなる事を特徴とする
    請求項１または２記載の信号変換器。
  4. 【請求項４】前記デシメータの半バンドナイキストフィ
    ルタが単一の回路内に結合されていて、かつ前記集計回
    路が前記等価器とこの結合された回路との間に挿入され
    ている事を特徴とする請求項３記載の信号変換器。
  5. 【請求項５】前記信号ループ内に含まれる前記ローパス
    フィルタが、実部極とゼロとを有する三次伝達函数によ
    り記載されている事を特徴とする請求項１〜４の何れか
    に記載の信号変換器。
  6. 【請求項６】前記シグマ−デルタ変調器が、各々その入
    力端とその出力端で受動RCインピーダンスを有する能動
    フィルタを有し、かつこの変換器の出力端での1ビット
    信号が前記能動フィルタの出力端にフィードバックされ
    る第二の閉ループをも有している事を特徴とする請求項
    １〜５の何れかに記載の信号変換器。
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