JP3137095B2 - Constant current drive circuit - Google Patents
Constant current drive circuitInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ダイオードや有機
薄膜ＥＬ素子のように電流／電圧変換する負荷と、この
負荷と並列に接続された容量とを定電流で駆動する定電
流駆動回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a constant current drive circuit for driving a load for current / voltage conversion, such as a diode or an organic thin film EL device, and a capacitor connected in parallel with the load with a constant current.
【０００２】[0002]
【従来の技術】定電流駆動を必要とする負荷の代表的な
例として有機薄膜ＥＬ素子がある。有機薄膜ＥＬ素子は
開発からまだ日が浅く、輝度向上等で材料の選択に研究
課題があるものの、直流電流で駆動可能なこと、高輝度
を高効率で実現でき、さらに、応答性・低温等の温度特
性が良好なことから、様々な分野で早期の量産化が望ま
れている。2. Description of the Related Art A typical example of a load requiring constant current driving is an organic thin film EL device. Organic thin-film EL devices are still young since development, and there are research issues in material selection for improving brightness, etc., but they can be driven by DC current, can achieve high brightness with high efficiency, and have responsiveness and low temperature. Because of its good temperature characteristics, early mass production in various fields is desired.
【０００３】図１４は有機薄膜ＥＬ素子の断面構造を示
したものである。有機薄膜ＥＬ素子はガラス基板４４の
上に陽極電極となりＩＴＯ透明電極４３と陰極電極４１
との間に絶縁性の有機層４２を挟んだ構造を有し、電流
／電圧変換を行うダイオード特性を示すだけでなく、絶
縁性の有機層２２の影響により陽極電極となりＩＴＯ透
明電極２３と陰極電極２１との間に構造的に寄生容量が
接続された構造を有する。こうした特性を有する有機薄
膜ＥＬ素子を単純マトリクス構造のディスプレイパネル
に適用することが考えられる。FIG. 14 shows a sectional structure of an organic thin film EL device. The organic thin-film EL element serves as an anode electrode on a glass substrate 44 and an ITO transparent electrode 43 and a cathode electrode 41.
Not only has a diode characteristic of performing current / voltage conversion, but also functions as an anode electrode due to the influence of the insulating organic layer 22 and the ITO transparent electrode 23 and the cathode. It has a structure in which a parasitic capacitance is structurally connected to the electrode 21. It is conceivable to apply an organic thin film EL element having such characteristics to a display panel having a simple matrix structure.
【０００４】図１３は、有機薄膜ＥＬ素子を負荷とした
定電流駆動回路の従来例を示している。負荷１４は有機
薄膜ＥＬ素子であり、負荷１４と並列に接続された容量
１５は前述した有機薄膜ＥＬ素子が構造的に有する寄生
容量である。負荷１４と容量１５の接続点の一端は電源
端子３に接続され、他端は定電流駆動用トランジスタ８
のドレインに接続されている。トランジスタ８のソース
は接地端子４に接続されているトランジスタ８のゲート
はスイッチ１１を介してトランジスタ８と同一導電型
（図の例では、Ｎチャネルトランジスタ）のトランジス
タ７のゲートとドレインに接続されている。トランジス
タ７のソースは接地端子４に接続されている。トランジ
スタ７および８はスイッチ１１を介してカレントミラー
回路を構成する。トランジスタ７のゲートおよびドレイ
ンは、抵抗６を介してソースフォロワ用トランジスタ５
のソースに接続されている。ここで、抵抗６の両端に発
生する電圧は、トランジスタ７と８で構成するカレント
ミラー回路の電流値を決定する。ソースフォロワ用トラ
ンジスタ５のドレインは電源端子３に接続されている。
また、ソースフォロワ用トランジスタ５のゲートは入力
端子１となっている。FIG. 13 shows a conventional example of a constant current driving circuit using an organic thin film EL element as a load. The load 14 is an organic thin-film EL element, and the capacitance 15 connected in parallel with the load 14 is a parasitic capacitance that the organic thin-film EL element has structurally. One end of the connection point between the load 14 and the capacitor 15 is connected to the power supply terminal 3, and the other end is connected to the constant current driving transistor 8.
Connected to the drain of The source of the transistor 8 is connected to the ground terminal 4. The gate of the transistor 8 is connected to the gate and the drain of the transistor 7 of the same conductivity type as the transistor 8 (an N-channel transistor in the example in the figure) via the switch 11. I have. The source of the transistor 7 is connected to the ground terminal 4. Transistors 7 and 8 form a current mirror circuit via switch 11. The gate and the drain of the transistor 7 are connected to the source follower transistor 5 through the resistor 6.
Connected to the source. Here, the voltage generated across the resistor 6 determines the current value of the current mirror circuit formed by the transistors 7 and 8. The drain of the source follower transistor 5 is connected to the power supply terminal 3.
The gate of the source follower transistor 5 is the input terminal 1.
【０００５】図１３の定電流駆動回路の動作について図
を参照して説明する。入力端子１に信号電圧が発生する
と、信号電圧はトランジスタ５および７のゲート・ソー
ス間電圧と抵抗６によって電流に変換され、トランジス
タ７のドレイン電流となる。トランジスタ７と８は、ス
イッチ１１を介して、カレントミラー回路を構成してい
るため、トランジスタ８のドレインにはトランジスタ７
のドレイン電流に比例したドレイン電流が流れる。この
比例値を、トランジスタ７と８のパターンサイズの比で
決定される。例えば、トランジスタ７と８が同一パター
ンサイズであれば、トランジスタ７および８のドレイン
電流は等しくなる。制御端子２に信号が印加され、スイ
ッチ１１が導通状態になると、負荷１４および負荷１４
と並列接続された容量１５をトランジスタ８は定電流駆
動する。ここで、規定の電流を流したときの負荷１４の
電圧値をＶF 、トランジスタ８のドレイン電流をＩ8 、
容量１５の容量値をＣ15とし、容量１５の充電電圧がＶ
F に達するまでの時間をＴ 1 とすると、Ｔ1 は下記のよ
うに表わされる。FIG. 13 shows the operation of the constant current drive circuit shown in FIG.
This will be described with reference to FIG. Signal voltage is generated at input terminal 1
And the signal voltage is the gate saw of transistors 5 and 7.
Is converted to a current by the
It becomes the drain current of the transistor 7. Transistors 7 and 8 are
A current mirror circuit is configured via the switch 11.
Therefore, the drain of the transistor 8 is connected to the transistor 7
, A drain current proportional to the drain current flows. this
The proportional value is calculated by the ratio of the pattern size of transistors 7 and 8
It is determined. For example, if transistors 7 and 8 have the same pattern
Size, the drains of transistors 7 and 8
The currents will be equal. A signal is applied to the control terminal 2 and the switch
When the switch 11 becomes conductive, the load 14 and the load 14
The transistor 15 is connected to the constant current
Move. Here, when the specified current flows, the load 14
Voltage value is VF , The drain current of transistor 8 is8 ,
The capacitance value of capacitance 15 is CFifteenAnd the charging voltage of the capacitor 15 is V
F Time to reach 1 Then T1 Is below
Is represented as
【０００６】 Ｔ1 ＝Ｃ15・ＶF ／Ｉ8 （１）T 1 = C 15 · V F / I 8 (1)
【０００７】[0007]
【発明が解決しようとする課題】したがって、図１３に
示す従来例では、以下の問題点があった。すなわち、入
力端子１に信号電圧が発生し、かつ、制御端子２に制御
信号が印加され、負荷１４に定電流を供給する際、負荷
１４に並列に接続された容量１５により、（１）式に示
すように定電流の立ち上がり時間が遅れる。図１３の定
電流駆動回路を単純マトリクス構造のディスプレイパネ
ルに適用した場合、選択した画素の発光応答時間が遅く
なる。その結果、ディスプレイの表示上の残像が目立
ち、かつ、輝度の階調もとれなくなり表示品質を落す。Therefore, the conventional example shown in FIG. 13 has the following problems. That is, when a signal voltage is generated at the input terminal 1 and a control signal is applied to the control terminal 2 to supply a constant current to the load 14, the capacitance 15 connected in parallel to the load 14 causes the equation (1). As shown in the figure, the rise time of the constant current is delayed. When the constant current drive circuit in FIG. 13 is applied to a display panel having a simple matrix structure, the light emission response time of a selected pixel becomes slow. As a result, an afterimage on the display of the display is conspicuous, and the gradation of the luminance is lost, thereby deteriorating the display quality.
【０００８】本発明の目的は、負荷を流れる定電流の立
ち上がり時間が早い定電流駆動回路を提供することにあ
る。An object of the present invention is to provide a constant current drive circuit in which the rise time of a constant current flowing through a load is short.
【０００９】[0009]
【課題を解決するための手段】本発明の定電流駆動回路
は、高電位電源と低電位電源との間で前記負荷と直列に
接続された定電流駆動用の第１導電型の第１のＦＥＴト
ランジスタと、前記負荷と並列に接続された容量と、第
１のスイッチング素子と、第１のスイッチング素子を介
して第１のＦＥＴトランジスタとゲート同志が接続さ
れ、ゲートとドレインが接続され、第１のＦＥＴトラン
ジスタとカレントミラー回路を構成する第１導電型の第
２のＦＥＴトランジスタと、高電位電源と低電位電源と
の間で第２のＦＥＴトランジスタに直列に接続され、ゲ
ートに入力信号が印加される第３のＦＥＴトランジスタ
と、第２のＦＥＴトランジスタと第３のＦＥＴトランジ
スタの間に接続された抵抗と、第１のＦＥＴトランジス
タと並列に接続された、第１の導電型と反対導電型の第
２の導電型の第４のＦＥＴトランジスタと、高電位電源
と低電位電源の間に接続された基準電圧源と、第４のＦ
ＥＴトランジスタのゲートと前記基準電圧源の基準電圧
端子の間に設けられ、第１のスイッチング素子と同期し
て導通／遮断する第２のスイッチング素子とを有し、前
記基準電圧源の基準電圧端子の基準電圧が前記負荷が電
流／電圧変換した規定の電圧値と、第４のＦＥＴトラン
ジスタのゲートと前記負荷側の電極間の電圧との和より
も小さく設定されている。According to the present invention, there is provided a constant current driving circuit according to the present invention, comprising a first constant current driving first conductivity type connected in series with a load between a high potential power supply and a low potential power supply. An FET transistor, a capacitor connected in parallel with the load, a first switching element, the first FET transistor and the gate connected to each other via the first switching element, a gate and a drain connected, A second FET transistor of the first conductivity type forming a current mirror circuit with the first FET transistor, and a second FET transistor connected in series between the high-potential power supply and the low-potential power supply; A third FET transistor to be applied, a resistor connected between the second FET transistor and the third FET transistor, and a resistor connected in parallel with the first FET transistor. A fourth FET transistor of the first second conductivity type conductivity type opposite to conductivity type electrically, a reference voltage source connected between the high potential power source and the low potential power source, the fourth F
A second switching element that is provided between the gate of the ET transistor and a reference voltage terminal of the reference voltage source and that conducts / cuts off in synchronization with the first switching element; and a reference voltage terminal of the reference voltage source. Is set smaller than the sum of a prescribed voltage value obtained by current / voltage conversion by the load and a voltage between the gate of the fourth FET transistor and the electrode on the load side.
【００１０】入力信号がローレベルからハイレベルに、
かつ両スイッチング素子が共に導通状態になったとす
る。抵抗は、入力信号の信号電圧を電流に変換し、第２
のＦＥＴトランジスタにドレイン電流を供給する。第２
および第３のＦＥＴトランジスタは、第１のスイッチン
グ素子を介してカレントミラー回路を構成しているの
で、第１のＦＥＴトランジスタのドレインには第２のＦ
ＥＴトランジスタのドレイン電流に比例した電流が流
れ、この電流が負荷および負荷と並列に接続された容量
を定電流で駆動する。第１のＦＥＴトランジスタからの
定電流値と容量の容量値とで決まる時定数で、容量は充
電を行い、最終的に、第１のＦＥＴトランジスタの定電
流値を負荷が電圧変換した規定の電圧値まで充電を行
う。ここで、基準電圧源の基準電圧端子の基準電圧を、
負荷が電流／電圧変換した規定の電圧値と第４のＦＥＴ
トランジスタのゲート・負荷側の電極間電圧との和より
も小さく設定され、かつ第２のスイッチング素子は第１
のスイッチング素子と同様に制御信号に同期して導通状
態になっているので、負荷に並列に接続された容量は、
第４のＦＥＴトランジスタを介して、上記設定値まで急
速に充電される。上記設定値に達すると、第４のＦＥＴ
トランジスタは遮断するが、その後は、第１のＦＥＴト
ランジスタの定電流が容量を規定の電圧値まで充電す
る。When the input signal changes from a low level to a high level,
It is assumed that both switching elements are in a conductive state. The resistor converts the signal voltage of the input signal into a current,
The drain current is supplied to the FET transistor. Second
And the third FET transistor constitute a current mirror circuit via the first switching element, so that the drain of the first FET transistor has the second F
A current proportional to the drain current of the ET transistor flows, and this current drives a load and a capacitor connected in parallel with the load with a constant current. The capacitor is charged by a time constant determined by the constant current value from the first FET transistor and the capacitance value of the capacitor, and finally, the specified voltage obtained by converting the constant current value of the first FET transistor into a voltage by the load. Charge up to the value. Here, the reference voltage of the reference voltage terminal of the reference voltage source is
The specified voltage value converted by the load from current to voltage and the fourth FET
The second switching element is set to be smaller than the sum of the voltage between the gate and the electrode on the load side of the transistor and the first switching element
As in the case of the switching element, the conductive state is in synchronization with the control signal, so that the capacitance connected in parallel to the load is
Via the fourth FET transistor, the battery is rapidly charged to the set value. When the above set value is reached, the fourth FET
The transistor is turned off, but thereafter the constant current of the first FET transistor charges the capacitance to a specified voltage value.
【００１１】このように第４のＦＥＴトランジスタと第
２のスイッチング素子と基準電圧源とを備えたことによ
り、負荷を流れる電流の立ち上がり時間が速くなる。With the provision of the fourth FET transistor, the second switching element, and the reference voltage source, the rise time of the current flowing through the load is shortened.
【００１２】なお、ＦＥＴトランジスタの代わりにバイ
ポーラトランジスタを用いて同様の効果が得られる。A similar effect can be obtained by using a bipolar transistor instead of a FET transistor.
【００１３】[0013]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【００１４】図１を参照すると、本発明の一実施形態の
定電流回路は、入力端子１と、制御端子２と、電源端子
３と、接地端子４と、Ｐチャネルトランジスタ５と、抵
抗６と、Ｐチャネルトランジスタ７，８と、基準電圧源
９と、基準電圧端子１０と、スイッチ１１，１２と、Ｎ
チャネルトランジスタ１３と、ダイオードや有機薄膜Ｅ
Ｌ素子のように定電流駆動を必要とし、さらに、その電
流に応じて電圧変換を行う負荷１４と、その負荷１４に
並列に接続された容量１５を有している。負荷１４と容
量１５の一端は電源端子３に、他端は定電流駆動用トラ
ンジスタ８のドレインに接続されている。トランジスタ
８のソースは接地端子４に接続され、ゲートはスイッチ
１１を介してトランジスタ８と同一導伝形式（図１の例
では、Ｎチャネルトランジスタ）のトランジスタ７のゲ
ートとドレインに接続されている。トランジスタ７のソ
ースは接地端子４に接続されている。トランジスタ７と
８はスイッチ１１を介してカレントミラー回路を構成し
ている。トランジスタ７のゲートおよびドレインは、抵
抗６を介してソースフォロワ用トランジスタ５のソース
に接続されている。ここで、抵抗６の両端に発生する電
圧は、トランジスタ７および８で構成するカレントミラ
ー回路の電流値を決定する。ソースフォロワ用トランジ
スタ５のドレインは電源端子３に接続されている。さら
に、ソースフォロワ用トランジスタ５のゲートは入力端
子１となっている。Referring to FIG. 1, a constant current circuit according to an embodiment of the present invention includes an input terminal 1, a control terminal 2, a power supply terminal 3, a ground terminal 4, a P-channel transistor 5, a resistor 6, , P-channel transistors 7, 8, a reference voltage source 9, a reference voltage terminal 10, switches 11, 12,
Channel transistor 13 and diode or organic thin film E
Like the L element, it requires a constant current drive, and further includes a load 14 that performs voltage conversion according to the current, and a capacitor 15 connected in parallel to the load 14. One end of the load 14 and the capacitor 15 is connected to the power supply terminal 3, and the other end is connected to the drain of the constant current driving transistor 8. The source of the transistor 8 is connected to the ground terminal 4, and the gate is connected via the switch 11 to the gate and drain of the transistor 7 of the same conduction type as the transistor 8 (in the example of FIG. 1, an N-channel transistor). The source of the transistor 7 is connected to the ground terminal 4. The transistors 7 and 8 constitute a current mirror circuit via the switch 11. The gate and the drain of the transistor 7 are connected to the source of the source follower transistor 5 via the resistor 6. Here, the voltage generated across the resistor 6 determines the current value of the current mirror circuit formed by the transistors 7 and 8. The drain of the source follower transistor 5 is connected to the power supply terminal 3. Further, the gate of the source follower transistor 5 is the input terminal 1.
【００１５】負荷１４と、負荷１４と並列に接続された
容量１５と、トランジスタ８のドレインとの接続点に、
Ｐチャネルトランジスタ１３のソースが接続されてい
る。トランジスタ１３のソースは接地端子４に、ゲート
はスイッチ１２を介して基準電圧源９の基準電圧端子１
０に接続されている。基準電圧源９の一端は電源端子３
に、他端は接地端子４に接続されている。スイッチ１２
は制御端子２に印加される制御信号によって制御され、
スイッチ１１と同位相で同期して動作する。A connection point between the load 14, the capacitor 15 connected in parallel with the load 14, and the drain of the transistor 8 is:
The source of the P-channel transistor 13 is connected. The source of the transistor 13 is connected to the ground terminal 4, and the gate is connected via the switch 12 to the reference voltage terminal 1 of the reference voltage source 9.
Connected to 0. One end of the reference voltage source 9 is a power terminal 3
The other end is connected to the ground terminal 4. Switch 12
Is controlled by a control signal applied to the control terminal 2,
It operates synchronously with the switch 11 in phase.
【００１６】図１の定電流駆動回路の動作について、図
を参照して説明する。The operation of the constant current drive circuit shown in FIG. 1 will be described with reference to the drawings.
【００１７】入力端子１に信号電圧が印加されると、信
号電圧はトランジスタ５および７のゲート・ソース間電
圧と抵抗６によって電流に変換され、トランジスタ７の
ドレイン電流となる。トランジスタ７と８はスイッチ１
１を介してカレントミラー回路を構成しているため、ト
ランジスタ８のドレインにはトランジスタ７のドレイン
電流に比例した電流が流れる。この電流の大きさは、ト
ランジスタ７および８のパターンサイズの比で決定さ
れ、例えば、トランジスタ７および８が同一パターンサ
イズであれば、トランジスタ７および８のドレイン電流
は等しくなる。制御端子２に制御信号が入力しスイッチ
１１が導通状態となると、負荷１４および負荷１４と並
列接続された容量１５をトランジスタ８は定電流駆動す
る。ここで、規定の電流を流したときの負荷１４の電圧
値をＶF 、基準電圧源９の基準電圧端子１０と電源端子
３との電圧差をＶREF （以下、基準電圧とする）とし、
負荷１４の電圧ＶF に対しΔＶF だけ小さい値でトラン
ジスタ１３が導通するように、基準電圧ＶREF を設定す
る。すなわち、基準電圧ＶREF を下記のように設定す
る。When a signal voltage is applied to the input terminal 1, the signal voltage is converted into a current by the gate-source voltage of the transistors 5 and 7 and the resistor 6, and becomes a drain current of the transistor 7. Transistors 7 and 8 are switch 1
Since the current mirror circuit is formed through the transistor 1, a current proportional to the drain current of the transistor 7 flows through the drain of the transistor 8. The magnitude of this current is determined by the ratio of the pattern sizes of the transistors 7 and 8, for example, if the transistors 7 and 8 have the same pattern size, the drain currents of the transistors 7 and 8 will be equal. When a control signal is input to the control terminal 2 and the switch 11 is turned on, the transistor 8 drives the load 14 and the capacitor 15 connected in parallel with the load 14 at a constant current. Here, the voltage value of the load 14 when a specified current flows is V F , and the voltage difference between the reference voltage terminal 10 and the power supply terminal 3 of the reference voltage source 9 is V REF (hereinafter, referred to as a reference voltage).
The reference voltage V REF is set so that the transistor 13 conducts at a value smaller by ΔV F than the voltage V F of the load 14. That is, the reference voltage V REF is set as follows.
【００１８】 ＶREF ＝ＶF −ΔＶF ＋ＶGS13 （２）V REF = V F -ΔV F + V GS13 (2)
【００１９】ただし、トランジスタ１３のゲート・ソー
ス間の電圧をＶGS13とする。It is assumed that the voltage between the gate and the source of the transistor 13 is VGS13 .
【００２０】入力端子１の信号電圧と制御端子２の電圧
が、図２に示すような関係にある場合、すなわち、入力
端子１の信号電圧がハイレベルの期間において、制御端
子２に制御信号が入力してスイッチ１１および１２が導
通状態になり、負荷１４に定電流を供給する。このと
き、制御端子２に制御信号が入力すると、スイッチ１２
は導通状態であるため、負荷１４と並列に接続された容
量１５の電圧値がＶF −ΔＶF に達するまで、トランジ
BR>スタ１３は容量１５を充電する。基準電圧源９の基
準電圧ＶREF が式（２）で定まる値に設定されているた
め、負荷１４と並列に接続された容量１５が上記値に達
した後は、トランジスタ１３は遮断し、容量１５はカッ
レントミラー回路を構成するトランジスタ８のドレイン
電流のみで充電され、最終的に充電電圧がＶF に達する
と、負荷１４は入力端子１に信号電圧が発生している
間、カレントミラー回路を介して定電流を供給される。When the signal voltage at the input terminal 1 and the voltage at the control terminal 2 have a relationship as shown in FIG. 2, that is, while the signal voltage at the input terminal 1 is at a high level, the control signal is applied to the control terminal 2. Upon input, the switches 11 and 12 become conductive, and supply a constant current to the load 14. At this time, when a control signal is input to the control terminal 2, the switch 12
Since a conducting state until the voltage of the capacitor 15 connected in parallel with the load 14 reaches V F - [Delta] V F, transient
The BR star 13 charges the capacitor 15. Since the reference voltage V REF of the reference voltage source 9 is set to a value determined by the equation (2), after the capacitance 15 connected in parallel with the load 14 reaches the above value, the transistor 13 is turned off, 15 is charged only in the drain current of the transistor 8 constituting the cut rent mirror circuit, when the final charging voltage reaches V F, the load 14 while the signal voltage at the input terminal 1 has occurred, the current mirror circuit Is supplied with a constant current.
【００２１】図１の定電流駆動回路において、トランジ
スタ８のドレイン電流をＩ8 、容量１５の容量値をＣ15
とする。トランジスタ１３は、トランジスタ８のドレイ
ン電流に比して充分電流を供給できるようにしておく
と、トランジスタ１３が導通して容量１５がＶF −ΔＶ
F の電圧になるまでの時間は無視できるほど小さい。し
たがって、容量１５がＶF −ΔＶF からＶF に達するま
での時間Ｔ2 は、トランジスタ８の定電流のみで充電さ
れるので、下記のように表わされる。In the constant current drive circuit of FIG. 1, the drain current of the transistor 8 is I 8 , and the capacitance value of the capacitor 15 is C 15
And If the transistor 13 can supply a sufficient current compared to the drain current of the transistor 8, the transistor 13 is turned on and the capacitance 15 becomes V F -ΔV
The time until the voltage of F becomes negligible. Accordingly, capacitor 15 is time T 2 of the from V F - [Delta] V F until it reaches V F because is charged only with a constant current of the transistor 8 is expressed as follows.
【００２２】 Ｔ2 ＝Ｃ15・ΔＶF ／Ｉ8 （３）T 2 = C 15 · ΔV F / I 8 (3)
【００２３】一方、トランジスタ１３による充電を行わ
ず、カレントミラー回路を流れる電流のみで容量１５の
充電を行った場合、容量１５の充電電圧がＶF に達する
までの時間をＴ1 とすると、Ｔ1 は下記のようになる。On the other hand, without charging by the transistor 13, when performing the charging of the capacitor 15 only by the current flowing through the current mirror circuit, the time until the charging voltage of the capacitor 15 reaches V F When T 1, T 1 is as follows.
【００２４】 Ｔ1 ＝Ｃ15・ＶF ／Ｉ8 （４）T 1 = C 15 · V F / I 8 (4)
【００２５】したがって、トランジスタ１３および基準
電圧源９とスイッチ１２を備えることにより、負荷１４
を流れる電流の立ち上がり時間は、式（２）および式
（３）から下記に示すように、ΔＴだけ短縮される。Therefore, by providing the transistor 13, the reference voltage source 9 and the switch 12, the load 14
From the equations (2) and (3) is reduced by ΔT as shown below.
【００２６】 ΔＴ＝Ｃ15・（ＶF −ΔＶF ）／Ｉ8 （５）ΔT = C 15 · (V F -ΔV F ) / I 8 (5)
【００２７】上記のように、負荷と並列に容量が接続さ
れた場合、立ち上がり時間を式（５）に示すように改善
できる。したがって、例えば、本発明を有機薄膜ＥＬ素
子の駆動回路として適用すると、有機薄膜ＥＬ素子はそ
の構造に起因して必ず寄生容量が有機薄膜ＥＬ素子と並
列に接続されるため、定電流駆動のみの場合と比べ、立
ち上がり速度が速くなり、発光応答速度が改善される。As described above, when the capacitance is connected in parallel with the load, the rise time can be improved as shown in equation (5). Therefore, for example, when the present invention is applied as a drive circuit for an organic thin film EL element, the organic thin film EL element always has a parasitic capacitance connected in parallel with the organic thin film EL element due to its structure. As compared with the case, the rising speed is faster and the light emission response speed is improved.
【００２８】図３は図１に示した回路の具体的回路図で
ある。本具体例では、ドレインとゲートが互いに接続さ
れたＮチャネルトランジスタ９1 とそのトランジスタ９
1 のバイアス電流を決定する抵抗９2 とで基準電圧源９
が構成される。スイッチ１１および１２はＰチャネルト
ランジスタで構成される。したがって、この場合は、制
御端子２にローレベルの制御信号が入力した場合、スイ
ッチトランジスタ１１および１２は導通状態となる。な
お、図３では基準電圧源９がトランジスタ一個のみの例
を示しているが、負荷１４の電流／電圧変換値ＶF によ
っては、トランジスタを複数個接続しても構わないし、
さらに、ＰチャネルトランジスタとＮチャネルトランジ
スタとを組み合わせて基準電圧ＶREF の設定を行っても
よい。FIG. 3 is a specific circuit diagram of the circuit shown in FIG. In this specific example, the drain and gate are connected to each other N-channel transistor 9 1 and its transistor 9
The reference voltage source 9 is composed of the resistor 9 2 that determines the bias current of 1
Is configured. Switches 11 and 12 are composed of P-channel transistors. Therefore, in this case, when a low-level control signal is input to the control terminal 2, the switch transistors 11 and 12 are turned on. Although the reference voltage source 9 in FIG. 3 shows an example of only one transistor, by the current / voltage conversion value V F of the load 14, to may be a plurality of transistors connected,
Further, the reference voltage V REF may be set by combining a P-channel transistor and an N-channel transistor.
【００２９】図４は、図１の回路の他の具体的回路図で
ある。図３の例では、トランジスタ９1 とバイアス電流
設定用抵抗９2 だけでは、基準電圧ＶREF の設定が困難
な場合がある。したがって、互いに直列接続された抵抗
９3 および９4 を、図３の具体例で示した基準電圧源９
を構成するトランジスタ９1 に並列に接続し、抵抗９ 3
と９4 との交点を基準電圧端子９とする。抵抗９3 と９
4 の比を適当に変えて、基準電圧ＶREF の設定を行う。FIG. 4 is another specific circuit diagram of the circuit of FIG.
is there. In the example of FIG.1 And bias current
Setting resistor 9Two Alone, the reference voltage VREF Difficult to set
It may be. Therefore, the resistors connected in series with each other
9Three And 9Four To the reference voltage source 9 shown in the specific example of FIG.
Of the transistor 91 Connected in parallel to Three
And 9Four At the intersection with the reference voltage terminal 9. Resistance 9Three And 9
Four Of the reference voltage VREF Make the settings for
【００３０】図５は、本発明の他の実施形態の回路図で
ある。図１の実施形態では、入力端子１の信号電圧がハ
イレベルの期間において、制御端子２に制御信号が入力
する場合であった。図１の実施形態の場合、入力信号が
ローレベルで、制御端子２に信号が入力し、スイッチ１
１および１２が導通状態の場合は、容量１５はトランジ
スタ１３によって、常にＶF −ΔＶF の電圧値まで充電
される。図５の実施形態は、上記現象を防止するためな
されたもので、図６に示すように制御端子２が制御信号
を入力し、スイッチ１１および１２が導通状態の期間
に、入力端子１に信号が入力し、その期間のみ負荷１４
を定電流駆動する場合である。図５において、ゲートが
トランジスタ７および８のゲートに、ソースが接地端子
４に、ドレインが基準電圧源９の一端にそれぞれ接続さ
れたトランジスタ７および８と同一導伝形式のトランジ
スタ１６を設けられている。トランジスタ１６はトラン
ジスタ７および８と共にカレントミラー回路を構成し、
基準電圧源９にバイアス電流を供給すると共に、入力端
子１に信号が入力しハイレベルのときのみ導通する。し
たがって、基準電圧源９も同様に、上記の期間のみ導通
状態となり、この時点から負荷１４および容量１５の電
圧値がＶF −ΔＶF になるまで、トランジスタ１３を介
して電流を駆動する。FIG. 5 is a circuit diagram of another embodiment of the present invention. In the embodiment of FIG. 1, the control signal is input to the control terminal 2 while the signal voltage of the input terminal 1 is at the high level. In the case of the embodiment of FIG. 1, the input signal is low level, a signal is input to the control terminal 2 and the switch 1
If 1 and 12 is conductive, capacitor 15 by transistors 13, is always charged to a voltage value of V F - [Delta] V F. The embodiment of FIG. 5 is intended to prevent the above phenomenon. As shown in FIG. 6, the control terminal 2 inputs a control signal, and while the switches 11 and 12 are conducting, the signal is input to the input terminal 1. Input, and load 14
Is driven at a constant current. In FIG. 5, a transistor 16 of the same conduction type as the transistors 7 and 8 having the gates connected to the gates of the transistors 7 and 8, the source connected to the ground terminal 4, and the drain connected to one end of the reference voltage source 9, respectively, is provided. I have. Transistor 16 forms a current mirror circuit together with transistors 7 and 8,
A bias current is supplied to the reference voltage source 9, and the transistor is turned on only when a signal is input to the input terminal 1 and at a high level. Therefore, similarly the reference voltage source 9, only the above period becomes conductive, until the voltage value of the load 14 and the capacitor 15 from this point is V F - [Delta] V F, to drive the current through the transistor 13.
【００３１】図７は、図５の回路の具体的回路図であ
り、ゲートとドレインが接続されたトランジスタ９1 で
基準電圧源９を構成し、トランジスタ９1 のバイアス電
流はトランジスタ１６で行う。また、図３の具体例と同
様、スイッチ１１および１２はＰチャネルトランジスタ
で構成される。さらに、図３の具体例と同様に、図７の
具体例はトランジスタ一個（９1 ）のみの例を示してい
るが、負荷１４の電流／電圧変換値によっては、トラン
ジスタを複数個接続しても構わないし、さらに、Ｐチャ
ネルトランジスタとＮチャネルトランジスタとを組み合
わせて、基準電圧ＶREF の設定を行ってもよい。FIG. 7 is a specific circuit diagram of the circuit of FIG. 5, constitute the reference voltage source 9 in the transistor 9 1 whose gate and drain are connected, a bias current of the transistor 9 1 is carried out in the transistor 16. Further, similarly to the specific example of FIG. 3, the switches 11 and 12 are formed by P-channel transistors. Further, as in the specific example of FIG. 3, the specific example of FIG. 7 shows an example in which only one transistor (9 1 ) is used. However, depending on the current / voltage conversion value of the load 14, a plurality of transistors may be connected. Alternatively, the reference voltage V REF may be set by combining a P-channel transistor and an N-channel transistor.
【００３２】図８は、図５の回路の他の具体的実施例で
ある。互いに直列接続された抵抗９ 3 および９4 を、図
７の具体例で示した基準電圧源９を構成するトランジス
タ９ 1 に並列接続し、抵抗９3 と９4 との交点を基準電
圧端子９とする。抵抗９3 と９4 の比を適当に変えて、
基準電圧ＶREF の設定を行う。FIG. 8 shows another specific embodiment of the circuit of FIG.
is there. Resistors 9 connected in series to each other Three And 9Four The figure
7 constituting the reference voltage source 9 shown in the specific example of FIG.
TA9 1 Connected in parallel toThree And 9Four The intersection with
The pressure terminal 9 is used. Resistance 9Three And 9Four Change the ratio of
Reference voltage VREF Make the settings for
【００３３】図９〜図１２はそれぞれ図３，４，８，１
０に対応し、ＦＥＴトランジスタ７，８，９，１１，１
２，１３の代わりにバイポーラトランジスタ２７，２
８，２９，３１，３２を用いたものである。トランジス
タ３１，３２のベースにはそれぞれ抵抗３４，３５が接
続されている。FIGS. 9 to 12 show FIGS. 3, 4, 8, and 1, respectively.
0, the FET transistors 7, 8, 9, 11, 1
Bipolar transistors 27,2 instead of 2,13
8, 29, 31, and 32 are used. Resistors 34 and 35 are connected to the bases of the transistors 31 and 32, respectively.
【００３４】なお、以上の実施形態において電源端子３
と接地端子４を逆にしてもよい。In the above embodiment, the power supply terminal 3
And the ground terminal 4 may be reversed.
【００３５】[0035]
【発明の効果】以上説明したように本発明によれば、負
荷を流れる電流の立ち上がり時間を速くすることがで
き、有機薄膜ＥＬ素子の駆動回路に適用した場合、発光
応答速度が改善される。As described above, according to the present invention, the rise time of the current flowing through the load can be shortened, and when the present invention is applied to a drive circuit of an organic thin film EL element, the light emission response speed is improved.
【図１】本発明の第１の実施形態の定電流駆動回路の回
路図である。FIG. 1 is a circuit diagram of a constant current drive circuit according to a first embodiment of the present invention.
【図２】図１の実施形態の動作を示すタイムチャートで
ある。FIG. 2 is a time chart illustrating an operation of the embodiment of FIG. 1;
【図３】図１の定電流駆動回路の具体例の回路図であ
る。FIG. 3 is a circuit diagram of a specific example of the constant current drive circuit of FIG.
【図４】図１の定電流駆動回路の他の具体例の回路図で
ある。FIG. 4 is a circuit diagram of another specific example of the constant current drive circuit of FIG. 1;
【図５】本発明の他の実施形態の定電流駆動回路の回路
図である。FIG. 5 is a circuit diagram of a constant current drive circuit according to another embodiment of the present invention.
【図６】図５の定電流駆動回路の動作を示すタイムチャ
ートである。FIG. 6 is a time chart illustrating an operation of the constant current drive circuit of FIG. 5;
【図７】図５の定電流駆動回路の具体例の回路図であ
る。FIG. 7 is a circuit diagram of a specific example of the constant current drive circuit of FIG.
【図８】図５の定電流駆動回路の具体例の回路図であ
る。8 is a circuit diagram of a specific example of the constant current drive circuit of FIG.
【図９】トランジスタとしてバイポーラトランジスタを
用いた図３に対応する実施形態の回路図である。FIG. 9 is a circuit diagram of an embodiment corresponding to FIG. 3 using a bipolar transistor as a transistor.
【図１０】トランジスタとしてバイポーラトランジスタ
を用いた、図４に対応する実施形態の回路図である。FIG. 10 is a circuit diagram of an embodiment corresponding to FIG. 4 using a bipolar transistor as a transistor.
【図１１】トランジスタとしてバイポーラトランジスタ
を用いた、図７に対応する実施形態の回路図である。FIG. 11 is a circuit diagram of an embodiment corresponding to FIG. 7, using a bipolar transistor as a transistor.
【図１２】トランジスタとしてバイポーラトランジスタ
を用いた、図８に対応する実施形態の回路図である。FIG. 12 is a circuit diagram of an embodiment corresponding to FIG. 8, using a bipolar transistor as a transistor.
【図１３】定電流駆動回路の従来例の回路図である。FIG. 13 is a circuit diagram of a conventional example of a constant current drive circuit.
【図１４】有機薄膜ＥＬ素子の断面構造を示す図であ
る。FIG. 14 is a diagram showing a cross-sectional structure of an organic thin-film EL element.
１ 入力端子 ２ 制御端子 ３ 電源端子 ４ 接地端子 ５ ソースフォロワ用トランジスタ ６ 抵抗 ７，８，１３，２７，２８，３３ トランジスタ ９ 基準電圧源 ９1 ，２９1 トランジスタ ９2 ，９3 ，９4 抵抗 １０ 基準電圧端子 １１，１２ スイッチ １４ 負荷 １５ 容量 １６，３６ トランジスタ1 input terminal 2 control terminal third power supply terminal 4 ground terminal 5 the source follower transistor 6 resistance 7,8,13,27,28,33 transistor 9 reference voltage source 9 1, 29 1 transistor 9 2, 9 3, 9 4 resistance 10 Reference voltage terminal 11, 12 Switch 14 Load 15 Capacity 16, 36 Transistor
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 ──────────────────────────────────────────────────続 き Continued on front page (58) Field surveyed (Int.Cl. 7 , DB name) H03K 17/00-17/70
Claims (9)
する定電流駆動回路であって、 高電位電源と低電位電源との間で前記負荷と直列に接続
された定電流駆動用の第１導電型の第１のＦＥＴトラン
ジスタと、 前記負荷と並列に接続された容量と、 第１のスイッチング素子と、 第１のスイッチング素子を介して第１のＦＥＴトランジ
スタとゲート同志が接続され、ゲートとドレインが接続
され、第１のＦＥＴトランジスタとカレントミラー回路
を構成する第１導電型の第２のＦＥＴトランジスタと、 高電位電源と低電位電源との間で第２のＦＥＴトランジ
スタに直列に接続され、ゲートに入力信号が印加される
第３のＦＥＴトランジスタと、 第２のＦＥＴトランジスタと第３のＦＥＴトランジスタ
の間に接続された抵抗と、 第１のＦＥＴトランジスタと並列に接続された、第１の
導電型と反対導電型の第２の導電型の第４のＦＥＴトラ
ンジスタと、 高電位電源と低電位電源の間に接続された基準電圧源
と、 第４のＦＥＴトランジスタのゲートと前記基準電圧源の
基準電圧端子の間に設けられ、第１のスイッチング素子
と同期して導通／遮断する第２のスイッチング素子とを
有し、 前記基準電圧源の基準電圧端子の基準電圧が前記負荷が
電流／電圧変換した規定の電圧値と、第４のＦＥＴトラ
ンジスタのゲートと前記負荷側の電極間の電圧との和よ
りも小さく設定されている定電流駆動回路。1. A constant current driving circuit for driving a load for performing current / voltage conversion at a constant current, comprising: a constant current driving circuit connected in series with the load between a high potential power supply and a low potential power supply. A first FET transistor of one conductivity type; a capacitor connected in parallel with the load; a first switching element; and a gate connected to the first FET transistor via the first switching element; And a drain connected to the first FET transistor and a second FET transistor of a first conductivity type forming a current mirror circuit, and connected in series to the second FET transistor between a high potential power supply and a low potential power supply. A third FET transistor having a gate to which an input signal is applied; a resistor connected between the second FET transistor and the third FET transistor; A fourth FET transistor of a second conductivity type opposite to the first conductivity type and connected in parallel with the transistor, a reference voltage source connected between the high potential power supply and the low potential power supply, A second switching element provided between the gate of the fourth FET transistor and a reference voltage terminal of the reference voltage source, the second switching element being turned on / off in synchronization with the first switching element; A constant current drive circuit in which a reference voltage at a voltage terminal is set to be smaller than a sum of a prescribed voltage value obtained by performing a current / voltage conversion by the load and a voltage between a gate of a fourth FET transistor and an electrode on the load side; .
前記基準電圧源と直列に接続され、ゲートが第２のＦＥ
Ｔトランジスタのゲートと、第１スイッチング素子を介
して第１のＦＥＴトランジスタのゲートに接続されてい
る第１導電型の第５のＦＥＴトランジスタをさらに有す
る、請求項１記載の定電流駆動回路。A second FE connected between the high-potential power supply and the low-potential power supply in series with the reference voltage source;
The constant current drive circuit according to claim 1, further comprising a fifth FET transistor of a first conductivity type connected to the gate of the T transistor and the gate of the first FET transistor via the first switching element.
互いに接続されたトランジスタと該トランジスタに直列
に接続された抵抗からなり、該トランジスタと該抵抗の
接続点を基準電圧端子とする、請求項１または２記載の
定電流駆動回路。3. The reference voltage source includes a transistor having a drain and a gate connected to each other and a resistor connected in series to the transistor, and a connection point between the transistor and the resistor is used as a reference voltage terminal. 3. The constant current drive circuit according to 1 or 2.
互いに接続されたトランジスタと、該トランジスタと直
列に接続された第１の抵抗と、該トランジスタのソース
とドレイン間に互いに直列に接続された第２、第３の抵
抗からなり、第２と第３の抵抗の接続点を基準電圧源端
子とする、請求項１または２記載の定電流駆動回路。4. The reference voltage source is connected in series with each other between a source and a drain of the transistor, a transistor having a drain and a gate connected to each other, a first resistor connected in series with the transistor. 3. The constant current drive circuit according to claim 1, wherein the constant current drive circuit includes second and third resistors, and a connection point between the second and third resistors is used as a reference voltage source terminal.
する定電流駆動回路であって、 高電位電源と低電位電源との間で前記負荷と直列に接続
された定流圧駆動用の第１導電型の第１のバイポーラト
ランジスタと、 前記負荷と並列に接続された容量と、 第１のスイッチング素子と、 第１のスイッチング素子を介して第１のバイポーラトラ
ンジスタとベース同志が接続され、ベースとコレクタが
接続され、第１のバイポーラトランジスタとカレントミ
ラー回路を構成する第１導電型の第２のバイポーラトラ
ンジスタと、 高電位電源と低電位電源との間で第２のバイポーラトラ
ンジスタに直列に接続され、ベースに入力信号が印加さ
れる第３のバイポーラトランジスタと、 第２のバイポーラトランジスタと第３のバイポーラトラ
ンジスタの間に接続された抵抗と、 第１のバイポーラトランジスタと並列に接続された、第
１の導電型と反対導電型の第２の導電型の第４のバイポ
ーラトランジスタと、 高電位電源と低電位電源の間に接続された基準電圧源
と、 第４のバイポーラトランジスタのベースと前記基準電圧
源の基準電圧端子の間に設けられ、第１のスイッチング
素子と同期して導通／遮断する第２のスイッチング素子
とを有し、 前記基準電圧源の基準電圧端子の基準電圧が前記負荷が
電流／電圧変換した規定の電圧値と、第４のバイポーラ
トランジスタのベースと前記負荷側の電極間の電圧との
和よりも小さく設定されている定電流駆動回路。5. A constant current driving circuit for driving a load for performing current / voltage conversion at a constant current, comprising a constant current driving circuit connected in series with the load between a high potential power supply and a low potential power supply. A first bipolar transistor of a first conductivity type; a capacitor connected in parallel with the load; a first switching element; the first bipolar transistor and the base connected via the first switching element; A second bipolar transistor of a first conductivity type having a base and a collector connected and forming a current mirror circuit with the first bipolar transistor; and a serially connected to the second bipolar transistor between a high potential power supply and a low potential power supply A third bipolar transistor connected to the base and having an input signal applied to the base; and between the second bipolar transistor and the third bipolar transistor. A connected resistor, a fourth bipolar transistor of a second conductivity type opposite to the first conductivity type and connected in parallel with the first bipolar transistor, and between a high potential power supply and a low potential power supply. A second switching element provided between the base of the fourth bipolar transistor and a reference voltage terminal of the reference voltage source, and turned on / off in synchronization with the first switching element. Wherein the reference voltage at the reference voltage terminal of the reference voltage source is a sum of a prescribed voltage value obtained by current / voltage conversion by the load and a voltage between the base of the fourth bipolar transistor and the electrode on the load side. Constant current drive circuit that is also set small.
前記基準電圧源と直列に接続され、ベースが第２のバイ
ポーラトランジスタのベースと、第１スイッチング素子
を介して第１のバイポーラトランジスタのベースに接続
されている第１導電型の第５のバイポーラトランジスタ
をさらに有する、請求項５記載の定電流駆動回路。6. A first bipolar transistor connected in series with the reference voltage source between the high potential power supply and the low potential power supply, the base of which is connected to the base of the second bipolar transistor and the first switching element. 6. The constant current drive circuit according to claim 5, further comprising a fifth bipolar transistor of the first conductivity type connected to the base of said first transistor.
互いに接続されたバイポーラトランジスタと該トランジ
スタに直列に接続された抵抗からなり、該トランジスタ
と該抵抗の接続を基準電圧端子とする、請求項５または
６記載の定電流駆動回路。7. The reference voltage source includes a bipolar transistor having a collector and a base connected to each other and a resistor connected in series to the transistor, and a connection between the transistor and the resistor is used as a reference voltage terminal. 7. The constant current drive circuit according to 5 or 6.
互いに接続されたバイポーラトランジスタと、該トラン
ジスタと直列に接続された第１の抵抗と、該トランジス
タのエミッタとコレクタ間に互いに直列に接続された第
２、第３の抵抗からなり、第２と第３の抵抗の接続点を
基準電圧源端子とする、請求項５または６記載の定電流
駆動回路。8. The reference voltage source is a bipolar transistor having a collector and a base connected to each other, a first resistor connected in series to the transistor, and a series connected to each other between an emitter and a collector of the transistor. 7. The constant current drive circuit according to claim 5, wherein said constant current drive circuit comprises second and third resistors, and a connection point between said second and third resistors is used as a reference voltage source terminal.
求項１から８のいずれかに記載の定電流駆動回路。9. The constant current drive circuit according to claim 1, wherein said load is an organic thin film EL device.
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