JP3136714B2 - Resistance formation method - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】この発明は、ディジタル−アナロ
グ混載LSIなどの集積回路装置の製造に用いるに好適
な抵抗形成法に関し、特に高抵抗率材料層の一部に重ね
て絶縁層を形成した後高抵抗率材料層及び絶縁層に重ね
て低抵抗率材料層を形成し、高抵抗率材料層及び低抵抗
率材料層の積層と高抵抗率材料層、絶縁層及び低抵抗率
材料層の積層とを1回のエッチング処理でパターニング
することにより少ない工程数で低抵抗と高抵抗とを形成
可能にしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a resistor suitable for use in the manufacture of an integrated circuit device such as a digital-analog mixed LSI, and more particularly to a method of forming a resistor on a part of a high resistivity material layer.
After forming an insulating layer by laying on the high resistivity material layer and insulating layer
To form a low-resistivity material layer,
Of high resistivity material layer, high resistivity material layer, insulating layer and low resistivity
A low resistance and a high resistance can be formed with a small number of steps by patterning the laminated material layer with a single etching process.
【0002】[0002]
【従来の技術】従来、MOS型LSIの製造プロセスと
して、ポリサイドゲートプロセスが知られている。この
プロセスでは、ゲート電極乃至配線材料としてポリサイ
ドを用い、ポリサイドゲートパターンをマスクとして半
導体表面に選択的に不純物イオンを注入するなどしてソ
ース及びドレイン領域を形成する。ここで、ポリサイド
とは、ポリシリコン層の上にシリサイド(例えばMo3
Si4 、WSi、TiSi等)層を形成し、ポリシリコ
ンに比べて約10分の1に抵抗率を低減したものであ
る。2. Description of the Related Art Conventionally, a polycide gate process has been known as a process for manufacturing a MOS type LSI. In this process, polycide is used as a gate electrode or wiring material, and source and drain regions are formed by selectively implanting impurity ions into the semiconductor surface using the polycide gate pattern as a mask. Here, the polycide is a silicide (for example, Mo 3) on the polysilicon layer.
(Si 4 , WSi, TiSi, etc.) layer is formed, and the resistivity is reduced to about 1/10 compared to polysilicon.
【0003】ポリサイドゲートプロセスにて抵抗を必要
とする場合、低抵抗についてはポリサイドゲートと共通
の工程で形成可能であるが、高抵抗についてはポリサイ
ドゲートと共通の工程で形成する方法と、ポリサイドゲ
ートとは別の工程で形成する方法とが考えられる。高抵
抗を必要とするLSIとしては、例えばDA変換器又は
AD変換器等のディジタル−アナログ混載LSIがあ
り、この種のLSIでは、例えばラダー抵抗として高精
度の高抵抗を小さい寸法で形成することが要求される。When a resistance is required in the polycide gate process, low resistance can be formed in the same step as the polycide gate, but high resistance can be formed in the same step as the polycide gate. It is conceivable that the gate is formed in a step different from that of the polycide gate. As an LSI requiring high resistance, for example, there is a digital-analog mixed LSI such as a DA converter or an AD converter. In this type of LSI, for example, a high-precision high resistance as a ladder resistor is formed in a small size. Is required.
【0004】[0004]
【発明が解決しようとする課題】上記したようにポリサ
イドゲートと共通の工程で高抵抗を形成する方法にあっ
ては、抵抗路を長く形成する必要があり、チップサイズ
が大きくなること、浮遊容量の増大により高速化の妨げ
になること等の問題点があった。As described above, in the method of forming a high resistance in the same step as that of the polycide gate, it is necessary to form a long resistance path, which results in an increase in chip size and floating. There has been a problem that the increase in the capacity hinders the increase in speed.
【0005】また、ポリサイドゲートと別工程で高抵抗
を形成する方法にあっては、例えばポリシリコン等の抵
抗率の高い材料を堆積し、パターニングする工程を追加
する必要があり、コスト増大を招く不都合があった。Further, in the method of forming a high resistance in a step different from that of the polycide gate, it is necessary to add a step of depositing a material having a high resistivity such as polysilicon and patterning the same, thereby increasing the cost. There was an inconvenience.
【0006】この発明の目的は、低抵抗(又は電極ある
いは配線)と高抵抗とを少ない工程数で形成することが
できる新規な抵抗形成法を提供することにある。An object of the present invention is to provide a novel resistance forming method capable of forming a low resistance (or an electrode or a wiring) and a high resistance in a small number of steps.
【0007】[0007]
【課題を解決するための手段】この発明に係る抵抗形成
法は、 (a)基板の絶縁性表面に比較的抵抗率の高い抵抗材を
被着して第1の抵抗材層を形成する工程と、 (b)前記第1の抵抗材の一部に重ねて絶縁層を形成す
る工程と、 (c)前記第1の抵抗材層及び前記絶縁層に重ねて比較
的抵抗率の低い抵抗材を被着して第2の抵抗材層を形成
する工程と、 (d)前記第1及び第2の抵抗材層からなる第1の積層
と前記第1の抵抗材層、前記絶縁層及び前記第2の抵抗
材層からなる第2の積層とをそれぞれ第1の抵抗パター
ンと第2の抵抗パターンとに従って同時的にパターニン
グすることにより該第1の抵抗パターンに対応して残存
する該第1の積層の一部分からなる第1の抵抗と該第2
の抵抗パターンに対応して残存し且つ前記絶縁層により
前記第2の抵抗材層の残存部から電気的に分離された 前
記第1の抵抗材層の残存部からなる第2の抵抗とを形成
する工程とを含むものである。According to the present invention, there is provided a method for forming a resistor, comprising the steps of: (a) forming a first resistive material layer by applying a resistive material having a relatively high resistivity on an insulating surface of a substrate; (B) forming an insulating layer overlying a part of the first resistance material ;
And (c) comparing the first resistive material layer and the insulating layer by superimposing them.
A second resistive material layer by depositing a resistive material with low electrical resistivity
A step of, first laminate consisting of; (d) first and second resistive material layer
And the first resistance material layer, the insulating layer, and the second resistance
A second resistive pattern and a second resistive pattern
Simultaneously with the pattern and the second resistance pattern.
To remain corresponding to the first resistance pattern.
A first resistor comprising a portion of the first stack
Remaining in correspondence with the resistance pattern of
Forming a second resistor consisting of the remaining portion of the first resistance material layer electrically separated from the remaining portion of the second resistance material layer .
【0008】このような抵抗形成法にあっては、第1の
抵抗材層及び第1の抵抗パターンに代えてそれぞれ導電
材層及び導電パターンを用いることにより第1の抵抗の
代りに電極又は配線を形成してもよい。In such a resistance forming method, a conductive material layer and a conductive pattern are used instead of the first resistive material layer and the first resistive pattern, respectively, so that an electrode or a wiring is used instead of the first resistive material. May be formed.
【0009】[0009]
【0010】[0010]
【0011】[0011]
【作用】この発明に係る抵抗形成法によれば、第2の抵
抗について絶縁層を形成する工程を追加する点を除き第
1及び第2の抵抗についてパターニングまでの工程が共
通である。このことは、第1の抵抗の代りに電極又は配
線を形成する場合にも同様である。According to the method of forming a resistor according to the present invention, except that a step of forming an insulating layer for the second resistor is added .
The steps up to patterning for the first and second resistors are common. This is the same when an electrode or a wiring is formed instead of the first resistor.
【0012】[0012]
【0013】[0013]
【実施例】図1〜3は、この発明を説明するための抵抗
形成法を示すもので、各々の図に対応する工程(1)〜
(3)を順次に説明する。1 to 3 show a method of forming a resistor for explaining the present invention. Steps (1) to (1) corresponding to the respective drawings are shown.
(3) will be described sequentially.
【0014】(1)シリコン等の半導体基板10の表面
を覆うシリコンオキサイド等の絶縁膜12の上に比較的
抵抗率の高い材料としてポリシリコンを堆積してポリシ
リコン層14を形成する。そして、ポリシリコン層14
の上に比較的抵抗率の低い材料としてWSi等のシリサ
イドを堆積してシリサイド層16を形成する。図1にお
いて、矢印Aより左側の部分はアナログ回路を集積化す
べき部分であり、矢印Dより右側の部分はディジタル回
路を集積化すべき部分である。(1) Polysilicon is deposited as a material having a relatively high resistivity on the insulating film 12 such as silicon oxide which covers the surface of the semiconductor substrate 10 such as silicon to form a polysilicon layer 14. Then, the polysilicon layer 14
A silicide, such as WSi, is deposited as a material having a relatively low resistivity to form a silicide layer 16. In FIG. 1, the portion to the left of the arrow A is a portion where an analog circuit is to be integrated, and the portion to the right of the arrow D is a portion where a digital circuit is to be integrated.
【0015】(2)次に、ポリシリコン層14及びシリ
サイド層16の積層(ポリサイド層)の上に所望の低抵
抗パターン及び高抵抗パターンに対応してレジスト層を
配置し、これらのレジスト層をマスクとしてポリサイド
層を選択的にエッチングすることによりパターニングを
行なう。この後、レジスト層を除去する。この結果、低
抵抗パターンに対応するポリシリコン残存部14D及び
シリサイド残存部16Dからなる低抵抗RDが形成され
ると共に、高抵抗パターンに対応してポリシリコン残存
部14A及びシリサイド残存部16Aが残される。(2) Next, a resist layer corresponding to a desired low-resistance pattern and a high-resistance pattern is disposed on the polysilicon layer 14 and the silicide layer 16 (polycide layer). Patterning is performed by selectively etching the polycide layer as a mask. After that, the resist layer is removed. As a result, a low-resistance RD including the polysilicon remaining portion 14D and the silicide remaining portion 16D corresponding to the low-resistance pattern is formed, and the polysilicon remaining portion 14A and the silicide remaining portion 16A are left corresponding to the high-resistance pattern. .
【0016】(3)次に、矢印Aより左側の部分を露出
し且つ矢印Dより右側の部分を覆うように基板上面にレ
ジスト層を配置した後、このレジスト層をマスクとして
選択エッチングを行なうことによりシリサイド残存部1
6Aを除去する。この後、レジスト層を除去する。この
結果、ポリシリコン残存部14Aからなる高抵抗RAが
得られる。(3) Next, after a resist layer is disposed on the upper surface of the substrate so as to expose a portion on the left side of arrow A and cover a portion on the right side of arrow D, selective etching is performed using the resist layer as a mask. Due to silicide remaining part 1
6A is removed. After that, the resist layer is removed. As a result, a high resistance RA composed of the polysilicon remaining portion 14A is obtained.
【0017】この場合、選択エッチング処理では、ポリ
シリコン残存部14Aの両端部に対応してシリサイド残
存部16Aの第1及び第2の部分16a及び16bを残
存させるようにエッチングを行ない、該第1及び第2の
部分16a及び16bを高抵抗RAの端子として使用す
るようにしてもよい。端子を形成する別の方法として
は、ポリシリコン残存部14Aの両端に位置すべき部分
に予め導電層を形成しておく方法を用いてもよい。In this case, in the selective etching process, etching is performed so as to leave the first and second portions 16a and 16b of the silicide remaining portion 16A corresponding to both ends of the polysilicon remaining portion 14A. Alternatively, the second portions 16a and 16b may be used as terminals of the high resistance RA. As another method of forming the terminal, a method of forming a conductive layer in advance on portions to be located at both ends of the polysilicon remaining portion 14A may be used.
【0018】上記した抵抗形成法によれば、低抵抗RD
の形成工程にシリサイド残存部16Aの除去工程を追加
するだけで簡単に低抵抗RD及び高抵抗RAが得られ
る。また、図2の工程にてゲート電極等の電極パターン
又は配線パターンに従ってパターニングを行なうと、低
抵抗RDと同様にポリサイドからなる電極又は配線が得
られる。なお、パターニングの前に例えば図1の矢印A
より左側の部分でシリサイド層16をエッチ除去してポ
リシリコン層14の一部を露出させ、この後同時パター
ニングにより低抵抗RD及び高抵抗RAを得るようにし
てもよい。この方法の方が高抵抗RAが高精度となる。According to the above-described resistance forming method, the low resistance RD
The low resistance RD and the high resistance RA can be easily obtained only by adding a step of removing the silicide remaining portion 16A to the step of forming the above. When patterning is performed in the process of FIG. 2 in accordance with an electrode pattern such as a gate electrode or a wiring pattern, an electrode or a wiring made of polycide is obtained as in the case of the low resistance RD. Before patterning, for example, arrow A in FIG.
The silicide layer 16 may be etched away at the left side to expose a part of the polysilicon layer 14, and then the low resistance RD and the high resistance RA may be obtained by simultaneous patterning. In this method, the high resistance RA has higher accuracy.
【0019】ポリシリコンからなる抵抗RAは、抵抗値
のばらつきが少ないので、高精度のアナログ回路に用い
るのに適している。また、ポリサイドからなる電極乃至
配線は抵抗値が小さいので、高速ロジック回路に用いる
のに適している。Since the resistance RA made of polysilicon has a small variation in resistance value, it is suitable for use in a high-precision analog circuit. Further, an electrode or wiring made of polycide has a small resistance value, and thus is suitable for use in a high-speed logic circuit.
【0020】図4〜6は、この発明の第1の実施例に係
る抵抗形成法を示すもので、図1〜3と同様の部分には
同様の符号を付して詳細な説明を省略する。FIGS. 4 to 6 show a first embodiment of the present invention.
That resistor forming method indicates the omitted details are denoted by the same reference numerals description the same parts as FIGS.
【0021】図4の工程では、半導体基板10の表面を
覆う絶縁膜12の上にポリシリコン層14を形成した
後、矢印Aより左側でポリシリコン層14の上にSiO
2 等の絶縁層18を形成する。具体的には、CVD法等
によりポリシリコン層14上にSiO2 層を形成した
後、このSiO2層を不要な部分(矢印Dより右側の部
分)でエッチ除去する。この後、ポリシリコン層14及
び絶縁層18を覆ってシリサイド層16を形成する。In the step shown in FIG. 4, after a polysilicon layer 14 is formed on the insulating film 12 covering the surface of the semiconductor substrate 10, SiO 2 is formed on the polysilicon layer 14 on the left side of the arrow A.
An insulating layer 18 such as 2 is formed. Specifically, after forming a SiO 2 layer on the polysilicon layer 14 by the CVD method or the like is etched remove the SiO 2 layer in the unnecessary portion (the right portion from the arrow D). Thereafter, a silicide layer 16 is formed to cover the polysilicon layer 14 and the insulating layer 18.
【0022】次に、図5の工程では、ポリシリコン14
及びシリサイド層16の積層とポリシリコン層14、絶
縁層18及びシリサイド層16の積層とをそれぞれ低抵
抗パターンと高抵抗パターンとに従って同時的にパター
ニングする。この結果、低抵抗パターンに対応するポリ
シリコン残存部14D及びシリサイド残存部16Dから
なる低抵抗RDが形成されると共に、高抵抗パターンに
対応するポリシリコン残存部14Aからなる高抵抗RA
が形成される。この場合、絶縁層18の残存部18A
は、ポリシリコン残存部14Aとシリサイド残存部16
Aとを電気的に分離することによりシリサイド残存部1
6Aが抵抗として働くのを阻止する。Next, in the step of FIG.
Then, the lamination of the silicide layer 16 and the lamination of the polysilicon layer 14, the insulating layer 18, and the silicide layer 16 are simultaneously patterned according to the low resistance pattern and the high resistance pattern, respectively. As a result, a low resistance RD including the polysilicon remaining portion 14D and the silicide remaining portion 16D corresponding to the low resistance pattern is formed, and a high resistance RA including the polysilicon remaining portion 14A corresponding to the high resistance pattern is formed.
Is formed. In this case, the remaining portion 18A of the insulating layer 18
Are the polysilicon remaining portion 14A and the silicide remaining portion 16
A is electrically separated from A to form a silicide remaining portion 1
6A prevents it from acting as a resistor.
【0023】この後、図6の工程では、酸化処理を行な
い、残存部14D及び16Dには酸化膜20Dを、残存
部14A及び16Aには酸化膜20Aをそれぞれ形成す
る。Thereafter, in the step of FIG. 6, an oxidation process is performed to form an oxide film 20D on the remaining portions 14D and 16D and an oxide film 20A on the remaining portions 14A and 16A, respectively.
【0024】図4〜6の抵抗形成法によれば、低抵抗R
Dの形成工程に絶縁層18の形成工程を追加するだけで
簡単に低抵抗RD及び高抵抗RAが得られる。また、図
5の工程にてゲート電極等の電極パターン又は配線パタ
ーンに従ってパターニングを行なうと、低抵抗RDと同
様にポリサイドからなる電極又は配線が得られる。According to the resistance forming method shown in FIGS.
By simply adding the step of forming the insulating layer 18 to the step of forming D, the low resistance RD and the high resistance RA can be easily obtained. When patterning is performed in the step of FIG. 5 in accordance with an electrode pattern such as a gate electrode or a wiring pattern, an electrode or wiring made of polycide is obtained as in the case of the low resistance RD.
【0025】図7は、この発明の第2の実施例に係る抵
抗形成法を説明するためのもので、図4〜6と同様の部
分には同様の符号を付して詳細な説明を省略する。FIG. 7 is a view for explaining a resistance forming method according to a second embodiment of the present invention. In FIG. 7, parts similar to those in FIGS. Detailed description is omitted.
【0026】図7の実施例の特徴は、図4の工程で絶縁
層18を選択的にエッチングする際に絶縁層18に第1
及び第2の端子孔を形成しておき、図5の工程でパター
ニングを行なう際にシリサイド層16の第1及び第2の
部分16a及び16bを第1及び第2の端子孔に対応し
て残存させ、端子として役立たせるようにしたことであ
る。この場合、シリサイド残存部16Aは、溝等により
第1及び第2の部分16a及び16bから電気的に分離
するか又はすべてエッチ除去して残さないようにする。The feature of the embodiment of FIG. 7 is that when the insulating layer 18 is selectively etched in the process of FIG.
And second terminal holes are formed, and the first and second portions 16a and 16b of the silicide layer 16 are left corresponding to the first and second terminal holes when patterning is performed in the step of FIG. And serve as a terminal. In this case, the silicide remaining portion 16A is electrically separated from the first and second portions 16a and 16b by a groove or the like, or is entirely etched away so as not to be left.
【0027】なお、図4〜6の抵抗形成法にあっては、
図7に示した端子形成法に限らず、ポリシリコン残存部
14Aの両端に位置すべき部分に予め端子用導電層を形
成しておく方法も用いることができる。In the resistance forming method shown in FIGS.
Not only the terminal formation method shown in FIG. 7, but also a method in which a terminal conductive layer is formed in advance on portions to be located at both ends of the polysilicon remaining portion 14A can be used.
【0028】[0028]
【発明の効果】以上のように、この発明によれば、高抵
抗については分離用の絶縁層を形成する工程を追加する
だけで殆どの工程を低抵抗(又は電極あるいは配線)の
形成工程と共通にしたので、少ない工程数で低抵抗(又
は電極あるいは配線)と高抵抗とを形成することがで
き、コスト低減が可能となる効果が得られるものであ
る。As is evident from the foregoing description, according to the invention, the step forming a low resistance to most of the process by simply adding a step of forming an insulating layer for separation for high resistance (or electrodes or wires) Therefore, a low resistance (or an electrode or a wiring) and a high resistance can be formed with a small number of steps, and the effect of reducing cost can be obtained.
【図1】 この発明を説明するための抵抗形成法におけ
るポリシリコン層及びシリサイド層の形成工程を示す基
板断面図である。FIG. 1 illustrates a method of forming a resistor according to the present invention .
FIG. 4 is a cross-sectional view of a substrate showing a step of forming a polysilicon layer and a silicide layer .
【図2】 図1の工程に続くポリシリコン層及びシリサFIG. 2 shows a polysilicon layer and a silicon layer following the process of FIG. 1;
イド層のパターニング工程を示す基板断面図である。FIG. 4 is a cross-sectional view of a substrate showing a patterning step of an id layer.
【図3】 図2の工程に続くシリサイド残存部除去工程FIG. 3 is a process of removing a remaining silicide portion following the process of FIG. 2;
を示す基板断面図である。FIG.
【図4】 この発明の第1の実施例に係る抵抗形成法に
おけるポリシリコン層、絶縁層及びシリサイド層の形成
工程 を示す基板断面図である。 FIG. 4 illustrates a resistance forming method according to a first embodiment of the present invention;
Of polysilicon layer, insulating layer and silicide layer in
It is a board | substrate sectional view which shows a process .
【図5】 図4の工程に続くポリシリコン層、絶縁層及FIG. 5 shows a polysilicon layer, an insulating layer, and the like following the process of FIG. 4;
びシリサイド層のパターニング工程を示す基板断面図でSubstrate cross-sectional view showing the patterning process of
ある。is there.
【図6】 図5の工程に続く酸化工程を示す基板断面図FIG. 6 is a sectional view of the substrate showing an oxidation step following the step of FIG. 5;
である。It is.
【図7】 この発明の第2の実施例に係る抵抗形成法を
説明するための基板断面図である。FIG. 7 is a sectional view of a substrate for explaining a resistance forming method according to a second embodiment of the present invention.
10:半導体基板、12:絶縁膜、14:ポリシリコン
層、16:シリサイド層、18:絶縁層、RA:高抵
抗、RD:低抵抗。10: semiconductor substrate, 12: insulating film, 14: polysilicon layer, 16: silicide layer, 18: insulating layer, RA: high resistance, RD: low resistance.
Claims (2)
高い抵抗材を被着して第1の抵抗材層を形成する工程
と、 (b)前記第1の抵抗材の一部に重ねて絶縁層を形成す
る工程と、 (c)前記第1の抵抗材層及び前記絶縁層に重ねて比較
的抵抗率の低い抵抗材を被着して第2の抵抗材層を形成
する工程と、 (d)前記第1及び第2の抵抗材層からなる第1の積層
と前記第1の抵抗材層、前記絶縁層及び前記第2の抵抗
材層からなる第2の積層とをそれぞれ第1の抵抗パター
ンと第2の抵抗パターンとに従って同時的にパターニン
グすることにより該第1の抵抗パターンに対応して残存
する該第1の積層の一部分からなる第1の抵抗と該第2
の抵抗パターンに対応して残存し且つ前記絶縁層により
前記第2の抵抗材層の残存部から電気的に分離された 前
記第1の抵抗材層の残存部からなる第2の抵抗とを形成
する工程とを含む抵抗形成法。1. A (a) forming a first resistive material layer a high resistance material having a relatively resistivity insulating surface of the substrate by adhering, one (b) said first resistive material To form an insulating layer
And (c) comparing the first resistive material layer and the insulating layer by superimposing them.
A second resistive material layer by depositing a resistive material with low electrical resistivity
A step of, first laminate consisting of; (d) first and second resistive material layer
And the first resistance material layer, the insulating layer, and the second resistance
A second resistive pattern and a second resistive pattern
Simultaneously with the pattern and the second resistance pattern.
To remain corresponding to the first resistance pattern.
A first resistor comprising a portion of the first stack
Remaining in correspondence with the resistance pattern of
Forming a second resistor consisting of the remaining portion of the first resistance material layer electrically separated from the remaining portion of the second resistance material layer .
て抵抗材層を形成する工程と、 (b)前記抵抗材層の一部に重ねて絶縁層を形成する工
程と、 (c)前記抵抗材層及び前記絶縁層に重ねて導電材を被
着して導電材層を形成する工程と、 (d)前記抵抗材層及び前記導電材層からなる第1の積
層と前記抵抗材層、前記絶縁層及び前記導電材層からな
る第2の積層とをそれぞれ導電パターンと抵抗パターン
とに従って同時的にパターニングすることにより該導電
パターンに対応して残存する該第1の積層の一部分から
なる電極又は配線と該抵抗パターンに対応して残存し且
つ前記絶縁層により前記導電材層の残存部から電気的に
分離された 前記抵抗材層の残存部からなる抵抗とを形成
する工程とを含む抵抗形成法。And (b) forming a resistive material layer by applying a resistive material to an insulating surface of the substrate; and (b) forming an insulating layer on part of the resistive material layer.
And (c) coating a conductive material on the resistive material layer and the insulating layer.
Forming a conductive material layer is deposited, the first product consisting of the resistive material layer and the conductive material layer (d)
Layer, the resistance material layer, the insulating layer, and the conductive material layer.
A second laminate and a conductive pattern and a resistance pattern, respectively.
By conducting patterning simultaneously according to
From a portion of the first stack remaining corresponding to the pattern
Electrode or wiring and the resistance pattern
The insulating layer electrically connects the remaining portion of the conductive material layer
Forming a resistance comprising the separated remaining portion of the resistance material layer.
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