JP3135543B2 - Semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高信頼性を要求される論理回路を含む半導
体集積回路装置に関するもので、信頼性を損うことなく
集積度及び／又は高速性を向上させた論理回路を含む半
導体集積回路装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device including a logic circuit requiring high reliability, and has a high degree of integration and / or high speed without loss of reliability. The present invention relates to a semiconductor integrated circuit device including a logic circuit with improved performance.

〔従来の技術〕[Conventional technology]

論理回路の信頼性向上を図る方法としては、アイ・イ
ー・イー・イー，インタナショナル ソリッドステート
サーキッツ コンファレンス，ダイジェスト オブ
テクニカル ペイパーズ,1982年，第54頁から第55頁（I
SSCC DIGEST OF TECHNICAL PAPERS,pp.54−55;Fe
b.,1982）において、データにパリティビットを付加し
てデータの誤りを検出するとともに、論理回路部を二重
化し、それらの出力を比較することにより論理演算中の
誤りを検出する方法が示されている。Methods for improving the reliability of logic circuits include IEE, International Solid-State Circuits Conference, and Digest of
Technical Papers, 1982, pp. 54-55 (I
SSCC DIGEST OF TECHNICAL PAPERS, pp.54-55; Fe
b., 1982), a method for detecting an error in a logical operation by adding a parity bit to data and detecting an error in the data, duplicating a logic circuit part, and comparing their outputs is shown. ing.

第２図は、この従来技術による誤り検出の例を示した
もので、算術論理演算器（Arithmetic Logic Unit,以下
ALUという）部を二重化することにより誤りを検出す
る。ALU1とALU2とは論理的に全く同じ機能を有してお
り、データA,Bを両者に入力し、ALU1の演算結果を出力
端子Ｆから出力するとともに、これを比較回路CMPでALU
2の演算結果と照合することにより演算動作における誤
りの有無を調べ、その誤り検出信号を端子Ｅにより出力
する。一方、入力データの誤り検出に関しては、データ
A,Bにそれぞれ対応するパリティビットP_A,P_Bを入力し、
パリティチェック回路PCA,PCBで照合を行い、結果を出
力端子E_A,E_Bから出力する。さらにALU出力に基づいてパ
リティ生成回路PGでパリティ出力を演算し、出力端子P_F
から出力する。FIG. 2 shows an example of error detection according to the prior art, which is an Arithmetic Logic Unit.
An error is detected by duplicating the (ALU) section. ALU1 and ALU2 have logically the same function, input data A and B to both, output the operation result of ALU1 from the output terminal F, and output this to the comparison circuit CMP.
The presence or absence of an error in the operation is checked by comparing the result of the operation with the operation result of 2, and the error detection signal is output from a terminal E. On the other hand, regarding error detection of input data,
Input parity bits P _A and P _B corresponding to A and B, respectively,
Parity check circuit PCA, collates with PCB, outputs the result terminal E _A, is output from the E _B. Further, the parity output is calculated by the parity generation circuit PG based on the ALU output, and the output terminal P _F
Output from

次に第３図は、上記従来技術をALU,レジスタ，プレシ
フタ等から成る演算部に適用した例を示したものであ
り、ALU部16の構成は、第２図のものと実質的に同じで
ある。図において、DL1601〜DL1602はデータラッチ,PL1
6はパリティラッチであり、R1501〜R1502はレジスタ、P
S1501〜PS1502はプレシフタである。この例ではレジス
タ出力のパリティ・チェックをパリティチェック回路PC
A,PCBで行い、その結果を端子E_A,E_Bからそれぞれ出力す
る。また２組の二重化されたプレシフタPS1501及びPS15
02（シフト回路SH1501とSH1502、及びシフト回路SH1503
とSH1504）の演算結果を比較回路CMP1601及びCMP1602で
それぞれ比較照合し、その結果を端子E1601,E1602から
それぞれ出力する。Next, FIG. 3 shows an example in which the above-mentioned prior art is applied to an arithmetic unit comprising an ALU, a register, a pre-shifter, and the like. The configuration of the ALU unit 16 is substantially the same as that of FIG. is there. In the figure, DL1601 to DL1602 are data latches, PL1
6 is a parity latch, R1501 to R1502 are registers, P
S1501 to PS1502 are pre-shifters. In this example, the parity check of the register output is performed by the parity check circuit PC.
A, carried by PCB, and outputs the result terminal E _A, from E _B. Also, two sets of duplicated pre-shifters PS1501 and PS15
02 (shift circuits SH1501 and SH1502 and shift circuit SH1503
And SH1504) are compared and compared by the comparators CMP1601 and CMP1602, respectively, and the results are output from the terminals E1601 and E1602, respectively.

以上述べた様な構成とすることにより、（１）パリテ
ィビットを用いた入力データの誤り検出、（２）ALU及
びプレシフタの二重化による演算結果の誤り検出、
（３）ALUの演算結果に対するパリティビットの付加を
行うことができる。With the configuration as described above, (1) error detection of input data using parity bits, (2) error detection of operation results due to duplication of ALU and pre-shifter,
(3) A parity bit can be added to the ALU operation result.

第４図は二重化された回路の演算結果の比較照合回路
及びこの比較照合回路の診断用回路の例を示したもので
ある。図において、1301,1302は同じ機能を持つ二重化
された演算回路、EOR13は比較照合用のEOR回路、1303は
EOR回路の診断用回路、AND1301,AND1302はAND回路であ
る。二重化された演算回路1301,1302は、正常に動作し
ている場合は同じ演算結果を出力するため、そのままで
は比較照合回路EOR13は正常に動作しているのか或いは
出力が正常値に固定されているのかを判断できない。こ
の例では、AND回路AND1301,AND1302からなる診断用回路
1303により一方の演算回路の出力を強制的に他方の演算
回路の出力とは異なる値とすることにより比較照合回路
EOR13の診断を行う構成をして誤り検出回路内蔵論理回
路1300を得ている。すなわち、T₂,T₃は診断制御信号で
あり、通常の動作時にはハイレベルに設定されており、
OUT1301,OUT1302がそのまま比較照合回路EOR13に入力さ
れる。論理演算回路1301,1302が共に正常動作している
場合、OUT1301,OUT1302は等しい値となるため、比較照
合回路EOR13の出力ER13は常にローレベルとなり、比較
照合回路EOR13の正常動作と、これの故障により出力が
ローレベルに固定されるような場合とを区別できない。
論理回路の診断時にこの区別ができるようにするため、
例えば、制御信号T₂をローレベルとすると、AND回路AND
1301の出力はローレベルとなり、このときOUT1302がハ
イレベルとなるような入力がA11〜D11に印加されている
と、比較照合回路EOR13が正常動作している場合には出
力ER13はハイレベルとなるが、若しこれが故障の場合に
はローレベルとなる。このように診断制御信号T₂,T₃の
一方をローレベルとすることにより比較照合回路EOR13
の診断を行うことができる。FIG. 4 shows an example of a comparison / comparison circuit of the operation result of the duplicated circuit and a diagnostic circuit of the comparison / comparison circuit. In the figure, 1301 and 1302 are duplicated arithmetic circuits having the same function, EOR13 is an EOR circuit for comparison and collation, and 1303 is
The diagnostic circuits of the EOR circuit, AND1301 and AND1302, are AND circuits. Since the duplicated operation circuits 1301 and 1302 output the same operation result when operating normally, the comparison / collation circuit EOR13 is operating normally or the output is fixed to a normal value as it is. I can't judge. In this example, a diagnostic circuit composed of AND circuits AND1301 and AND1302
By 1303, the output of one arithmetic circuit is forcibly set to a value different from the output of the other arithmetic circuit,
A logic circuit 1300 with a built-in error detection circuit is obtained by performing a configuration for diagnosing the EOR13. That is, T ₂ and T ₃ are diagnostic control signals, which are set to high level during normal operation,
OUT1301 and OUT1302 are directly input to the comparison / matching circuit EOR13. When the logical operation circuits 1301 and 1302 are both operating normally, OUT1301 and OUT1302 have the same value.Therefore, the output ER13 of the comparison / matching circuit EOR13 is always at a low level, and the normal operation of the comparison / matching circuit EOR13 and its failure Cannot fix the case where the output is fixed at the low level.
To make this distinction possible when diagnosing logic circuits,
For example, when the control signal T ₂ is a low level, AND circuit AND
The output of 1301 is at a low level. At this time, if an input that causes OUT1302 to be at a high level is applied to A11 to D11, the output ER13 will be at a high level when the comparison / matching circuit EOR13 is operating normally. However, if this is a failure, it goes low. As described above, by setting one of the diagnostic control signals T ₂ and T ₃ to low level, the comparison / collation circuit EOR13
Can be diagnosed.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

第２図〜第４図を用いて説明した様な誤り検出能力を
有する論理回路では以下に示す様な問題があった。The logic circuit having the error detection capability described with reference to FIGS. 2 to 4 has the following problems.

まずALU部の遅延時間に関しては、パリティ生成演算
をALU部の演算終了後にその結果を用いて行うため、遅
延時間は両演算時間の和となり、パリティビットを付加
しない場合に比べて増大するという問題があった。この
増加量は例えば32ビットのALUでは全遅延時間の約20％
程度に達し、高速化を阻害する要因となっていた。また
比較照合回路の診断用回路を設けることにより誤り検出
信号の遅延時間が増加した。First, regarding the delay time of the ALU unit, since the parity generation operation is performed using the result after the ALU unit operation is completed, the delay time is the sum of the two operation times, which increases compared to the case where no parity bit is added. was there. This increase is about 20% of the total delay time for 32-bit ALU, for example.
To the extent that it was a factor that hindered speeding up. In addition, the delay time of the error detection signal is increased by providing the diagnostic circuit of the comparison and matching circuit.

次にレイアウト面積に関しては、論理規模が大きく大
面積を占めるALUや配線本線が多いため同じく大面積を
占めるプレシフタを演算用に加えて、結果の照合用に更
に１個必要とするのに加え、レジスタ出力のパリティチ
ェック回路及びALU出力とプレシフタ出力の比較照合回
路及び同回路の診断回路を必要とするため面積増大を招
くという問題があった。Next, as for the layout area, in addition to the large ALU and the large number of wiring main lines that have a large logic scale and a large number of main shift lines, a pre-shifter that also occupies a large area is added for calculation, and in addition to one more for comparison of the result, A parity check circuit for register output, a comparison / comparison circuit for ALU output and pre-shifter output, and a diagnostic circuit for the circuit are required, resulting in an increase in area.

更に従来技術において高速化を図るには、論理回路を
構成するトランジスタ等の能動素子の駆動能力向上によ
る回路各段の遅延時間の短縮、あるいは論理の並列度向
上によるクリティカルパスの回路段数の低減等の方法が
あるが、前者は能動素子の面積を大きくする必要があ
り、また後者は回路数を増やす必要があるため、いずれ
もレイアウト面積の増大を招く。従って元来二重化によ
る誤り検出のために大面積となっている従来技術を用い
た演算部において、高速化を図ろうとするとLSIの高集
積化の著しい妨げとなる可能性があった。Further, in order to increase the speed in the conventional technology, the delay time of each stage of the circuit is reduced by improving the driving capability of active elements such as transistors constituting a logic circuit, or the number of critical path circuit stages is reduced by improving the parallelism of logic. However, the former requires an increase in the area of the active element, and the latter requires an increase in the number of circuits. Therefore, in an arithmetic unit using a conventional technique which has a large area for error detection due to duplication from the beginning, if an attempt is made to increase the speed, there is a possibility that remarkable hindrance to high integration of the LSI may occur.

本発明の一方の目的は、信頼性を損なうことなく集積
度および高速性を向上させた誤り検出機能を持つ論理回
路を含む半導体集積回路装置を提供することである。本
発明の他方の目的は、誤り検出回路の正常動作を確認す
るための診断回路を遅延時間およびレイアウト面積の増
加を招くことなく設けることを可能とすることである。An object of the present invention is to provide a semiconductor integrated circuit device including a logic circuit having an error detection function in which the degree of integration and the speed are improved without impairing reliability. Another object of the present invention is to make it possible to provide a diagnostic circuit for confirming a normal operation of an error detection circuit without increasing a delay time and a layout area.

〔課題を解決するための手段及び作用〕[Means and actions for solving the problem]

本発明の半導体集積回路装置は、入力データを複数段
の直列に接続された演算回路に入力し、これら演算回路
を入力データが伝搬中に所定の演算を行い出力データを
得る第１の回路列（データ演算部）と、上記入力データ
に対応する誤り検出符号の入力により、上記第１の回路
列内の各演算回路における演算に対応して誤り検出符号
に補正を加える誤り検出符号補正回路を直列に接続し、
上記出力データに対応する誤り検出符号を出力する第２
の回路列（誤り検出符号補正部）と、上記第１の回路列
内の演算回路の出力とこれに対応する上記第２の回路列
内の誤り検出符号補正回路の出力との照合を行う少なく
とも１個の誤り検出回路とからなる誤り検出符号を用い
た論理回路を具備する。A semiconductor integrated circuit device according to the present invention includes a first circuit array for inputting input data to a plurality of stages of serially connected arithmetic circuits, performing a predetermined arithmetic operation on these arithmetic circuits while the input data is propagating, and obtaining output data. (Data operation unit) and an error detection code correction circuit for correcting the error detection code corresponding to the operation in each operation circuit in the first circuit row by inputting the error detection code corresponding to the input data. Connect in series,
A second outputting an error detection code corresponding to the output data;
And at least comparing the output of the arithmetic circuit in the first circuit row with the corresponding output of the error detection code correction circuit in the second circuit row. A logic circuit using an error detection code including one error detection circuit is provided.

上記第１の回路列と第２の回路列は、データの演算と
誤り検出符号の生成を並列に行うものであり、データ演
算の終了と略同時にその演算結果に対応する誤り検出符
号出力が得られ、誤り検出符号の生成を行わない場合と
同程度にまで演算時間を短縮することができる。また誤
り検出回路は演算回路の出力とこれに対応する誤り検出
符号補正回路の出力とによりデータの演算と並行して誤
り検出（例えばパリティチェック等）を行い、演算中の
誤りを検出するものであり、回路の二重化を行うことな
しに同程度の信頼性を得ることができる。更に、誤り検
出符号補正回路及び誤り検出回路等による面積増加量を
演算回路１個分より小さくすることができるため、演算
回路を二重化する場合に比べレイアウト面積を同等或い
はそれ以下とすることができる。The first circuit row and the second circuit row perform the data operation and the generation of the error detection code in parallel, and almost simultaneously with the end of the data operation, the error detection code output corresponding to the operation result is obtained. As a result, the operation time can be reduced to about the same level as when no error detection code is generated. The error detection circuit performs error detection (for example, parity check, etc.) in parallel with data operation based on the output of the operation circuit and the corresponding output of the error detection code correction circuit, and detects an error during the operation. Yes, the same level of reliability can be obtained without duplicating the circuit. Further, the area increase due to the error detection code correction circuit and the error detection circuit can be made smaller than that of one arithmetic circuit, so that the layout area can be made equal to or less than when the arithmetic circuits are duplicated. .

上記の誤り検出符号を用いた論理回路の構成は、回路
規模が大きいALU部に適用するのが好適である。また、
上記の誤り検出符号を用いた論理回路の構成は、ALU部
のみならず、ALU部を含む演算部全体に適用することも
可能である。本発明の半導体集積回路装置は、入力デー
タに対し所定の演算を行い出力データを出力する第１の
回路と、該入力データに対応する誤り検出符号の入力に
対し所定の演算を行い該出力データに対応する誤り検出
符号を出力する第２の回路とを含む演算回路を複数個含
み、各演算回路内の上記第１の回路間を接続した第１の
回路列によりデータパスを形成し、データパスで相互に
接続された演算回路内の上記第２の回路間を接続した第
２の回路列により誤り検出符号パスを形成し、同一演算
回路内の上記第１の回路の出力データと上記第２の回路
の出力の誤り検出符号との照合を行う誤り検出回路を少
なくとも１個含む。誤り検出符号を用いた論理回路を具
備する。すなわち、第２の回路列の誤り検出符号出力を
第１の回路列のデータ出力に随伴させる構成とする。こ
のように、第２の回路列の誤り検出符号出力を第１の回
路列のデータ出力に随伴させることにより、演算結果の
誤り検出回路の個数を減らすことができ、レイアウト面
積縮小をさらに図ることができる。The configuration of the logic circuit using the above error detection code is preferably applied to an ALU unit having a large circuit scale. Also,
The configuration of the logic circuit using the above error detection code can be applied not only to the ALU unit but also to the entire arithmetic unit including the ALU unit. A semiconductor integrated circuit device according to the present invention comprises: a first circuit for performing a predetermined operation on input data and outputting output data; and a first circuit for performing a predetermined operation on input of an error detection code corresponding to the input data. And a second circuit that outputs an error detection code corresponding to the first and second circuits. A data path is formed by a first circuit row connecting the first circuits in each of the plurality of operation circuits. An error detection code path is formed by a second circuit row connecting the second circuits in the arithmetic circuits connected to each other by a path, and the output data of the first circuit in the same arithmetic circuit and the second And at least one error detection circuit that checks the output of the second circuit with the error detection code. A logic circuit using an error detection code is provided. In other words, the configuration is such that the error detection code output of the second circuit row is accompanied by the data output of the first circuit row. As described above, by causing the error detection code output of the second circuit row to accompany the data output of the first circuit row, the number of error detection circuits of the operation result can be reduced, and the layout area can be further reduced. Can be.

また、本発明の半導体集積回路装置は、上記の誤り検
出符号を用いた論理回路と、同一機能を有しかつ同一信
号が入力される二重化した演算回路及び該二重化した演
算回路の出力相互を比較する比較回路からなる、回路の
２重化による誤り検出機能内蔵論理回路を具備する。す
なわち、回路の特性に応じて、誤り検出符号を用いた論
理回路と回路の二重化による誤り検出機能内蔵論理回路
とを使い分け、両論理回路を混在させることにより、全
体として高速化と高集積化を同時に図る。この構成は、
キャリー・ルックアヘッド方式のALUに適用するのが好
適である。ALU部は回路規模が大きいため、誤り検出符
号を用いた論理回路の構成を用いる。一方、キャリー・
ルックアヘッド・ジェネレータ部は回路規模が比較的小
さいので、回路の二重化による誤り検出機能内蔵論理回
路の構成を用いる。また、演算制御信号を生成する制御
回路部も、制御信号発生回路の二重化によって誤り検出
を行う構成を用いる。Also, the semiconductor integrated circuit device of the present invention compares the logic circuit using the error detection code with a duplicated arithmetic circuit having the same function and inputting the same signal, and the outputs of the duplicated arithmetic circuit. And a logic circuit with a built-in error detection function due to circuit duplication. In other words, depending on the characteristics of the circuit, a logic circuit using an error detection code and a logic circuit with a built-in error detection function by duplicating the circuit are selectively used, and both logic circuits are mixed to increase the overall speed and integration. At the same time. This configuration,
It is preferable to apply the present invention to a carry look-ahead ALU. Since the ALU unit has a large circuit scale, a configuration of a logic circuit using an error detection code is used. Meanwhile, Carry
Since the look-ahead generator section has a relatively small circuit scale, a configuration of a logic circuit with a built-in error detection function by duplicating the circuit is used. Further, the control circuit unit that generates the operation control signal also employs a configuration in which error detection is performed by duplicating the control signal generation circuit.

また、回路の二重化による誤り検出機能内蔵論理回路
に対し、二重化した各演算回路へのクロック信号系を、
各演算回路内の論理回路網の出力信号を外部に取り出す
スイッチ回路へのクロック信号の給電系と、該演算回路
内の他のスイッチ回路へのクロック信号の給電系との２
系統に分割して給電することにより二重化した演算回路
自身に誤り検出回路の診断機能を持たせる。したがっ
て、本発明の半導体集積回路装置は、二重化した演算回
路と、該二重化演算回路の出力相互を比較する比較回路
を備え、二重化の各演算回路へのクロック信号の給電系
を、該演算回路内の論理回路網の出力信号を外部に取り
出すスイッチ回路へのクロック信号の給電系と、該演算
回路内の他のスイッチ回路へのクロック信号の給電系と
の２系統に分割して給電する。誤り検出回路の診断機能
内蔵論理回路を具備する。すなわち、二重化の各演算回
路へのクロック給電系を上記のように２系統に分割して
各演算回路に供給することにより、通常の動作時には上
記２系統とも同じクロック信号を供給し、従来例と同様
に演算動作を行う一方、故障診断時には、二重化演算回
路の一方の演算回路への２系統給電に互いに異なるクロ
ック信号を供給し、この演算回路内の論理回路網の出力
を外部に取り出すスイッチ回路を非導通状態にさせ、こ
れにより、比較回路に入力される二重化演算回路出力の
一方の出力レベルをハイレベルかローレベルかの何れか
に固定することが可能で、そのため二重化の両演算回路
の出力相互は異なる信号を発生させるようにすることが
可能となる。すなわち、常時と診断時とで演算回路に入
力するクロック信号を変化させ、演算回路自身に比較回
路診断機能を持たせたことにより、従来例の第４図で必
要であった診断用回路1303を不要とした。Also, for the logic circuit with built-in error detection function by circuit duplication, the clock signal system to each duplicated arithmetic circuit is
A clock signal feeding system to a switch circuit for extracting an output signal of a logic network in each arithmetic circuit to the outside, and a clock signal feeding system to another switch circuit in the arithmetic circuit.
The redundant arithmetic circuit itself is provided with a diagnostic function of an error detection circuit by dividing and feeding power to the system. Therefore, the semiconductor integrated circuit device of the present invention includes a duplicated operation circuit and a comparison circuit that compares outputs of the duplicated operation circuit, and a power supply system of a clock signal to each of the duplicated operation circuits is provided in the operation circuit. And a power supply system for supplying a clock signal to a switch circuit for extracting an output signal of the logic circuit to the outside, and a power supply system for a clock signal to another switch circuit in the arithmetic circuit. A logic circuit with a built-in diagnostic function for the error detection circuit is provided. That is, the clock power supply system to each of the duplicated arithmetic circuits is divided into two systems as described above and supplied to each arithmetic circuit, so that the same clock signal is supplied to both of the two systems during a normal operation. In the same manner, when performing a fault diagnosis, a switch circuit that supplies different clock signals to two power supply systems to one of the redundant arithmetic circuits and supplies the output of a logic network in the arithmetic circuit to the outside at the time of failure diagnosis. To a non-conducting state, thereby making it possible to fix one output level of the output of the duplicated arithmetic circuit input to the comparison circuit to either the high level or the low level, and therefore, both the duplicated arithmetic circuits The outputs can generate different signals. That is, by changing the clock signal input to the arithmetic circuit between the normal state and the diagnostic state, and making the arithmetic circuit itself have a comparison circuit diagnostic function, the diagnostic circuit 1303 required in FIG. Made unnecessary.

この構成は、ドミノ方式のダイナミック型論理回路に
適用するのが好適である。特に、キャリー・ルックアヘ
ッド方式のALUにおけるキャリー・ルックアヘッド・ジ
ェネレータ部に適用するのが好適である。すなわち、上
述したように、ALU部には誤り検出符号を用いた論理回
路の構成を用い、キャリー・ルックアヘッド・ジェネレ
ータ部は比較回路の診断機能内蔵論理回路の構成を用
い、制御回路部には従来の二重化による誤り検出機能内
蔵論理回路の構成を用いて、３種の誤り検出能力をもつ
論理回路を混在させる。This configuration is preferably applied to a domino dynamic logic circuit. In particular, it is preferable to apply the present invention to the carry look ahead generator section in the carry look ahead type ALU. That is, as described above, the ALU unit uses the configuration of a logic circuit using an error detection code, the carry / look-ahead generator unit uses the configuration of a logic circuit with a built-in diagnostic function of a comparison circuit, and the control circuit unit A logic circuit having three types of error detection capabilities is mixed using the configuration of a logic circuit with a built-in error detection function by conventional duplication.

〔実施例〕〔Example〕

第１図は本発明の一実施例を示すブロック図である。 FIG. 1 is a block diagram showing one embodiment of the present invention.

第１図に於て、１は第１の回路列に相当するデータ演
算部、２は誤り検出部、３は第２の回路列に相当する誤
り検出符号補正部、110はデータ入力端子、111〜114は
データ演算回路、115はデータ出力端子、121〜124は誤
り検出回路、130は誤り検出符号入力端子、131〜134は
誤り検出符号補正回路、135は誤り検出符号出力端子、1
41〜144は制御信号入力端子、E121〜E124は誤り検出信
号出力端子である。本実施例に於て、データ入力端子11
0から入力された入力データ信号に対しデータ演算部１
を構成する直列に接続された演算回路111〜114を伝搬す
る過程で制御信号入力端子141〜144に入力された信号に
従い、所定の演算を行われ、出力端子115から出力され
る。一方、誤り検出符号補正部３内には、第１の回路列
内の演算回路111〜114にそれぞれ対応する誤り検出符号
補正回路131〜134が設けられており、入力端子141〜144
から入力される制御信号も同様に入力されている。回路
131〜134により、誤り検出符号入力端子130から入力さ
れる誤り検出符号に対しデータ演算に対応した補正が加
えられる。更に誤り検出部２内には、111〜114及び131
〜134の回路にそれぞれ対応する誤り検出回路121〜124
が設けられている。データ演算部１及び誤り検出符号補
正部３の各段の出力は、対応する段の誤り検出回路に入
力される。これらの回路各段における演算データと誤り
検出符号とから得られる誤り検出結果は出力端子E121〜
E124にそれぞれ出力される。例えば、誤り検出符号とし
てパリティを用いた場合、誤り検出符号入力端子130に
は入力データのパリティビットを入力し、誤り検出符号
補正回路131〜134では演算回路111〜114の各段の演算に
応じて定まるパリティを出力として得られる様に補正を
行う一方、誤り検出回路121〜124の各々では誤り検出符
号補正回路131〜134の各々で補正されたパリティと演算
回路111〜114の各演算出力のパリティとをパリティチェ
ックにより照合し、その結果を出力端子E121〜E124に出
力する。これにより従来技術における二重化と同様に演
算回路出力の１ビット誤りが検出可能となる。また本実
施例では上記の様にデータとこれに対応するパリティビ
ットとを入力し、前者に対する演算と後者に対する補正
とを並列に行う。この結果、パリティ出力がデータ出力
とほぼ同時に得られるため演算時間が短縮される。また
パリティビットのビット数はデータのビット数より少な
いので（通常データ８ビットに対しパリティ１ビットが
付加される）、誤り検出符号補正部３等の、本実施例を
適用するために追加する必要のある回路の規模はデータ
演算部１より小さくなり、演算部を二重化する場合より
レイアウト面積を縮小できる。従って本実施例により高
速化と高集積化を同時に図ることができる。なお、第２
図の従来例ではパリティチェック回路PCA,PCBにおいて
入力データの誤り検出を行っていたが、本実施例では第
１段目の誤り検出回路121がこの機能を兼ねている。In FIG. 1, 1 is a data operation unit corresponding to a first circuit row, 2 is an error detection unit, 3 is an error detection code correction unit corresponding to a second circuit row, 110 is a data input terminal, 111 To 114 are data operation circuits, 115 is a data output terminal, 121 to 124 are error detection circuits, 130 is an error detection code input terminal, 131 to 134 are error detection code correction circuits, 135 is an error detection code output terminal, 1
41 to 144 are control signal input terminals, and E121 to E124 are error detection signal output terminals. In this embodiment, the data input terminal 11
Data operation unit 1 for the input data signal input from 0
In the process of propagating through the arithmetic circuits 111 to 114 connected in series, a predetermined operation is performed in accordance with the signals input to the control signal input terminals 141 to 144 and output from the output terminal 115. On the other hand, in the error detection code correction unit 3, error detection code correction circuits 131 to 134 respectively corresponding to the arithmetic circuits 111 to 114 in the first circuit row are provided, and input terminals 141 to 144 are provided.
Is input in the same manner. circuit
The correction corresponding to the data operation is applied to the error detection code input from the error detection code input terminal 130 by 131 to 134. Further, in the error detection unit 2, 111 to 114 and 131
Error detection circuits 121 to 124 corresponding to the circuits
Is provided. The output of each stage of the data operation unit 1 and the error detection code correction unit 3 is input to the error detection circuit of the corresponding stage. Error detection results obtained from the operation data and the error detection code in each stage of these circuits are output terminals E121 to E121.
Output to E124. For example, when parity is used as the error detection code, the parity bit of the input data is input to the error detection code input terminal 130, and the error detection code correction circuits 131 to 134 respond to the calculation of each stage of the arithmetic circuits 111 to 114. The error detection circuits 121 to 124 perform the correction so as to obtain the determined parity as the output, and the error correction circuits 131 to 134 correct the parity corrected by the error detection code correction circuits 131 to 134 and the respective calculation outputs of the calculation circuits 111 to 114. The parity and the parity are checked by a parity check, and the result is output to output terminals E121 to E124. This makes it possible to detect a 1-bit error in the output of the arithmetic circuit as in the case of the duplexing in the prior art. In this embodiment, the data and the corresponding parity bit are input as described above, and the calculation for the former and the correction for the latter are performed in parallel. As a result, since the parity output is obtained almost simultaneously with the data output, the operation time is reduced. In addition, since the number of parity bits is smaller than the number of data bits (normally, one parity bit is added to eight bits of data), it is necessary to add an error detection code correction unit 3 or the like to apply this embodiment. The size of the circuit having the size is smaller than that of the data operation unit 1, and the layout area can be reduced as compared with the case where the operation unit is duplicated. Therefore, according to this embodiment, high speed and high integration can be achieved simultaneously. The second
In the conventional example shown in the figure, error detection of input data is performed in the parity check circuits PCA and PCB, but in the present embodiment, the first-stage error detection circuit 121 also has this function.

第５図はALUに本発明を適用した一実施例を示すブロ
ック図である。第５図においてA₀〜A₃はＡ入力データ、
B₀〜B₃はＢ入力データ、CIはキャリー入力、S₀〜S₃は演
算制御信号、F₀〜F₃は演算結果、COはキャリー出力、P_A
はＡ入力データのパリティ、P_BはＢ入力データのパリテ
ィ、3110〜3113はデータ演算部１の１段目の演算回路31
1を構成する回路、3120〜3123はデータ演算部１の２段
目の演算回路312を構成する回路、3130〜3133はデータ
演算部１の３段目の回路313を構成する回路、3140〜314
3はデータ演算部１の４段目の回路314を構成する回路、
DECはデコード回路、CGはキャリー生成回路である。次
に本実施例の動作について説明する。FIG. 5 is a block diagram showing an embodiment in which the present invention is applied to an ALU. In FIG. 5, A _{0 to} A ₃ are A input data,
B _{0 to} B ₃ are B input data, CI is carry input, S _{0 to} S ₃ are operation control signals, F _{0 to} F ₃ are operation results, CO is carry output, P _A
Is the parity of the A input data, P _B is the parity of the B input data, and 3110 to 3113 are the first stage arithmetic circuits 31 of the data arithmetic unit 1.
1, 3120 to 3123 are circuits forming the second stage arithmetic circuit 312 of the data operation unit 1, 3130 to 3133 are circuits forming the third stage circuit 313 of the data operation unit 1, 3140 to 314
3 is a circuit constituting the fourth stage circuit 314 of the data operation unit 1,
DEC is a decode circuit, and CG is a carry generation circuit. Next, the operation of this embodiment will be described.

第５図では、Ａ入力データA₀〜A₃、Ｂ入力データB₀〜
B₃及びキャリー入力CIに対し演算制御信号S₀〜S₃により
選択された算術演算または論理演算を行い、その演算結
果F₀〜F₃とキャリー出力COを得る。In FIG. 5, A input data A _{0 to} A ₃ , B input data B ₀ to
B ₃ and performs arithmetic or logical operations that are selected to carry input CI by the operation control signal S ₀ to S _3, to obtain the operation result F ₀ to F ₃ and a carry output CO.

またこの実施例では誤り検出符号としてパリティを用
いており、Ａ入力データのパリティP_A及びＢ入力データ
のパリティP_BがデータとともにALUに入力され、演算結
果のパリティはP_Fに出力される。データ演算部の１段目
の回路311はBCD（Binary Coded Decimal,二進化十進）
演算に対応した段であり、BCD演算を行う場合にＢ入力
データのみに６を加算する。この演算に対応して、誤り
検出符号補正部３（以下、補正部と呼ぶ）の１段目の回
路331ではパリティP_Bの補正を行う。両者の出力は誤り
検出回路321に入力されてパリティチェックが行われ、
１段目での誤り及び入力データの誤りが検出される。続
いてデータ演算部１の２段目の演算回路312では、演算
制御信号S₀〜S₃により選択された算術演算または論理演
算を行う。算術演算の場合、この段は半加算器（ハーフ
アダー）として動作し、桁上げ動作は次段で行う。回路
3123は、キャリー発生信号生成回路G₃、キャリー伝搬信
号生成回路P₃、NOR回路NOR₃からなり、回路3120〜3122
はそれぞれ回路3123と同じ構成をもち、HA₀〜HA₃はハー
フアダー出力である。一方補正部３の２段目の回路332
ではパリティP_A及び１段目の出力P_Dを用いてパリティ補
正を行う。これらの出力は誤り検出回路322に入力さ
れ、パリティチェックが行われる。以下同様に３段目で
算術演算の桁上げ動作、４段目ではBCD演算の場合の−
６演算を行うとともに、それぞれのパリティ補正とパリ
ティチェックを行う。なお、回路3133は排他的論理和回
路EOR3、回路314は−６回路MF₃からなり、回路3130〜31
32はそれぞれ回路3133と、回路3140〜3142はそれぞれ回
路3143と同じ構成をもつ。Also in this embodiment uses a parity as an error detection code, the parity P _B of the parity P _A and B input data A input data is input to the ALU together with the data, parity of the operation result is output to the P _F. The first stage circuit 311 of the data operation unit is BCD (Binary Coded Decimal).
This is a stage corresponding to the operation, and adds 6 to only the B input data when performing the BCD operation. In response to this operation, the error detection code correction unit 3 (hereinafter, referred to as correction section) performs the first stage correction of the circuit 331 parity P _B of the. Both outputs are input to an error detection circuit 321 and a parity check is performed.
An error in the first stage and an error in the input data are detected. Subsequently, in the second stage of the data operation unit 1 arithmetic circuit 312 performs arithmetic or logical operation selected by the operation control signal S ₀ to S _3. In the case of arithmetic operation, this stage operates as a half adder (half adder), and the carry operation is performed in the next stage. circuit
3123 comprises a carry generation signal generation circuit G ₃ , a carry propagation signal generation circuit P ₃ , and a NOR circuit NOR ₃ , and circuits 3120 to 3122
Has the same configuration as the circuit 3123, respectively, HA ₀ ~HA ₃ is a half adder output. On the other hand, the second stage circuit 332 of the correction unit 3
In performing the parity correction using the parity P _A and the output P _D of the first stage. These outputs are input to an error detection circuit 322, where a parity check is performed. Similarly, in the third stage, the carry operation of the arithmetic operation is performed in the fourth stage.
6. Perform 6 operations and perform each parity correction and parity check. The circuit 3133 is exclusive OR circuit EOR 3, circuit 314 consists -6 circuit MF _3, the circuit 3130-31
32 has the same configuration as the circuit 3133, and circuits 3140 to 3142 have the same configuration as the circuit 3143, respectively.

この実施例においては第１図の例と同様にパリティ出
力がデータ出力と略同時に得られるため演算時間が短縮
される。また本実施例ではデータ演算部１が１段当り４
回路を必要とするのに対し、誤り検出部２及び補正部３
はそれぞれ１回路でよいため、データ演算部１を二重化
して比較する場合に比べ回路数を低減でき、レイアウト
面積も縮小される。本実施例では入力データ４ビットに
対し１ビットのパリティビットを付加したが、パリティ
ビットはデータの８ビットに対して１ビット付加するの
が一般的であり、この場合は本発明によるレイアウト面
積の縮小効果は更に大きくなる。なお本発明は上記実施
例とは異なる構成や機能を持つALU（例えばBCD演算機能
を持たないALU）においても同様に実施することができ
る。In this embodiment, as in the example of FIG. 1, the parity output is obtained almost simultaneously with the data output, so that the calculation time is reduced. Further, in this embodiment, the data operation unit 1 has four stages per stage.
A circuit is required, whereas the error detection unit 2 and the correction unit 3
Since only one circuit is required for each circuit, the number of circuits can be reduced and the layout area can be reduced as compared with the case where the data operation unit 1 is duplicated and compared. In this embodiment, one parity bit is added to four bits of input data, but one parity bit is generally added to eight bits of data. In this case, the layout area of the present invention is reduced. The reduction effect is even greater. Note that the present invention can be similarly implemented in an ALU having a configuration and a function different from those of the above-described embodiment (for example, an ALU having no BCD operation function).

次に第６図は第５図の実施例のデータ演算部1,補正部
３及び誤り検出部２それぞれの１段目を構成する回路31
1,321,331の一例を示したものである。図において、100
は＋６回路、PPBは＋６補正回路、101〜104は出力選択
回路、B₀〜B₃はＢ入力データ、D₀〜D₃はデータ演算回路
311の出力データ、P_Dは補正回路331の出力パリティ、DE
C1は演算制御信号である。Next, FIG. 6 shows a circuit 31 constituting the first stage of each of the data operation unit 1, the correction unit 3 and the error detection unit 2 in the embodiment of FIG.
It shows an example of 1,321,331. In the figure, 100
+6 circuit, PPB is +6 correction circuit, 101 to 104 the output selection circuit, B ₀ .about.B ₃ is B input data, D ₀ to D ₃ are data calculating circuit
311 output data, P _D is output parity of correction circuit 331, DE
C1 is an operation control signal.

演算回路100はＢ入力データB₀〜B₃に対して６を加算
する演算を行い、一方選択回路101〜104は制御信号DEC1
に従って、制御信号DEC1が“0"の場合は６を加算した後
の値をD₀〜D₃に、その値に対応するパリティビットをP_D
に出力し、制御信号DEC1が“1"の場合は、加算を行わな
い値をD₀〜D₃に、その値に対応するパリティビットをP_D
に出力する。The arithmetic circuit 100 performs arithmetic operation for adding the 6 against B input data B ₀ .about.B _3, whereas the selection circuit 101 to 104 is a control signal DEC1
Accordingly the value after the addition of 6 in the case of the control signal DEC1 is "0" to D ₀ to D _3, a parity bit corresponding to the value P _D
And when the control signal DEC1 is “1”, the value not to be added is set to D _{0 to} D ₃ and the parity bit corresponding to the value is set to P _D
Output to

６を加算した出力データD₀〜D₃の論理は次の様に表わ
すことができる。Logic 6 by adding the output data D ₀ to D ₃ can be expressed as follows.

一方、上記演算の結果、パリティが反転するのは の場合であり、補正回路PP_Bでこの補正を行う。これら
の結果、演算に誤りが無ければ出力データD₀〜D₃のパリ
ティと補正回路PP_Bの出力パリティP_Dとは等しくなり、
誤り検出回路321でこれらを照合することにより１ビッ
トの誤りを検出できる。 On the other hand, the parity is inverted as a result of the above operation. A case of performing the correction by the correction circuit PP _B. These results become equal to the output parity P _D of the parity of the output data D ₀ to D ₃ if there is an error correction circuit PP _B in operation,
The error detection circuit 321 can detect a 1-bit error by collating them.

次に第７図は第５図のデータ演算部１の２段目の回路
312の機能の一例を示したものである。同回路は演算制
御信号S₀〜S₃に応じて同図に示した所定の演算を行う。
同図でG_n（ｎ＝０〜３）は回路3120〜3123内のキャリー
発生信号生成回路G₀〜G₃の出力（但し第５図では3120〜
3122内のキャリー発生信号生成回路G₀〜G₂は図示されて
いない）を表し、P_n（ｎ＝０〜３）は同じく回路3120〜
3123内のキャリー伝搬信号生成回路P₀〜P₃の出力（但し
第５図では3120〜3122内の回路P₀〜P₂は図示されていな
い）を表す。またHA_n（ｎ＝０〜３）は回路3120〜3122
の出力を表す。この図に示した様に出力HA_nのパリティ
はP_A（A_nのパリティ、P_B（B_nのパリティ）、P_D（D_nのパ
リティ）、P_AB（A_n・B_nのパリティ）及びＰ（▲
▼・▲▼のパリティ）から求めることができる。Next, FIG. 7 is a circuit diagram of the second stage of the data operation unit 1 in FIG.
312 shows an example of the function of 312. This circuit performs a predetermined operation shown in FIG. Depending on the operation control signal S ₀ to S _3.
In the figure, G _n (n = 0 to 3) is the output of carry generation signal generation circuits G _{0 to} G ₃ in circuits 3120 to 3123 (however, in FIG.
Carry generation signal generation circuits G _{0 to} G _{2 in} 3122 are not shown), and P _n (n = 0 to 3) is the same as the circuits 3120 to 3120.
The output of the carry propagation signal generating circuit P ₀ to P ₃ in 3123 (although in FIG. 5 circuit P ₀ to P ₂ are not shown in the 3120 to 3122) represent the. HA _n (n = 0 to 3) is a circuit 3120 to 3122
Represents the output of Parity parity output HA _n as shown in FIG. _{P A (A n, P B} ( parity _{B n), P D (D} n parity), P _AB (parity A _n · B _n) And P (▲
(Parity of ▼ ・ ▲ ▼).

第８図は、第７図に示した機能を持つ演算回路312に
対応した誤り検出符号補正回路332の一例である。演算
回路出力のパリティを演算制御信号S₀〜S₃に応じてパリ
ティP_A,P_B,P_D、及びデータA₀〜A₃,B₀〜B₃から求めるこ
とができる。第８図で601はP_AB生成回路、602はＰ▲
▼生成回路、603はパリティ選択回路、604〜610はパ
リティ選択回路603の入力端子である。入力端子604には
P_AP_BP_AB入力端子605にはP_AP_BＰ▲▼、入力
端子606にはP_A、入力端子607にはP_AP_B、入力端子608
にはP_B、入力端子609にはP_AP_D、端子610には０がそれ
ぞれ入力される。パリティ選択回路603は制御信号S₀〜S
₃に応じた入力を選択し、P332に出力する。FIG. 8 is an example of an error detection code correction circuit 332 corresponding to the arithmetic circuit 312 having the functions shown in FIG. Parity P _A according to the parity operation circuit outputs the operation control signal S ₀ to S _3, it can be obtained from P _B, P _D, and the data _{A 0 ~A 3, B 0 ~B} 3. In FIG. 8, 601 is a _PAB generation circuit, and 602 is a P ▲
A generation circuit, 603 is a parity selection circuit, and 604 to 610 are input terminals of the parity selection circuit 603. Input terminal 604
P _A P _B P _AB Input terminal 605 is P _A P _B P ▲ ▼, input terminal 606 is P _A , input terminal 607 is P _A P _B , input terminal 608
P _B in, P _A P _D to the input terminal 609, the terminal 610 0 are input. The parity selection circuit 603 controls the control signals S _{0 to} S
Select the input according to ₃ and output to P332.

さて、第１図に示した実施例では、誤り検出回路121
〜124が各段毎に設けられており、例えばパリティを誤
り検出符号として用いた場合には回路各段における１ビ
ット誤りを検出することができる。ところで第２図に示
した従来例の誤り検出能力は、二重化されたALU1及びAL
U2を含む全回路内で１ビットである。従ってパリティビ
ットを用いた本発明の実施例で誤り検出能力を二重化と
同様に回路全体で１ビットに設定した場合、第１図の実
施例に比べ誤り検出回路を減らすことができる。Now, in the embodiment shown in FIG.
To 124 are provided for each stage. For example, when parity is used as an error detection code, a 1-bit error in each stage of the circuit can be detected. Incidentally, the error detection capability of the conventional example shown in FIG.
One bit in all circuits including U2. Therefore, in the embodiment of the present invention using the parity bit, when the error detection capability is set to 1 bit in the entire circuit as in the case of the duplication, the number of error detection circuits can be reduced as compared with the embodiment of FIG.

次に、誤り検出回路を減らした実施例について説明す
る。Next, an embodiment in which the number of error detection circuits is reduced will be described.

一般に、パリティエラーを含む信号が入力された場合
に出力信号にパリティエラーが伝搬される様な回路を直
列に複数段接続した場合には、最終段の出力信号に対し
パリティチェックを行うことにより、その途中の回路で
生じた１ビットの誤りを検出することができる。従って
誤り検出能力を回路全体で１ビットに設定した場合、パ
リティチェック回路は最終段の出力及びパリティエラー
が伝搬されない回路の入力だけに設ければよい。第９図
及び第10図はパリティエラーが伝搬されない回路とその
入力信号のパリティチェック回路の例をそれぞれ示した
ものであり、以下これらの例を用いて説明する。In general, when a circuit including a parity error is input and a circuit in which a parity error is propagated to an output signal is connected in a plurality of stages in series, by performing a parity check on the output signal of the final stage, It is possible to detect a one-bit error occurring in a circuit on the way. Therefore, when the error detection capability is set to 1 bit in the entire circuit, the parity check circuit may be provided only at the output of the last stage and the input of the circuit to which the parity error is not propagated. FIG. 9 and FIG. 10 show examples of a circuit in which a parity error is not propagated and a parity check circuit of an input signal thereof, respectively, which will be described below using these examples.

第９図はパリティが縮退する例を示したものであり、
701,703はデータ演算回路、702,704はパリティ補正回
路、705はパリティチェック回路、710〜711はデータ演
算回路701の入力信号、712〜713はデータ演算回路703の
入力信号、720〜723はデータ演算回路703の出力信号、P
702はパリティ補正回路702の入力信号、P704はパリティ
補正回路704の出力信号、E705はパリティチェック回路7
05の出力信号である。なお、第９図のデータ演算回路70
1は第１図の111〜113のいずれかのデータ演算回路に、
パリティ補正回路702は、データ演算回路701に対応する
131〜133のいずれかの誤り検出符号補正回路に、パリテ
ィチェック回路705は、データ演算回路701及びパリティ
補正回路702に対応する121〜123のいずれかの誤り検出
回路に、そして、データ演算回路703は、回路701の次段
のデータ演算回路に、パリティ補正回路704はデータ演
算回路703に対応する誤り検出符号補正回路に、それぞ
れ相当する。演算回路703では入力信号712に対し、同じ
極性の信号が出力信号720として、反転信号が出力信号7
21としてそれぞれ出力される。また入力信号713に対し
ても同様に両極性の信号が出力信号722,723としてそれ
ぞれ出力される。このときデータ演算回路703の出力信
号720〜723のパリティは常に偶数となり、出力パリティ
P704は常に０（偶数パリティの場合）となる。この様に
演算回路703の出力パリティP704は入力データ712〜713
に拘らず偶数に縮退する。従って回路703の入力信号712
〜713にパリティエラーがあっても出力信号720〜723に
は伝搬されない。このため演算回路703の入力信号に対
しパリティチェック回路705を設け、701以前の演算回路
における誤りの検出を行う必要がある。FIG. 9 shows an example in which parity is degenerated.
701 and 703 are data operation circuits, 702 and 704 are parity correction circuits, 705 is a parity check circuit, 710 to 711 are input signals of the data operation circuit 701, 712 to 713 are input signals of the data operation circuit 703, and 720 to 723 are data operation circuits 703. Output signal of P
702 is an input signal of the parity correction circuit 702, P704 is an output signal of the parity correction circuit 704, E705 is a parity check circuit 7
05 output signal. The data operation circuit 70 shown in FIG.
1 is a data operation circuit of any of 111 to 113 in FIG.
The parity correction circuit 702 corresponds to the data operation circuit 701
The parity check circuit 705 is connected to the error detection code correction circuit of one of 131 to 133, and the parity check circuit 705 is connected to the error detection circuit of one of 121 to 123 corresponding to the data calculation circuit 701 and the parity correction circuit 702. Corresponds to a data operation circuit at the next stage of the circuit 701, and the parity correction circuit 704 corresponds to an error detection code correction circuit corresponding to the data operation circuit 703. In the arithmetic circuit 703, a signal having the same polarity as the input signal 712 is set as the output signal 720, and the inverted signal is set as the output signal 7
Output as 21 respectively. Similarly, for the input signal 713, bipolar signals are output as output signals 722 and 723, respectively. At this time, the parity of the output signals 720 to 723 of the data operation circuit 703 is always even, and the output parity
P704 is always 0 (for even parity). As described above, the output parity P704 of the arithmetic circuit 703 corresponds to the input data 712 to 713.
Degenerate to an even number regardless. Therefore, the input signal 712 of the circuit 703
Even if there is a parity error in .about.713, it is not propagated to output signals 720.about.723. For this reason, it is necessary to provide a parity check circuit 705 for the input signal of the arithmetic circuit 703 and detect an error in the arithmetic circuit before 701.

次に第10図の演算回路内で発生した１ビットの誤りが
回路の出力信号としては２ビットの誤りとなるために通
常のパリティチェックでは誤りを検出できない例を示し
たものである。第10図（ａ），（ｂ）において、801,80
4,805はデータ演算回路、803,808はパリティ補正回路、
802,806はパリティチェック回路、804,805は801内の論
理回路、810,811は801の入力信号、812,813は801の出力
信号、P800は803のパリティ入力、P801は803のパリティ
出力、E802は802の出力信号である。なお、第10図
（ａ）の801は第１図の111〜114のいずれかのデータ演
算回路に、803は801に対応する131〜134のいずれかの誤
り検出符号補正回路に、802は801および803に対応する1
21〜124のいずれかの誤り検出回路にそれぞれ相当す
る。Next, an example is shown in which a 1-bit error generated in the arithmetic circuit of FIG. 10 becomes a 2-bit error as an output signal of the circuit, so that an error cannot be detected by a normal parity check. In FIGS. 10 (a) and (b), 801,80
4,805 is a data operation circuit, 803,808 is a parity correction circuit,
802 and 806 are parity check circuits, 804 and 805 are logic circuits in 801, 810 and 811 are 801 input signals, 812 and 813 are 801 output signals, P800 is 803 parity inputs, P801 is 803 parity outputs, and E802 is 802 output signals. . In FIG. 10A, reference numeral 801 denotes a data operation circuit of any of 111 to 114 in FIG. 1, reference numeral 803 denotes an error detection code correction circuit of any of 131 to 134 corresponding to 801, and reference numeral 802 denotes 801. 1 corresponding to and 803
It corresponds to one of the error detection circuits 21 to 124, respectively.

まず、第10図（ａ）の回路では、論理回路804におい
て生じた１ビットの誤りが演算回路801の出力信号では
２ビットの誤りとなる場合がある。例えば入力信号810,
811が共に“1"である場合、誤りがない場合の出力信号
は812,813共に“0"である。ここで論理回路804において
誤りが生じて同回路の出力が“1"となると、論理回路80
5の出力も反転し、812,813が共に“1"となる。この場
合、出力の２ビットが同時に反転するため、出力信号の
パリティチェックだけでは誤りを検出することができな
い。これを検出するにはパリティチェック回路802を設
けてパリティチェックを行う必要がある。このパリティ
チェック回路802の入力データは、論理回路804で誤りが
生じても１ビットしか変化しないため、パリティチェッ
クにより誤りを検出することができる。First, in the circuit of FIG. 10A, a one-bit error generated in the logic circuit 804 may be a two-bit error in the output signal of the arithmetic circuit 801. For example, input signal 810,
When both 811 are “1”, the output signal when there is no error is “0” for both 812 and 813. Here, when an error occurs in the logic circuit 804 and the output of the circuit becomes “1”, the logic circuit 80
The output of 5 is also inverted, and both 812 and 813 become “1”. In this case, since two bits of the output are simultaneously inverted, an error cannot be detected only by parity check of the output signal. To detect this, it is necessary to perform a parity check by providing a parity check circuit 802. The input data of the parity check circuit 802 changes only one bit even if an error occurs in the logic circuit 804, so that the error can be detected by the parity check.

さて、第10図（ａ）の例は他の実施例（例えば第６
図）とは異なる構成の様に見えるが、演算回路801を804
と805に分割するなどして書き直すと第10図（ｂ）に示
す様に他の実施例と同じ構成であることがわかる。すな
わち演算回路804,805に対しパリティ補正回路807,808が
それぞれ対応している。また上記の例の様にパリティ補
正回路808でパリティを正しく補正できない場合がある
のは、パリティ補正回路808の補正用データを演算回路8
05の入力から取らずに演算回路804の入力から取ってい
るためであることがわかる。Now, the example of FIG. 10 (a) shows another embodiment (for example, FIG.
Although it looks like a configuration different from that shown in Fig.
And 805, it is understood that the configuration is the same as that of the other embodiments as shown in FIG. 10 (b). That is, the parity correction circuits 807 and 808 correspond to the arithmetic circuits 804 and 805, respectively. In some cases, the parity cannot be correctly corrected by the parity correction circuit 808 as in the above example.
It can be seen that this is because the input is taken from the input of the arithmetic circuit 804 instead of the input of 05.

以上述べた様にパリティエラーが伝搬しない回路とし
ては、（１）第９図の様にデータのパリティが縮退する
回路、（２）第10図の様に内部での１ビットの誤りが回
路出力としては２ビット以上の偶数個の誤りに変化する
回路、がある。従って、これらに該当する回路を用いた
段では、その入力データに対してパリティチェックを行
う必要があるが、それ以外の段ではパリティチェックを
省略可能である。As described above, the circuits in which the parity error does not propagate include (1) a circuit in which the parity of the data is degenerated as shown in FIG. 9, and (2) an internal 1-bit error as shown in FIG. There is a circuit that changes to an even number of errors of 2 bits or more. Therefore, at a stage using a circuit corresponding to these, it is necessary to perform a parity check on the input data, but at other stages, the parity check can be omitted.

第11図は第１図に示した実施例を基に、上記の様にし
てパリティチェック回路を省いた実施例である。図にお
いて、R9はオア回路、E900はパリティエラー検出信号
出力端子である。また演算回路111〜114の内113だけが
上記項目に該当する（入力データのパリティチェックが
必要な）回路とする。このような演算回路の例としては
第９図に示した演算回路703および第10図（ａ）に示し
た演算回路801等がある。第11図の実施例において、二
重化と同様な１ビットの検出能力とするために必要なパ
リティチェック回路は122,124のみである。なお、この
実施例ではこれらのパリティチェック回路の出力は更に
OR回路R9でまとめられて、端子E900から出力される。
本実施例に示した様な構成とすることによりパリティチ
ェック回路の個数を低減することができ、レイアウト面
積の縮小を図ることができる。FIG. 11 is an embodiment in which the parity check circuit is omitted as described above based on the embodiment shown in FIG. In the figure, R9 is an OR circuit, and E900 is a parity error detection signal output terminal. Only 113 of the arithmetic circuits 111 to 114 correspond to the above-mentioned items (the input data needs a parity check). Examples of such an arithmetic circuit include the arithmetic circuit 703 shown in FIG. 9 and the arithmetic circuit 801 shown in FIG. 10 (a). In the embodiment shown in FIG. 11, only the parity check circuits 122 and 124 are required to obtain the same 1-bit detection capability as in the case of duplexing. In this embodiment, the outputs of these parity check circuits are further
The signals are combined by the OR circuit R9 and output from the terminal E900.
With the configuration shown in this embodiment, the number of parity check circuits can be reduced, and the layout area can be reduced.

第12図および第13図は、本発明をキャリー・ルックア
ヘッド方式（桁上げ先見方式）のALUに適用した実施例
を示したものである。なお桁上げ先見加算回路について
は例えば、田丸啓吉著「論理回路の基礎」第220頁で述
べられている。まず第12図において、1901は第５図また
は第11図に示した様な４ビットALU,1902はキャリー・ル
ックアヘッド・ジェネレータ部、1903,1904はキャリー
・ルックアヘッド・ジェネレータ部1902内のキャリー・
ルックアヘッド・ジェネレータ回路である。キャリー・
ルックアヘッド・ジェネレータ部1902においてジェネレ
ータ回路1903と1904は同一構成の回路であり、この二重
化によってキャリー・ルックアヘッド・ジェネレータ部
1902内の誤り検出を行う。次に第13図は第12図の1902内
の構成を示した図であり、本図において、1001,1002は
第12図の1901にそれぞれ相当する４ビットALU、CMP100
1,CMP1011,CMP1002,CMP1012は比較回路、CG1001,CG1002
はキャリー・ルックアヘッド・ジェネレータ、GP1001,G
P1011,GP1002,GP1012はキャリー・ルックアヘッド・ジ
ェネレート／プロパゲート信号生成回路である。第12図
及び第13図の実施例では、1901,1001,1002の４ビットAL
U内部の誤り検出は第５図に示した実施例と同様の構成
により行う一方、キャリー・ルックアヘッド・ジェネレ
ータ部1902における誤り検出は回路の二重化により行
う。FIGS. 12 and 13 show an embodiment in which the present invention is applied to an ALU of a carry look ahead system (carry look ahead system). The carry look-ahead addition circuit is described, for example, in Keikichi Tamaru, "Basics of Logic Circuits", page 220. First, in FIG. 12, reference numeral 1901 denotes a 4-bit ALU as shown in FIG. 5 or FIG. 11, reference numeral 1902 denotes a carry look-ahead generator unit, and reference numerals 1903 and 1904 denote carry units in the carry look-ahead generator unit 1902.
This is a look ahead generator circuit. carry·
In the look-ahead generator section 1902, the generator circuits 1903 and 1904 have the same configuration.
Error detection in 1902 is performed. Next, FIG. 13 is a diagram showing the configuration inside 1902 of FIG. 12, in which 1001 and 1002 are 4-bit ALUs and CMP100s respectively corresponding to 1901 in FIG.
1, CMP1011, CMP1002, CMP1012 are comparison circuits, CG1001, CG1002
Is a carry look ahead generator, GP1001, G
P1011, GP1002 and GP1012 are carry look ahead generate / propagate signal generation circuits. In the embodiment of FIGS. 12 and 13, the 4-bit AL of 1901, 1001, 1002 is used.
Error detection inside U is performed by the same configuration as the embodiment shown in FIG. 5, while error detection in carry / look-ahead generator unit 1902 is performed by duplication of the circuit.

すなわちGP1001とGP1011、GP1002とGP1012、CG1001と
CG1002の３組がそれぞれ二重化された回路対であり、CM
P1001,CMP1011,CMP1002,CMP1012,CMP1003,CMP1004の比
較回路で誤り検出を行う。本実施例の様な構成とするの
は次の様な理由による。That is, GP1001 and GP1011, GP1002 and GP1012, CG1001
Three sets of CG1002 are duplicated circuit pairs, respectively, and CM
Error detection is performed by a comparison circuit of P1001, CMP1011, CMP1002, CMP1012, CMP1003, and CMP1004. The configuration as in this embodiment is based on the following reasons.

（１） ALU部においては、回路規模が大きいため、二
重化による誤り検出ではレイアウト面積の増加量が大き
い反面、パリティビットを付加することにより比較的小
規模の検出回路で誤り検出を行うことができる。(1) Since the circuit size is large in the ALU unit, the error detection by the duplication causes a large increase in the layout area, but the error detection can be performed by a relatively small detection circuit by adding the parity bit. .

（２） 一方、キャリー・ルックアヘッド・ジェネレー
タ部は回路規模が比較的小さいため、二重化による誤り
検出の方がレイアウト面積の点で有利である。(2) On the other hand, since the carry look ahead generator section has a relatively small circuit scale, error detection by duplication is more advantageous in terms of layout area.

この様に論理回路の特性に応じてパリティ等の誤り検
出符号を用いた構成の論理回路と回路の二重化による誤
り検出を用いた構成の論理回路とを使い分け、両論理回
路を混在させることにより、全体として高速化と高集積
化を同時に図ることができる。In this way, by selectively using a logic circuit having a configuration using an error detection code such as a parity according to the characteristics of the logic circuit and a logic circuit having a configuration using error detection by duplicating the circuit, by mixing both logic circuits, As a whole, high speed and high integration can be achieved simultaneously.

次に本発明をALU部分のみならず、ALU等を含む演算部
全体にまで適用範囲を拡大した実施例について説明す
る。Next, an embodiment will be described in which the present invention is applied not only to the ALU part but also to the entire arithmetic unit including the ALU and the like.

第14図において、15は演算回路部、R1501,R1502はレ
ジスタ、PS1501,PS1502はプレシフタ、DL1501〜DL1503
はデータラッチ、PL1501〜PS1503はパリティラッチ、SH
1501,SH1502はシフト回路、PP1501,PP1502,PP15はパリ
ティ予測回路、PC15はパリティチェック回路、DSEL15は
データ選択回路、PSEL15はパリティ選択回路、ALU15はA
LUである。ここで演算回路部15内のALU15は例えば第１
図，第５図又は第11図のデータ演算部１に、パリティ予
測回路PP15は誤り検出符号補正部３に、パリティチェッ
ク回路PC15は誤り検出回路124又は324にそれぞれ相当す
る。すなわち演算回路部15には演算の対象となるデータ
と共にパリティビットを入力し、ALU15に於けるデータ
演算と並行してパリティ予測回路PP15で演算結果に対応
するパリティの予測演算を行う。演算結果及び予測され
たパリティは共に演算回路部15から出力F,P_Fとしてそれ
ぞれ出力される一方、パリティチェックをパリティチェ
ック回路PC15で行うことにより、同回路部の入力データ
の誤り及び演算動作中の誤りを検出する。従って、演算
回路部15の動作は、上述した第１図，第５図又は第11図
の実施例と同じである。第14図の実施例では、演算回路
部15のデータ入力としては、プレシフタPS1501,PS1502
内のシフト回路SH1501,SH1502の出力を加え、パリティ
ビット入力としては、プレシフタPS1501,PS1502内のパ
リティ予測回路PP1501,PP1502の出力を加える。本実施
例に示した様な構成とすることにより、 から成るデータパスに随伴する形で から成るパリティパスが形成される。これら２種のパス
内にはデータラッチDL1501とパリティラッチPL1501,シ
フト回路SH1501とパリティ予測回路PP1501等の対応する
回路の組があり、各組の出力のデータとパリティビット
を用いてパリティチェックを行うことにより誤りを検出
することができる。（なお、ここで言及する誤りには入
力データの誤りと回路の誤動作を含むものとする。）従
って演算回路部15内に設けたパリティチェック回路PC15
でデータパスとパリティパスの不整合を検出することに
より全データパス内での誤りを検出でき、従来技術では
必要であったALU入力データの誤り検出回路が不要とな
り、レイアウト面積の縮小、LSIチップの高集積化を図
ることができる。In FIG. 14, 15 is an arithmetic circuit unit, R1501, R1502 are registers, PS1501, PS1502 are pre-shifters, DL1501 to DL1503.
Is a data latch, PL1501 to PS1503 are parity latches, SH
1501, SH1502: shift circuit, PP1501, PP1502, PP15: parity prediction circuit, PC15: parity check circuit, DSEL15: data selection circuit, PSEL15: parity selection circuit, ALU15: A
LU. Here, the ALU 15 in the arithmetic circuit unit 15 is, for example, the first
In FIG. 5, FIG. 5 or FIG. 11, the parity prediction circuit PP15 corresponds to the error detection code correction unit 3, and the parity check circuit PC15 corresponds to the error detection circuit 124 or 324, respectively. That is, a parity bit is input to the arithmetic circuit unit 15 together with the data to be operated, and the parity prediction circuit PP15 performs a parity prediction operation corresponding to the operation result in parallel with the data operation in the ALU15. Calculation results and predicted parity Both output F from the signal processing 15, while being outputted as the P _F, by performing a parity check with the parity check circuit PC 15, the input data of the circuit errors and in computation operation Error is detected. Therefore, the operation of the arithmetic circuit unit 15 is the same as that of the embodiment shown in FIG. 1, FIG. 5, or FIG. In the embodiment shown in FIG. 14, the data input to the arithmetic circuit unit 15 includes pre-shifters PS1501 and PS1502.
The outputs of the shift prediction circuits PP1501 and PP1502 in the shifters PS1501 and PS1502 are added as parity bit inputs. With the configuration as shown in the present embodiment, Associated with the data path consisting of Is formed. In these two types of paths, there are sets of corresponding circuits such as a data latch DL1501, a parity latch PL1501, a shift circuit SH1501, and a parity prediction circuit PP1501, and a parity check is performed using the output data and parity bits of each set. Thus, an error can be detected. (Note that the errors referred to here include input data errors and circuit malfunctions.) Therefore, the parity check circuit PC15 provided in the arithmetic circuit unit 15
By detecting inconsistency between the data path and the parity path, errors in all data paths can be detected, eliminating the need for an error detection circuit for ALU input data that was required in the conventional technology, reducing the layout area, Can be highly integrated.

第15図は第14図に示したプレシフタPS1501,PS1502の
一例を示したものである。図において、A₇〜A₀はデータ
入力端子、P_Aはパリティ入力端子、SH17はシフト回路、
PP17はパリティ予測回路、SA₇〜SA₀はデータ出力端子、
P_SAはパリティ出力端子、DS1700〜DS1707はデータセレ
クタ、PSEL17はパリティセレクタ、ＥR17はEOR（Excl
usive−OR）回路である。このプレシフタは８ビットの
入力データ及びパリティビットの入力に対し、データに
変更を加えずにそのままか或いは左１ビットシフトし、
対応するパリティビットと共に出力する機能を有してい
る。ここでパリティ予測回路PP17は入力データ及び入力
パリティビットを用いて出力データに対するパリティビ
ットの予測を行い、P_SAから出力する構成となってい
る。なお、上記以外の機能を持つプレシフタにおいて
も、パリティ予測回路を変更することにより同様にパリ
ティビットの予測を行い、出力することができる。FIG. 15 shows an example of the pre-shifters PS1501 and PS1502 shown in FIG. In FIG., A ₇ to A ₀ is a data input terminal, P _A parity input terminal, SH17 shift circuit,
PP17 parity prediction circuit, SA ₇ -SA ₀ data output terminal,
P _SA parity output terminal, DS1700～DS1707 data selector, PSEL17 parity selector, ER17 is EOR (Excl The
usive-OR) circuit. The pre-shifter shifts the input data of 8 bits and the input of the parity bit as it is without changing the data or left by 1 bit,
It has the function of outputting it together with the corresponding parity bit. Here parity prediction circuit PP17 is by using the input data and the input parity bits making predictions of parity bits for output data, and is configured to output from the P _SA. Note that a pre-shifter having a function other than the above can also predict and output a parity bit by changing the parity prediction circuit.

以上述べた様に、LSIチップ上の演算部に本発明を適
用することにより、演算回路の二重化が不要となると共
に誤り検出回路の個数を低減できるので、レイアウト面
積の縮小を図ることができる。As described above, by applying the present invention to the arithmetic unit on the LSI chip, duplication of the arithmetic circuit becomes unnecessary and the number of error detection circuits can be reduced, so that the layout area can be reduced.

第12図及び第13図の実施例では、キャリー・ルックア
ヘッド・ジェネレータ部は回路（例えば、キャリー・ジ
ェネレート／プロパゲート信号生成回路GP,キャリー・
ルックアヘッド・ジェネレータCG）を２重化し、２重化
した両回路の出力を比較照合回路で照合して誤り検出を
行なう構成となっているが、この構成では第４図で述べ
たように比較照合回路の誤りを検出するための診断回路
が必要となる。しかもこの診断回路は２重化した回路の
出力の１ビットに対して１個の診断回路が必要であるた
め、例えば32ビットの論理回路では32個が必要となると
いうように多数の診断回路が必要となる。本発明では、
二重化した各演算回路へのクロック信号の給電系を、演
算回路内の論理回路網の出力信号を外部に取り出すスイ
ッチ回路へのクロック信号の給電系と、該演算回路内の
他のスイッチ回路へのクロック信号の給電系との２系統
に分割して給電することにより、演算回路自身に比較照
合回路の診断機能を持たせることができ、その結果、診
断回路を不要にし、レイアウト面積の縮小及び比較照合
回路の高速化を更に図ることができる。In the embodiment of FIGS. 12 and 13, the carry look-ahead generator unit is a circuit (for example, a carry generate / propagate signal generation circuit GP, a carry
The look-ahead generator CG) is duplicated, and the output of both circuits, which have been duplicated, is compared by a comparison / matching circuit to detect errors. In this configuration, the comparison is performed as described in FIG. A diagnostic circuit for detecting an error in the matching circuit is required. In addition, since this diagnostic circuit requires one diagnostic circuit for one bit of the output of the duplexed circuit, a large number of diagnostic circuits are required, for example, a 32-bit logic circuit requires 32 logic circuits. Required. In the present invention,
A system for supplying a clock signal to each of the duplicated arithmetic circuits is provided with a system for supplying a clock signal to a switch circuit for extracting an output signal of a logic network in the arithmetic circuit to the outside, and a system for supplying a clock signal to another switch circuit in the arithmetic circuit. By dividing and supplying power to the clock signal supply system and the power supply system, the arithmetic circuit itself can be provided with a diagnostic function of the comparison / collation circuit. As a result, the diagnostic circuit becomes unnecessary, and the layout area can be reduced and compared. The speed of the verification circuit can be further increased.

第16図（ａ）は誤り検出方法として二重化を用いた論
理回路の一実施例の構成を示したものであり、第16図
（ｂ）はその動作波形を示したものである。第16図
（ａ）において、1100は誤り検出回路内蔵論理回路、11
01は演算用論理回路、1102は1101と同じ回路構成の誤り
検出用論理回路、A11,B11,C11,D11は1101及び1102に共
通の入力信号、OUT1101は1101の出力信号、OUT1102は11
02の出力信号、ＥR11は比較回路、ER11は誤り検出信
号、P1101〜P1105及びP1111〜P1115はPMOS FET、N1101
〜N1106及びN1111〜N1116はNMOS FET、1103,1104は110
1の内部のノード、1113,1114は1102の内部のノード、CI
N,TC0,TC1はクロック信号、T₀,T₁は診断制御信号、TCは
クロック生成回路、AND1101,AND1102はTC内のAND回路で
ある。なお本実施例に示したダイナミック型論理回路に
関連するものとして特開昭62−98827がある。この実施
例では論理回路1101においてA11〜D11の入力信号に対し
てFET N1101〜N1104の論理回路網により A11・C11＋B11・D11 という演算を行い、FET N1105及びバッファ回路（FET
P1105とN1106で構成される）を介して演算結果がOUT1
101に出力される。一方、論理回路1102においても同じ
演算を行い、結果はOUT1102に出力される。これらの出
力を比較照合回路ＥR11で比較照合し、演算結果の誤
りを検出する構成となっている。第４図に示した従来例
ではCIN,TC0,TC1に同一のクロック信号を印加している
のに対し、本実施例ではクロック信号CINと、診断制御
信号T0のAND演算を行った結果をクロック信号TC0とし、
クロック信号CINと、診断制御信号T1のAND演算を行った
結果をクロック信号TC1とする。この実施例の回路動作
を第16図（ｂ）の動作波形を用いて説明する。FIG. 16 (a) shows a configuration of an embodiment of a logic circuit using duplex as an error detection method, and FIG. 16 (b) shows an operation waveform thereof. In FIG. 16A, reference numeral 1100 denotes a logic circuit with a built-in error detection circuit;
01 is an operation logic circuit, 1102 is an error detection logic circuit having the same circuit configuration as 1101, A11, B11, C11, and D11 are input signals common to 1101 and 1102, OUT1101 is an output signal of 1101, and OUT1102 is 11
02 output signal, ER11 is a comparison circuit, ER11 is an error detection signal, P1101 to P1105 and P1111 to P1115 are PMOS FET, N1101
N1106 and N1111 to N1116 are NMOS FETs, 1103 and 1104 are 110
1 internal node, 1113, 1114 are 1102 internal nodes, CI
N, TC0, TC1 clock signal, T _0, T ₁ is the diagnostic control signal, TC clock generation circuit, AND1101, AND1102 denotes an AND circuit in TC. Japanese Patent Application Laid-Open No. Sho 62-98827 relates to the dynamic logic circuit shown in this embodiment. In this embodiment, a logic circuit 1101 performs an operation of A11.C11 + B11.D11 on the input signals of A11 to D11 by a logic circuit network of FETs N1101 to N1104, and the FET N1105 and the buffer circuit (FET
The operation result is OUT1 via P1105 and N1106)
Output to 101. On the other hand, the same operation is performed in the logic circuit 1102, and the result is output to OUT1102. These outputs are compared and collated by the comparison and collation circuit ER11, and an error in the operation result is detected. In the conventional example shown in FIG. 4, the same clock signal is applied to CIN, TC0, and TC1, whereas in the present embodiment, the result of performing the AND operation of the clock signal CIN and the diagnostic control signal T0 is a clock. Signal TC0,
The result of the AND operation of the clock signal CIN and the diagnostic control signal T1 is referred to as a clock signal TC1. The circuit operation of this embodiment will be described with reference to the operation waveforms of FIG.

第16図（ｂ）において実線で示したのは比較回路EOR1
1の診断時の波形，破線で示したのは通常動作時の波形
である。最初に破線で示された通常動作について説明す
る。この場合は診断制御信号TC0及びTC1をハイレベルに
設定することにより、クロック信号TC0及びTC1は従来例
と同様にクロック信号CINと同相のクロック信号とな
る。なお論理回路1101と1102とは同一の構成なので以下
論理回路1101の動作について説明し、論理回路1102の説
明は省略する。まず演算に先立ってプリチャージ動作を
行うために、入力信号A11〜D11をローレベルとし、クロ
ック信号CINをローレベルとするとクロック信号TC0はロ
ーレベルとなる。これによりPMOS FETs P1101〜P1104
はオン状態、NMOS FETs N1101〜N1105はオフ状態とな
り、ノード1103及びノード1104に存在する寄生容量が充
電され、これらのノードの電位はハイレベルまで上昇
し、プリチャージ動作が完了する。次に演算動作を開始
するためにクロック信号CINをハイレベルとすると、ク
ロック信号TC0はハイレベルとなり、PMOS FETs P1101
〜P1104はオフ状態となる。ここでノード1103とグラン
ド間が導通状態となる様に入力信号A11〜D11の一部また
は全部をハイレベルとすると、ノード1103に存在する寄
生容量が放電され、電位が降下するとともにNMOS FET
N1105がオン状態となってノード1104の電位も降下
し、両ノード共にローレベルとなる。ノード1104はPMOS
FET P1105,NMOS FET N1106から成るCMOSインバー
タのゲートに接続されているため、OUT1101はハイレベ
ルに上昇する。以上が通常の動作である。In FIG. 16 (b), the solid line indicates the comparison circuit EOR1.
The waveform at the time of the diagnosis of 1 and the broken line are the waveforms at the time of the normal operation. First, the normal operation shown by the broken line will be described. In this case, by setting the diagnostic control signals TC0 and TC1 to a high level, the clock signals TC0 and TC1 become clock signals having the same phase as the clock signal CIN as in the conventional example. Since the logic circuits 1101 and 1102 have the same configuration, the operation of the logic circuit 1101 will be described below, and the description of the logic circuit 1102 will be omitted. First, in order to perform the precharge operation prior to the operation, when the input signals A11 to D11 are set to the low level and the clock signal CIN is set to the low level, the clock signal TC0 is set to the low level. This allows PMOS FETs P1101 to P1104
Is in an on state, the NMOS FETs N1101 to N1105 are in an off state, the parasitic capacitances present at the nodes 1103 and 1104 are charged, the potentials of these nodes rise to a high level, and the precharge operation is completed. Next, when the clock signal CIN is set to the high level in order to start the arithmetic operation, the clock signal TC0 is set to the high level, and the PMOS FETs P1101
P1104 is turned off. Here, when part or all of the input signals A11 to D11 are set to a high level so that the node 1103 and the ground are in a conductive state, the parasitic capacitance existing at the node 1103 is discharged, the potential drops, and the NMOS FET
N1105 is turned on, the potential of node 1104 also drops, and both nodes go to low level. Node 1104 is PMOS
OUT1101 rises to a high level because it is connected to the gate of the CMOS inverter consisting of FET P1105 and NMOS FET N1106. The above is the normal operation.

次に第16図（ｂ）において実線で示した、比較回路EO
R11の診断時の動作について説明する。この診断動作は
診断制御信号T0,T1のいずれか一方のローレベルとし、
これにより診断制御信号T0,T1に対応する出力OUT1101,O
UT1102のいずれかを強制的にローレベルとすることによ
り行う。以下の説明では診断制御信号T0をローレベルと
した場合について述べる。まずプリチャージ動作を通常
時と同様にクロック信号CINをローレベルに設定するこ
とにより行い、ノード1103及びノード1104をハイレベル
とする。次に演算動作を行うためにクロック信号CINを
ハイレベルとするが、この時診断制御信号T0がローレベ
ルであると、クロック信号TC0は通常動作時と異なりロ
ーレベルを保つ。ここでノード1103とグランド間が導通
状態となる様な入力信号A11〜D11を印加すると、ノード
1103の電位は通常動作時と同様にローレベルに降下する
が、クロック信号TC0がローレベルであるので、NMOS F
ET N1105がオン状態とはならない。このためノード110
4はハイレベルに保たれ、出力信号OUT1101の電位はロー
レベルとなる。この様に本実施例では、診断制御信号T
0,T1のいずれか一方をローレベルとすることにより、比
較回路EOR11の入力の一方をローレベルに固定でき、こ
れを用いて比較回路EOR11の診断を行うことができる。
なお以上の説明においてT0とT1,TC0とTC1,P1101〜P1105
とP1111〜P1115,N1101〜N1106とN1111〜N1116,ノード11
03〜1104と1113〜1114,OUT1101とOUT1102をそれぞれ読
み替えると論理回路1102に関する説明となる。Next, the comparison circuit EO shown by a solid line in FIG.
The operation at the time of diagnosis of R11 will be described. In this diagnostic operation, one of the diagnostic control signals T0 and T1 is set to a low level, and
As a result, the outputs OUT1101, O corresponding to the diagnostic control signals T0, T1 are output.
This is performed by forcing one of the UTs 1102 to a low level. In the following description, a case where the diagnosis control signal T0 is at a low level will be described. First, a precharge operation is performed by setting the clock signal CIN to a low level as in the normal case, and the nodes 1103 and 1104 are set to a high level. Next, the clock signal CIN is set to a high level in order to perform an arithmetic operation. At this time, when the diagnostic control signal T0 is at a low level, the clock signal TC0 is maintained at a low level unlike in normal operation. Here, when the input signals A11 to D11 are applied so that the node 1103 is connected to the ground, the node
The potential of 1103 drops to the low level as in the normal operation, but since the clock signal TC0 is at the low level, the NMOS F
ET N1105 does not turn on. Therefore node 110
4 is maintained at a high level, and the potential of the output signal OUT1101 is at a low level. Thus, in this embodiment, the diagnostic control signal T
By setting one of 0 and T1 to low level, one of the inputs of the comparison circuit EOR11 can be fixed to low level, and the comparison circuit EOR11 can be diagnosed using this.
In the above description, T0 and T1, TC0 and TC1, P1101 to P1105
And P1111 to P1115, N1101 to N1106 and N1111 to N1116, Node 11
When the terms "03" to "1104" and "1131" to "1114", and "OUT1101" and "OUT1102" are replaced with each other, the description of the logic circuit 1102 will be described.

本実施例を第４図に示した従来例と比較すると以下の
様な特長がある。This embodiment has the following advantages when compared with the conventional example shown in FIG.

（１） 従来例において比較回路ＥR13の診断を行う
ために必要である診断回路1303が本発明を適用すること
により不要となる。これにより論理回路のレイアウト面
積の縮小と誤り検出信号の遅延時間の短縮を同時に実現
できる。(1) By applying the present invention, the diagnostic circuit 1303 which is necessary to diagnose the comparison circuit ER13 in the conventional example becomes unnecessary. This makes it possible to simultaneously reduce the layout area of the logic circuit and the delay time of the error detection signal.

（２） 通常の演算動作時には本実施例の回路は従来例
の回路と全く同じ動作を行うため、本発明を適用しても
演算時間は増加しない。(2) The circuit of the present embodiment performs exactly the same operation as the circuit of the conventional example at the time of normal arithmetic operation, so that the arithmetic time does not increase even if the present invention is applied.

なお第16図（ａ）の実施例では、クロック生成回路TC
の遅延時間のためにクロックTC0,TC1の位相はクロックC
INに比べて遅れるが、前者が入力信号A11〜D11に先行し
て確定していれば影響は無く、演算時間は増加しない。
さらにクロック生成回路TCを変更することにより、クロ
ックCINとクロックTC0,TC1を同一位相とすることが可能
であり、この場合には従来例と全く同じクロックを供給
することができる。In the embodiment of FIG. 16 (a), the clock generation circuit TC
Phase of clocks TC0 and TC1 due to the delay time of clock C
Although delayed compared to IN, if the former is determined prior to the input signals A11 to D11, there is no effect and the calculation time does not increase.
Further, by changing the clock generation circuit TC, it is possible to make the clock CIN and the clocks TC0 and TC1 have the same phase, and in this case, it is possible to supply the same clock as the conventional example.

なお、第16図（ａ）に示した実施例において、論理回
路1101は、 OUT1101＝A11・C11＋B11・D11 という演算を行う回路となっているが、論理回路1101,1
102内のNMOS FETs N1101〜N1104及びN1111〜N1114か
ら成る論理回路網部の構成を変更することにより、上記
以外の演算を行う論理回路を実現できる。In the embodiment shown in FIG. 16 (a), the logic circuit 1101 is a circuit that performs an operation of OUT1101 = A11 · C11 + B11 · D11.
By changing the configuration of the logic circuit network unit including the NMOS FETs N1101 to N1104 and N1111 to N1114 in the 102, it is possible to realize a logic circuit that performs operations other than those described above.

次に第17図は第16図の誤り検出回路内蔵論理回路1100
を複数個用いた例を示したものである。同図において12
01〜1204はそれぞれ第16図に1100で示した回路構成をも
つ誤り検出回路内蔵論理回路、A1201〜A1204及びB1201
〜B1204及びC1201〜C1204及びD1201〜D1204はそれぞれ
論理回路1201〜1204の入力信号,OUT1201〜1204はそれぞ
れ論理回路1201〜1204の出力信号、ER1201〜ER1204はそ
れぞれ論理回路1201〜1204の誤り検出信号、R12はオ
ア回路、E1200は誤り検出信号である。この実施例では
４個の論理回路1201〜1204に対して１個のクロック生成
回路TCを設けてクロック信号CIN,T0,T1を供給してい
る。また、この実施例では各論理回路の誤り検出信号ER
1201〜ER1204をオア回路R12でまとめて出力信号E1200
として出力する構成となっている。LSI内においては１
つのクロック信号に同期して多数の論理回路を動作さ
せ、演算を行うのが一般的である。この場合に第17図の
実施例の様な構成とし、クロック生成回路を複数個の論
理回路に対して１個のみ同一チップ上に設ければよいた
め、全体としてレイアウト面積の縮小を図ることができ
る。Next, FIG. 17 shows the logic circuit 1100 with a built-in error detection circuit of FIG.
Are examples of using a plurality of. In the figure, 12
Reference numerals 01 to 1204 denote logic circuits with built-in error detection circuits having the circuit configuration shown by 1100 in FIG. 16, A1201 to A1204 and B1201.
B1204 and C1201 to C1204 and D1201 to D1204 are input signals of the logic circuits 1201 to 1204, OUT1201 to 1204 are output signals of the logic circuits 1201 to 1204, respectively, ER1201 to ER1204 are error detection signals of the logic circuits 1201 to 1204, respectively. R12 is an OR circuit, and E1200 is an error detection signal. In this embodiment, one clock generation circuit TC is provided for four logic circuits 1201 to 1204 to supply clock signals CIN, T0, and T1. In this embodiment, the error detection signal ER of each logic circuit is
1201 to ER1204 combined by OR circuit R12 and output signal E1200
Is output. 1 in LSI
Generally, a large number of logic circuits are operated in synchronization with one clock signal to perform an operation. In this case, the configuration is the same as that of the embodiment of FIG. 17, and only one clock generation circuit needs to be provided for a plurality of logic circuits on the same chip, so that the layout area can be reduced as a whole. it can.

第18図は本発明で用いるダイナミック型論理回路の別
の実施例を示した図である。1401は論理回路、P1401〜P
1403はPMOS FET,N1401〜N1407はNMOS FET,OUT1401は
論理回路の出力信号である。この回路1401はNMOS FETs
N1401〜N1404からなる論理回路網部とグランド間にNM
OS FET N1405を挿入した型式のダイナミック型論理回
路に本発明を適用したもので、第16図（ａ）の論理回路
1101,1102と同じ機能を有しており、そのまま置換して
用いることができる。FIG. 18 is a diagram showing another embodiment of the dynamic logic circuit used in the present invention. 1401 is a logic circuit, P1401 ~ P
1403 is a PMOS FET, N1401 to N1407 are NMOS FETs, and OUT1401 is an output signal of a logic circuit. This circuit 1401 is NMOS FETs
NM between the logic network consisting of N1401 to N1404 and ground
The present invention is applied to a dynamic logic circuit of a type in which an OS FET N1405 is inserted.
It has the same function as 1101 and 1102, and can be used as it is.

第16図〜第18図の実施例によれば，ダイナミック型論
理回路の演算の高速性を損なうことなしに比較回路の診
断機能を持たせることができる。According to the embodiment shown in FIGS. 16 to 18, the diagnosis function of the comparison circuit can be provided without impairing the high-speed operation of the dynamic logic circuit.

第19図は以上述べた３種の誤り検出機能をもつ論理回
路、すなわち（１）パリティ等の誤り検出符号を用いた
論理回路（例えば、第１図，第11図の実施例）（２）回
路を二重化するが誤り検出回路の診断機能を内蔵し、回
路数を低減した誤り検出回路の診断機能内蔵論理回路
（例えば、第16図，第17図の実施例）（３）単なる回路
の二重化による誤り検出回路内蔵論理回路（例えば、第
４図の論理回路）を使い分けて、これら３種の構成の論
理回路を混在させて構成したALUの一実施例を示したも
のである。第19図において、CG18はキャリー・ルックア
ヘッド・ジェネレータ、1801〜1806はキャリー・ルック
アヘッド・ジェネレータCG18内の上記（２）の構成を適
用した論理回路、EOR1801〜EOR1803はEOR回路、R1800
はオア回路、CTRLは制御回路、180は制御信号入力端
子、T₂,T₃は診断制御信号、1807〜1814は制御信号発生
回路、1815〜1818は診断用回路、EOR1804〜EOR1807はEO
R回路、R1801はオア回路、ER1800〜ER1801は誤り検出
信号出力端子である。この実施例ではデータ演算部のキ
ャリー・ジェネレータCG18以外の部分１およびパリティ
生成部３には、第11図の例と同様にパリティチェックに
よる誤り検出機能をもつ論理回路を用いている。一方キ
ャリー・ルックアヘッド・ジェネレータCG18には第16
図，第17図の例と同様に、回路1801〜1806の二重化によ
る誤り検出を用いると共に、この部分がプリチャージ回
路から成ることを用いて誤り検出回路EOR1801〜1803の
診断機能を内蔵させた構成の論理回路を用いている。ま
た制御回路CTRLには、第４図の従来例と同様に、回路18
07〜1814の二重化による誤り検出を用い、更に誤り検出
回路EOR1804〜1807の診断用回路1815〜1818をそれぞれ
設けている。FIG. 19 shows a logic circuit having the three types of error detection functions described above, that is, (1) a logic circuit using an error detection code such as parity (for example, the embodiment of FIGS. 1 and 11) (2) A logic circuit with a built-in error detection circuit diagnostic function to reduce the number of circuits, but with a reduced number of circuits (for example, the embodiment shown in FIGS. 16 and 17) (3) Simple circuit duplication FIG. 1 shows an embodiment of an ALU in which these three types of logic circuits are mixedly used by selectively using a logic circuit with a built-in error detection circuit (for example, the logic circuit in FIG. 4). In FIG. 19, CG18 is a carry look-ahead generator, 1801-1806 are logic circuits to which the configuration (2) in the carry look-ahead generator CG18 is applied, EOR1801-EOR1803 are EOR circuits, and R1800
Is an OR circuit, CTRL is a control circuit, 180 is a control signal input terminal, T ₂ and T ₃ are diagnostic control signals, 1807 to 1814 are control signal generation circuits, 1815 to 1818 are diagnostic circuits, EOR1804 to EOR1807 are EO
An R circuit, R1801 is an OR circuit, and ER1800 to ER1801 are error detection signal output terminals. In this embodiment, a logic circuit having an error detection function by parity check is used for the part 1 of the data operation unit other than the carry generator CG18 and the parity generation unit 3 as in the example of FIG. On the other hand, carry look ahead generator CG18 has 16th
Similar to the example shown in FIG. 17 and FIG. 17, the configuration uses the error detection by duplication of the circuits 1801 to 1806, and incorporates the diagnostic function of the error detection circuits EOR1801 to 1803 by using this part as a precharge circuit. Logic circuit is used. The control circuit CTRL includes a circuit 18 as in the conventional example of FIG.
Error detection by duplication of 07-1814 is used, and diagnostic circuits 1815-1818 of error detection circuits EOR1804-1807 are provided, respectively.

この様に３種の誤り検出機能をもつ論理回路の使い分
けを行うことにより、 （１） 1,3から成るALU部ではパリティ生成を並行して
行うとともに、これを用いてパリティチェックを行うこ
とにより、従来の二重化による構成に比べパリティ出力
の高速化および回路規模の低減を行える。By selectively using logic circuits having three types of error detection functions as described above, (1) The ALU unit composed of 1, 3 performs parity generation in parallel and performs parity check using this. In addition, it is possible to increase the speed of the parity output and reduce the circuit scale as compared with the conventional configuration using duplex.

（２） キャリー・ルックアヘッド・ジェネレータCG18
の部分では二重化による誤り検出を行っているが、プリ
チャージ回路の特性を生かし、誤り検出回路の診断機能
を内蔵させることにより、回路数の縮小と誤り検出信号
の高速化を行える。(2) Carry look ahead generator CG18
Although the error detection is performed by duplication in the part, the number of circuits can be reduced and the speed of the error detection signal can be increased by utilizing the characteristics of the precharge circuit and incorporating the diagnostic function of the error detection circuit.

（３） 制御回路CTRLの部分は、制御信号出力を２サイ
クル以上保持する必要がある等の理由でスタティック回
路で構成する必要があり、また制御信号入力端子180に
パリティビットが入力されないため、誤り検出は従来例
と同様の論理回路構成になる。しかし、この構成の論理
回路を適用する箇所は最少限に抑えることが可能であ
り、本実施例のALUは、ALU全体として高速化，高集積化
を図ることができる。(3) The part of the control circuit CTRL must be constituted by a static circuit because the control signal output needs to be held for two cycles or more, and the parity bit is not input to the control signal input terminal 180. The detection has the same logic circuit configuration as in the conventional example. However, the application of the logic circuit having this configuration can be minimized, and the ALU of this embodiment can achieve high speed and high integration of the entire ALU.

〔発明の効果〕〔The invention's effect〕

本発明によれば （１） 演算回路のデータ出力と略同時にパリティ出力
が得られ、例えば32ビットのALUに適用した場合、約20
％程度の高速化を図れる。またパリティビットにより演
算中の１ビットの誤りを検出でき、回路の二重化を行わ
ずに同程度の信頼性を得ることができる。更にパリティ
補正回路やパリティチェック回路等の面積を従来の演算
回路１個分より小さくできるので、回路を二重化した場
合に比べレイアウト面積を同等或いはそれ以下とするこ
とができる。According to the present invention, (1) a parity output is obtained almost simultaneously with the data output of the arithmetic circuit, and for example, when applied to a 32-bit ALU, about 20
% Speedup. Further, an error of one bit during the operation can be detected by the parity bit, and the same level of reliability can be obtained without duplicating the circuit. Further, since the area of the parity correction circuit, the parity check circuit, and the like can be made smaller than that of one conventional arithmetic circuit, the layout area can be made equal to or smaller than the case where the circuits are duplicated.

（２） 更に本発明を演算部全体に拡大して適用した場
合、誤り検出に必要な回路の個数を削減できる。(2) Further, when the present invention is applied to the entire arithmetic unit, the number of circuits required for error detection can be reduced.

（３） 回路の二重化により誤り検出を行う場合、演算
回路自身が比較照合回路の診断機能を持つため、従来必
要であった診断用回路が不要となり、回路動作の高速化
およびレイアウト面積低減の効果がある。(3) When error detection is performed by duplicating the circuit, the arithmetic circuit itself has a diagnosis function of the comparison and collation circuit, so that the conventionally required diagnosis circuit is not required, and the effect of increasing the circuit operation speed and reducing the layout area is achieved. There is.

以上により、誤り検出能力を持つ演算部の高速化及び
高集積化の効果がある。As described above, there is an effect that the operation unit having the error detection capability is speeded up and highly integrated.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の一実施例を示し、誤り検出符号を用い
た論理回路のブロック図、第２図はALU部を二重化して
誤りを検出する従来例のブロック図、第３図は、回路の
二重化による誤り検出をALU,レジスタ，プレシフタから
なる演算部に適用した例を示すブロック図、第４図は、
誤り検出回路の診断機能をもつ論理回路の一例を示すブ
ロック図、第５図はALUに本発明を適用した一実施例を
示すブロック図、第６図は第５図の実施例の１段目の回
路例を示す図、第７図は第５図の実施例におけるデータ
演算部の２段目回路の機能の説明するための図、第８図
は、第５図の実施例における誤り検出符号補正部の２段
目の回路例を示す図、第９図及び第10図はパリティチェ
ックを必要とする回路の例を示す図、第11図は本発明の
一実施例のブロック図、第12図，第13図は本発明をキャ
リー・ルックアヘッド・ジェネレータ方式のALUに適用
した実施例を示す図、第14図は本発明を演算部に適用し
た実施例のブロック図、第15図は第14図の実施例で用い
るプレシフタの一例を示すブロック図、第16図（ａ）は
本発明の一実施例の誤り検出回路内蔵論理回路、第16図
（ｂ）は第16図（ａ）に示した回路の動作波形の例を示
す図、第17図は複数の誤り検出回路内蔵論理回路に本発
明を適用した実施例を示す図、第18図は本発明で用いる
演算回路の他の例を示す図、第19図は本発明をキャリー
・ルックアヘッド・ジェネレータ方式のALUに適用した
実施例を示す図である。FIG. 1 is a block diagram of a logic circuit using an error detection code according to an embodiment of the present invention, FIG. 2 is a block diagram of a conventional example in which an ALU is duplicated to detect an error, and FIG. FIG. 4 is a block diagram showing an example in which error detection by duplication of a circuit is applied to an arithmetic unit including an ALU, a register, and a pre-shifter.
FIG. 5 is a block diagram showing an example of a logic circuit having a diagnosis function of an error detection circuit, FIG. 5 is a block diagram showing an embodiment in which the present invention is applied to an ALU, and FIG. 6 is a first stage of the embodiment in FIG. FIG. 7 is a diagram for explaining the function of the second stage circuit of the data operation unit in the embodiment of FIG. 5, and FIG. 8 is an error detection code in the embodiment of FIG. 9 and 10 are diagrams showing an example of a circuit requiring a parity check, FIG. 11 is a block diagram of an embodiment of the present invention, and FIG. FIG. 13 is a diagram showing an embodiment in which the present invention is applied to a carry look-ahead generator type ALU. FIG. 14 is a block diagram of an embodiment in which the present invention is applied to an arithmetic unit. FIG. 14 is a block diagram showing an example of a pre-shifter used in the embodiment of FIG. 14. FIG. FIG. 16 (b) is a diagram showing an example of operation waveforms of the circuit shown in FIG. 16 (a), and FIG. 17 is an embodiment in which the present invention is applied to a plurality of error detecting circuit built-in logic circuits. FIG. 18 is a diagram showing an example, FIG. 18 is a diagram showing another example of an arithmetic circuit used in the present invention, and FIG. 19 is a diagram showing an embodiment in which the present invention is applied to an ALU of a carry look ahead generator type.

フロントページの続き (72)発明者 石橋 賢一 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭58−29054（ＪＰ，Ａ) 特開 昭59−201149（ＪＰ，Ａ) 特開 昭47−45346（ＪＰ，Ａ)Continuation of the front page (72) Inventor Kenichi Ishibashi 1-280 Higashi Koikebo, Kokubunji-shi, Tokyo Inside the Central Research Laboratory, Hitachi, Ltd. (56) References JP-A-58-29054 (JP, A) JP-A-59-201149 ( JP, A) JP-A-47-45346 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】複数段の直列に接続された演算回路を備
え、上記演算回路に入力データを入力し、上記演算回路
の出力データを出力する第１の回路列と、 上記入力データに対応するパリティの入力により、上記
第１の回路列内の各演算回路における演算に対応してパ
リティに補正を加えるパリティ補正回路を直列に接続
し、該出力データに対応するパリティを出力する第２の
回路列と、 上記第１の回路列内の演算回路の出力と、上記第１の回
路列に対応する上記第２の回路列内のパリティ補正回路
の出力との照合を行う少なくとも１個の誤り検出回路か
らなり、上記誤り検出回路を上記第１の回路列の出力
と、上記第１の回路列内のパリティの値が縮退する可能
性がある演算回路の入力とに設けるとともに、該演算回
路の誤動作のみを検出する手段と、 同一機能を有し、同一の信号が入力される二重化した演
算回路と、第二重化した演算回路の出力相互を比較する
比較回路を備え、上記第１の回路列に接続する第３の回
路とを設けたことを特徴とする半導体集積回路装置。1. A first circuit array comprising a plurality of stages of operation circuits connected in series, inputting input data to the operation circuit, and outputting output data of the operation circuit, and corresponding to the input data. A second circuit for connecting a parity correction circuit for correcting a parity in accordance with an operation in each operation circuit in the first circuit row in series by inputting the parity and outputting a parity corresponding to the output data At least one error detection unit for collating an output of an arithmetic circuit in the first circuit row with an output of a parity correction circuit in the second circuit row corresponding to the first circuit row. The error detection circuit is provided at an output of the first circuit row and at an input of an arithmetic circuit in which a parity value in the first circuit row may degenerate. Detect only malfunctions Means, a duplicated operation circuit having the same function and receiving the same signal, and a comparison circuit for comparing outputs of the second duplicated operation circuit with each other, and a third circuit connected to the first circuit row. A semiconductor integrated circuit device, comprising: a circuit;