JP3135058B2 - LSI layout design method and apparatus, and cell library - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、ＬＳＩレイアウト
設計技術に属するものであり、特に、タイミングや消費
電力等の要求仕様を満たすためにセル変更を行うＬＳＩ
のレイアウト設計技術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an LSI layout design technique, and more particularly, to an LSI for changing cells to satisfy required specifications such as timing and power consumption.
Related to layout design technology.

【０００２】[0002]

【従来の技術】図１６は従来のスタンダードセル方式に
おけるＬＳＩレイアウト設計方法の処理手順を示すフロ
ーチャートである。2. Description of the Related Art FIG. 16 is a flowchart showing a processing procedure of a conventional LSI layout design method in a standard cell system.

【０００３】入力処理Ｓ５１は、タイミングや消費電力
等の要求仕様５１、論理設計により得られた回路設計情
報５２、およびセルライブラリ５３を入力する処理であ
る。An input process S51 is a process for inputting required specifications 51 such as timing and power consumption, circuit design information 52 obtained by logic design, and a cell library 53.

【０００４】図１７は従来のＬＳＩレイアウト設計にお
いて用いられるセルライブラリ５３を概念的に表す模式
図である。セルライブラリ５３には、ＬＳＩの動作の実
現に必要となる論理機能を持つセルが準備され、さらに
論理が等価でありかつトランジスタサイズすなわち駆動
能力の異なるセルが複数準備される。FIG. 17 is a schematic diagram conceptually showing a cell library 53 used in a conventional LSI layout design. In the cell library 53, cells having a logic function necessary for realizing the operation of the LSI are prepared, and a plurality of cells having the same logic and different transistor sizes, that is, different driving capabilities are prepared.

【０００５】従来のスタンダードセル方式においては、
一般に、セル高さ均一の制約が設けられていた。一方、
セル幅については制約はなく自由であったので、駆動能
力が異なる論理等価セルは、駆動能力が大きいほどセル
幅が大きく設計される傾向にあった。In the conventional standard cell system,
In general, there has been a constraint on the uniformity of the cell height. on the other hand,
Since the cell width was not restricted and was free, the logic equivalent cells having different driving capacities tended to be designed to have a larger cell width as the driving capacity was larger.

【０００６】図１７において、６１Ａ，６１Ｂ，６１Ｃ
は駆動能力がこの順に大きい論理等価セル（インバー
タ）である。セル６１Ａ，６１Ｂ，６１Ｃは高さは全て
等しいが、幅はこの順に大きくなっている。また６２
Ａ，６２Ｂ，６２Ｃは駆動能力がこの順に大きい論理等
価セル（２入力ＡＮＤゲート）である。セル６２Ａ，６
２Ｂ，６２Ｃもまた高さは全て等しいが、幅はこの順に
大きくなっている。In FIG. 17, 61A, 61B, 61C
Is a logic equivalent cell (inverter) whose driving ability is larger in this order. The cells 61A, 61B, and 61C all have the same height, but the width increases in this order. Also 62
A, 62B, and 62C are logic equivalent cells (two-input AND gates) whose driving capabilities are larger in this order. Cells 62A, 6
2B and 62C also have the same height, but the width increases in this order.

【０００７】配置処理Ｓ５２は、回路設計情報５２に基
づいて、セルライブラリ５３の中からセルを選択して平
面上に二次元的に並列配置し、並列状態の複数のセル行
からなるブロックのレイアウトを設計する処理である。
配線処理Ｓ５３は、回路設計情報５２に基づいてセル間
の配線を行う処理である。The placement processing S52 is based on the circuit design information 52, selects cells from the cell library 53, and arranges them two-dimensionally in parallel on a plane to lay out a block composed of a plurality of cell rows in a parallel state. Is the process of designing
The wiring processing S53 is processing for performing wiring between cells based on the circuit design information 52.

【０００８】図１８（ａ）は配置処理Ｓ５２および配線
処理Ｓ５３によって設計されたブロックレイアウトの一
例である。図１８（ａ）において、ブロック７０には複
数のセル７１からなる３つのセル行７３ａ，７３ｂ，７
３ｃが配置されている。また７２はセルの端子、７４は
端子７２同士を結ぶ配線である。配線がセル上領域だけ
で完了しない場合は、セル行間に配線のみの領域である
純配線領域７５ａ，７５ｂを設けて、この純配線領域７
５ａ，７５ｂを利用して配線を完了させる。FIG. 18A shows an example of a block layout designed by the placement processing S52 and the wiring processing S53. In FIG. 18A, a block 70 includes three cell rows 73a, 73b, 7 including a plurality of cells 71.
3c is arranged. Reference numeral 72 denotes a cell terminal, and reference numeral 74 denotes a wiring connecting the terminals 72 to each other. If the wiring is not completed only in the area above the cells, pure wiring areas 75a and 75b, which are areas of only the wiring, are provided between the cell rows.
Wiring is completed using 5a and 75b.

【０００９】変更セル抽出処理Ｓ５４は要求仕様を満た
さない部分回路を含むセルを変更対象セルとして抽出す
る処理である。ここで各ネットに遅延制約が与えられて
いるとする。各ネットの遅延時間を、セルライブラリ５
３にある当該ネットを駆動するセルと次段のセルの遅延
パラメータ情報、および配線処理Ｓ５３の配線結果から
計算する。計算した遅延時間が遅延制約を満足していな
いとき、このネットを駆動するセルを変更対象セルとし
て抽出する。図１８（ａ）では変更対象セルに斜線を付
しており、セル７６Ａが変更対象セルとして抽出されて
いることを示している。The changed cell extracting process S54 is a process for extracting a cell including a partial circuit that does not satisfy the required specifications as a cell to be changed. Here, it is assumed that a delay constraint is given to each net. The delay time of each net is stored in the cell library 5
3 is calculated from the delay parameter information of the cell driving the net and the next-stage cell, and the wiring result of the wiring process S53. When the calculated delay time does not satisfy the delay constraint, a cell driving this net is extracted as a change target cell. In FIG. 18A, the cell to be changed is shaded, indicating that the cell 76A has been extracted as a cell to be changed.

【００１０】駆動能力算出処理Ｓ５５は、変更セル抽出
処理Ｓ５４によって抽出された変更対象セルの，要求仕
様を満たすために必要な駆動能力を算出する処理であ
る。The driving capability calculation process S55 is a process for calculating the driving capability required to satisfy the required specifications of the cell to be changed extracted in the changed cell extraction process S54.

【００１１】ネットの遅延時間Ｔｄは、次のような式で
表される。The delay time Td of the net is represented by the following equation.

【００１２】 Ｔｄ＝Ｔｉｎ＋Ｔｌｄ＋Ｔｗ＋Ｔｐ …（１） Ｔｉｎ： ゲート固有遅延 Ｔｌｄ： 負荷全体（配線容量と次段ゲートの入力端子
容量） Ｔｗ ： 配線遅延 Ｔｐ ： 前段の波形なまりに依存する遅延 セルの駆動能力を変化させるとゲート固有遅延Ｔｉｎと
負荷全体Ｔｌｄは変化するが、配線遅延Ｔｗおよび前段
の波形なまりに依存する遅延Ｔｐは変化しない。配線遅
延Ｔｗは配線処理Ｓ５３により設計された配線結果を元
に計算する。上の式を用いて、ネットの遅延時間Ｔｄが
制約を満足するようなセルの駆動能力を算出する。Td = Tin + Tld + Tw + Tp (1) Tin: Gate inherent delay Tld: Overall load (wiring capacitance and input terminal capacitance of the next-stage gate) Tw: Wiring delay Tp: The drive capability of the delay cell that depends on the rounding of the waveform in the preceding stage. When it is changed, the gate specific delay Tin and the entire load Tld change, but the wiring delay Tw and the delay Tp depending on the rounding of the waveform in the preceding stage do not change. The wiring delay Tw is calculated based on the wiring result designed in the wiring processing S53. Using the above equation, the cell driving capability is calculated such that the delay time Td of the net satisfies the constraint.

【００１３】セル変更処理Ｓ５６は、変更対象セルを、
駆動能力算出処理Ｓ５５によって算出された駆動能力を
持つセルに置き換える処理である。In the cell change processing S56, the cell to be changed is
This is a process of replacing the cell with the cell having the driving capability calculated in the driving capability calculation process S55.

【００１４】従来のＬＳＩのレイアウト設計では図１７
に示すようなセルライブラリ５３を前提としていたた
め、変更対象セルを駆動能力の大きなセルに変更した場
合はセル幅が大きくなり、隣接するセルとの重なりが生
じる場合があった。逆に、駆動能力の小さなセルに変更
した場合は隣接するセルとの間に隙間が生じることがあ
った。このような重なりや隙間を修正するために、同じ
セル行に属するセルを相対的にセル行方向に移動させる
必要があった。この移動により、端子位置が配置処理Ｓ
５２によって得られた配置状態から変化することにな
る。In the conventional LSI layout design, FIG.
Therefore, when the cell to be changed is changed to a cell having a large driving capability, the cell width becomes large, and there is a case where the cell overlaps with an adjacent cell. Conversely, when the cell is changed to a cell having a small driving ability, a gap may be formed between adjacent cells. In order to correct such an overlap or a gap, it is necessary to relatively move cells belonging to the same cell row in the cell row direction. By this movement, the terminal position is changed to the arrangement processing S
It will change from the arrangement state obtained by 52.

【００１５】図１８（ｂ）は図１８（ａ）に示す変更対
象セル７６Ａを、論理が等価でありかつ駆動能力の大き
なセル７６Ｂに置換した結果を示す図である。セル７６
Ｂはセル７６Ａよりも幅が大きいので、セルの重なりを
避けるために、同一セル行７３ｂにあるセル７６Ｂより
も右側のセルをさらに右に移動させる必要がある。この
ため図１８（ｂ）では、図１８（ａ）と比べると、端子
７２の配置位置が相対的に変化している。またセル行７
３ｂは他のセル行７３ａ，７３ｃよりも長くなるので、
ブロック７０の幅が大きくなると共に、セル行７３ａ，
７３ｃの右側の領域においてセルが配置されないデッド
スペースが生じている（変更セル抽出処理Ｓ５４、駆動
能力算出処理Ｓ５５およびセル変更処理Ｓ５６について
は、ShenLin他，"Delay and Area Optimization in Sta
ndard-Cell Design"，1990年，Design Automation Conf
erenceに開示）。FIG. 18B is a diagram showing a result of replacing the change target cell 76A shown in FIG. 18A with a cell 76B having an equivalent logic and a large driving capability. Cell 76
Since B is wider than the cell 76A, it is necessary to move the cell to the right of the cell 76B in the same cell row 73b further to the right in order to avoid cell overlap. Therefore, in FIG. 18B, the arrangement position of the terminal 72 is relatively changed as compared with FIG. 18A. Cell row 7
3b is longer than the other cell rows 73a and 73c,
As the width of the block 70 increases, the cell row 73a,
There is a dead space in which no cells are arranged in the area on the right side of 73c (the modified cell extraction processing S54, the driving capacity calculation processing S55, and the cell modification processing S56 are described in ShenLin et al., "Delay and Area Optimization in Sta.
ndard-Cell Design ", 1990, Design Automation Conf
erence).

【００１６】再配線処理Ｓ５７は、新たな端子位置に対
して再配線を行う処理である。図１８（ｂ）には再配線
処理Ｓ５７の処理結果も示している。図１８（ａ）と図
１８（ｂ）とを比べると、配線経路が変化していること
がわかる。このとき、ブロック７０の高さも再配線処理
Ｓ５７によって変化する場合がある。The rewiring process S57 is a process for rewiring a new terminal position. FIG. 18B also shows the processing result of the rewiring processing S57. 18 (a) and FIG. 18 (b), it can be seen that the wiring path has changed. At this time, the height of the block 70 may also be changed by the rewiring process S57.

【００１７】また従来のＬＳＩのレイアウト設計では、
論理設計において、駆動能力が大きめのセルを用いてタ
イミングに余裕を持たせた回路設計を行い、レイアウト
設計の配置配線処理後に得られる遅延時間を用いて、タ
イミング制約を満足する範囲で、より駆動能力の小さい
セルに変更する処理を行うことにより低電力化を図るこ
とも行われている。In a conventional LSI layout design,
In logic design, perform circuit design with a margin of timing using cells with large driving capability and use the delay time obtained after placement and routing processing in the layout design to drive more within the range that satisfies the timing constraints. In some cases, power is reduced by performing a process of changing to a cell having a lower capacity.

【００１８】[0018]

【発明が解決しようとする課題】ところが、従来のＬＳ
Ｉのレイアウト設計には以下のような問題があった。However, the conventional LS
The layout design of I has the following problems.

【００１９】すでに説明したように、従来の手法によっ
て要求仕様を満たすようにセル変更処理を行うと、セル
の端子位置が初期の配置状態から変化してしまうため再
配線処理を行わなければならず、このためレイアウト設
計の処理時間が長くなるという問題があった。As described above, if the cell change processing is performed by the conventional method so as to satisfy the required specifications, the terminal positions of the cells change from the initial arrangement state, so that the rewiring processing must be performed. Therefore, there is a problem that the processing time of the layout design becomes longer.

【００２０】また、再配線処理によって配線経路が大き
く変化してしまうので、初期配置で見積もった配線遅延
時間が実際と大きく異なってしまうという問題もあっ
た。ＬＳＩにおける伝搬遅延時間はゲート遅延時間と配
線遅延時間との和で与えられるが、ＬＳＩの微細化に伴
い、配線遅延時間が伝搬遅延時間全体に対して占める割
合が大きくなるので、このことは今後益々深刻な問題と
なる。Further, since the wiring route changes greatly due to the rewiring process, there is also a problem that the wiring delay time estimated in the initial arrangement is largely different from the actual one. The propagation delay time in an LSI is given by the sum of the gate delay time and the wiring delay time. However, with the miniaturization of the LSI, the ratio of the wiring delay time to the entire propagation delay time will increase. It becomes an increasingly serious problem.

【００２１】配線遅延時間が再配線処理によって変化す
る要因は２つある。１つは配線長が変化すること、そし
てもう１つは配線経路が変わることにより配線相互の位
置関係が変わってしまい、これにより、隣接配線間容量
が変化することである。There are two factors that change the wiring delay time due to the rewiring process. One is that the wiring length changes, and the other is that the wiring relationship changes due to a change in the wiring path, thereby changing the capacitance between adjacent wirings.

【００２２】特に隣接配線間容量の変化に起因する配線
遅延時間の変化は、ＬＳＩの微細化に伴って、より顕著
に現れる。これは、ＬＳＩの微細化に伴い、隣接配線間
容量が配線容量全体に対して占める割合が増加する傾向
にあるからである。このため、配線経路のわずかな変化
が配線遅延時間の大きな変化を招くようになる。In particular, a change in the wiring delay time caused by a change in the capacitance between adjacent wirings appears more remarkably with miniaturization of LSIs. This is because the ratio of the capacitance between adjacent wirings to the total wiring capacitance tends to increase with the miniaturization of LSIs. Therefore, a slight change in the wiring path causes a large change in the wiring delay time.

【００２３】隣接配線間容量の変化に起因する配線遅延
時間の変化により、タイミング制約等の要求仕様を一回
のセル変更処理によって保証することが極めて困難にな
る。なぜなら、要求仕様が満たされるように式（１）を
用いてセルの駆動能力を求めたとしても、再配線処理に
よって式（１）の配線遅延Ｔｗが変化してしまうので、
要求仕様を満足する保証が得られないからである。この
ため、再びセル変更処理を繰り返すといった手戻りが生
じ、これにより、ＬＳＩレイアウト設計の処理時間が増
大するという問題を引き起こす。Due to a change in wiring delay time due to a change in capacitance between adjacent wirings, it becomes extremely difficult to guarantee required specifications such as timing constraints by a single cell change process. This is because even if the driving capability of the cell is obtained by using the equation (1) so as to satisfy the required specifications, the wiring delay Tw of the equation (1) changes due to the rewiring process.
This is because a guarantee satisfying the required specifications cannot be obtained. For this reason, rework such as repeating the cell change processing occurs again, which causes a problem that the processing time of the LSI layout design increases.

【００２４】このような問題に鑑み、本発明は、ＬＳＩ
レイアウト設計方法として、セル変更に起因する配線遅
延時間の変化を小さく抑えて、短い処理時間で確実に要
求仕様を満たすことができるようにすることを目的とす
る。In view of such a problem, the present invention provides an LSI
As a layout design method, it is an object of the present invention to suppress a change in a wiring delay time due to a cell change to be small and to surely satisfy a required specification in a short processing time.

【００２５】[0025]

【課題を解決するための手段】前記の課題を解決するた
めに、本発明は、要求仕様を満たすために行うセル変更
処理によって配線経路が大きく変化しないように、変更
対象セルを、セル横幅および端子位置は不変という制約
の下に、論理が等価でありかつ要求仕様を満たす駆動能
力を有するセルに変更するものである。In order to solve the above-mentioned problems, the present invention provides a cell to be changed and a cell width and a cell width which are not greatly changed by a cell changing process performed to satisfy required specifications. The terminal position is changed to a cell having a logic equivalent and a driving ability satisfying required specifications under the constraint of being unchanged.

【００２６】請求項１の発明が講じた解決手段は、ＬＳ
Ｉレイアウト設計方法として、回路設計情報に基づいて
設計された，並列状態の複数のセル行からなるブロック
レイアウトに対して、要求仕様を満たすようセルを変更
するセル変更処理を備え、前記セル変更処理は、配置可
能なセルの集合であるセルライブラリとして、論理が等
価でありかつ駆動能力が異なるセルについて、セル行に
おけるセル並び方向の幅および端子位置が固定のセルレ
イアウトが与えられているストレッチャブルセルライブ
ラリを用いて、セル変更を行うものである。The solution taken by the invention of claim 1 is LS
The I layout design method includes a cell change process for changing a cell so as to satisfy a required specification for a block layout composed of a plurality of cell rows in a parallel state, which is designed based on circuit design information. Is a cell library that is a set of cells that can be arranged, and has a cell layout in which the width in the cell arrangement direction and the terminal position in the cell row are fixed for cells having the same logic and different driving capacities. The cell is changed using the cell library.

【００２７】請求項１の発明によると、セル変更処理に
よって、変更対象セルを要求仕様を満たすために必要な
駆動能力を有するセルに変更するとき、セル行における
セル並び方向の幅および端子位置はセル変更の前後で変
化しない。このため、セル変更前のブロックレイアウト
における配線経路はそのままレイアウト設計結果に用い
ることができるので、再配線処理を行う必要がない。ま
た、配線相互の位置関係はセル変更処理によって変わら
ないため、セル変更処理に起因する配線遅延時間の変化
は従来よりも格段に小さくなるので、要求仕様を一回の
セル変更処理によって満たすことが可能になる。したが
って、短い処理時間で確実に要求仕様を満たすことがで
きる。According to the first aspect of the present invention, when the cell to be changed is changed to a cell having a driving ability necessary to satisfy the required specifications by the cell changing process, the width and the terminal position in the cell arrangement direction in the cell row are changed. Does not change before and after cell change. For this reason, the wiring route in the block layout before the cell change can be used as it is for the layout design result, and there is no need to perform the rewiring process. In addition, since the positional relationship between wirings is not changed by the cell change processing, the change in wiring delay time caused by the cell change processing is much smaller than before, so that the required specifications can be satisfied by one cell change processing. Will be possible. Therefore, the required specifications can be surely satisfied in a short processing time.

【００２８】また、請求項２の発明が講じた解決手段
は、ＬＳＩレイアウト設計方法として、回路設計情報に
基づいてセルを並列配置すると共にセル間の配線を行
い、複数のセル行からなるブロックレイアウトを設計す
る配置配線処理と、前記配置配線処理によって設計され
たブロックレイアウトにおいて、要求仕様を満たさない
セルを変更対象セルとして抽出する変更セル抽出処理
と、前記変更セル抽出処理によって抽出された変更対象
セルについて、前記要求仕様を満たすために必要な駆動
能力を算出する駆動能力算出処理と、前記配置配線処理
によって設計されたブロックレイアウトにおいて、前記
変更対象セルを、セル行におけるセル並び方向の幅およ
び端子位置は不変という制約の下に、この変更対象セル
と論理が等価であると共に前記駆動能力算出処理によっ
て算出された駆動能力を有し、かつ、セル行におけるセ
ル並び方向の幅および端子位置が前記変更対象セルと同
一であるセルに変更するセル変更処理とを備えているも
のである。According to a second aspect of the present invention, there is provided an LSI layout design method, comprising arranging cells in parallel based on circuit design information and performing wiring between the cells to form a block layout comprising a plurality of cell rows. And a change cell extraction process of extracting a cell that does not satisfy the required specifications as a change target cell in the block layout designed by the placement and routing process, and a change target extracted by the change cell extraction process. In a drive capability calculation process for calculating a drive capability required to satisfy the required specification for a cell, and in a block layout designed by the placement and routing process, the cell to be changed is defined as a width in a cell row direction in a cell row. Yo
Under the constraint that the cell position and the terminal position remain unchanged , the logic of the cell to be changed is equivalent to that of the cell to be changed , has the driving capability calculated by the driving capability calculation process, and the width and the terminal position in the cell arrangement direction in the cell row. Includes a cell change process for changing the cell to the same cell as the change target cell.

【００２９】請求項２の発明によると、セル変更処理に
よって、変更対象セルを、この変更対象セルと論理が等
価でありかつ駆動能力算出処理によって算出された駆動
能力を有するセルに変更するとき、セル行におけるセル
並び方向の幅および端子位置はセル変更の前後で変化し
ない。このため、配置配線処理によって設計されたブロ
ックレイアウトにおける配線経路はそのままレイアウト
設計結果に用いることができるので、再配線処理を行う
必要がない。また、配線相互の位置関係はセル変更処理
によって変わらないため、セル変更処理に起因する配線
遅延時間の変化は従来よりも格段に小さくなるので、要
求仕様を一回のセル変更処理によって満たすことが可能
になる。したがって、短い処理時間で確実に要求仕様を
満たすことができる。According to the second aspect of the present invention, when the cell to be changed is changed to a cell whose logic is equivalent to the cell to be changed and which has the driving ability calculated by the driving ability calculating processing, The width and the terminal position in the cell arrangement direction in the cell row do not change before and after the cell change. For this reason, the wiring route in the block layout designed by the placement and routing process can be used as it is for the layout design result, and there is no need to perform the rerouting process. In addition, since the positional relationship between wirings is not changed by the cell change processing, the change in wiring delay time caused by the cell change processing is much smaller than before, so that the required specifications can be satisfied by one cell change processing. Will be possible. Therefore, the required specifications can be surely satisfied in a short processing time.

【００３０】そして、請求項３の発明では、前記請求項
２のＬＳＩレイアウト設計方法において、前記セル変更
処理は、配置可能なセルの集合であるセルライブラリと
して、論理が等価でありかつ駆動能力が異なるセルにつ
いてセル行におけるセル並び方向の幅および端子位置が
固定のセルレイアウトが与えられているストレッチャブ
ルセルライブラリを用いて、セル変更を行うものであ
り、前記配置配線処理は、前記セル変更処理によって、
セルが、前記ストレッチャブルセルライブラリに含まれ
る，論理が等価でありかつ駆動能力が異なるセルに変更
されたときにデザインルールエラーが生じないよう、設
計したブロックレイアウトにおいてセル行間に純配線領
域を設ける純配線領域設定処理を備えているものとす
る。According to a third aspect of the present invention, in the LSI layout design method according to the second aspect, the cell change processing is performed by a cell library, which is a set of cells that can be arranged, in which the logic is equivalent and the driving capability is high. For different cells, the width and terminal position in the cell
A cell change is performed using a stretchable cell library to which a fixed cell layout is given, and the placement and routing processing is performed by the cell change processing.
A pure wiring area is provided between cell rows in a designed block layout so that a design rule error does not occur when a cell is changed to a cell included in the stretchable cell library and having the same logic and a different driving capability. It is assumed that a pure wiring area setting process is provided.

【００３１】請求項３の発明によると、セル変更処理に
よってデザインルールエラーが生じないよう、純配線領
域設定処理によって、セル行間に純配線領域を設けられ
る。このため、セル変更処理によって配線長も変化しな
いため、セル変更処理に起因する配線遅延時間の変化は
全くないので、要求仕様を一回のセル変更処理によって
満たすことが可能になる。According to the third aspect of the present invention, a pure wiring area is provided between cell rows by the pure wiring area setting processing so that a design rule error does not occur due to the cell change processing. For this reason, since the wiring length does not change by the cell change processing, there is no change in the wiring delay time caused by the cell change processing, and the required specification can be satisfied by one cell change processing.

【００３２】また、請求項４の発明では、前記請求項２
のＬＳＩレイアウト設計方法は、前記セル変更処理によ
るセル変更結果に基づいて、セル行間隔を変更すると共
に、セル行間隔の変更に応じてセル行間の配線をセル行
におけるセル並び方向と垂直な方向に拡縮する配線コン
パクション処理を備えているものとする。According to the fourth aspect of the present invention, there is provided the second aspect of the present invention.
In the LSI layout design method, the cell row interval is changed based on the cell change result by the cell change processing, and the wiring between the cell rows is changed in the direction perpendicular to the cell arrangement direction in the cell row according to the change in the cell row interval. It is assumed that a wiring compaction process for scaling up and down is provided.

【００３３】請求項４の発明によると、配線コンパクシ
ョン処理によって、セル変更処理によるセル変更結果に
基づいてセル行間隔を変更するので、セル行間隔を必要
最小限のものにすることができる。このため、セル変更
処理によってデザインルールエラーが生じたときはこれ
を解消することができ、またセル変更処理によってセル
行間に余裕ができたときはこれをなくしてブロック面積
を小さくすることができる。しかも、セル行間の配線が
セル行におけるセル並び方向と垂直方向に拡縮するだけ
なので、配線相互の位置関係は変わらず、配線遅延時間
はほとんど変化しない。According to the fourth aspect of the present invention, the cell compaction processing changes the cell row spacing based on the cell change result by the cell modification processing, so that the cell row spacing can be minimized. For this reason, when a design rule error occurs due to the cell change processing, this can be eliminated, and when there is a margin between cell rows due to the cell change processing, this can be eliminated to reduce the block area. Moreover, since the wiring between the cell rows only expands and contracts in the direction perpendicular to the cell arrangement direction in the cell row, the positional relationship between the wirings does not change, and the wiring delay time hardly changes.

【００３４】さらに、請求項５の発明では、前記請求項
２のＬＳＩレイアウト設計方法において、前記変更セル
抽出処理は、前記配置配線処理によって設計されたブロ
ックレイアウトにおいて、要求仕様を満たさないパス上
の複数のセルを変更対象セルとして抽出するものであ
り、前記駆動能力算出処理は、前記変更セル抽出処理に
よって抽出された複数の変更対象セルに対し、前記要求
仕様を満たさないパスが要求仕様を満たし、かつセル行
におけるセル並び方向と垂直な方向のブロック高さが最
小になるよう、駆動能力を割り当てるものとする。According to a fifth aspect of the present invention, in the LSI layout design method according to the second aspect, the changed cell extracting process is performed on a path that does not satisfy required specifications in the block layout designed by the placement and routing process. A plurality of cells are extracted as cells to be changed, and the driving capacity calculation process is such that, for the plurality of cells to be changed extracted by the cell extraction process, a path that does not satisfy the required specifications satisfies the required specifications. Driving capability is assigned such that the block height in the direction perpendicular to the cell arrangement direction in the cell row is minimized.

【００３５】そして、請求項６の発明では、前記請求項
２のＬＳＩレイアウト設計方法は、前記セル変更処理の
実行後、電源配線における電圧降下の分布を計算して、
各セルに対する供給電圧を求め、その供給電圧が所定の
範囲内にないセルがあるとき、当該セルが属するセル行
の電源配線の幅を拡げる電源配線幅調整処理を備えてい
るものとする。According to a sixth aspect of the present invention, in the LSI layout design method according to the second aspect, after the cell change processing is performed, a distribution of a voltage drop in a power supply wiring is calculated.
It is assumed that a supply voltage for each cell is obtained, and when there is a cell whose supply voltage is not within a predetermined range, a power supply line width adjustment process for increasing the width of the power supply line of the cell row to which the cell belongs is provided.

【００３６】さらに、請求項７の発明では、前記請求項
６のＬＳＩレイアウト設計方法において、前記配置配線
処理は、配置した各セルの消費電流計算のためのデータ
を記述したデータテーブルを作成するものとし、前記セ
ル変更処理は、セル変更に応じて、前記データテーブル
を更新するものとし、前記電源線幅調整処理は、前記デ
ータテーブルを用いて、電源配線における電圧降下分布
を計算するものとする。According to a seventh aspect of the present invention, in the LSI layout design method according to the sixth aspect, the placement and routing process creates a data table in which data for calculating current consumption of each of the arranged cells is described. The cell change process updates the data table according to the cell change, and the power line width adjustment process calculates a voltage drop distribution in a power line using the data table. .

【００３７】また、請求項８の発明では、前記請求項６
のＬＳＩレイアウト設計方法における電源線幅調整処理
は、電源配線の幅を拡げるとき、セルからみて外側にの
み拡げるものとする。According to the invention of claim 8, in claim 6,
In the power supply line width adjustment process in the LSI layout design method of (1), when the width of the power supply line is increased, the power supply line width is only extended outward as viewed from the cell.

【００３８】また請求項９の発明が講じた解決手段は、
ＬＳＩレイアウト設計装置として、回路設計情報に基づ
いてセルを並列配置すると共にセル間の配線を行い、複
数のセル行からなるブロックレイアウトを設計する配置
配線手段と、前記配置配線手段によって設計されたブロ
ックレイアウトにおいて、要求仕様を満たさないセルを
変更対象セルとして抽出する変更セル抽出手段と、前記
変更セル抽出手段によって抽出された変更対象セルにつ
いて、前記要求仕様を満たすために必要な駆動能力を算
出する駆動能力算出手段と、前記配置配線手段によって
設計されたブロックレイアウトにおいて、前記変更対象
セルを、セル行におけるセル並び方向の幅および端子位
置は不変という制約の下に、この変更対象セルと論理が
等価であると共に前記駆動能力算出手段によって算出さ
れた駆動能力を有し、かつ、セル行におけるセル並び方
向の幅および端子位置が前記変更対象セルと同一である
セルに変更するセル変更手段とを備えているものであ
る。The solution taken by the invention of claim 9 is as follows.
As an LSI layout design apparatus, a layout and wiring means for arranging cells in parallel and wiring between cells based on circuit design information to design a block layout composed of a plurality of cell rows, and a block designed by the layout and wiring means In the layout, a change cell extracting unit that extracts a cell that does not satisfy the required specification as a change target cell, and calculates a driving capability required to satisfy the required specification for the change target cell extracted by the change cell extraction unit. In the block layout designed by the driving capability calculation means and the placement and routing means, the cell to be changed is defined as a width and a terminal position in a cell row direction in a cell row.
Under the constraint of invariability, the logic is equivalent to the change target cell and has the driving ability calculated by the driving ability calculating means, and the width and the terminal position in the cell arrangement direction in the cell row are the same. Cell changing means for changing the cell to the same cell as the change target cell.

【００３９】請求項９の発明によると、セル変更手段に
よって、変更対象セルを、この変更対象セルと論理が等
価でありかつ駆動能力算出処理によって算出された駆動
能力を有するセルに変更するとき、セル行におけるセル
並び方向の幅および端子位置はセル変更の前後で変化し
ない。このため、配置配線手段によって設計されたブロ
ックレイアウトにおける配線経路はそのままレイアウト
設計結果に用いることができるので、再配線処理を行う
必要がない。また、配線相互の位置関係はセル変更手段
による処理によって変わらないため、セル変更処理に起
因する配線遅延時間の変化は従来よりも格段に小さくな
るので、要求仕様を一回のセル変更処理によって満たす
ことが可能になる。したがって、短い処理時間で確実に
要求仕様を満たすことができる。According to the ninth aspect of the present invention, when the cell to be changed is changed to a cell whose logic is equivalent to the cell to be changed and which has the driving ability calculated by the driving ability calculating process, The width and the terminal position in the cell arrangement direction in the cell row do not change before and after the cell change. For this reason, the wiring route in the block layout designed by the placement and routing means can be used as it is for the layout design result, and there is no need to perform a rewiring process. Further, since the positional relationship between the wirings is not changed by the processing by the cell changing means, the change in the wiring delay time caused by the cell changing processing is much smaller than before, so that the required specifications are satisfied by one cell changing processing. It becomes possible. Therefore, the required specifications can be surely satisfied in a short processing time.

【００４０】そして、請求項１０の発明では、前記請求
項９のＬＳＩレイアウト設計装置において、配置可能な
セルの集合であるセルライブラリとして、論理が等価で
ありかつ駆動能力が異なるセルについて、セル行におけ
るセル並び方向の幅および端子位置が固定のセルレイア
ウトが与えられているストレッチャブルセルライブラリ
を入力とし、前記セル変更手段は前記ストレッチャブル
セルライブラリを用いてセル変更を行うものであり、前
記配置配線手段は、設計したブロックレイアウトにおけ
るセルが、前記セル変更手段によって、前記ストレッチ
ャブルライブラリに含まれる，論理が等価でありかつ駆
動能力が異なるセルに変更されたときにセル行間におい
てデザインルールエラーが生じないよう、セル行間に純
配線領域を設ける純配線領域設定手段を備えているもの
とする。According to a tenth aspect of the present invention, in the LSI layout design apparatus according to the ninth aspect, as a cell library, which is a set of cells that can be arranged, for a cell having the same logic and different driving capabilities, And inputting a stretchable cell library provided with a cell layout having a fixed width and terminal position in the cell arrangement direction, and the cell changing means performs cell change using the stretchable cell library. When the cells in the designed block layout are changed to the cells included in the stretchable library and having the same logic and different driving capacities by the cell changing means, the wiring means generates a design rule error between the cell rows. Provide pure wiring area between cell rows to avoid occurrence It shall have a wiring area setting means.

【００４１】また、請求項１１の発明では、前記請求項
９のＬＳＩレイアウト設計装置において、前記セル変更
手段によるセル変更結果に基づいて、セル行間の間隔を
変更すると共に、セル行間の間隔変更に応じてセル行間
の配線をセル行におけるセル並び方向と垂直な方向に拡
縮する配線コンパクション手段を備えているものとす
る。Further, in the invention according to claim 11, in the LSI layout design apparatus according to claim 9, the interval between the cell rows is changed based on the result of the cell change by the cell changing means. It is assumed that the apparatus is provided with a wiring compaction unit that expands and contracts the wiring between the cell rows in a direction perpendicular to the cell arrangement direction in the cell row.

【００４２】さらに、請求項１２の発明では、前記請求
項９のＬＳＩレイアウト設計装置において、前記変更セ
ル抽出手段は、前記配置配線手段によって設計されたブ
ロックレイアウトにおいて、要求仕様を満たさないパス
上の複数のセルを変更対象セルとして抽出するものであ
り、前記駆動能力算出手段は、前記変更セル抽出手段に
よって抽出された複数の変更対象セルに対し、前記要求
仕様を満たさないパスが要求仕様を満たし、かつセル行
におけるセル並び方向と垂直な方向のブロック高さが最
小になるよう、駆動能力を割り当てるものとする。According to a twelfth aspect of the present invention, in the LSI layout design apparatus according to the ninth aspect, the changed cell extracting means is provided on a path which does not satisfy required specifications in the block layout designed by the placement and routing means. A plurality of cells are extracted as cells to be changed, and the driving capability calculating means, for the plurality of cells to be changed extracted by the cell extracting means, a path that does not satisfy the required specifications satisfies the required specifications. Driving capability is assigned such that the block height in the direction perpendicular to the cell arrangement direction in the cell row is minimized.

【００４３】また、請求項１３の発明が講じた解決手段
は、請求項１の発明を実現するためのものであり、セル
を並列配置してＬＳＩレイアウト設計を行うときに用い
られる，配置可能なセルの集合であるセルライブラリが
記録されたコンピュータ読み取り可能な記録媒体であっ
て、論理が等価でありかつ駆動能力が異なるセルについ
て、並列配置されたセル行におけるセル並び方向の幅お
よび端子位置が固定のセルレイアウトが与えられている
ことを特徴とするストレッチャブルセルライブラリが記
録されたものである。The solution of the invention of claim 13 is for realizing the invention of claim 1, and is used when arranging cells in parallel to design an LSI layout. A computer-readable recording medium in which a cell library, which is a set of cells, is recorded, and for cells having the same logic and different driving capacities, the width and the terminal positions in the cell arrangement direction in the cell rows arranged in parallel are different. A stretchable cell library characterized in that a fixed cell layout is provided.

【００４４】また、請求項１４の発明が講じた解決手段
は、請求項２の発明を実現するためのものであり、コン
ピュータにＬＳＩレイアウト設計を実行させるためのプ
ログラムを記録した記録媒体であって、回路設計情報に
基づいてセルを並列配置すると共にセル間の配線を行
い、複数のセル行からなるブロックレイアウトを設計す
る配置配線手順と、前記配置配線手順によって設計され
たブロックレイアウトにおいて、要求仕様を満たさない
セルを変更対象セルとして抽出する変更セル抽出手順
と、前記変更セル抽出手順によって抽出された変更対象
セルについて、前記要求仕様を満たすために必要な駆動
能力を算出する駆動能力算出手順と、前記配置配線手順
によって設計されたブロックレイアウトにおいて、前記
変更対象セルを、セル行におけるセル並び方向の幅およ
び端子位置は不変という制約の下に、この変更対象セル
と論理が等価であると共に前記駆動能力算出手順によっ
て算出された駆動能力を有し、かつ、セル行におけるセ
ル並び方向の幅および端子位置が前記変更対象セルと同
一であるセルに変更するセル変更手順とをコンピュータ
に実行させるものである。According to a fourteenth aspect of the present invention, there is provided a recording medium storing a program for causing a computer to execute an LSI layout design. According to a layout / wiring procedure of arranging cells in parallel based on circuit design information and wiring between the cells to design a block layout including a plurality of cell rows, and a block layout designed by the layout / wiring procedure, A change cell extraction procedure for extracting a cell that does not satisfy as a change target cell, and a drive capacity calculation procedure for calculating a drive capacity required to satisfy the required specification for the change target cell extracted by the change cell extraction procedure. in the block layout designed by the placement and routing procedure, the change target cell, the cell Cell arrangement direction of the width in Oyo
Under the constraint that the cell to be changed and the terminal position are unchanged , the logic is equivalent to the cell to be changed and has the driving capability calculated by the driving capability calculation procedure, and the width and the terminal position in the cell arrangement direction in the cell row. Is a cell change procedure for changing the cell to the same cell as the change target cell.

【００４５】[0045]

【発明の実施の形態】（第１の実施形態） 図１は本発明の第１の実施形態に係るＬＳＩレイアウト
設計方法の処理手順を示すフローチャートである。本実
施形態に係るＬＳＩレイアウト設計方法は、要求仕様を
満たすようセル変更を行っても配線遅延時間が大きく変
わらないように、変更対象セルを、並列配置されたセル
行におけるセル並び方向の幅および端子位置は不変とい
う制約の下に、論理が等価でありかつ要求仕様を満たす
駆動能力を持つセルに変更するものである。DESCRIPTION OF THE PREFERRED EMBODIMENTS First Embodiment FIG. 1 is a flowchart showing a processing procedure of an LSI layout design method according to a first embodiment of the present invention. The LSI layout design method according to the present embodiment sets the target cell to be changed in the cell arrangement direction in the cell row arranged in parallel so that the wiring delay time does not change significantly even if the cell is changed so as to satisfy the required specification. The terminal position is changed to a cell having a driving capability that is equivalent in logic and satisfies required specifications under the constraint that the terminal position does not change.

【００４６】なお本明細書では、セルおよびブロックに
ついて、並列配置されたセル行におけるセル並び方向の
寸法を幅とし、セル並び方向と垂直な方向の寸法を高さ
とする。In this specification, for cells and blocks, the dimension in the cell arrangement direction in the cell rows arranged in parallel is defined as the width, and the dimension in the direction perpendicular to the cell arrangement direction is defined as the height.

【００４７】まず入力処理Ｓ１によって、設計対象のＬ
ＳＩに対する要求仕様１１、および論理設計により得ら
れたＬＳＩの回路設計情報１２を入力する。要求仕様１
１としてはタイミング要求仕様や消費電力要求仕様があ
るが、タイミング要求仕様は例えば、ネット（一つのセ
ルが駆動すべき配線および次段のセルの集合）やパス
（ある経路上のセルと配線の集合）の遅延時間の制約条
件で表され、消費電力要求仕様は例えば、タイミング要
求仕様を満たした上で可能な限り低電力化を図るという
ようなものである。回路設計情報１２はセル名、端子名
および信号名を記述してセル間の結線情報を表現するネ
ットリストで与えられる。同一信号名が記述されている
端子同士は、レイアウト設計において配線により接続し
なければならない。First, in the input process S1, the L to be designed
A required specification 11 for the SI and circuit design information 12 of the LSI obtained by the logic design are input. Required specification 1
1 includes a timing requirement specification and a power consumption requirement specification. The timing requirement specification includes, for example, a net (a set of wiring to be driven by one cell and a cell at the next stage) and a path (a connection between a cell on a certain path and a wiring). The power consumption requirement specification is, for example, such that the power consumption is reduced as much as possible while satisfying the timing requirement specification. The circuit design information 12 is given by a netlist that describes cell names, terminal names, and signal names and expresses connection information between cells. Terminals in which the same signal name is described must be connected by wiring in the layout design.

【００４８】また入力処理Ｓ１によって、セルライブラ
リ１３を入力する。セルライブラリとは、ＬＳＩ設計に
おいて用いられる論理機能を実現するセルの、トランジ
スタレベルの回路情報（トランジスタサイズや接続情
報）、この回路を実現するトランジスタレベルのレイア
ウト（セルレイアウト）、並びに遅延、消費電力等のパ
ラメータ情報の集合である。The cell library 13 is inputted by the input processing S1. A cell library is a transistor level circuit information (transistor size and connection information) of a cell realizing a logic function used in LSI design, a transistor level layout (cell layout) realizing this circuit, and delay and power consumption. Etc. is a set of parameter information.

【００４９】本実施形態では、セルライブラリ１３とし
て、論理が等価でありかつ駆動能力が異なるセルについ
て、幅および端子位置が固定のセルレイアウトが与えら
れているものを用いる。本明細書ではこのような特徴を
持つセルライブラリ１３を従来のセルライブラリと区別
するために、ストレッチャブルセルライブラリ１３と呼
ぶことにする。In the present embodiment, as the cell library 13, a cell library having a fixed width and a fixed terminal position is used for cells having the same logic and different driving capacities. In this specification, the cell library 13 having such characteristics is referred to as a stretchable cell library 13 to distinguish it from a conventional cell library.

【００５０】図２はストレッチャブルセルライブラリ１
３を概念的に表す模式図である。図２において、２１
Ａ，２１Ｂ，２１Ｃは論理が等価でありかつ駆動能力が
異なるセル（インバータ）である。セル２１Ａ，２１
Ｂ，２１Ｃは高さはそれぞれ異なり、この順に駆動能力
が大きくなるが、幅は全て等しい（Ｗ1 ）。また２２
Ａ，２２Ｂ，２２Ｃも論理が等価でありかつ駆動能力が
異なるセル（２入力ＡＮＤゲート）である。セル２２
Ａ，２２Ｂ，２２Ｃは高さはそれぞれ異なり、この順に
駆動能力が大きくなるが、幅は全て等しい（Ｗ2 ）。FIG. 2 shows a stretchable cell library 1
FIG. 3 is a schematic view conceptually showing No. 3; In FIG.
A, 21B, and 21C are cells (inverters) having the same logic and different driving capacities. Cells 21A, 21
The heights of B and 21C are different from each other, and the driving ability increases in this order, but the widths are all equal (W1). Also 22
A, 22B, and 22C are also cells (two-input AND gates) having the same logic and different driving capabilities. Cell 22
A, 22B, and 22C have different heights, and the driving capability increases in this order, but the widths are all equal (W2).

【００５１】図３はストレッチャブルセルライブラリ１
３に準備されたセルのレイアウトの一例を示す図であ
る。同図中、（ａ）はセル１００Ａのレイアウト、
（ｂ）はセル１００Ａと論理が等価であり、かつ、セル
１００Ａよりも駆動能力が大きく設計されているセル１
００Ｂのレイアウトである。図３において、１０１Ａ，
１０１Ｂ，１０１Ｃは端子、１０２は電源配線、１０３
はグランド配線である。なお本願明細書では、電源配線
とグランド配線とを併せて電源配線と呼ぶ場合もある。FIG. 3 shows a stretchable cell library 1
3 is a diagram showing an example of a layout of a cell prepared in No. 3; FIG. In the figure, (a) shows the layout of the cell 100A,
(B) Cell 1 whose logic is equivalent to that of cell 100A and whose driving capability is designed to be larger than that of cell 100A.
00B layout. In FIG. 3, 101A,
101B and 101C are terminals, 102 is a power supply wiring, 103
Is a ground wiring. In the present specification, the power supply wiring and the ground wiring may be collectively referred to as a power supply wiring.

【００５２】図３に示すセルのレイアウトでは、電源配
線１０２およびグランド配線１０３は第１金属配線層１
０５に形成されている。第１金属配線層１０５は、電源
配線１０２やグランド配線１０３以外に、拡散層１０７
上の電極やセル内外の配線にも用いられる。ただし、電
源配線１０２やグランド配線１０３と交差する配線は、
この第１金属配線層１０５に設けることはできない。ま
た、第１金属配線層１０５の下にポリシリコン配線層１
０４が設けられており、ここには主としてトランジスタ
のゲートが形成されている。さらに、第１金属配線層１
０５の上には第２，第３の金属配線層が設けられてい
る。これらの金属配線層には、セル内配線やセル間配線
を自由に形成することができる。In the cell layout shown in FIG. 3, the power supply wiring 102 and the ground wiring 103 are connected to the first metal wiring layer 1.
05. The first metal wiring layer 105 includes a diffusion layer 107 in addition to the power supply wiring 102 and the ground wiring 103.
It is also used for the upper electrode and the wiring inside and outside the cell. However, the wiring that intersects the power wiring 102 and the ground wiring 103
The first metal wiring layer 105 cannot be provided. The polysilicon wiring layer 1 is provided under the first metal wiring layer 105.
04 is provided, where a gate of a transistor is mainly formed. Further, the first metal wiring layer 1
The second and third metal wiring layers are provided on 05. In these metal wiring layers, intra-cell wiring and inter-cell wiring can be freely formed.

【００５３】ストレッチャブルセルライブラリ１３に準
備されたセルのレイアウトは、次のような２つの特徴を
もつ。 （１）論理が等価でありかつ駆動能力の異なるセルは、
幅および端子位置が同一である一方、高さは異なる。The layout of the cells prepared in the stretchable cell library 13 has the following two features. (1) The cells having the same logic and different driving capacities
While the width and terminal location are the same, the heights are different.

【００５４】図３に示すように、セル１００Ａとセル１
００Ｂとは、横幅は共にＷで等しく、電源配線１０２お
よびグランド配線１０３を基準にした端子１０１Ａ，１
０１Ｂ，１０１Ｃの位置も等しい。一方、セル１００Ａ
の高さＨａよりもセル１００Ｂの高さＨｂの方が高い。 （２）セル上配線を前提とし、セル高さの変化が配線に
影響を与えないように、セル上における第１金属配線層
１０５の用途について次のような制約を与える。As shown in FIG. 3, cell 100A and cell 1
00B is the same in width as W, and the terminals 101A, 1A with reference to the power supply wiring 102 and the ground wiring 103.
The positions of 01B and 101C are also equal. On the other hand, cell 100A
The height Hb of the cell 100B is higher than the height Ha of the cell 100B. (2) The following restrictions are imposed on the use of the first metal wiring layer 105 on the cell so that a change in the cell height does not affect the wiring on the premise of the wiring on the cell.

【００５５】（ａ）第１のセル上配線領域Ｒ１（電源配
線１０２とグランド配線１０３とに挟まれた領域）にお
いては、第１金属配線層１０５をセル内配線に用いる。(A) In the first on-cell wiring region R1 (the region sandwiched between the power supply wiring 102 and the ground wiring 103), the first metal wiring layer 105 is used for the intra-cell wiring.

【００５６】（ｂ）第２のセル上配線領域Ｒ２（第１の
セル上配線領域Ｒ１以外の領域）においては、第１金属
配線層１０５をセル間配線に用いる。(B) In the second on-cell wiring region R2 (the region other than the first on-cell wiring region R1), the first metal wiring layer 105 is used for inter-cell wiring.

【００５７】次に配置配線処理Ｓ１０を行う。本実施形
態に係る配置配線処理Ｓ１０は、配置処理Ｓ２、純配線
領域設定処理Ｓ３および配線処理Ｓ４によって構成され
ている。Next, a placement and routing process S10 is performed. The arrangement and wiring processing S10 according to the present embodiment includes an arrangement processing S2, a pure wiring area setting processing S3, and a wiring processing S4.

【００５８】まず配置処理Ｓ２によって、回路設計情報
１２に基づいて、ストレッチャブルセルライブラリ１３
の中からセルを選択して平面上に二次元的に並列配置
し、並列状態の複数のセル行からなるブロックレイアウ
トを設計する。図４（ａ）は配置処理Ｓ２によって設計
されたブロックレイアウトの一例であり、ブロック３０
には複数のセル３１からなる３つのセル行３３ａ，３３
ｂ，３３ｃが配置されている。また３２はセルの端子で
ある。First, in the placement processing S 2, the stretchable cell library 13 based on the circuit design information 12
Cells are selected from among them and arranged two-dimensionally in parallel on a plane, and a block layout consisting of a plurality of cell rows in a parallel state is designed. FIG. 4A shows an example of a block layout designed by the arrangement processing S2, and the block 30
Includes three cell rows 33a, 33 each including a plurality of cells 31.
b, 33c are arranged. Reference numeral 32 denotes a cell terminal.

【００５９】次に純配線領域設定処理Ｓ３によって、配
置処理Ｓ２によって設計されたブロックレイアウトにお
いて、ストレッチャブルセルライブラリ１３を参照し
て、セル行間に間隔を設けるための領域である純配線領
域を設ける。Next, in the pure wiring area setting processing S3, a pure wiring area for providing an interval between cell rows is provided with reference to the stretchable cell library 13 in the block layout designed in the placement processing S2. .

【００６０】純配線領域を設ける理由は、後のセル変更
処理Ｓ７によってセルの高さが増加した場合でも、この
セルが配置されたセル行と上下に隣り合うセル行との間
において、垂直方向のデザインルールエラーが生じない
だけの十分な間隔をセル行間に確保しておくためであ
る。もしこの間隔を設けておかなければ、セル高さの増
加により、セル内のトランジスタレイアウトがセル高さ
方向に高くなり、上下に隣り合うセル行間でトランジス
タが重なり合う等のデザインルールエラーが生じる可能
性がある。The reason for providing the pure wiring region is that even if the height of the cell is increased by the later cell change processing S7, the vertical direction is provided between the cell row where this cell is arranged and the vertically adjacent cell row. This is to ensure a sufficient space between the cell rows so that the design rule error does not occur. If this interval is not provided, the transistor layout in the cell will increase in the cell height direction due to the increase in the cell height, and design rule errors such as overlapping of transistors between vertically adjacent cell rows may occur. There is.

【００６１】図４（ａ）にセル行３３ａ，３３ｂの間に
設けられた純配線領域３４ａ、およびセル行３３ｂ，３
３ｃの間に設けられた純配線領域３４ｂを示している。
図４（ａ）では簡単のため、純配線領域のブロック幅方
向の境界は図示せず、ブロック高さ方向の長さを示す矢
印によって純配線領域を表している（他の図面も同様と
する）。純配線領域３４ａ，３４ｂのブロック幅方向の
長さは上下に隣合うセル行のうち長い方の長さとする。FIG. 4A shows a pure wiring region 34a provided between the cell rows 33a and 33b, and cell rows 33b and 3b.
3C shows a pure wiring region 34b provided between 3c.
In FIG. 4A, for simplicity, the boundary of the pure wiring region in the block width direction is not shown, and the pure wiring region is represented by an arrow indicating the length in the block height direction (the same applies to other drawings). ). The length of the pure wiring regions 34a and 34b in the block width direction is the longer one of the vertically adjacent cell rows.

【００６２】純配線領域のブロック高さ方向の長さは、
以下のようにして求める。The length of the pure wiring area in the block height direction is
It is obtained as follows.

【００６３】まず、各セル行について、配置されたセル
がセル変更処理Ｓ７によって変更されたときにとり得る
高さの最大値を求め（セル行最大高さと定義する）、こ
のセル行高さに基づいて、各セル行の上限・下限を表す
セル行境界線を引く。First, for each cell row, the maximum value of the height that can be obtained when the placed cell is changed by the cell change processing S7 is determined (defined as the maximum cell row height), and based on this cell row height. Then, draw cell row boundaries indicating the upper and lower limits of each cell row.

【００６４】図４を用いて具体的に説明する。例えば図
４（ａ）に示すセル行３３ｂについてセル行境界線を引
く場合には、セル行３３ｂに配置された各セルについ
て、論理が等価であるセルをストレッチャブルセルライ
ブラリ１３から選択し、セル行３３ｂに配置されたセル
およびストレッチャブルセルライブラリ１３から選択し
たセルの中から、高さが最大のセルを求める。この結
果、セル行３３ｂに配置されたセル３５Ａと論理が等価
であるセル３５Ｂが最大のセル高さを持つものであった
とすると、セル３５Ｂの高さがセル行３３ｂのセル行最
大高さに相当することになる。そして、図４（ｂ）に示
すように、セル行３３ｂに配置したときのセル３５Ｂの
上端および下端の位置に、セル行３３ｂに対するセル行
境界線３６ａ，３６ｂを引く。A specific description will be given with reference to FIG. For example, when a cell row boundary is drawn for the cell row 33b shown in FIG. 4A, for each cell arranged in the cell row 33b, a cell whose logic is equivalent is selected from the stretchable cell library 13 and the cell is selected. From among the cells arranged in the row 33b and the cells selected from the stretchable cell library 13, the cell having the maximum height is obtained. As a result, assuming that the cell 35B arranged in the cell row 33b and having a logic equivalent to the cell 35A has the maximum cell height, the height of the cell 35B is set to the maximum cell row height of the cell row 33b. Would be equivalent. Then, as shown in FIG. 4B, cell row boundary lines 36a and 36b with respect to the cell row 33b are drawn at the upper and lower ends of the cell 35B when arranged in the cell row 33b.

【００６５】各セル行についてセル行境界線が定まる
と、セル行間の最小間隔ルールに基づいて、純配線領域
の高さを決定する。When the cell row boundary line is determined for each cell row, the height of the pure wiring area is determined based on the rule of minimum spacing between cell rows.

【００６６】なおここで求めた純配線領域は、セル上だ
けでセル間配線が完了しないときに、配線を行う領域と
して有効に利用することができる。It should be noted that the pure wiring region obtained here can be effectively used as a wiring region when inter-cell wiring is not completed only on the cell.

【００６７】次に配線処理Ｓ４によって、回路設計情報
１２に基づいてセル間の配線を行う。３層以上の多層配
線技術を使えばセル上を利用して配線を行うことができ
る。図５（ａ）は図４（ａ）のレイアウトにおいて３層
配線技術を用いた配線処理Ｓ４を行った結果を示す図で
あり、３７は配線である。各セルの第１のセル上配線領
域Ｒ１（図３参照）では、第２および第３金属配線層を
用いてセル間配線を行うことができ、また各セルの第２
のセル上配線領域Ｒ２（図３参照）および純配線領域で
は、第１、第２および第３金属配線層を用いてセル間配
線を行うことができる。このときブロック３０の幅およ
び高さは処理の最後まで変化しない。なお純配線領域処
理Ｓ３によって設けた純配線領域を用いても配線が完了
しない場合は、純配線領域をさらに拡大する。Next, in the wiring process S4, wiring between cells is performed based on the circuit design information 12. If a multilayer wiring technique of three or more layers is used, wiring can be performed using cells. FIG. 5A is a diagram showing a result of performing the wiring processing S4 using the three-layer wiring technique in the layout of FIG. 4A, and reference numeral 37 denotes a wiring. In the first on-cell wiring region R1 (see FIG. 3) of each cell, inter-cell wiring can be performed using the second and third metal wiring layers, and the second
In the on-cell wiring region R2 (see FIG. 3) and the pure wiring region, inter-cell wiring can be performed using the first, second, and third metal wiring layers. At this time, the width and height of the block 30 do not change until the end of the processing. If the wiring is not completed by using the pure wiring area provided by the pure wiring area processing S3, the pure wiring area is further enlarged.

【００６８】次に変更セル抽出処理Ｓ５によって、配置
配線処理Ｓ１０によって設計されたブロックレイアウト
において、要求仕様１１を満たさない部分回路を含むセ
ルを変更対象セルとして抽出する。この処理は従来技術
と同様に行うことができる。図５（ａ）では変更対象セ
ルに斜線を付しており、セル３５Ａおよび３８Ａが変更
対象セルとして抽出されていることを示している。Next, in the changed cell extraction process S5, cells including partial circuits that do not satisfy the required specification 11 are extracted as change target cells in the block layout designed by the placement and routing process S10. This processing can be performed in the same manner as in the related art. In FIG. 5A, the cells to be changed are shaded to indicate that cells 35A and 38A have been extracted as cells to be changed.

【００６９】次に駆動能力算出処理Ｓ６によって、変更
セル抽出処理Ｓ５によって抽出された変更対象セルにつ
いて、要求仕様１１を満たすために必要な駆動能力を算
出する。この処理も従来技術と同様に行うことができ
る。Next, in the drive capacity calculation processing S6, the drive capacity required to satisfy the required specification 11 is calculated for the change target cell extracted in the change cell extraction processing S5. This processing can be performed in the same manner as in the related art.

【００７０】そして最後にセル変更処理Ｓ７によって、
配置配線処理Ｓ１０によって設計されたブロックレイア
ウトにおいて、要求仕様を満たしかつ配線遅延が大きく
変わらないように、変更セル抽出処理Ｓ５によって抽出
された変更対象セルを、ストレッチャブルセルライブラ
リ１３に含まれた、論理が等価であり駆動能力算出処理
Ｓ６で算出された駆動能力を有し、かつ、幅および端子
位置が同一のセルに変更する。Finally, by the cell change processing S7,
In the block layout designed by the placement and routing processing S10, the change target cells extracted by the modified cell extraction processing S5 are included in the stretchable cell library 13 so that the required specifications are satisfied and the wiring delay is not significantly changed. The logic is equivalent, the cell has the driving capability calculated in the driving capability calculation process S6, and the width and the terminal position are changed to the same cell.

【００７１】図５（ｂ）は図５（ａ）に示すブロックレ
イアウトに対してセル変更処理Ｓ７を実行した結果を示
す図である。図５（ｂ）において、変更対象セル３５
Ａ，３８Ａがそれぞれセル３５Ｂ，３８Ｂに変更されて
いる。このとき、セル変更の前後でセルの幅および端子
位置は変化しないので、図５（ａ）と図５（ｂ）の配線
は全く同一であることがわかる。すなわち、配線長およ
び配線相互の位置関係はセル変更処理Ｓ７によって全く
変わらない。これによりＬＳＩの動作タイミングを完全
に保証することができる。FIG. 5B shows the result of executing the cell change processing S7 on the block layout shown in FIG. 5A. In FIG. 5B, the cell 35 to be changed
A and 38A have been changed to cells 35B and 38B, respectively. At this time, since the cell width and the terminal position do not change before and after the cell change, it can be seen that the wirings of FIGS. 5A and 5B are completely the same. That is, the wiring length and the positional relationship between the wirings are not changed at all by the cell change processing S7. This makes it possible to completely guarantee the operation timing of the LSI.

【００７２】なお、必要な駆動能力をもつセルがストレ
ッチャブルセルライブラリ１３にないときは、セルの幅
および端子位置は同一であるという条件の下に、変更対
象セルと論理が等価でありかつ必要な駆動能力を持つセ
ルのレイアウトを改めて設計し、変更対象セルをこの設
計したセルに置き換えてもよい。When there is no cell having the necessary driving capability in the stretchable cell library 13, the logic of the cell to be changed is equivalent to the logic of the cell to be changed under the condition that the cell width and the terminal position are the same. It is also possible to redesign the layout of the cell having the appropriate driving capability and replace the change target cell with the designed cell.

【００７３】以上説明したように、本実施形態に係るＬ
ＳＩレイアウト設計方法によると、要求仕様を満たすよ
うセル変更を行っても配線が全く変わらないので、再配
線処理が不要になり、配線遅延時間も全く変わらない。As described above, L according to this embodiment is
According to the SI layout design method, the wiring does not change at all even if the cell is changed so as to satisfy the required specifications, so that the rewiring processing becomes unnecessary and the wiring delay time does not change at all.

【００７４】図６は本実施形態に係るＬＳＩレイアウト
設計方法によって設計された半導体集積回路装置の一例
を示す平面図である。図６では、一のセル行に係る部分
のみを示している。図６に示すように、一対の電源線８
１，８２に沿って複数のセル８０ａ〜８０ｄが配置され
ている。セル８０ｂは、電源線８１，８２間の領域と、
電源線８１，８２間外の領域とにまたがって構成されて
いる。セル８０ｂのセル内配線は、第１のセル上配線領
域Ｒ１の第１金属配線層においてのみなされており、第
２のセル上配線領域Ｒ２の第１金属配線層は、セル間配
線に用いられている。FIG. 6 is a plan view showing an example of a semiconductor integrated circuit device designed by the LSI layout designing method according to the present embodiment. FIG. 6 shows only a portion related to one cell row. As shown in FIG.
A plurality of cells 80a to 80d are arranged along 1,82. The cell 80b includes a region between the power supply lines 81 and 82,
The power supply lines 81 and 82 are arranged so as to straddle the area outside. The intra-cell wiring of the cell 80b is regarded as the first metal wiring layer in the first on-cell wiring region R1, and the first metal wiring layer in the second on-cell wiring region R2 is used for inter-cell wiring. ing.

【００７５】（第２の実施形態） 図７は本発明の第２の実施形態に係るＬＳＩレイアウト
設計方法の処理手順を示すフローチャートである。本実
施形態に係るＬＳＩレイアウト設計方法は基本的な処理
の流れは第１の実施形態と同様であるが、配置配線処理
Ｓ１１において純配線領域設定処理Ｓ３を行わない点、
およびセル変更処理Ｓ７の後に配線コンパクション処理
Ｓ８を行う点が第１の実施形態と異なる。(Second Embodiment) FIG. 7 is a flowchart showing a processing procedure of an LSI layout design method according to a second embodiment of the present invention. The LSI layout design method according to the present embodiment has the same basic processing flow as the first embodiment, except that the pure wiring area setting processing S3 is not performed in the arrangement wiring processing S11.
The second embodiment is different from the first embodiment in that a wiring compaction process S8 is performed after the cell change process S7.

【００７６】入力処理Ｓ１は第１の実施形態と同様であ
り、要求仕様１１、回路設計情報１２およびストレッチ
ャブルセルライブラリ１３を入力する。The input processing S1 is the same as that of the first embodiment, and inputs the required specifications 11, the circuit design information 12, and the stretchable cell library 13.

【００７７】次に配置配線処理Ｓ１１を行うが、本実施
形態に係る配置配線処理Ｓ１１は純配線領域設定処理Ｓ
３を含まず、配置処理Ｓ２および配線処理Ｓ４によって
構成されている。配置処理Ｓ２および配線処理Ｓ４は第
１の実施形態と同様に行われる。本実施形態に係る配置
配線処理Ｓ１１において特徴的なことは、セル上でセル
間配線が完了しないときのみ純配線領域を設けることで
ある。Next, the placement and routing processing S11 is performed, and the placement and routing processing S11 according to the present embodiment is the pure wiring area setting processing S11.
3, and is configured by a placement process S2 and a wiring process S4. The placement processing S2 and the wiring processing S4 are performed in the same manner as in the first embodiment. A feature of the placement and routing processing S11 according to the present embodiment is that a pure wiring region is provided only when inter-cell wiring is not completed on a cell.

【００７８】変更セル抽出処理Ｓ５は第１の実施形態と
同様、従来技術と同様に行うことができ、駆動能力算出
処理Ｓ６もまた第１の実施形態と同様、従来技術と同様
に行うことができる。The modified cell extraction processing S5 can be performed in the same manner as in the first embodiment, and the driving capability calculation processing S6 can be performed in the same manner as in the first embodiment. it can.

【００７９】図８（ａ）は本実施形態に係る配置配線処
理Ｓ１１によって設計されたブロックのレイアウトの一
例である。図８（ａ）に示すように、ブロック３０には
複数のセル３１からなる３行のセル行３３ａ，３３ｂ，
３３ｃが配置されており、セル行３３ａ，３３ｂの間に
純配線領域４１ａが、セル行３３ｂ，３３ｃの間に純配
線領域４１ｂが設けられている。また図８（ａ）では変
更対象セルにハッチを付しており、セル３５Ａ，３８Ａ
が変更対象セルとして抽出されていることを示してい
る。FIG. 8A is an example of a block layout designed by the placement and routing processing S11 according to the present embodiment. As shown in FIG. 8A, a block 30 includes three cell rows 33a, 33b,
A pure wiring area 41a is provided between the cell rows 33a and 33b, and a pure wiring area 41b is provided between the cell rows 33b and 33c. In FIG. 8A, cells to be changed are hatched, and cells 35A and 38A are changed.
Is extracted as a change target cell.

【００８０】セル変更処理Ｓ７は第１の実施形態と同様
であり、変更セル抽出処理Ｓ５によって抽出された変更
対象セルを、論理が等価であり、かつ幅および端子位置
が同一であって、駆動能力算出処理Ｓ６によって算出さ
れた駆動能力を有しているセルに変更する。The cell changing process S7 is the same as that of the first embodiment, and the cells to be changed extracted by the changed cell extracting process S5 have the same logic, the same width and the same terminal position, and are driven. The cell is changed to a cell having the driving capacity calculated in the capacity calculation processing S6.

【００８１】本実施形態ではセル変更処理Ｓ７の後に配
線コンパクション処理Ｓ８を行う。配線コンパクション
処理Ｓ８とは、セル変更処理Ｓ７によるセル変更結果に
基づいて、セル行間の間隔を変更すると共に、セル行間
の間隔変更に応じてセル行間の配線を垂直方向に拡縮
（コンパクション）する処理である。In this embodiment, the wiring compaction processing S8 is performed after the cell change processing S7. The wiring compaction process S8 is a process of changing the interval between cell rows based on the result of the cell change by the cell change process S7, and expanding (compacting) the wiring between the cell rows in the vertical direction according to the change in the interval between the cell rows. It is.

【００８２】配線コンパクションが必要になる場合を図
９を用いて説明する。図９（ａ）は図８（ａ）のブロッ
クレイアウトからセル行３３ａ，３３ｂの周辺部分を抜
き出したものである。図９（ａ）に示すように、セル上
領域だけでは配線が完了せず、純配線領域４１ａを利用
して配線が行われている。この純配線領域４１ａはセル
変更処理Ｓ７によるセル高さの増減に関係なく配線のた
めに必要となる領域である。The case where wiring compaction is required will be described with reference to FIG. FIG. 9A shows the peripheral portion of the cell rows 33a and 33b extracted from the block layout of FIG. 8A. As shown in FIG. 9A, the wiring is not completed only in the area above the cell, and the wiring is performed using the pure wiring area 41a. This pure wiring area 41a is an area necessary for wiring regardless of the increase or decrease of the cell height by the cell change processing S7.

【００８３】セル変更処理Ｓ７によってセルの高さが増
加すると、セル内のトランジスタレイアウトがセル高さ
方向に高くなり、上下に隣合うセル行間で、トランジス
タの重なり又は近づきすぎのデザインルールエラーを生
じる場合がある。When the cell height is increased by the cell change process S7, the transistor layout in the cell is increased in the cell height direction, and a design rule error such that transistors overlap or are too close between vertically adjacent cell rows is generated. There are cases.

【００８４】デザインルールエラーを簡単に管理するた
めに、セル行の上下範囲を表すセル行境界線を利用す
る。図９（ａ）において、４２ａはセル行３３ａの下限
を示すセル行境界線、４２ｂはセル行３３ｂの上限を示
すセル行境界線である。In order to easily manage design rule errors, a cell row boundary line representing the upper and lower ranges of a cell row is used. In FIG. 9A, reference numeral 42a denotes a cell row boundary indicating the lower limit of the cell row 33a, and reference numeral 42b denotes a cell row boundary indicating the upper limit of the cell row 33b.

【００８５】図９（ｂ）に示すように、変更対象セル３
５Ａ，３８Ａがセル変更処理Ｓ７によってそれぞれセル
３５Ｃ，３８Ｃに変更されたとする。この結果、図９
（ｂ）に示すように、セル行３３ａの下限を示すセル行
境界線４２ａとセル行３３ｂの上限を示すセル行境界線
４２ｂとの上下関係が逆転し、セル行３３ａの下限を示
すセル行境界線４２ａがセル行３３ｂの上限を示すセル
行境界線４２ｂよりも下になったとする。このとき、上
下に隣合うセル行３３ａ，３３ｂ間でデザインルールエ
ラーが生じる可能性があると判断する。そして、このと
きのセル行境界線４２ａとセル行境界線４２ｂとの間隔
４３をコンパクション距離と定義する。As shown in FIG. 9B, the cell 3 to be changed
It is assumed that 5A and 38A have been changed to cells 35C and 38C, respectively, by cell change processing S7. As a result, FIG.
As shown in (b), the vertical relationship between the cell row boundary line 42a indicating the lower limit of the cell row 33a and the cell row boundary line 42b indicating the upper limit of the cell row 33b is reversed, and the cell row indicating the lower limit of the cell row 33a. It is assumed that the boundary 42a is lower than the cell row boundary 42b indicating the upper limit of the cell row 33b. At this time, it is determined that there is a possibility that a design rule error may occur between the vertically adjacent cell rows 33a and 33b. The space 43 between the cell row boundary 42a and the cell row boundary 42b at this time is defined as a compaction distance.

【００８６】配線コンパクション処理Ｓ８では、図８
（ａ）に示すように、セル変更前の純配線領域４１ａ，
４１ｂにおいて、セル行と垂直な配線のみと交差するセ
ル行と平行の配線コンパクション領域４４ａ，４４ｂを
予め設けておく。そして、セル変更によってデザインル
ールエラーが生じる可能性があると判断したとき、配線
コンパクション領域４４ａ，４４ｂをブロック高さ方向
にコンパクション距離だけ拡げて、純配線領域４１ａ，
４１ｂをブロック高さ方向にコンパクション距離だけ拡
げると共に配線コンパクション領域４４ａ，４４ｂと交
差するセル行と垂直な配線をコンパクション距離だけ垂
直に伸ばす。In the wiring compaction processing S8, FIG.
As shown in (a), the pure wiring area 41a before the cell change,
At 41b, wiring compaction areas 44a and 44b parallel to the cell row that intersect only the wiring perpendicular to the cell row are provided in advance. When it is determined that there is a possibility that a design rule error may occur due to the cell change, the wiring compaction areas 44a and 44b are expanded by the compaction distance in the block height direction, and the pure wiring areas 41a and
41b is expanded by the compaction distance in the block height direction, and the wiring perpendicular to the cell rows intersecting with the wiring compaction areas 44a and 44b is vertically extended by the compaction distance.

【００８７】図９（ｃ）は図９（ｂ）のレイアウトに対
して前記の処理を行った結果を示す図である。また図８
（ｂ）は図８（ａ）のレイアウトに対して前記の処理を
行った結果を示す図であり、セル行３３ｂ，３３ｃの間
についても同様の処理を行ったものである。図８（ｂ）
に示すように、セル行３３ａ，３３ｂの間隔は配線コン
パクション領域４４ａのブロック高さ方向の拡張によっ
てコンパクション距離だけ拡げられており、セル行３３
ｂ，３３ｃの間隔は配線コンパクション領域４４ｂのブ
ロック高さ方向の拡張によってコンパクション距離だけ
拡げられている。この結果、図８（ｂ）に示すレイアウ
トは図８（ａ）のレイアウトに比べてブロック幅は変化
しないが、ブロック高さは高くなっている。FIG. 9C is a diagram showing the result of performing the above-described processing on the layout of FIG. 9B. FIG.
FIG. 8B is a diagram showing a result of performing the above-described processing on the layout of FIG. 8A, and the same processing is performed between the cell rows 33b and 33c. FIG. 8B
As shown in the figure, the interval between the cell rows 33a and 33b is expanded by the compaction distance by expanding the wiring compaction area 44a in the block height direction.
The distance between b and 33c is increased by the compaction distance by expanding the wiring compaction area 44b in the block height direction. As a result, the layout shown in FIG. 8B does not change the block width as compared with the layout of FIG. 8A, but has a higher block height.

【００８８】図８から分かるように、本実施形態に係る
配線コンパクション処理Ｓ８の前後で配線形状は保持さ
れる。すなわち本実施形態に係る配線コンパクション処
理Ｓ８によって、配線は垂直方向に多少伸長されるが、
配線相互の位置関係は不変である。As can be seen from FIG. 8, the wiring shape is maintained before and after the wiring compaction processing S8 according to the present embodiment. That is, the wiring is slightly elongated in the vertical direction by the wiring compaction processing S8 according to the present embodiment.
The positional relationship between the wirings is unchanged.

【００８９】なお、配線コンパクション処理Ｓ８の結
果、配線が垂直方向に伸長されることによって、ＬＳＩ
の配線長や配線容量は変化する。この変化は微小であ
り、ＬＳＩの動作に影響を与えることはほとんどない。
ところが場合によっては、この変化によって、ＬＳＩが
要求仕様１１を満足しなくなるおそれがある。ＬＳＩが
要求仕様１１を確実に満足するようにするためには、配
線コンパクション処理Ｓ８の後、変更セル抽出処理Ｓ５
を再び実行すればよい。そして、変更処理抽出処理Ｓ５
において、変更セルが抽出されなかったときは処理を終
了し、変更セルが抽出されたときは、前述したように、
駆動能力算出処理Ｓ６、セル変更処理Ｓ７および配線コ
ンパクション処理Ｓ８を再び実行すればよい。As a result of the wiring compaction processing S8, the wiring is extended in the vertical direction,
The wiring length and the wiring capacitance of the wiring vary. This change is very small and hardly affects the operation of the LSI.
However, in some cases, this change may cause the LSI to no longer satisfy the required specifications 11. In order to ensure that the LSI satisfies the required specification 11, after the wiring compaction processing S8, the changed cell extraction processing S5
Should be executed again. Then, the change processing extraction processing S5
In, when the changed cell is not extracted, the process ends, and when the changed cell is extracted, as described above,
The driving capability calculation processing S6, the cell change processing S7, and the wiring compaction processing S8 may be executed again.

【００９０】（第２の実施形態の第１の変形例） 第２の実施形態では、配線コンパクション処理Ｓ８によ
って、セル変更処理Ｓ７によってセル行高さが高くなり
デザインルールエラーが生じる可能性がある場合にセル
行間隔を拡げる場合について説明したが、従来技術の項
で説明したようにセル変更処理Ｓ７によってセルのトラ
ンジスタサイズを小さくする場合も考えられる。本変形
例は、配線コンパクション処理Ｓ８によって、セル変更
処理Ｓ７によってセル行高さが低くなったときにセル行
間隔を狭めるものである。(First Modification of Second Embodiment) In the second embodiment, there is a possibility that the cell compaction process S8 causes the cell row height to increase due to the cell change process S7, thereby causing a design rule error. Although the case where the cell row interval is widened in such a case has been described, the case where the transistor size of the cell is reduced by the cell change processing S7 as described in the section of the related art may be considered. In the present modification, the cell compaction process S8 reduces the cell row interval when the cell row height is reduced by the cell change process S7.

【００９１】図１０（ａ）は配置配線処理Ｓ１１によっ
て設計されたブロックレイアウトの一例である。本変形
例では、ＬＳＩの低電力化を図るために、セル変更処理
Ｓ７によってセル行３３ｂの各セルのトランジスタサイ
ズを小さくするものとする。そして、配線コンパクショ
ン処理Ｓ８によって、ブロック面積削減のためにセル間
配線が可能な範囲でセル行間隔を小さくする。FIG. 10A shows an example of a block layout designed by the placement and routing process S11. In this modified example, in order to reduce the power consumption of the LSI, the transistor size of each cell in the cell row 33b is reduced by the cell change processing S7. Then, by the wiring compaction processing S8, the cell row interval is reduced within a range where inter-cell wiring is possible to reduce the block area.

【００９２】図１０（ａ）に示すように、セル行３３
ａ，３３ｂ間およびセル行３３ｂ、３３ｃ間において、
セル行と垂直な配線のみと交差しかつセル行と平行な配
線コンパクション領域４５ａ，４５ｂを予め設ける。そ
してセル行間隔を小さくできるコンパクション距離を第
２の実施形態と同様にセル行境界線を用いて求め、配線
コンパクション領域４５ａ，４５ｂをそれぞれ求めたコ
ンパクション距離だけ垂直に縮めるとともに、各配線コ
ンパクション領域４５ａ，４５ｂと交差するセル行と垂
直な配線をそれぞれのコンパクション距離だけ垂直に縮
める。As shown in FIG. 10A, the cell row 33
a, 33b and between cell rows 33b, 33c,
Wiring compaction areas 45a and 45b that intersect only with the wiring perpendicular to the cell row and are parallel to the cell row are provided in advance. Then, the compaction distance that can reduce the cell row interval is determined using the cell row boundary line in the same manner as in the second embodiment, and the wiring compaction areas 45a and 45b are reduced vertically by the respective determined compaction distances. , 45b are reduced vertically by a compaction distance.

【００９３】図１０（ｂ）は図１０（ａ）のブロックレ
イアウトに対して本実施形態に係る配線コンパクション
処理Ｓ８を実行した結果を示す図である。図１０（ｂ）
に示すように、セル行３３ｂのセルがトランジスタサイ
ズの小さなものに変更されたためにセル行３３ｂの高さ
が低くなっており、これと共に、セル行３３ａ，３３ｂ
の間隔が配線コンパクション領域４５ａが縮まったこと
によって狭まっており、セル行３３ｂ，３３ｃの間隔が
配線コンパクション領域４５ｂが縮まったことによって
狭まっている。この結果、図１０（ｂ）に示すレイアウ
トは図１０（ａ）のレイアウトに比べてブロック幅は変
化しないが、ブロック高さは低くなっている。FIG. 10B is a diagram showing the result of executing the wiring compaction processing S8 according to the present embodiment on the block layout of FIG. 10A. FIG. 10 (b)
As shown in the figure, the height of the cell row 33b is reduced because the cells of the cell row 33b are changed to those having a small transistor size.
Is narrowed by the shrinking of the wiring compaction area 45a, and the interval between the cell rows 33b and 33c is narrowed by the shrinking of the wiring compaction area 45b. As a result, in the layout shown in FIG. 10B, the block width does not change as compared with the layout in FIG.

【００９４】図１０から分かるように、本変形例に係る
配線コンパクション処理Ｓ８の前後で配線形状は保持さ
れる。すなわち本変形例に係る配線コンパクション処理
Ｓ８によって、配線は垂直方向に多少短縮されるが、配
線相互の相対位置関係は不変である。As can be seen from FIG. 10, the wiring shape is maintained before and after the wiring compaction processing S8 according to this modification. That is, the wiring is slightly shortened in the vertical direction by the wiring compaction processing S8 according to the present modification, but the relative positional relationship between the wirings is unchanged.

【００９５】（第２の実施形態の第２の変形例） 本変形例に係るＬＳＩレイアウト設計方法は、要求仕様
としてパスに対するタイミング制約を与え、要求仕様を
満たさないパス上の複数のセルを変更対象セルとして抽
出して、各変更対象セルに対して、ブロック高さが最小
になるように駆動能力を割り当てるものである。基本的
な処理の流れは図７に示す第２の実施形態に係るＬＳＩ
レイアウト設計方法と同様である。(Second Modification of Second Embodiment) The LSI layout design method according to this modification gives a timing constraint on a path as a required specification and changes a plurality of cells on a path that does not satisfy the required specification. The drive capacity is extracted as a target cell, and the driving capability is assigned to each change target cell so that the block height is minimized. The basic processing flow is the LSI according to the second embodiment shown in FIG.
This is the same as the layout design method.

【００９６】まず入力処理Ｓ１によって、要求仕様１
１、回路設計情報１２およびストレッチャブルセルライ
ブラリ１３を入力する。本変形例では、要求仕様１１と
してパスに対するタイミング制約が与えられる。ここ
で、タイミング制約が与えられたパスのことをクリティ
カルパスと呼ぶことにする。First, in the input processing S1, the required specification 1
1. The circuit design information 12 and the stretchable cell library 13 are input. In this modification, a timing constraint on a path is given as the required specification 11. Here, a path to which a timing constraint is applied is referred to as a critical path.

【００９７】配置処理Ｓ２および配線処理Ｓ４は第２の
実施形態と同様に行われる。The arrangement processing S2 and the wiring processing S4 are performed in the same manner as in the second embodiment.

【００９８】次に変更セル抽出処理Ｓ５によって、要求
仕様を満たさないパス上の複数のセルを変更対象セルと
して抽出する。ここではタイミングエラーを起こしてい
るクリティカルパスを検出し、そのパス上の複数のセル
を変更対象セルとして抽出する。例えばクリティカルパ
ス上の全セルを抽出してもよい。Next, a plurality of cells on a path that does not satisfy the required specifications are extracted as change target cells by a change cell extraction process S5. Here, a critical path causing a timing error is detected, and a plurality of cells on the path are extracted as change target cells. For example, all cells on the critical path may be extracted.

【００９９】次に駆動能力算出処理Ｓ６によって、変更
セル抽出処理Ｓ５によって抽出された変更対象セルに対
し、クリティカルパスが要求仕様を満たしかつブロック
高さが最小になるように、最適な駆動能力を割り当て
る。Next, in the driving capacity calculation processing S6, the optimum driving capacity is determined for the cell to be changed extracted in the changed cell extraction processing S5 so that the critical path satisfies the required specification and the block height is minimized. assign.

【０１００】図１１は本変形例に係る駆動能力算出処理
Ｓ６の処理の流れを示すフローチャートである。図１１
に示すように、まずステップＳ６１において繰り返し回
数の初期化および最大繰り返し数の設定を行い、ステッ
プＳ６２においてパスが要求仕様を満たすように各変更
対象セルに駆動能力を割り当てる。そして、ステップＳ
６３においてブロック高さを見積もる。FIG. 11 is a flowchart showing the flow of the driving capability calculation processing S6 according to this modification. FIG.
As shown in (1), first, the number of repetitions is initialized and the maximum number of repetitions is set in step S61, and in step S62, the driving capacity is assigned to each change target cell so that the path satisfies the required specifications. And step S
At 63, the block height is estimated.

【０１０１】繰り返しの当初は（ステップＳ６４）、ス
テップＳ６５においてブロック高さｈを最小ブロック高
さＨに代入する。繰り返しの２回目以降は（ステップＳ
６４）、ステップＳ６６においてブロック高さｈと前回
までの最小ブロック高さＨのうち小さい方を最小ブロッ
ク高さＨに代入する。ステップＳ６７において繰り返し
数を１増し、繰り返し数が最大繰り返し数を越えると処
理を終了し、そうでないときはステップＳ６２に戻る
（ステップＳ６８）。At the beginning of the repetition (step S64), the block height h is substituted for the minimum block height H in step S65. After the second iteration (step S
64) In step S66, the smaller one of the block height h and the previous minimum block height H is substituted for the minimum block height H. In step S67, the number of repetitions is increased by 1. If the number of repetitions exceeds the maximum number of repetitions, the process is terminated. Otherwise, the process returns to step S62 (step S68).

【０１０２】図１２を用いて具体的に説明する。図１２
（ａ）は本実施形態に係る駆動能力算出処理Ｓ６の実行
前のブロックレイアウトの一例である。図１２（ａ）で
は変更セル抽出処理Ｓ５によって、タイミングエラーを
起こしているクリティカルパス上の３つのセル４６Ａ，
４７Ａ，４８Ａが変更対象セルとして抽出されているも
のとしている。また、４９ａはセル行３３ａの下限を示
すセル行境界線、４９ｂはセル行３３ｂの上限を示すセ
ル行境界線である。A specific description will be given with reference to FIG. FIG.
(A) is an example of a block layout before execution of the driving capability calculation processing S6 according to the present embodiment. In FIG. 12 (a), three cells 46A,
It is assumed that 47A and 48A have been extracted as change target cells. 49a is a cell row boundary indicating the lower limit of the cell row 33a, and 49b is a cell row boundary indicating the upper limit of the cell row 33b.

【０１０３】ステップＳ６３において、タイミングエラ
ーを起こしているクリティカルパスがタイミング仕様を
満たすよう、３つの変更対象セル４６Ａ，４７Ａ，４８
Ａに駆動能力を割り当てる。In step S63, the three change target cells 46A, 47A, and 48 are changed so that the critical path having the timing error satisfies the timing specification.
A is assigned a driving capability.

【０１０４】図１２（ｂ）は各変更対象セル４６Ａ，４
７Ａ，４８Ａに駆動能力を割り当てたときのレイアウト
の一例を示す図である。図１２（ｂ）ではセル４６Ａを
元の２倍の大きさを持つセル４６Ｂに変更すると共にセ
ル４７Ａ，４８Ａは元のままにすることによって、クリ
ティカルパスがタイミング仕様を満たすようにしてい
る。このとき、セル行３３ａの下限を示すセル行境界線
４９ａとセル行３３ｂの上限を示すセル行境界線４９ｂ
との上下関係が逆転するので、上下に隣合うセル行３３
ａ，３３ｂ間の純配線領域のセル行と垂直な方向の高さ
を増やさなければ、セル行３３ａ，３３ｂ間でデザイン
ルールエラーを生じる。このことはすなわち、ブロック
高さの増加を招くことになる。FIG. 12B shows each of the cells 46A, 4 to be changed.
It is a figure showing an example of a layout at the time of assigning drive capability to 7A and 48A. In FIG. 12B, the cell 46A is changed to the cell 46B having a size twice as large as the original, and the cells 47A and 48A are left as they are, so that the critical path satisfies the timing specification. At this time, a cell row boundary 49a indicating the lower limit of the cell row 33a and a cell row boundary 49b indicating the upper limit of the cell row 33b.
Is reversed, so that the cell rows 33 vertically adjacent to each other
Unless the height in the direction perpendicular to the cell row of the pure wiring region between a and 33b is increased, a design rule error occurs between the cell rows 33a and 33b. This results in an increase in block height.

【０１０５】図１２（ｃ）は各変更対象セル４６Ａ，４
７Ａ，４８Ａに駆動能力を割り当てたときのレイアウト
の他の例を示す図である。図１２（ｃ）ではセル４６
Ａ，４７Ａ，４８Ａを全て元の１．３倍の駆動能力を持
つセル４６Ｃ，４７Ｃ，４８Ｃに変更することによっ
て、クリティカルパスがタイミング仕様を満たすように
している。このとき、セル行３３ａの下限を示すセル行
境界線４９ａとセル行３３ｂの上限を示すセル行境界線
４９ｂとの上下関係は図１２（ａ）のままであり、ブロ
ック高さの増加を招くことはない。FIG. 12C shows each of the cells 46A, 4 to be changed.
FIG. 14 is a diagram showing another example of a layout when driving capabilities are assigned to 7A and 48A. In FIG. 12C, the cell 46
A, 47A, and 48A are all changed to cells 46C, 47C, and 48C having 1.3 times the driving ability of the original, so that the critical path satisfies the timing specification. At this time, the vertical relationship between the cell row boundary 49a indicating the lower limit of the cell row 33a and the cell row boundary 49b indicating the upper limit of the cell row 33b remains as shown in FIG. 12A, which causes an increase in the block height. Never.

【０１０６】したがって、図１２（ｂ）と図１２（ｃ）
とが駆動能力割当の候補としてあるときは、図１２
（ｃ）の方を採用する。Therefore, FIGS. 12 (b) and 12 (c)
12 is a candidate for driving capacity assignment, FIG.
(C) is adopted.

【０１０７】セル変更処理Ｓ７および配線コンパクショ
ン処理Ｓ８は第２の実施形態と同様に行う。The cell change processing S7 and the wiring compaction processing S8 are performed in the same manner as in the second embodiment.

【０１０８】なお、ここでは基本的な処理の流れは第２
の実施形態と同様であるものとして説明したが、本変形
例は、第１の実施形態と組み合わせて実現することも可
能である。Here, the basic processing flow is the second processing.
Although the present embodiment has been described as being similar to the first embodiment, the present modification can also be realized in combination with the first embodiment.

【０１０９】（第２の実施形態の第３の変形例） 本変形例は、セル変更処理Ｓ７の後に、各セルへの供給
電圧が所定範囲内におさまるよう、電源配線の幅を調整
する電源配線幅調整処理Ｓ９を実行するものである。(Third Modification of Second Embodiment) In the present modification, the power supply for adjusting the width of the power supply wiring so that the supply voltage to each cell falls within a predetermined range after the cell change processing S7. This is for executing the wiring width adjustment processing S9.

【０１１０】図１３は本変形例に係る電源配線幅調整処
理Ｓ９の処理の流れを示すフローチャートである。図１
３に示すように、まずステップＳ９ａにおいて、電源線
およびグランド線における電圧降下の分布を計算し、各
セルに対する供給電圧を求める。ステップＳ９ｂにおい
て、各セルの供給電圧が所定範囲内にあるか否かを判断
する。その供給電圧が所定範囲内にないセルがあるとき
は、ステップＳ９ｃにおいて、電源配線幅を拡大する。
各セルへの供給電圧が所定範囲内におさまったとき、ス
テップＳ９ｄにおいて、電源配線幅を拡大した分だけ、
配線領域を拡げる。FIG. 13 is a flowchart showing the flow of the power supply wiring width adjustment processing S9 according to this modification. FIG.
As shown in FIG. 3, first, in step S9a, the distribution of the voltage drop on the power supply line and the ground line is calculated, and the supply voltage to each cell is obtained. In step S9b, it is determined whether the supply voltage of each cell is within a predetermined range. If there is a cell whose supply voltage is not within the predetermined range, the width of the power supply wiring is increased in step S9c.
When the supply voltage to each cell falls within a predetermined range, in step S9d, the power supply wiring width is increased by
Increase the wiring area.

【０１１１】まず、配置配線処理Ｓ１１において、ブロ
ックレイアウトに配置した各セルの消費電流計算のため
のデータを記述したデータテーブルを作成する。表１は
データテーブルの例を示す表である。First, in the placement and routing process S11, a data table describing data for calculating current consumption of each cell arranged in the block layout is created. Table 1 is a table showing an example of a data table.

【０１１２】[0112]

【表１】 [Table 1]

【０１１３】このテーブルには、表１に示すように、各
セルについて、動作一回当たりの消費電流ｉ０、動作確
率（単位時間当たりの動作回数）ｐ０、各端子の入力ゲ
ート容量Ｃ１、内部容量Ｃ２、および出力ドレイン容量
Ｃ３が記述されている。In this table, as shown in Table 1, for each cell, the current consumption i0 per operation, the operation probability (number of operations per unit time) p0, the input gate capacitance C1 of each terminal, the internal capacitance C2 and an output drain capacitance C3 are described.

【０１１４】セル変更処理Ｓ７では、このデータテーブ
ルのデータを、セル変更に応じて更新する。トランジス
タサイズが変わると、そのセルの入力ゲート容量や出力
ドレイン容量は変化する。このため、セルを変更したと
きは、データテーブルに記述された入力ゲート容量や出
力ドレイン容量の値も、これに応じて更新する。In the cell change process S7, the data in the data table is updated according to the cell change. When the transistor size changes, the input gate capacitance and output drain capacitance of the cell change. Therefore, when the cell is changed, the values of the input gate capacitance and the output drain capacitance described in the data table are updated accordingly.

【０１１５】次に、電源配線幅調整処理Ｓ９を実行す
る。図１４はステップＳ９ａの電圧降下分布計算を説明
するための図であり、同図中、（ａ）はセル変更処理Ｓ
７が実行された後のブロックレイアウトを示す図、
（ｂ）は図１４（ａ）に対応する電圧降下解析用の回路
モデルを示す図である。図１４（ａ）において、９０は
セル、９１ａ，９１ｂ，９１ｃは電源配線、９２ａ，９
２ｂ，９２ｃはグランド配線である。また９０Ａ，９０
Ｂはセル変更処理Ｓ７によって変更されたセルである。
また図１４（ｂ）において、電流源９５はそれぞれ各セ
ル９０に対応しており、例えば電流源９５Ａはセル９０
Ａに、電流源９５Ｂはセル９０Ｂに、それぞれ対応して
いる。９６は電源配線９１ａ，９１ｂ，９１ｃまたはグ
ランド配線９２ａ，９２ｂ，９２ｃにおける抵抗値の分
布を表す抵抗モデルである。Next, power supply wiring width adjustment processing S9 is executed. FIG. 14 is a diagram for explaining the calculation of the voltage drop distribution in step S9a. In FIG.
FIG. 7 is a diagram showing a block layout after Step 7 is executed;
FIG. 15B is a diagram showing a circuit model for voltage drop analysis corresponding to FIG. In FIG. 14A, 90 is a cell, 91a, 91b, and 91c are power supply wires, and 92a and 9
2b and 92c are ground wirings. 90A, 90
B is a cell changed by the cell change processing S7.
In FIG. 14B, the current sources 95 correspond to the respective cells 90. For example, the current source 95A is
A and the current source 95B correspond to the cell 90B, respectively. Reference numeral 96 denotes a resistance model representing a distribution of resistance values in the power supply lines 91a, 91b, 91c or the ground lines 92a, 92b, 92c.

【０１１６】まずステップＳ９ａにおいて、表１に示す
ようなデータテーブルに基づいて、各セルの消費電流Ｐ
を次式に従って計算する。なお、Ｃｓはこのセルの出力
に接続された配線の配線容量と、このセルの出力に接続
された他のセルの入力ゲート容量との和である。First, in step S9a, based on the data table as shown in Table 1, the current consumption P
Is calculated according to the following equation. Cs is the sum of the wiring capacitance of the wiring connected to the output of this cell and the input gate capacitance of another cell connected to the output of this cell.

【０１１７】Ｐ＝ｐ０＊（ｉ０＋Ｃｓ） …（２） そして、図１４（ｂ）の回路モデルを用いて、電源配線
における電圧降下の分布を計算する。各抵抗モデル９６
の抵抗値は、電源配線９１ａ，９１ｂ，９１ｃおよびグ
ランド配線９２ａ，９２ｂ，９２ｃの長さおよび幅から
決まる。そして、この計算結果から、各セル９０に対す
る供給電圧を求める。P = p0 * (i0 + Cs) (2) The distribution of the voltage drop in the power supply wiring is calculated using the circuit model of FIG. Each resistance model 96
Are determined by the length and width of the power supply lines 91a, 91b, 91c and the ground lines 92a, 92b, 92c. Then, a supply voltage to each cell 90 is obtained from the calculation result.

【０１１８】そしてステップＳ９ｂにおいて、各セルの
供給電圧が所定範囲内にあるか否かを判断する。供給電
圧が所定範囲内にないセルがあるときは、ステップＳ９
ｃにおいて、このセルが属するセル行の電源配線の幅を
拡げる。このとき、セルからみて外側にのみ拡げるもの
とする。これは、電源配線とグランド配線との間の領域
では、電源配線やグランド配線が形成された第１金属配
線層にセル内配線が形成されているので、セル内配線
と、電源配線またはグランド配線が接触しないようにす
るためである。ただし、配線幅を拡げたときに、第１金
属配線層に形成されたセル間配線と、電源配線またはグ
ランド配線とが接触しないように配慮する。In step S9b, it is determined whether the supply voltage of each cell is within a predetermined range. If there is a cell whose supply voltage is not within the predetermined range, step S9
In c, the width of the power supply wiring of the cell row to which this cell belongs is increased. At this time, it is assumed that it expands only outward when viewed from the cell. This is because, in a region between the power supply wiring and the ground wiring, the wiring inside the cell is formed on the first metal wiring layer on which the power supply wiring and the ground wiring are formed. This is to prevent contact. However, care is taken so that the inter-cell wiring formed in the first metal wiring layer does not contact the power supply wiring or the ground wiring when the wiring width is increased.

【０１１９】ステップＳ９ｄにおいて、電源配線幅を拡
大した分だけ、配線領域を拡げるとともに、この配線領
域の垂直方向の配線を伸長する。その後、第２の実施形
態と同様に、配線コンパクション処理Ｓ８を実行する。In step S9d, the wiring area is expanded by the width of the power supply wiring, and the wiring in the vertical direction of this wiring area is extended. After that, as in the second embodiment, the wiring compaction processing S8 is executed.

【０１２０】なお、本発明の各実施形態では、論理が等
価でありかつ駆動能力が異なるセルについて、幅および
端子位置が同一のセルレイアウトが与えられているスト
レッチャブルセルライブラリ１３を予め準備していた
が、セル変更処理Ｓ７において、変更対象セルと論理が
等価であり、幅および端子位置が同一であり、かつ必要
な駆動能力を持つセルを、随時自動合成してもよい。In each embodiment of the present invention, a stretchable cell library 13 is prepared in advance for cells having the same logic and different driving capacities, and provided with a cell layout having the same width and the same terminal position. However, in the cell change process S7, cells having the same logic as the change target cell, the same width and the same terminal position, and having the necessary driving capability may be automatically synthesized as needed.

【０１２１】なお、本発明の第１および第２の実施形態
では、セル行境界線として直線を用いたが、セル行に配
置された各セルの形状に沿う折れ線状のセル行境界線を
用いても、同様の効果が得られる。In the first and second embodiments of the present invention, a straight line is used as a cell row boundary, but a polygonal cell row boundary along the shape of each cell arranged in a cell row is used. The same effect can be obtained.

【０１２２】なお、本発明の各実施形態に係るＬＳＩレ
イアウト設計方法は、当該方法を実現するためのプログ
ラムを実行するコンピュータを備えた装置によって実現
することができる。また、当該方法を実現するためのプ
ログラムをコンピュータ読み取り可能な記録媒体に記録
して、この記録媒体に記録したプログラムをコンピュー
タに実行させることによって実現することができる。The LSI layout designing method according to each embodiment of the present invention can be realized by an apparatus having a computer that executes a program for realizing the method. Further, the present invention can be realized by recording a program for implementing the method on a computer-readable recording medium and causing a computer to execute the program recorded on the recording medium.

【０１２３】図１５は本発明に係るＬＳＩレイアウト設
計装置の構成例を示す図である。コンピュータ１は、記
憶装置２のプログラムファイル２ｂに格納された本発明
に係るＬＳＩレイアウト設計方法を実現するためのプロ
グラムを、実行する。本発明に係るＬＳＩレイアウト設
計方法を実現するためのプログラムは、例えばＣＤ−Ｒ
ＯＭ５ａなどのコンピュータ読み取り可能な記録媒体に
記録することができる。記録媒体に記録されたプログラ
ムは、入力装置３を介して記憶装置２に記憶させて、コ
ンピュータ１によって実行すればよい。また、本発明に
係るストレッチャブルセルライブラリも、ＣＤ−ＲＯＭ
５ａなどのコンピュータ読み取り可能な記録媒体に記録
することができる。記録媒体に記録されたストレッチャ
ブルセルライブラリも、本発明に係るプログラムの実行
前に、入力装置３を介して記憶装置２に記憶させればよ
い。FIG. 15 is a diagram showing a configuration example of an LSI layout design apparatus according to the present invention. The computer 1 executes a program for realizing the LSI layout design method according to the present invention stored in the program file 2b of the storage device 2. A program for implementing the LSI layout design method according to the present invention is, for example, a CD-R
It can be recorded on a computer-readable recording medium such as OM5a. The program recorded on the recording medium may be stored in the storage device 2 via the input device 3 and executed by the computer 1. Further, the stretchable cell library according to the present invention is also a CD-ROM.
5a or the like. The stretchable cell library recorded on the recording medium may be stored in the storage device 2 via the input device 3 before executing the program according to the present invention.

【０１２４】[0124]

【発明の効果】以上のように本発明によると、ＬＳＩレ
イアウト設計において要求仕様を満たすようセル変更処
理を行っても、配置配線処理によって設計されたブロッ
クレイアウトの配線経路はそのままレイアウト設計結果
に用いることができるので、再配線処理を行う必要はな
い。またセル変更処理に起因する配線遅延時間の変化は
従来よりも格段に小さくなる。したがって、ＬＳＩレイ
アウト設計において、短い処理時間で確実に要求仕様を
満たすことが可能になる。As described above, according to the present invention, even if the cell change processing is performed so as to satisfy the required specifications in the LSI layout design, the wiring path of the block layout designed by the placement and wiring processing is used as it is for the layout design result. Therefore, there is no need to perform a rewiring process. Also, the change in the wiring delay time due to the cell change processing is much smaller than in the past. Therefore, in the LSI layout design, it is possible to reliably satisfy required specifications in a short processing time.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施形態に係るＬＳＩレイアウ
ト設計方法の処理手順を示すフローチャートである。FIG. 1 is a flowchart showing a processing procedure of an LSI layout design method according to a first embodiment of the present invention.

【図２】本発明の各実施形態で用いるストレッチャブル
セルライブラリを概念的に表す模式図である。FIG. 2 is a schematic diagram conceptually showing a stretchable cell library used in each embodiment of the present invention.

【図３】ストレッチャブルセルライブラリに準備された
セルのレイアウトの一例を示す図であり、（ａ），
（ｂ）は論理が等価でありかつ駆動能力が異なるセルの
レイアウトである。FIG. 3 is a diagram showing an example of a layout of cells prepared in a stretchable cell library.
(B) is a layout of cells having the same logic and different driving capabilities.

【図４】本発明の第１の実施形態を説明するための図で
あり、（ａ）は配置処理Ｓ２によって設計されたブロッ
クのレイアウトの一例を示す図、（ｂ）は（ａ）のレイ
アウトに対する純配線領域設定処理Ｓ３の実行過程を示
す図である。FIGS. 4A and 4B are diagrams for explaining the first embodiment of the present invention, in which FIG. 4A shows an example of a layout of a block designed by the placement processing S2, and FIG. 4B shows the layout of FIG. FIG. 8 is a diagram showing an execution process of a pure wiring area setting process S3 for the first embodiment.

【図５】本発明の第１の実施形態を説明するための図で
あり、（ａ）は図４（ａ）のレイアウトに対する配線処
理Ｓ４の実行結果を示す図であり、（ｂ）は（ａ）のレ
イアウトに対するセル変更処理Ｓ７の実行結果を示す図
である。5A and 5B are diagrams for explaining the first embodiment of the present invention, wherein FIG. 5A is a diagram showing an execution result of a wiring process S4 for the layout of FIG. 4A, and FIG. It is a figure which shows the execution result of cell change processing S7 with respect to the layout of a).

【図６】本発明の第１の実施形態に係るＬＳＩレイアウ
ト設計方法によって設計された半導体集積回路装置の一
例を示す平面図である。FIG. 6 is a plan view showing an example of a semiconductor integrated circuit device designed by the LSI layout design method according to the first embodiment of the present invention.

【図７】本発明の第２の実施形態に係るＬＳＩレイアウ
ト設計方法の処理手順を示すフローチャートである。FIG. 7 is a flowchart illustrating a processing procedure of an LSI layout design method according to a second embodiment of the present invention.

【図８】本発明の第２の実施形態を説明するための図で
あり、（ａ）は配置配線処理によって設計されたブロッ
クレイアウトの一例を示す図、（ｂ）は（ａ）のレイア
ウトに対するセル変更処理Ｓ７および配線コンパクショ
ン処理Ｓ８の実行結果を示す図である。FIGS. 8A and 8B are diagrams for explaining a second embodiment of the present invention, in which FIG. 8A shows an example of a block layout designed by placement and routing processing, and FIG. It is a figure showing the execution result of cell change processing S7 and wiring compaction processing S8.

【図９】本発明の第２の実施形態における配線コンパク
ション処理Ｓ８を説明するための図であり、（ａ）〜
（ｃ）は図７（ａ）のブロックレイアウトのセル行３３
ａ，３３ｂの周辺部分についての配線コンパクションを
示す図である。FIG. 9 is a diagram for explaining a wiring compaction process S8 according to the second embodiment of the present invention;
FIG. 7C shows the cell row 33 of the block layout of FIG.
It is a figure which shows the wiring compaction about the peripheral part of a, 33b.

【図１０】本発明の第２の実施形態の第１の変形例を説
明するための図であり、（ａ）は配置配線処理によって
設計されたブロックレイアウトの一例を示す図、（ｂ）
は（ａ）のレイアウトに対する配線コンパクション処理
Ｓ８の実行結果を示す図である。FIGS. 10A and 10B are diagrams for explaining a first modification of the second embodiment of the present invention, wherein FIG. 10A is a diagram showing an example of a block layout designed by placement and routing processing, and FIG.
FIG. 14 is a diagram showing an execution result of the wiring compaction processing S8 for the layout of FIG.

【図１１】本発明の第２の実施形態の第２の変形例に係
る駆動能力算出処理Ｓ６の処理手順を示すフローチャー
トである。FIG. 11 is a flowchart showing a processing procedure of a driving capability calculation processing S6 according to a second modification of the second embodiment of the present invention.

【図１２】本発明の第２の実施形態の第２の変形例に係
る駆動能力算出処理Ｓ６を説明するための図であり、
（ａ）は駆動能力算出処理Ｓ６の実行前のブロックレイ
アウトの一例を示す図であり、（ｂ），（ｃ）は（ａ）
のレイアウトにおいて各変更対象セルに駆動能力を割り
当てたときのレイアウトの例を示す図である。FIG. 12 is a diagram for explaining a drive capability calculation process S6 according to a second modification of the second embodiment of the present invention;
(A) is a figure which shows an example of the block layout before execution of the driving capability calculation process S6, (b), (c) is (a).
FIG. 11 is a diagram showing an example of a layout when a driving capability is assigned to each change target cell in the layout of FIG.

【図１３】本発明の第２の実施形態の第３の変形例に係
る電源線幅調整処理Ｓ９の処理手順を示すフローチャー
トである。FIG. 13 is a flowchart illustrating a processing procedure of a power supply line width adjustment processing S9 according to a third modification of the second embodiment of the present invention.

【図１４】本発明の第２の実施形態の第３の変形例に係
る電源線幅調整処理Ｓ９における電圧降下分布計算を説
明するための図であり、（ａ）はセル変更処理が実行さ
れた後のブロックレイアウトを示す図、（ｂ）は（ａ）
に対応する電圧降下解析用の回路モデルを示す図であ
る。FIG. 14 is a diagram for explaining a voltage drop distribution calculation in a power supply line width adjustment process S9 according to a third modification of the second embodiment of the present invention. FIG. 7B is a diagram showing a block layout after (a).
FIG. 3 is a diagram showing a circuit model for voltage drop analysis corresponding to FIG.

【図１５】本発明に係るＬＳＩレイアウト設計装置の構
成例を示す図である。FIG. 15 is a diagram showing a configuration example of an LSI layout design apparatus according to the present invention.

【図１６】従来のＬＳＩレイアウト設計方法の処理の流
れを示すフローチャートである。FIG. 16 is a flowchart showing a processing flow of a conventional LSI layout design method.

【図１７】従来のＬＳＩレイアウト設計方法において用
いられるセルライブラリを概念的に表す模式図である。FIG. 17 is a schematic diagram conceptually showing a cell library used in a conventional LSI layout design method.

【図１８】従来のＬＳＩレイアウト設計方法を説明する
ための図であり、（ａ）はセル変更処理Ｓ５６実行前の
ブロックレイアウトの一例を示す図、（ｂ）は（ａ）の
ブロックレイアウトに対するセル変更処理Ｓ５６実行後
のブロックレイアウトを示す図である。18A and 18B are diagrams for explaining a conventional LSI layout design method, in which FIG. 18A shows an example of a block layout before executing a cell change process S56, and FIG. 18B shows a cell for the block layout of FIG. FIG. 14 is a diagram showing a block layout after execution of a change process S56.

【符号の説明】[Explanation of symbols]

１１ 要求仕様 １２ 回路設計情報 １３ ストレッチャブルセルライブラリ ２１Ａ，２１Ｂ，２１Ｃ インバータ（論理が等価であ
りかつ駆動能力が異なるセル） ２２Ａ，２２Ｂ，２２Ｃ ２入力ＡＮＤゲート（論理が
等価でありかつ駆動能力が異なるセル） ３０ ブロック ３１ セル ３２ 端子 ３３ａ，３３ｂ，３３ｃ セル行 ３４ａ，３４ｂ，４１ａ，４１ｂ 純配線領域 ３５Ａ，３８Ａ，４６Ａ，４７Ａ，４８Ａ 変更対象セ
ル ３７ 配線 １００Ａ，１００Ｂ セル １０１Ａ，１０１Ｂ，１０１Ｃ 端子11 Required Specifications 12 Circuit Design Information 13 Stretchable Cell Library 21A, 21B, 21C Inverter (Cells with Equivalent Logic and Different Driving Capabilities) 22A, 22B, 22C 2-Input AND Gate (Equivalent Logic and Driving Capability (Different cell) 30 block 31 cell 32 terminal 33a, 33b, 33c cell row 34a, 34b, 41a, 41b pure wiring area 35A, 38A, 46A, 47A, 48A cell to be changed 37 wiring 100A, 100B cell 101A, 101B, 101C terminal

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−169445（ＪＰ，Ａ) 特開 平３−62551（ＪＰ，Ａ) 特開 平７−249747（ＪＰ，Ａ) 特開 平６−140505（ＪＰ，Ａ) 特開 平７−14927（ＪＰ，Ａ) 特開 平５−326705（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/82 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-62-169445 (JP, A) JP-A-3-62551 (JP, A) JP-A-7-249747 (JP, A) JP-A-6-169747 140505 (JP, A) JP-A-7-14927 (JP, A) JP-A-5-326705 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H01L 21/82

Claims (14)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＬＳＩレイアウト設計方法であって、 回路設計情報に基づいて設計された，並列状態の複数の
セル行からなるブロックレイアウトに対して、要求仕様
を満たすようセルを変更するセル変更処理を備え、 前記セル変更処理は、 配置可能なセルの集合であるセルライブラリとして、論
理が等価でありかつ駆動能力が異なるセルについて、セ
ル行におけるセル並び方向の幅および端子位置が固定の
セルレイアウトが与えられているストレッチャブルセル
ライブラリを用いて、セル変更を行うことを特徴とする
ＬＳＩレイアウト設計方法。1. An LSI layout design method, comprising: a cell change process for changing a cell to satisfy a required specification in a block layout composed of a plurality of cell rows in a parallel state designed based on circuit design information. The cell change processing includes, as a cell library that is a set of cells that can be arranged, cell layouts in which cell widths and terminal positions in a cell row are fixed in a cell row for cells having the same logic and different driving capacities. A cell layout is changed using a stretchable cell library provided with the following. 【請求項２】 ＬＳＩレイアウト設計方法であって、 回路設計情報に基づいてセルを並列配置すると共にセル
間の配線を行い、複数のセル行からなるブロックレイア
ウトを設計する配置配線処理と、 前記配置配線処理によって設計されたブロックレイアウ
トにおいて、要求仕様を満たさないセルを変更対象セル
として抽出する変更セル抽出処理と、 前記変更セル抽出処理によって抽出された変更対象セル
について、前記要求仕様を満たすために必要な駆動能力
を算出する駆動能力算出処理と、 前記配置配線処理によって設計されたブロックレイアウ
トにおいて、前記変更対象セルを、セル行におけるセル
並び方向の幅および端子位置は不変という制約の下に、
この変更対象セルと論理が等価であると共に前記駆動能
力算出処理によって算出された駆動能力を有し、かつ、
セル行におけるセル並び方向の幅および端子位置が前記
変更対象セルと同一であるセルに変更するセル変更処理
とを備えていることを特徴とするＬＳＩレイアウト設計
方法。2. An LSI layout design method, comprising: arranging cells in parallel based on circuit design information, performing wiring between cells, and designing a block layout including a plurality of cell rows; In the block layout designed by the wiring process, a change cell extraction process of extracting a cell that does not satisfy the required specification as a change target cell, and a change target cell extracted by the change cell extraction process, in order to satisfy the requirement specification. A driving capability calculation process for calculating a required driving capability; and, in the block layout designed by the placement and routing process, the change target cell is a cell in a cell row
Under the constraint that the width in the arrangement direction and the terminal position do not change,
This change target cell has the same logic as the logic and has the driving capability calculated by the driving capability calculation process, and
A cell change process for changing the width and the terminal position of the cell row in the cell arrangement direction to the same cell as the change target cell. 【請求項３】 請求項２記載のＬＳＩレイアウト設計方
法において、 前記セル変更処理は、 配置可能なセルの集合であるセルライブラリとして、論
理が等価でありかつ駆動能力が異なるセルについて、セ
ル行におけるセル並び方向の幅および端子位置が固定の
セルレイアウトが与えられているストレッチャブルセル
ライブラリを用いて、セル変更を行うものであり、 前記配置配線処理は、 前記セル変更処理によって、セルが、前記ストレッチャ
ブルセルライブラリに含まれる，論理が等価でありかつ
駆動能力が異なるセルに変更されたときにデザインルー
ルエラーが生じないよう、設計したブロックレイアウト
においてセル行間に純配線領域を設ける純配線領域設定
処理を備えていることを特徴とするＬＳＩレイアウト設
計方法。3. The LSI layout design method according to claim 2, wherein the cell change processing is performed for a cell library having a logic equivalent and a different driving capability as a cell library as a set of cells that can be arranged. The cell is changed using a stretchable cell library provided with a fixed cell layout in which the width and the terminal position in the cell arrangement direction are fixed. In the placement and routing processing, the cell is changed by the cell changing processing. Pure wiring area setting to provide a pure wiring area between cell rows in a designed block layout so that a design rule error does not occur when cells included in the stretchable cell library are equivalent in logic and have different driving capacities. An LSI layout design method comprising processing. 【請求項４】 請求項２記載のＬＳＩレイアウト設計方
法において、 前記セル変更処理によるセル変更結果に基づいて、セル
行間隔を変更すると共に、セル行間隔の変更に応じてセ
ル行間の配線をセル行におけるセル並び方向と垂直な方
向に拡縮する配線コンパクション処理を備えていること
を特徴とするＬＳＩレイアウト設計方法。4. The LSI layout design method according to claim 2, wherein a cell row interval is changed based on a cell change result by the cell change processing, and a wiring between cell rows is changed according to the change in the cell row interval. An LSI layout design method comprising a wiring compaction process for scaling in a direction perpendicular to a cell arrangement direction in a row. 【請求項５】 請求項２記載のＬＳＩレイアウト設計方
法において、 前記変更セル抽出処理は、前記配置配線処理によって設
計されたブロックレイアウトにおいて、要求仕様を満た
さないパス上の複数のセルを変更対象セルとして抽出す
るものであり、 前記駆動能力算出処理は、前記変更セル抽出処理によっ
て抽出された複数の変更対象セルに対し、前記要求仕様
を満たさないパスが要求仕様を満たし、かつセル行にお
けるセル並び方向と垂直な方向のブロック高さが最小に
なるよう、駆動能力を割り当てるものであることを特徴
とするＬＳＩレイアウト設計方法。5. The LSI layout design method according to claim 2, wherein the changed cell extracting process includes a plurality of cells on a path that does not satisfy required specifications in a block layout designed by the placement and routing process. The driving capability calculation process, for a plurality of change target cells extracted by the change cell extraction process, the path that does not satisfy the required specifications meet the required specifications, and the cell arrangement in the cell row An LSI layout design method, wherein a drive capacity is assigned so that a block height in a direction perpendicular to a direction is minimized. 【請求項６】 請求項２記載のＬＳＩレイアウト設計方
法において、 前記セル変更処理の実行後、電源配線における電圧降下
の分布を計算して、各セルに対する供給電圧を求め、そ
の供給電圧が所定の範囲内にないセルがあるとき、当該
セルが属するセル行の電源配線の幅を拡げる電源配線幅
調整処理を備えていることを特徴とするＬＳＩレイアウ
ト設計方法。6. The LSI layout design method according to claim 2, wherein after executing said cell change processing, a distribution of a voltage drop in a power supply wiring is calculated to obtain a supply voltage for each cell, and the supply voltage is set to a predetermined value. An LSI layout design method comprising a power supply wiring width adjustment process for increasing the width of a power supply wiring in a cell row to which the cell belongs when there is a cell outside the range. 【請求項７】 請求項６記載のＬＳＩレイアウト設計方
法において、 前記配置配線処理は、配置した各セルの消費電流計算の
ためのデータを記述したデータテーブルを作成するもの
であり、 前記セル変更処理は、セル変更に応じて、前記データテ
ーブルを更新するものであり、 前記電源線幅調整処理は、前記データテーブルを用い
て、電源配線における電圧降下分布を計算するものであ
ることを特徴とするＬＳＩレイアウト設計方法。7. The LSI layout design method according to claim 6, wherein the placement and routing process creates a data table in which data for calculating the current consumption of each placed cell is created. Updating the data table in accordance with a cell change, wherein the power line width adjustment processing calculates a voltage drop distribution in a power wiring using the data table. LSI layout design method. 【請求項８】 請求項６記載のＬＳＩレイアウト設計方
法において、 前記電源線幅調整処理は、電源配線の幅を拡げるとき、
セルからみて外側にのみ拡げるものであることを特徴と
するＬＳＩレイアウト設計方法。8. The LSI layout designing method according to claim 6, wherein the power supply line width adjustment processing is performed when the width of the power supply line is increased.
An LSI layout design method characterized in that the LSI can be expanded only outward when viewed from a cell. 【請求項９】 ＬＳＩレイアウト設計装置であって、 回路設計情報に基づいてセルを並列配置すると共にセル
間の配線を行い、複数のセル行からなるブロックレイア
ウトを設計する配置配線手段と、 前記配置配線手段によって設計されたブロックレイアウ
トにおいて、要求仕様を満たさないセルを変更対象セル
として抽出する変更セル抽出手段と、 前記変更セル抽出手段によって抽出された変更対象セル
について、前記要求仕様を満たすために必要な駆動能力
を算出する駆動能力算出手段と、 前記配置配線手段によって設計されたブロックレイアウ
トにおいて、前記変更対象セルを、セル行におけるセル
並び方向の幅および端子位置は不変という制約の下に、
この変更対象セルと論理が等価であると共に前記駆動能
力算出手段によって算出された駆動能力を有し、かつ、
セル行におけるセル並び方向の幅および端子位置が前記
変更対象セルと同一であるセルに変更するセル変更手段
とを備えていることを特徴とするＬＳＩレイアウト設計
装置。9. An LSI layout designing apparatus, comprising: a layout / wiring means for arranging cells in parallel based on circuit design information, performing wiring between cells, and designing a block layout including a plurality of cell rows; In a block layout designed by the wiring unit, a changed cell extracting unit that extracts a cell that does not satisfy the required specification as a change target cell, and a change target cell extracted by the changed cell extracting unit, in order to satisfy the required specification. A drive capacity calculation unit for calculating a required drive capacity, and in the block layout designed by the placement and routing unit, the change target cell is a cell in a cell row.
Under the constraint that the width in the arrangement direction and the terminal position do not change,
The logic is equivalent to the change target cell and has the driving capability calculated by the driving capability calculating means, and
An LSI layout design apparatus comprising: a cell changing unit that changes a width and a terminal position of a cell row in the cell arrangement direction to the same cell as the change target cell. 【請求項１０】 請求項９記載のＬＳＩレイアウト設計
装置において、 配置可能なセルの集合であるセルライブラリとして、論
理が等価でありかつ駆動能力が異なるセルについて、セ
ル行におけるセル並び方向の幅および端子位置が固定の
セルレイアウトが与えられているストレッチャブルセル
ライブラリを入力とし、 前記セル変更手段は、前記ストレッチャブルセルライブ
ラリを用いてセル変更を行うものであり、 前記配置配線手段は、 設計したブロックレイアウトにおけるセルが、前記セル
変更手段によって、前記ストレッチャブルライブラリに
含まれる，論理が等価でありかつ駆動能力が異なるセル
に変更されたときにセル行間においてデザインルールエ
ラーが生じないよう、セル行間に純配線領域を設ける純
配線領域設定手段を備えていることを特徴とするＬＳＩ
レイアウト設計装置。10. The LSI layout design apparatus according to claim 9, wherein, as a cell library, which is a set of cells that can be arranged, for cells having the same logic and different driving capacities, the width in the cell arrangement direction in the cell row and A stretchable cell library to which a cell layout having a fixed terminal position is given is input, and the cell changing means changes the cell by using the stretchable cell library. When a cell in the block layout is changed to a cell included in the stretchable library and having an equivalent logic and a different driving capability by the cell changing means, a design rule error does not occur between the cell rows. A pure wiring area setting means for providing a pure wiring area LSI, characterized in that are
Layout design equipment. 【請求項１１】 請求項９記載のＬＳＩレイアウト設計
装置において、 前記セル変更手段によるセル変更結果に基づいて、セル
行間の間隔を変更すると共に、セル行間の間隔変更に応
じてセル行間の配線をセル行におけるセル並び方向と垂
直な方向に拡縮する配線コンパクション手段を備えてい
ることを特徴とするＬＳＩレイアウト設計装置。11. The LSI layout design apparatus according to claim 9, wherein an interval between cell rows is changed based on a result of cell change by said cell changing means, and a wiring between cell rows is changed according to the change in interval between cell rows. An LSI layout design device comprising: wiring compaction means for expanding / contracting in a direction perpendicular to a cell arrangement direction in a cell row. 【請求項１２】 請求項９記載のＬＳＩレイアウト設計
装置において、 前記変更セル抽出手段は、前記配置配線手段によって設
計されたブロックレイアウトにおいて、要求仕様を満た
さないパス上の複数のセルを変更対象セルとして抽出す
るものであり、 前記駆動能力算出手段は、前記変更セル抽出手段によっ
て抽出された複数の変更対象セルに対し、前記要求仕様
を満たさないパスが要求仕様を満たし、かつセル行にお
けるセル並び方向と垂直な方向のブロック高さが最小に
なるよう、駆動能力を割り当てるものであることを特徴
とするＬＳＩレイアウト設計装置。12. The LSI layout design apparatus according to claim 9, wherein said changed cell extracting means changes a plurality of cells on a path which does not satisfy a required specification in a block layout designed by said placement and routing means. The drive capability calculation means, for a plurality of change target cells extracted by the change cell extraction means, the path that does not satisfy the required specifications meet the required specifications, and the cell arrangement in the cell row An LSI layout design apparatus for allocating a driving capability such that a block height in a direction perpendicular to a direction is minimized. 【請求項１３】 セルを並列配置してＬＳＩレイアウト
設計を行うときに用いられる，配置可能なセルの集合で
あるセルライブラリであって、論理が等価でありかつ駆
動能力が異なるセルについて、並列配置されたセル行に
おけるセル並び方向の幅および端子位置が固定のセルレ
イアウトが与えられていることを特徴とするストレッチ
ャブルセルライブラリが記録されたコンピュータ読み取
り可能な記録媒体。13. A cell library, which is a set of cells that can be arranged and is used when performing an LSI layout design by arranging cells in parallel, wherein cells having the same logic and different driving capacities are arranged in parallel. A computer-readable recording medium on which a stretchable cell library is recorded, wherein a cell layout having a fixed width and a terminal position in a cell arrangement direction in a selected cell row is provided. 【請求項１４】 コンピュータにＬＳＩレイアウト設計
を実行させるためのプログラムを記録した記録媒体であ
って、 回路設計情報に基づいてセルを並列配置すると共にセル
間の配線を行い、複数のセル行からなるブロックレイア
ウトを設計する配置配線手順と、 前記配置配線手順によって設計されたブロックレイアウ
トにおいて、要求仕様を満たさないセルを変更対象セル
として抽出する変更セル抽出手順と、 前記変更セル抽出手順によって抽出された変更対象セル
について、前記要求仕様を満たすために必要な駆動能力
を算出する駆動能力算出手順と、 前記配置配線手順によって設計されたブロックレイアウ
トにおいて、前記変更対象セルを、セル行におけるセル
並び方向の幅および端子位置は不変という制約の下に、
この変更対象セルと論理が等価であると共に前記駆動能
力算出手順によって算出された駆動能力を有し、かつ、
セル行におけるセル並び方向の幅および端子位置が前記
変更対象セルと同一であるセルに変更するセル変更手順
とをコンピュータに実行させるためのプログラムを記録
した記録媒体。14. A recording medium storing a program for causing a computer to execute an LSI layout design, comprising a plurality of cell rows, wherein cells are arranged in parallel based on circuit design information and wiring between cells is performed. A placement and routing procedure for designing a block layout; a changed cell extraction procedure for extracting a cell that does not satisfy required specifications as a change target cell in the block layout designed by the placement and routing procedure; For a change target cell, a drive capability calculation procedure for calculating a drive capability required to satisfy the required specification, and in a block layout designed by the placement and routing procedure, the change target cell is a cell in a cell row.
Under the constraint that the width in the arrangement direction and the terminal position do not change,
This change target cell is equivalent in logic and has the driving capability calculated by the driving capability calculation procedure, and
A recording medium for recording a program for causing a computer to execute a cell change procedure for changing a cell in a cell row in the cell arrangement direction and a terminal position to be the same as the change target cell.