JP3130880B2 - 半導体集積回路の階層レイアウト設計方法 - Google Patents
半導体集積回路の階層レイアウト設計方法Info
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- JP3130880B2 JP3130880B2 JP10329315A JP32931598A JP3130880B2 JP 3130880 B2 JP3130880 B2 JP 3130880B2 JP 10329315 A JP10329315 A JP 10329315A JP 32931598 A JP32931598 A JP 32931598A JP 3130880 B2 JP3130880 B2 JP 3130880B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
おける階層レイアウト設計方法に関する。
おける階層レイアウト設計方法に関する。
【０００２】
【従来の技術】現在、半導体集積回路（ＬＳＩ）では、
回路規模の増大と半導体素子の微細化による集積度の向
上、および、その動作信号の高速化により、そのレイア
ウト設計の難しさがますます増大してきている。
回路規模の増大と半導体素子の微細化による集積度の向
上、および、その動作信号の高速化により、そのレイア
ウト設計の難しさがますます増大してきている。
【０００３】現状のＬＳＩ設計では、論理回路の接続を
行い、ＬＳＩに求められている機能を設計をする論理設
計、その論理設計から各論理回路とその接続の配線を実
際の半導体チップ上にどのように実現するのかを行うレ
イアウト設計を行い、設計したレイアウト後の接続関係
（以後、ネットリストと記す）と論理回路後のネットリ
ストとの正当性を検証する検証工程、設計したレイアウ
トから配線に寄生する寄生抵抗、容量を抽出し遅延計算
されたタイミング情報を論理シミュレーションに付加
（アノテート）しタイミングを検証するバックアノテー
ションを繰り返すことで設計を行うのが一般的である。
行い、ＬＳＩに求められている機能を設計をする論理設
計、その論理設計から各論理回路とその接続の配線を実
際の半導体チップ上にどのように実現するのかを行うレ
イアウト設計を行い、設計したレイアウト後の接続関係
（以後、ネットリストと記す）と論理回路後のネットリ
ストとの正当性を検証する検証工程、設計したレイアウ
トから配線に寄生する寄生抵抗、容量を抽出し遅延計算
されたタイミング情報を論理シミュレーションに付加
（アノテート）しタイミングを検証するバックアノテー
ションを繰り返すことで設計を行うのが一般的である。
【０００４】ここで、論理設計では、各機能を有する論
理単位（以後、論理設計での記述ではマクロセルとい
う）毎に設計を行いそれらを組み立てる階層設計を行
う。そして、レイアウト設計では、各機能を構成するマ
クロセル（以後、レイアウト設計での記述ではブロック
という）および各論理回路を構成する素子（インバー
タ、ＮＡＮＤ回路等の基本回路）の配置とそれらを接続
する配線を配置する。
理単位（以後、論理設計での記述ではマクロセルとい
う）毎に設計を行いそれらを組み立てる階層設計を行
う。そして、レイアウト設計では、各機能を構成するマ
クロセル（以後、レイアウト設計での記述ではブロック
という）および各論理回路を構成する素子（インバー
タ、ＮＡＮＤ回路等の基本回路）の配置とそれらを接続
する配線を配置する。
【０００５】これについて初めに、従来の基本技術とし
て図１１に基づいて説明する。ここで、図１１は、半導
体チップ上でのブロック配置とこれらのブロック間の配
線配置を示す平面図である。
て図１１に基づいて説明する。ここで、図１１は、半導
体チップ上でのブロック配置とこれらのブロック間の配
線配置を示す平面図である。
【０００６】図１１に示すように、例えば半導体チップ
等の上位階層１０１内に論理回路上ではマクロセルとな
るブロック１０２，１０３，１０４を配置する。ここ
で、各ブロック１０２，１０３，１０４内には、それぞ
れ素子１０５，１０５ａ、１０７、１０９，１０９ａが
それぞれ形成される。また、これらのブロック１０２，
１０３，１０４の境界の所定の位置には、端子１０６，
１０６ａ、１０８，１０８ａ、１１０，１１０ａがそれ
ぞれ形成される。
等の上位階層１０１内に論理回路上ではマクロセルとな
るブロック１０２，１０３，１０４を配置する。ここ
で、各ブロック１０２，１０３，１０４内には、それぞ
れ素子１０５，１０５ａ、１０７、１０９，１０９ａが
それぞれ形成される。また、これらのブロック１０２，
１０３，１０４の境界の所定の位置には、端子１０６，
１０６ａ、１０８，１０８ａ、１１０，１１０ａがそれ
ぞれ形成される。
【０００７】そして、上記ブロック間を接続する配線
（論理設計ではネットと呼称する）を自動レイアウトで
行う。この自動レイアウトで、ブロック１０２の端子１
０６ａとブロック１０３の端子１０８を配線１１１で接
続する。そして、ブロック１０３の端子１０８ａとブロ
ック１０４の端子１１０ａを配線１１２で接続する。さ
らに、ブロック１０２の端子１０６とブロック１０４の
端子１１０を、ブロック１０３を迂回するように配線１
１３で接続する。
（論理設計ではネットと呼称する）を自動レイアウトで
行う。この自動レイアウトで、ブロック１０２の端子１
０６ａとブロック１０３の端子１０８を配線１１１で接
続する。そして、ブロック１０３の端子１０８ａとブロ
ック１０４の端子１１０ａを配線１１２で接続する。さ
らに、ブロック１０２の端子１０６とブロック１０４の
端子１１０を、ブロック１０３を迂回するように配線１
１３で接続する。
【０００８】ここで、ブロック間の配線を配置すること
で寄生抵抗・容量（以後、ＲＣ成分と記す）が発生し、
各論理回路を動作させる配線に信号の伝播遅延が発生す
るため、配線の長さを短く設計することが重要となる。
で寄生抵抗・容量（以後、ＲＣ成分と記す）が発生し、
各論理回路を動作させる配線に信号の伝播遅延が発生す
るため、配線の長さを短く設計することが重要となる。
【０００９】そこで、レイアウト設計ではブロック間を
接続する最適な配線経路上にその接続に関係のないブロ
ックが存在した場合には、このブロック上を通過させる
通過配線を行っている。このように、ブロック上を通過
配線が通る場合は、そのブロックのレイアウト設計時
に、論理設計時には存在しなかった論理的に不要なネッ
トリストを上記ブロックに対応するマクロセル内に落と
し込む（埋め込む）ことを行う。
接続する最適な配線経路上にその接続に関係のないブロ
ックが存在した場合には、このブロック上を通過させる
通過配線を行っている。このように、ブロック上を通過
配線が通る場合は、そのブロックのレイアウト設計時
に、論理設計時には存在しなかった論理的に不要なネッ
トリストを上記ブロックに対応するマクロセル内に落と
し込む（埋め込む）ことを行う。
【００１０】また、レイアウト設計後に配線に付くＲＣ
成分を抽出し遅延計算されたタイミング情報を論理シミ
ュレーションにアノテートすることにより、より正確な
タイミングを含む論理検証を行うバックアノテーション
が行われる。
成分を抽出し遅延計算されたタイミング情報を論理シミ
ュレーションにアノテートすることにより、より正確な
タイミングを含む論理検証を行うバックアノテーション
が行われる。
【００１１】しかし、通過配線の落とし込みにより各階
層のネットリストが変更されるために、タイミング情報
を論理側ネットリストにアノテートすることが出来ない
という問題が生じてくる。
層のネットリストが変更されるために、タイミング情報
を論理側ネットリストにアノテートすることが出来ない
という問題が生じてくる。
【００１２】そこで、この問題を解決する手法として、
特開平４−３３３２６０号公報に記載の技術では、論理
回路の接続情報から、予めブロック上を通過する通過配
線のネットリストを作成し、そのブロックに対応するマ
クロセル内のネットリストと共にブロック内のレイアウ
ト設計用のネットリストを作成していた。また、他の解
決手法として、論理設計時とレイアウト設計時のネット
リストの差分である通過配線をブロック全面の階層展開
処理することで解決していた。
特開平４−３３３２６０号公報に記載の技術では、論理
回路の接続情報から、予めブロック上を通過する通過配
線のネットリストを作成し、そのブロックに対応するマ
クロセル内のネットリストと共にブロック内のレイアウ
ト設計用のネットリストを作成していた。また、他の解
決手法として、論理設計時とレイアウト設計時のネット
リストの差分である通過配線をブロック全面の階層展開
処理することで解決していた。
【００１３】
【発明が解決しようとする課題】しかし、上述したよう
な従来の技術では、以下のような３つの大きな問題が生
じる。すなわち、その第１の問題点は、各階層毎に行う
論理設計後のネットリストとレイアウト設計後の配線接
続の検証において、レイアウト設計時に追加した通過配
線のネットリストが、そのブロックに対応するマクロセ
ル内に余分に存在するようになるため、接続が不一致に
なり接続検証を正常に終了することが出来ないことであ
る。
な従来の技術では、以下のような３つの大きな問題が生
じる。すなわち、その第１の問題点は、各階層毎に行う
論理設計後のネットリストとレイアウト設計後の配線接
続の検証において、レイアウト設計時に追加した通過配
線のネットリストが、そのブロックに対応するマクロセ
ル内に余分に存在するようになるため、接続が不一致に
なり接続検証を正常に終了することが出来ないことであ
る。
【００１４】そして、第２の問題点は、論理回路のネッ
トリスト内に、ブロック上を通過する通過配線のネット
リストをレイアウト設計に先立ち予め作成しているため
に、必ずしもレイアウト設計において最適なネットリス
トが作成できていないということである。
トリスト内に、ブロック上を通過する通過配線のネット
リストをレイアウト設計に先立ち予め作成しているため
に、必ずしもレイアウト設計において最適なネットリス
トが作成できていないということである。
【００１５】そして、第３の問題点は、ブロック上の通
過配線の差分を階層展開によって解決する場合に、階層
設計のメリットである、マクロセル毎、マクロセル間を
各々に検証・バックアノテーションができなくなること
である。
過配線の差分を階層展開によって解決する場合に、階層
設計のメリットである、マクロセル毎、マクロセル間を
各々に検証・バックアノテーションができなくなること
である。
【００１６】本発明の目的は、半導体集積回路の階層レ
イアウト設計において、マクロセル内に埋め込まれた通
過配線によって階層毎の接続検証において不一致となる
上記の問題点を解決する半導体集積回路のレイアウト設
計方法を提供することにある。さらに、他の目的は、論
理設計時とレイアウト設計後のネットリストが一致しネ
ットリストの接続検証、および通過配線を含む正確なバ
ックアノテーションを可能とする半導体集積回路のレイ
アウト設計方法を提供することにある。
イアウト設計において、マクロセル内に埋め込まれた通
過配線によって階層毎の接続検証において不一致となる
上記の問題点を解決する半導体集積回路のレイアウト設
計方法を提供することにある。さらに、他の目的は、論
理設計時とレイアウト設計後のネットリストが一致しネ
ットリストの接続検証、および通過配線を含む正確なバ
ックアノテーションを可能とする半導体集積回路のレイ
アウト設計方法を提供することにある。
【００１７】
【課題を解決するための手段】このために本発明の半導
体集積回路のレイアウト設計方法では、所定の論理機能
を有するマクロセルに対応するブロックを上位階層に配
置し前記ブロック間を前記上位階層で接続配線する階層
レイアウト設計において、前記上位階層上にブロックを
配置する工程後、前記ブロック間の配線経路が短くなる
ように接続配線を自動レイアウトする工程と、前記自動
レイアウト工程後、配線がその上を通過することになる
ブロックすなわち通過ブロック上の通過配線経路につい
ては前記通過ブロックの境界に端子を生成し、前記ブロ
ックの通過配線部分を前記ブロック内に埋め込む工程
と、前記端子および埋め込まれた配線を有する層を上位
階層にし、前記通過ブロックを下位階層とする新たなマ
クロセルに対応したブロックを生成する階層生成処理工
程と、前記新たなマクロセルを最上層で階層展開処理す
る工程とを含む。
体集積回路のレイアウト設計方法では、所定の論理機能
を有するマクロセルに対応するブロックを上位階層に配
置し前記ブロック間を前記上位階層で接続配線する階層
レイアウト設計において、前記上位階層上にブロックを
配置する工程後、前記ブロック間の配線経路が短くなる
ように接続配線を自動レイアウトする工程と、前記自動
レイアウト工程後、配線がその上を通過することになる
ブロックすなわち通過ブロック上の通過配線経路につい
ては前記通過ブロックの境界に端子を生成し、前記ブロ
ックの通過配線部分を前記ブロック内に埋め込む工程
と、前記端子および埋め込まれた配線を有する層を上位
階層にし、前記通過ブロックを下位階層とする新たなマ
クロセルに対応したブロックを生成する階層生成処理工
程と、前記新たなマクロセルを最上層で階層展開処理す
る工程とを含む。
【００１８】ここで、前記自動レイアウト工程後に前記
ブロックを構成する素子および配線を前記ブロック内に
配置し、この工程後に前記階層生成処理を行う。
ブロックを構成する素子および配線を前記ブロック内に
配置し、この工程後に前記階層生成処理を行う。
【００１９】あるいは、前記論理単位であるセルのブロ
ック内に予め素子および配線を配置してから前記半導体
チップ上に前記ブロックを配置する。ここで、前記ブロ
ック内通過配線経路を固定すると共に前記ブロック内の
他の配線端子を固定して前記他の配線の再配置を行う。
ック内に予め素子および配線を配置してから前記半導体
チップ上に前記ブロックを配置する。ここで、前記ブロ
ック内通過配線経路を固定すると共に前記ブロック内の
他の配線端子を固定して前記他の配線の再配置を行う。
【００２０】また、本発明では、前記階層展開処理後、
前記ブロック間の配線経路から前記配線の抵抗、寄生容
量を抽出し半導体集積回路の論理シミュレーションを行
う。ここで、前記ブロック内通過配線経路を有するブロ
ックに対応するマクロセルごとに前記論理シミュレーシ
ョンを行い前記抵抗および寄生容量を調整する。
前記ブロック間の配線経路から前記配線の抵抗、寄生容
量を抽出し半導体集積回路の論理シミュレーションを行
う。ここで、前記ブロック内通過配線経路を有するブロ
ックに対応するマクロセルごとに前記論理シミュレーシ
ョンを行い前記抵抗および寄生容量を調整する。
【００２１】あるいは、本発明の半導体集積回路のレイ
アウト設計方法では、半導体集積回路の階層レイアウト
方法において、ブロック上を通過する配線すなわち通過
配線を下位階層に埋め込んで下位階層のネットリストに
情報追加する工程と、埋め込んだ配線のネットリスト情
報を論理設計のネットリストに合致させるために、ネッ
トリスト上で階層操作を行い前記埋め込んだ配線のネッ
トリストを上位階層に持ち上げる。
アウト設計方法では、半導体集積回路の階層レイアウト
方法において、ブロック上を通過する配線すなわち通過
配線を下位階層に埋め込んで下位階層のネットリストに
情報追加する工程と、埋め込んだ配線のネットリスト情
報を論理設計のネットリストに合致させるために、ネッ
トリスト上で階層操作を行い前記埋め込んだ配線のネッ
トリストを上位階層に持ち上げる。
【００２２】ここで、前記埋め込んだ配線のブロック内
でのレイアウトにおいて、前記配線に形成される抵抗、
寄生容量を論理設計のネットリストに張り付ける。
でのレイアウトにおいて、前記配線に形成される抵抗、
寄生容量を論理設計のネットリストに張り付ける。
【００２３】そして、前記ネットリスト上での階層操作
の後、半導体集積回路の論理シミュレーションを行う。
の後、半導体集積回路の論理シミュレーションを行う。
【００２４】また、本発明の半導体集積回路のレイアウ
ト設計方法では、前記ブロック内に予め通過配線のため
の配線領域を確保しておき、その上で、前記埋め込んだ
配線を再配置する。
ト設計方法では、前記ブロック内に予め通過配線のため
の配線領域を確保しておき、その上で、前記埋め込んだ
配線を再配置する。
【００２５】このように本発明では、半導体集積回路の
設計において、マクロセルに対応するブロック間の配線
接続のための自動レイアウト設計で、ブロック内通過配
線経路が生じる場合に、この通過配線部分をブロック内
に一度埋め込む。そして、このブロック内の配線配置を
行って、ブロック内の最終的な設計を行う。このように
した後、所定の階層展開を行い、一度ブロック内に埋め
込んだ通過配線のレイアウト設計用の配置データおよび
論理設計用の回路データを最上層の階層に持ち上げる。
設計において、マクロセルに対応するブロック間の配線
接続のための自動レイアウト設計で、ブロック内通過配
線経路が生じる場合に、この通過配線部分をブロック内
に一度埋め込む。そして、このブロック内の配線配置を
行って、ブロック内の最終的な設計を行う。このように
した後、所定の階層展開を行い、一度ブロック内に埋め
込んだ通過配線のレイアウト設計用の配置データおよび
論理設計用の回路データを最上層の階層に持ち上げる。
【００２６】このようにすることで、レイアウト設計前
後で、各ブロック境界の端子位置等の物理的配置は不変
になり、また、論理設計上でのマクロセルの機能も不変
のままに保持できるようになる。そして、上述したよう
な問題は解決され、論理設計時とレイアウト設計後の上
述したネットリストが一致しネットリストの接続検証お
よび通過配線を含む正確なバックアノテーションが可能
となる。
後で、各ブロック境界の端子位置等の物理的配置は不変
になり、また、論理設計上でのマクロセルの機能も不変
のままに保持できるようになる。そして、上述したよう
な問題は解決され、論理設計時とレイアウト設計後の上
述したネットリストが一致しネットリストの接続検証お
よび通過配線を含む正確なバックアノテーションが可能
となる。
【００２７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１乃至図７に基づいて説明する。図１および図２
は、本発明方法の特徴となる処理をフローチャートにし
て示したものである。
を図１乃至図７に基づいて説明する。図１および図２
は、本発明方法の特徴となる処理をフローチャートにし
て示したものである。
【００２８】図１に示すように、本発明では、階層レイ
アウト後の各マクロセルと上位階層のネットリスト、Ｒ
Ｃ成分等の読み込み行う入力処理１を初めに行う。この
入力処理１では、通過配線を生成した階層のネットリス
ト、ＲＣ成分の入力、通過配線があるマクロセル内のネ
ットリスト、ＲＣ成分を入力する。
アウト後の各マクロセルと上位階層のネットリスト、Ｒ
Ｃ成分等の読み込み行う入力処理１を初めに行う。この
入力処理１では、通過配線を生成した階層のネットリス
ト、ＲＣ成分の入力、通過配線があるマクロセル内のネ
ットリスト、ＲＣ成分を入力する。
【００２９】そして、通過配線があるマクロセルから通
過配線を上位階層に引き上げるための階層組み替えを行
う階層組み替え処理２、この階層組み替え処理２後の回
路のネットリスト及びＲＣ成分を出力する出力処理３を
備えている。
過配線を上位階層に引き上げるための階層組み替えを行
う階層組み替え処理２、この階層組み替え処理２後の回
路のネットリスト及びＲＣ成分を出力する出力処理３を
備えている。
【００３０】次に、通過配線を上位階層に引き上げる階
層組み替え処理２の構成を図２を用いて説明する。
層組み替え処理２の構成を図２を用いて説明する。
【００３１】この階層組み替え処理２では、図２に示す
ように、初めに、通過配線のあるマクロセルの指定すな
わち階層指定処理２１を行う。そして、通過配線のあっ
たマクロセルのマクロセル名変更処理２２を行う。
ように、初めに、通過配線のあるマクロセルの指定すな
わち階層指定処理２１を行う。そして、通過配線のあっ
たマクロセルのマクロセル名変更処理２２を行う。
【００３２】次に、通過配線のあるマクロセルの階層に
おいて、通過配線に関係のない素子群と通過配線と関係
のあるネット群および素子群とを分離して入力する処理
すなわち通過配線分離指定処理２３を行う。
おいて、通過配線に関係のない素子群と通過配線と関係
のあるネット群および素子群とを分離して入力する処理
すなわち通過配線分離指定処理２３を行う。
【００３３】そして、通過配線に接続しない上記セル群
で構成する階層を新規なマクロセルとする階層生成処理
２４を行う。ここで、この階層生成処理２４で形成され
るマクロセルは、上記マクロセル名変更処理２２後のマ
クロセルの１階層下に形成される。そして、この新たに
生成したマクロセルに発生する端子の端子名は、上記マ
クロセル名変更処理２２後のマクロセルの端子名と同じ
にする。
で構成する階層を新規なマクロセルとする階層生成処理
２４を行う。ここで、この階層生成処理２４で形成され
るマクロセルは、上記マクロセル名変更処理２２後のマ
クロセルの１階層下に形成される。そして、この新たに
生成したマクロセルに発生する端子の端子名は、上記マ
クロセル名変更処理２２後のマクロセルの端子名と同じ
にする。
【００３４】最後に、通過配線のあったマクロセルすな
わち上記マクロセル名変更処理２２後のマクロセルを１
階層展開することにより、通過配線を上位階層まで引き
上げる。すなわち、図２に示す階層展開処理２５を行
う。
わち上記マクロセル名変更処理２２後のマクロセルを１
階層展開することにより、通過配線を上位階層まで引き
上げる。すなわち、図２に示す階層展開処理２５を行
う。
【００３５】次に、レイアウト設計の手法を加味し、図
３乃至図６に基づいて具体的に説明する。ここで、図３
乃至図６は、レイアウト設計の物理的な情報を上記処理
工程順に示したＬＳＩの平面図である。
３乃至図６に基づいて具体的に説明する。ここで、図３
乃至図６は、レイアウト設計の物理的な情報を上記処理
工程順に示したＬＳＩの平面図である。
【００３６】図３に示すように、上位階層３１に論理回
路上ではマクロセルとなるブロック３２，３３，３４を
配置する。ここで、各ブロック３２，３３，３４の境界
の所定の位置に端子３５，３５ａ，３６，３６ａ，３
７，３７ａがそれぞれ形成されている。しかし、各ブロ
ック内には未だ具体的な素子は自動レイアウトもしくは
配置・配線されていない（形成されていない）。
路上ではマクロセルとなるブロック３２，３３，３４を
配置する。ここで、各ブロック３２，３３，３４の境界
の所定の位置に端子３５，３５ａ，３６，３６ａ，３
７，３７ａがそれぞれ形成されている。しかし、各ブロ
ック内には未だ具体的な素子は自動レイアウトもしくは
配置・配線されていない（形成されていない）。
【００３７】そして、上位階層３１に配列したブロック
間の接続配線を自動レイアウトで行う。この自動レイア
ウトで、ブロック３２の端子３５ａとブロック３３の端
子３６を配線３８で接続する。そして、ブロック３３の
端子３６ａとブロック３４の端子３７ａを配線３９で接
続する。
間の接続配線を自動レイアウトで行う。この自動レイア
ウトで、ブロック３２の端子３５ａとブロック３３の端
子３６を配線３８で接続する。そして、ブロック３３の
端子３６ａとブロック３４の端子３７ａを配線３９で接
続する。
【００３８】そして、ブロック３２の端子３５とブロッ
ク３４の端子３７を、ブロック３３上を通過するように
通過配線４０で接続する。これは、上位階層において、
接続用の配線長が最短になるよう設計されるためであ
る。ここで、ブロック３３が図２で説明した通過配線の
あるマクロセルに対応することになる。
ク３４の端子３７を、ブロック３３上を通過するように
通過配線４０で接続する。これは、上位階層において、
接続用の配線長が最短になるよう設計されるためであ
る。ここで、ブロック３３が図２で説明した通過配線の
あるマクロセルに対応することになる。
【００３９】次に、図４に示すように、上位階層３１上
のブロック３２，３４はそのままにし、通過配線４０の
あるブロック３３をブロック４１に変更する。ここで、
ブロック４１には、図３で説明した通過配線４０がブロ
ック３３を跨るところに端子４２，４２ａが新たに形成
されている。また、通過配線４０のうちこの端子４２，
４２ａで切り取られる部分が埋め込まれて埋込み配線４
３が形成されている。なお、端子３６，３６ａは図３で
説明したものである。
のブロック３２，３４はそのままにし、通過配線４０の
あるブロック３３をブロック４１に変更する。ここで、
ブロック４１には、図３で説明した通過配線４０がブロ
ック３３を跨るところに端子４２，４２ａが新たに形成
されている。また、通過配線４０のうちこの端子４２，
４２ａで切り取られる部分が埋め込まれて埋込み配線４
３が形成されている。なお、端子３６，３６ａは図３で
説明したものである。
【００４０】次に、図５に示すように、埋込み配線４３
の配置を含むブロック内の自動レイアウトを行い、Ｒ１
とＣ１より成るＲＣ成分を抽出する。
の配置を含むブロック内の自動レイアウトを行い、Ｒ１
とＣ１より成るＲＣ成分を抽出する。
【００４１】そして、埋込み埋込４３の形成されない領
域に新たなブロック４４を形成する。この新たなブロッ
ク４４が、図２で説明した階層生成処理２４で形成され
た新規なマクロセルに対応するものである。ここで、ブ
ロック４１にあった端子３６と３６ａは、その名称変更
されることなくブロック４４にそのままコピーされる。
また、このブロック４４には、具体的な素子４５あるい
はこれらの素子を接続する配線が形成され、そのＲＣ成
分であるＲ２、Ｃ２が抽出される。
域に新たなブロック４４を形成する。この新たなブロッ
ク４４が、図２で説明した階層生成処理２４で形成され
た新規なマクロセルに対応するものである。ここで、ブ
ロック４１にあった端子３６と３６ａは、その名称変更
されることなくブロック４４にそのままコピーされる。
また、このブロック４４には、具体的な素子４５あるい
はこれらの素子を接続する配線が形成され、そのＲＣ成
分であるＲ２、Ｃ２が抽出される。
【００４２】さらに、同様にして、他のブロック３２，
３４内にもそれぞれ素子４６，４６ａ，４７，４７ａが
形成される。
３４内にもそれぞれ素子４６，４６ａ，４７，４７ａが
形成される。
【００４３】次に、上位階層３１に配置された形になっ
ているブロック４１に係るデータが、自動レイアウト上
から削除され、ブロック４１の端子３６，３６ａおよび
端子４２，４２ａがなくなる。このような処理が、図２
で説明した階層展開処理２５に対応することになる。
ているブロック４１に係るデータが、自動レイアウト上
から削除され、ブロック４１の端子３６，３６ａおよび
端子４２，４２ａがなくなる。このような処理が、図２
で説明した階層展開処理２５に対応することになる。
【００４４】以上のようにして、図６に示すように、例
えば半導体チップ等の上位階層３１内に論理回路上では
マクロセルとなるブロック３２，３３，３４が配置され
る。ここで、これらのブロック内にはそれぞれ素子４
６，４６ａ、４５、４７，４７ａ等のセル群が形成され
る。
えば半導体チップ等の上位階層３１内に論理回路上では
マクロセルとなるブロック３２，３３，３４が配置され
る。ここで、これらのブロック内にはそれぞれ素子４
６，４６ａ、４５、４７，４７ａ等のセル群が形成され
る。
【００４５】そして、上記ブロック間は、互いに最短距
離で接続配線されるようになる。すなわち、ブロック３
２の端子３５ａとブロック３３の端子３６が配線３８で
接続され、ブロック３３の端子３６ａとブロック３４の
端子３７ａが配線３９で接続され、さらに、ブロック３
２の端子３５とブロック３４の端子３７が、通過配線４
０で接続されるようになる。
離で接続配線されるようになる。すなわち、ブロック３
２の端子３５ａとブロック３３の端子３６が配線３８で
接続され、ブロック３３の端子３６ａとブロック３４の
端子３７ａが配線３９で接続され、さらに、ブロック３
２の端子３５とブロック３４の端子３７が、通過配線４
０で接続されるようになる。
【００４６】また、上記の抽出されたＲ１とＣ１なるＲ
Ｃ成分は、上位階層のネットリストのデータに付加され
て格納される。また、Ｒ２とＣ２なるＲＣ成分は、下位
階層となるブロック３３のネットリストのデータに付加
されて格納される。
Ｃ成分は、上位階層のネットリストのデータに付加され
て格納される。また、Ｒ２とＣ２なるＲＣ成分は、下位
階層となるブロック３３のネットリストのデータに付加
されて格納される。
【００４７】そして、半導体集積回路の最終的な論理シ
ミュレーションが行われる。ここで、通過配線経路を有
していたブロックのマクロセルのネットリストから通過
配線の情報は上位階層のネットリストに持ち上げられて
いるので、上位階層、マクロセル毎にこの論理シミュレ
ーションが行われる。
ミュレーションが行われる。ここで、通過配線経路を有
していたブロックのマクロセルのネットリストから通過
配線の情報は上位階層のネットリストに持ち上げられて
いるので、上位階層、マクロセル毎にこの論理シミュレ
ーションが行われる。
【００４８】この実施の形態のような方法であれば、各
階層毎に行う論理設計後のネットリストとレイアウト設
計後の配線接続の検証が容易に行えるようになる。これ
は、レイアウト設計時に追加した通過配線のネットリス
トが、そのブロックに対応するマクロセル内に存在する
ことがなく、また、接続の端子が論理設計後とレイアウ
ト設計後とで完全に一致するからである。
階層毎に行う論理設計後のネットリストとレイアウト設
計後の配線接続の検証が容易に行えるようになる。これ
は、レイアウト設計時に追加した通過配線のネットリス
トが、そのブロックに対応するマクロセル内に存在する
ことがなく、また、接続の端子が論理設計後とレイアウ
ト設計後とで完全に一致するからである。
【００４９】このように、本発明では、論理設計時とレ
イアウト設計後のネットリストが一致しネットリストの
接続検証、および通過配線を含む正確なバックアノテー
ションが可能となる。
イアウト設計後のネットリストが一致しネットリストの
接続検証、および通過配線を含む正確なバックアノテー
ションが可能となる。
【００５０】また、本発明では、各マクロセル毎に行う
論理設計後のネットリストとレイアウト設計後の配線接
続との検証が、それぞれ他のマクロセルに無関係に行え
るようになり、顧客からの仕様変更に対する対応が容易
になる。すなわち設計の短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕ
ｎｄ Ｔｉｍｅ）化が促進されるようになる。
論理設計後のネットリストとレイアウト設計後の配線接
続との検証が、それぞれ他のマクロセルに無関係に行え
るようになり、顧客からの仕様変更に対する対応が容易
になる。すなわち設計の短ＴＡＴ（Ｔｕｒｎ Ａｒｏｕ
ｎｄ Ｔｉｍｅ）化が促進されるようになる。
【００５１】上記の第１の実施の形態では、上位階層に
ブロックの配置および配線を形成した後に、ブロック内
に素子を形成する場合について説明した。以下、このよ
うな方法をトップダウン方式という。
ブロックの配置および配線を形成した後に、ブロック内
に素子を形成する場合について説明した。以下、このよ
うな方法をトップダウン方式という。
【００５２】次に、第２の実施の形態で、本発明の方法
をボトムアップ方式に適用する場合について、図７乃至
図１０に基づいて説明する。ここで、図７乃至図１０
は、レイアウト設計を工程順に示したＬＳＩの平面図で
ある。
をボトムアップ方式に適用する場合について、図７乃至
図１０に基づいて説明する。ここで、図７乃至図１０
は、レイアウト設計を工程順に示したＬＳＩの平面図で
ある。
【００５３】図７に示すように、上位階層５１にブロッ
ク５２，５３，５４を配置する。ここで、各ブロック５
２，５３，５４内には、予め、素子５５，５５ａ、５６
および５７，５７ａがそれぞれ形成されている。また、
各ブロックの境界の所定の位置には端子５８，５８ａ，
５９，５９ａ，６０，６０ａがそれぞれ形成されてい
る。この点が第１の実施の形態と大きく異なるところで
ある。
ク５２，５３，５４を配置する。ここで、各ブロック５
２，５３，５４内には、予め、素子５５，５５ａ、５６
および５７，５７ａがそれぞれ形成されている。また、
各ブロックの境界の所定の位置には端子５８，５８ａ，
５９，５９ａ，６０，６０ａがそれぞれ形成されてい
る。この点が第１の実施の形態と大きく異なるところで
ある。
【００５４】以下、第１の実施の形態と同様に、上位階
層５１に配列したブロック間の接続配線を自動レイアウ
トで行う。すなわち、ブロック５２の端子５８ａとブロ
ック５３の端子５９を配線６１で接続する。そして、ブ
ロック５３の端子５９ａとブロック５４の端子６０ａを
配線６２で接続する。
層５１に配列したブロック間の接続配線を自動レイアウ
トで行う。すなわち、ブロック５２の端子５８ａとブロ
ック５３の端子５９を配線６１で接続する。そして、ブ
ロック５３の端子５９ａとブロック５４の端子６０ａを
配線６２で接続する。
【００５５】また、ブロック５２の端子５８とブロック
５４の端子６０を、ブロック５３上を通過するように通
過配線６３で接続する。なお、ブロック５３内には、予
め、この通過配線６３の配置のための領域が概略的に確
保されている。
５４の端子６０を、ブロック５３上を通過するように通
過配線６３で接続する。なお、ブロック５３内には、予
め、この通過配線６３の配置のための領域が概略的に確
保されている。
【００５６】次に、図８に示すように、上位階層５１上
のブロック５２，５４はそのままにし、通過配線６３の
あるブロック５３をブロック６４に変更する。ここで、
ブロック５３には、通過配線６３の跨るところに端子６
５，６５ａが新たに形成される。また、通過配線６３の
うちこれ等の端子で切り取られる部分が埋め込まれて埋
込み配線６６が形成される。ここで、ブロック６４内の
素子間を結ぶ配線は、埋込み配線６６を含めて再配置さ
れる。
のブロック５２，５４はそのままにし、通過配線６３の
あるブロック５３をブロック６４に変更する。ここで、
ブロック５３には、通過配線６３の跨るところに端子６
５，６５ａが新たに形成される。また、通過配線６３の
うちこれ等の端子で切り取られる部分が埋め込まれて埋
込み配線６６が形成される。ここで、ブロック６４内の
素子間を結ぶ配線は、埋込み配線６６を含めて再配置さ
れる。
【００５７】このようにして、図８に示すように、埋込
み配線６６のＲ３とＣ３より成るＲＣ成分が抽出され
る。同様に、素子５６を接続する配線の再配置後のＲＣ
成分と再配置前のＲＣ成分との差異分が半分ずつＲ４、
Ｃ４として抽出される。
み配線６６のＲ３とＣ３より成るＲＣ成分が抽出され
る。同様に、素子５６を接続する配線の再配置後のＲＣ
成分と再配置前のＲＣ成分との差異分が半分ずつＲ４、
Ｃ４として抽出される。
【００５８】次に、図９に示すように、新たなブロック
６７をブロック６４の１階層下に形成する。ここで、新
たなブロック６７は素子５６を含み、また、ブロック６
４にあった端子５９と５９ａは、その名称変更されるこ
となくブロック６７にそのままコピーされる。なお、ブ
ロック６４に存在していた素子群は全てブロック６７に
移される。そして、ブロック６７に対応するマクロセル
の論理上の機能は先のブロック５３に対応するマクロセ
ルのそれと同一になるようにする。
６７をブロック６４の１階層下に形成する。ここで、新
たなブロック６７は素子５６を含み、また、ブロック６
４にあった端子５９と５９ａは、その名称変更されるこ
となくブロック６７にそのままコピーされる。なお、ブ
ロック６４に存在していた素子群は全てブロック６７に
移される。そして、ブロック６７に対応するマクロセル
の論理上の機能は先のブロック５３に対応するマクロセ
ルのそれと同一になるようにする。
【００５９】次に、上位階層５１に配置された形になっ
ているブロック６４に係るデータが、ネットリストが変
更されることで、上位階層５１上から削除される。すな
わち、ブロック６４の端子５９，５９ａおよび端子６
５，６５ａがなくなる。
ているブロック６４に係るデータが、ネットリストが変
更されることで、上位階層５１上から削除される。すな
わち、ブロック６４の端子５９，５９ａおよび端子６
５，６５ａがなくなる。
【００６０】以上のようにして、図１０に示すように、
上位階層５１内に論理回路上ではマクロセルとなるブロ
ック５２，５３，５４が配置される。ここで、これらの
ブロック内にはそれぞれ素子５５，５５ａ、５６、５
７，５７ａ等のセル群が形成される。
上位階層５１内に論理回路上ではマクロセルとなるブロ
ック５２，５３，５４が配置される。ここで、これらの
ブロック内にはそれぞれ素子５５，５５ａ、５６、５
７，５７ａ等のセル群が形成される。
【００６１】そして、上記ブロック間は、互いに最短距
離になるように接続配線される。すなわち、ブロック５
２の端子５８ａとブロック５３の端子５９が接続され
る。ここで、この配線には、Ｒ４とＣ４なるＲＣ成分が
つながることになる。また、ブロック５３の端子５９ａ
とブロック５４の端子６０ａが配線で接続される。そし
て、図１０のように、この配線にＲ４とＣ４なるＲＣ成
分を形成してもよいし、あるいは、これらのＲＣ成分は
１つにまとめてもよい。さらに、ブロック５２の端子５
８とブロック５４の端子６０が、通過配線６６で接続さ
れる。
離になるように接続配線される。すなわち、ブロック５
２の端子５８ａとブロック５３の端子５９が接続され
る。ここで、この配線には、Ｒ４とＣ４なるＲＣ成分が
つながることになる。また、ブロック５３の端子５９ａ
とブロック５４の端子６０ａが配線で接続される。そし
て、図１０のように、この配線にＲ４とＣ４なるＲＣ成
分を形成してもよいし、あるいは、これらのＲＣ成分は
１つにまとめてもよい。さらに、ブロック５２の端子５
８とブロック５４の端子６０が、通過配線６６で接続さ
れる。
【００６２】そして、上記のようにして抽出されたＲＣ
成分は、上位階層のネットリストのデータに付加されて
格納される。
成分は、上位階層のネットリストのデータに付加されて
格納される。
【００６３】この第２の実施の形態の方法の場合でも、
第１の実施の形態で説明したのと同様の効果が生じる。
第１の実施の形態で説明したのと同様の効果が生じる。
【００６４】以上、本発明の実施の形態の説明では、３
個のマクロセルすなわち３個のブロックが配置され、こ
れ等の間の配線が自動レイアウトされる場合について説
明した。本発明は、このようなブロック数に限定される
ものでない。また、１個のブロック上に多数の通過配線
が形成される場合でも、上記実施の形態で説明したのと
同様にして階層レイアウトがなされる。
個のマクロセルすなわち３個のブロックが配置され、こ
れ等の間の配線が自動レイアウトされる場合について説
明した。本発明は、このようなブロック数に限定される
ものでない。また、１個のブロック上に多数の通過配線
が形成される場合でも、上記実施の形態で説明したのと
同様にして階層レイアウトがなされる。
【００６５】
【発明の効果】以上に説明したように、本発明の半導体
集積回路のレイアウト設計方法では、上位階層上にブロ
ックを配置する工程後、このブロック間の配線経路が短
くなるように接続配線を自動レイアウトする工程と、上
記自動レイアウト工程後、配線がその上を通過すること
になるブロックすなわち通過ブロック上の通過配線経路
については前記通過ブロックの境界に端子を生成し、こ
のブロックの通過配線部分をブロック内に埋め込む工程
と、上記端子および埋め込まれた配線を有する層を上位
階層にし、通過ブロックを下位階層とする新たなマクロ
セルに対応したブロックを生成する階層生成処理工程
と、この新たなマクロセルを最上層で階層展開処理する
工程とを含む。
集積回路のレイアウト設計方法では、上位階層上にブロ
ックを配置する工程後、このブロック間の配線経路が短
くなるように接続配線を自動レイアウトする工程と、上
記自動レイアウト工程後、配線がその上を通過すること
になるブロックすなわち通過ブロック上の通過配線経路
については前記通過ブロックの境界に端子を生成し、こ
のブロックの通過配線部分をブロック内に埋め込む工程
と、上記端子および埋め込まれた配線を有する層を上位
階層にし、通過ブロックを下位階層とする新たなマクロ
セルに対応したブロックを生成する階層生成処理工程
と、この新たなマクロセルを最上層で階層展開処理する
工程とを含む。
【００６６】本発明の階層レイアウト設計方法であれ
ば、各マクロセル毎に行う論理設計後のネットリストと
レイアウト設計後の配線接続の検証とが容易に行える。
ば、各マクロセル毎に行う論理設計後のネットリストと
レイアウト設計後の配線接続の検証とが容易に行える。
【００６７】そして、論理設計時とレイアウト設計後の
ネットリストが一致しネットリストの接続検証と通過配
線を含む正確なバックアノテーションが可能となる。
ネットリストが一致しネットリストの接続検証と通過配
線を含む正確なバックアノテーションが可能となる。
【００６８】これは、レイアウト設計時に追加した通過
配線のネットリストが、そのブロックに対応するマクロ
セル内に存在することがなく、また、接続の端子が論理
設計後とレイアウト設計後とで完全に一致するようにな
るからである。
配線のネットリストが、そのブロックに対応するマクロ
セル内に存在することがなく、また、接続の端子が論理
設計後とレイアウト設計後とで完全に一致するようにな
るからである。
【００６９】また、本発明では、各マクロセル毎に行う
論理設計後のネットリストとレイアウト設計後の配線接
続との検証が、それぞれ他のマクロセルに無関係に行え
るようになり、設計が迅速にできるようになり設計の短
ＴＡＴ化が促進される。
論理設計後のネットリストとレイアウト設計後の配線接
続との検証が、それぞれ他のマクロセルに無関係に行え
るようになり、設計が迅速にできるようになり設計の短
ＴＡＴ化が促進される。
【図１】本発明を説明するためのレイアウト設計のフロ
ーチャートである。
ーチャートである。
【図２】上記フローチャートの一部を詳細に説明するフ
ローチャートである。
ローチャートである。
【図３】本発明の第１の実施の形態のレイアウト設計処
理を説明するための上位階層の平面図である。
理を説明するための上位階層の平面図である。
【図４】図３に示すレイアウト設計処理後の次処理を説
明するための上位階層の平面図である。
明するための上位階層の平面図である。
【図５】図４に示すレイアウト設計処理後の次処理を説
明するためのレイアウトの平面図である。
明するためのレイアウトの平面図である。
【図６】図５に示すレイアウト設計処理後の次処理を説
明するためのレイアウトの平面図である。
明するためのレイアウトの平面図である。
【図７】本発明の第２の実施の形態のレイアウト設計処
理を説明するためのレイアウトの平面図である。
理を説明するためのレイアウトの平面図である。
【図８】図７に示すレイアウト設計処理後の次処理を説
明するためのレイアウトの平面図である。
明するためのレイアウトの平面図である。
【図９】図８に示すレイアウト設計処理後の次処理を説
明するためのレイアウトの平面図である。
明するためのレイアウトの平面図である。
【図１０】図９に示すレイアウト設計処理後の次処理を
説明するためのレイアウトの平面図である。
説明するためのレイアウトの平面図である。
【図１１】従来のレイアウト設計処理を説明するための
レイアウト平面図である。
レイアウト平面図である。
１ 入力処理 ２ 階層組み替え処理 ３ 出力処理 ２１ 階層指定処理 ２２ マクロセル名変更処理 ２３ 通過配線分離指定処理 ２４ 階層生成処理 ２５ 階層展開処理 ３１，５１，１０１ 上位階層 ３２，３３，３４，４１，４４，５２，５３，５４，６
４，６７，１０２１０３，１０４ ブロック（下位階
層） ４５，４６，４６ａ，４７，４７ａ，５５，５５ａ，５
６，５７，５７ａ１０５，１０５ａ，１０７，１０９，
１０９ａ 素子 ３５，３５ａ，３６，３６ａ，３７，３７ａ，５８，５
８ａ，５９，５９ａ６０，６０ａ，１０６，１０６ａ，
１０８，１０８ａ，１１０，１１０ａ端子 ３８，３９，６１，６２，１１１，１１２，１１３
配線 ４０，６３ 通過配線 ４３，６６ 埋込み配線 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 寄生抵抗 Ｃ１，Ｃ２，Ｃ３，Ｃ４ 寄生容量
４，６７，１０２１０３，１０４ ブロック（下位階
層） ４５，４６，４６ａ，４７，４７ａ，５５，５５ａ，５
６，５７，５７ａ１０５，１０５ａ，１０７，１０９，
１０９ａ 素子 ３５，３５ａ，３６，３６ａ，３７，３７ａ，５８，５
８ａ，５９，５９ａ６０，６０ａ，１０６，１０６ａ，
１０８，１０８ａ，１１０，１１０ａ端子 ３８，３９，６１，６２，１１１，１１２，１１３
配線 ４０，６３ 通過配線 ４３，６６ 埋込み配線 Ｒ１，Ｒ２，Ｒ３，Ｒ４ 寄生抵抗 Ｃ１，Ｃ２，Ｃ３，Ｃ４ 寄生容量
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 G06F 17/50 H01L 21/822 H01L 27/04
Claims (10)
- 【請求項１】 所定の論理機能を有するマクロセルに対
応するブロックを上位階層に配置し前記ブロック間を前
記上位階層で接続配線する階層レイアウト設計におい
て、前記上位階層上にブロックを配置する工程後、前記
ブロック間の配線経路が短くなるように接続配線を自動
レイアウトする工程と、前記自動レイアウト工程後、配
線がその上を通過することになるブロックすなわち通過
ブロック上の通過配線経路については前記通過ブロック
の境界に端子を生成し、前記ブロックの通過配線部分を
前記ブロック内に埋め込む工程と、前記端子および埋め
込まれた配線を有する層を上位階層にし、前記通過ブロ
ックを下位階層とする新たなマクロセルに対応したブロ
ックを生成する階層生成処理工程と、前記新たなマクロ
セルを最上層で階層展開処理する工程とを含むことを特
徴とする半導体集積回路の階層レイアウト設計方法。 - 【請求項２】 前記階層生成処理工程後に、前記ブロッ
クを構成する素子および配線を前記ブロック内に配置す
ることを特徴とする請求項１記載の半導体集積回路の階
層レイアウト設計方法。 - 【請求項３】 ブロック内に予め素子および配線を配置
してから前記上位階層に前記ブロックを配置することを
特徴とする請求項１記載の半導体集積回路の階層レイア
ウト設計方法。 - 【請求項４】 請求項３記載の半導体集積回路の階層レ
イアウト設計方法において、前記ブロック上の通過配線
経路を固定すると共に前記ブロック内の他の配線端子を
固定して前記他の配線の再配置を行うことを特徴とする
請求項３記載の半導体集積回路の階層レイアウト設計方
法。 - 【請求項５】 前記階層展開処理後、前記ブロック間の
配線経路から前記配線の抵抗、寄生容量を抽出し半導体
集積回路の論理シミュレーションを行うことを特徴とす
る請求項２，請求項３または請求項４記載の半導体集積
回路の階層レイアウト設計方法。 - 【請求項６】 前記ブロック上の通過配線経路を有する
ブロックのマクロセルごとに前記論理シミュレーション
を行い前記抵抗および寄生容量を調整することを特徴と
する請求項５記載の半導体集積回路の階層レイアウト設
計方法。 - 【請求項７】 半導体集積回路の階層レイアウト方法に
おいて、ブロック上を通過する配線すなわち通過配線を
下位階層に埋め込んで下位階層のネットリストに情報追
加する工程と、埋め込んだ配線のネットリスト情報を論
理設計のネットリストに合致させるために、ネットリス
ト上で階層操作を行い前記埋め込んだ配線のネットリス
トを上位階層に持ち上げることを特徴とする半導体集積
回路の階層レイアウト設計方法。 - 【請求項８】 前記埋め込んだ配線のブロック内でのレ
イアウトにおいて、前記配線に形成される抵抗、寄生容
量を論理設計のネットリストに張り付けることを特徴と
する請求項７記載の半導体集積回路の階層レイアウト設
計方法。 - 【請求項９】 前記ネットリスト上での階層操作の後、
半導体集積回路の論理シミュレーションを行うことを特
徴とする請求項７または請求項８記載の半導体集積回路
の階層レイアウト設計方法。 - 【請求項１０】 前記ブロック内に予め通過配線のため
の配線領域を確保しておき、前記埋め込んだ配線を再配
置することを特徴とする請求項７，請求項８または請求
項９記載の半導体集積回路の階層レイアウト設計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329315A JP3130880B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路の階層レイアウト設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10329315A JP3130880B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路の階層レイアウト設計方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000156414A JP2000156414A (ja) | 2000-06-06 |
| JP3130880B2 true JP3130880B2 (ja) | 2001-01-31 |
Family
ID=18220099
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10329315A Expired - Fee Related JP3130880B2 (ja) | 1998-11-19 | 1998-11-19 | 半導体集積回路の階層レイアウト設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130880B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136922U (ja) * | 1988-03-11 | 1989-09-19 |
-
1998
- 1998-11-19 JP JP10329315A patent/JP3130880B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01136922U (ja) * | 1988-03-11 | 1989-09-19 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000156414A (ja) | 2000-06-06 |
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