JP3130592B2 - Two-phase clock generation circuit - Google Patents
Two-phase clock generation circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、二相クロック発生回路
に係り、とくにトランジスタの製造時の品質のバラツキ
により生じるクロックスキューを低減する二相クロック
発生回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a two-phase clock generation circuit, and more particularly to a two-phase clock generation circuit for reducing a clock skew caused by a variation in quality in manufacturing a transistor.
【０００２】[0002]
【従来の技術】図４に従来例を示す。この図４の従来例
は入力信号を反転する第３のインバータ回路７ｃと、入
力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力と
する第１のＮＡＮＤ回路６ａと、第３のインバータ回路
７ｃの出力信号と第１のＮＡＮＤ回路６ａの出力信号を
２入力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮ
Ｄ回路６ａの出力信号を反転する第１のインバータ回路
７ａと、第２のＮＡＮＤ回路６ｂの出力信号を反転する
第２のインバータ回路７ｂとを備えている。2. Description of the Related Art FIG. 4 shows a conventional example. In the conventional example of FIG. 4, a third inverter circuit 7c for inverting an input signal, a first NAND circuit 6a having two inputs of an input signal and an output signal of a second NAND circuit 6b, and a third inverter circuit A second NAND circuit 6b having two inputs of the output signal of the first NAND circuit 6c and the output signal of the first NAND circuit 6a;
The circuit includes a first inverter circuit 7a for inverting an output signal of the D circuit 6a, and a second inverter circuit 7b for inverting an output signal of the second NAND circuit 6b.
【０００３】次に、上記従来例の動作について図５を用
いて説明する。Next, the operation of the above conventional example will be described with reference to FIG.
【０００４】（１）入力信号が「Ｈレベル」のときは、
第３のインバータ回路７ｃの出力信号は「Ｌレベル」と
なり、第２のＮＡＮＤ回路６ｂの出力信号は「Ｈレベ
ル」となり、第１のＮＡＮＤ回路６ａの出力信号は「Ｌ
レベル」となり、第１のインバータ回路７ａの出力信号
は「Ｈレベル」となり、第２のインバータ回路７ｂの出
力信号は「Ｌレベル」となる。(1) When the input signal is at "H level",
The output signal of the third inverter circuit 7c becomes "L level", the output signal of the second NAND circuit 6b becomes "H level", and the output signal of the first NAND circuit 6a becomes "L".
Level, the output signal of the first inverter circuit 7a becomes “H level”, and the output signal of the second inverter circuit 7b becomes “L level”.
【０００５】（２）入力信号が「Ｈレベル」から「Ｌレ
ベル」になると、第１のＮＡＮＤ回路６ａの出力信号は
「Ｈレベル」になり、第１のインバータ回路７ａの出力
信号は「Ｌレベル」になる。また、第２のＮＡＮＤ回路
６ｂの入力信号が２入力とも「Ｈレベル」になるので、
ＮＡＮＤ回路一段分の遅延時間後に第２のＮＡＮＤ回路
６ｂの出力信号は「Ｌレベル」となり、そして第２のイ
ンバータ回路７ｂの出力信号が「Ｈレベル」になる。(2) When the input signal changes from "H level" to "L level", the output signal of the first NAND circuit 6a changes to "H level" and the output signal of the first inverter circuit 7a changes to "L". Level. Further, since both input signals of the second NAND circuit 6b become “H level”,
After a delay time corresponding to one stage of the NAND circuit, the output signal of the second NAND circuit 6b becomes "L level", and the output signal of the second inverter circuit 7b becomes "H level".
【０００６】（３）入力信号が「Ｌレベル」から「Ｈレ
ベル」になると、第２のＮＡＮＤ回路６ｂの出力信号は
「Ｈレベル」となり、第２のインバータ回路７ｂの出力
信号は「Ｌレベル」になる。また、ＮＡＮＤ回路一段分
の遅延時間後に第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」になり、そして第１のインバータ回路７ａ
の出力信号が「Ｈレベル」になる。(3) When the input signal changes from "L level" to "H level", the output signal of the second NAND circuit 6b changes to "H level", and the output signal of the second inverter circuit 7b changes to "L level". "become. After a delay time corresponding to one stage of the NAND circuit, the output signal of the first NAND circuit 6a becomes "L level", and the first inverter circuit 7a
Becomes "H level".
【０００７】従って、図５に示されるように第１のイン
バータ回路７ａの出力信号と第２のインバータ回路７ｂ
の出力信号は、それぞれ重なりのない出力信号となる。Therefore, as shown in FIG. 5, the output signal of the first inverter circuit 7a and the second inverter circuit 7b
Are non-overlapping output signals.
【０００８】[0008]
【発明が解決しようとする課題】しかしながら、上記従
来例においては、入力信号の立ち上がり時間と立ち下が
り時間がずれると、第１のインバータ回路７ａの出力信
号と第２のインバータ回路７ｂの出力信号間のスキュー
が増加するという不都合があった。また、第１のインバ
ータ回路７ａの出力信号波形と第２のインバータ回路７
ｂの出力信号波形は同じではなく、第１のインバータ回
路７ａの出力信号パルス幅は第２のインバータ回路７ｂ
の出力信号パルス幅よりも第３のインバータ回路７ｃの
遅延時間だけ小さくなるという問題もあった。However, in the above conventional example, if the rise time and the fall time of the input signal deviate from each other, the output signal of the first inverter circuit 7a and the output signal of the second inverter circuit 7b become inconsistent. However, there is a disadvantage that the skew increases. Further, the output signal waveform of the first inverter circuit 7a and the second inverter circuit 7a
b is not the same, and the output signal pulse width of the first inverter circuit 7a is equal to that of the second inverter circuit 7b.
There is also a problem that the output signal pulse width becomes smaller by the delay time of the third inverter circuit 7c.
【０００９】[0009]
【発明の目的】本発明の目的は、かかる従来例の有する
不都合を改善し、とくにトランジスタ製造時のロット間
変動等により生じるトランジスタの駆動能力のばらつき
に起因するクロックスキューが生じない二相クロック発
生回路を提供することにある。SUMMARY OF THE INVENTION It is an object of the present invention to improve the inconvenience of the prior art, and in particular, to generate a two-phase clock in which clock skew does not occur due to variations in transistor driving capability caused by lot-to-lot variations during transistor manufacture. It is to provide a circuit.
【００１０】[0010]
【課題を解決するための手段】そこで、本発明では、基
準電圧を入力する第１の入力端子と、前記基準電圧を中
心にして増減する入力信号を入力する第２の入力端子
と、前記第１及び第２の入力端子を介して前記基準電圧
及び前記入力信号を入力し当該入力信号と同相の信号を
出力する能動負荷を有する第１の差動回路と、前記第１
及び第２の入力端子を介して前記基準電圧及び前記入力
信号を入力し当該入力信号と逆相の信号を出力する能動
負荷を有する第２の差動回路と、第２の論理回路の出力
信号と前記第１の差動回路の出力信号を２入力とするＮ
ＡＮＤ回路またはＮＯＲ回路からなる第１の論理回路
と、この第１の論理回路の出力信号と前記第２の差動回
路の出力信号を２入力とするＮＡＮＤ回路またはＮＯＲ
回路からなる第２の論理回路とを具備するという構成を
採っている。これによって前述した目的を達成しようと
するものである。Therefore SUMMARY OF THE INVENTION In the present invention, group
A first input terminal for inputting a reference voltage;
A second input terminal for inputting an input signal which increases or decreases in the center
And the reference voltage via the first and second input terminals.
And a first differential circuit having an active load for outputting a signal input to the input signal and the phase of said input signal, said first
And the reference voltage and the input through a second input terminal.
Enter the signal active for outputting a signal of the input signal and the negative phase
A second differential circuit having a load, an output signal of the second logic circuit and an output signal of the first differential circuit having two inputs N
A first logic circuit composed of an AND circuit or a NOR circuit, and a NAND circuit or NOR having two inputs of an output signal of the first logic circuit and an output signal of the second differential circuit
And a second logic circuit comprising a circuit. This aims to achieve the above-mentioned object.
【００１１】[0011]
【作用】第１の入力端子に基準電圧を、第２の入力端子
に基準電圧よりも低い電圧が入力されると、第１の差動
回路から「Ｈレベル」信号が、第２の差動回路から「Ｌ
レベル」信号が出力される。すると、第１のＮＡＮＤ回
路からは直ちに「Ｈレベル」信号が出力されるが、第２
のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時間後
に「Ｌレベル」信号が出力される。次に、第２の入力端
子に基準電圧よりも高い電圧が入力されると、第１の差
動回路から「Ｌレベル」信号が、第２の差動回路から
「Ｈレベル」信号が出力される。すると、第２のＮＡＮ
Ｄ回路からは直ちに「Ｈレベル」信号が出力されるが、
第１のＮＡＮＤ回路からはＮＡＮＤ回路１段分の遅延時
間後に「Ｌレベル」信号が出力される。When a reference voltage is input to the first input terminal and a voltage lower than the reference voltage is input to the second input terminal, an "H level" signal is output from the first differential circuit to the second differential terminal. From the circuit, "L
A "level" signal is output. Then, the “H level” signal is immediately output from the first NAND circuit, but the second
Output an “L level” signal after a delay time of one stage of the NAND circuit. Next, when a voltage higher than the reference voltage is input to the second input terminal, an “L level” signal is output from the first differential circuit, and an “H level” signal is output from the second differential circuit. You. Then, the second NAN
An "H level" signal is immediately output from the D circuit,
The “L level” signal is output from the first NAND circuit after a delay time of one stage of the NAND circuit.
【００１２】[0012]
【発明の実施例】以下、本発明の一実施例を図１ないし
図３に基づいて説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS.
【００１３】第１の実施例を図１に示す。図１の実施例
は、基準電圧を入力する第１の入力端子５ａと、基準電
圧を中心にして増減する電圧を入力する第２の入力端子
５ｂと、これら第１の入力端子５ａと第２の入力端子５
ｂからの信号を入力とし第２の入力端子５ｂからの入力
信号レベルが第１の入力端子５ａの基準電圧よりも低い
ときは「Ｈレベル」を出力し第２の入力端子５ｂからの
入力信号レベルが第１の入力端子５ａの基準電圧よりも
高いときは「Ｌレベル」を出力する第１のミラー型セン
スアンプ１ａと、第１の入力端子５ａと第２の入力端子
５ｂからの信号を入力とし第２の入力端子５ｂからの入
力信号レベルが第１の入力端子５ａの基準電圧よりも低
いときは「Ｌレベル」を出力し第２の入力端子５ｂから
の入力信号レベルが第１の入力端子５ａの基準電圧より
も高いときは「Ｈレベル」を出力する第２のミラー型セ
ンスアンプ１ｂと、第２のミラー型センスアンプ１ｂの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第１のミラー型セン
スアンプ１ａの出力信号と第１のＮＡＮＤ回路６ａの出
力信号を２入力とする第２のＮＡＮＤ回路６ｂと、第１
のＮＡＮＤ回路６ａの出力信号を反転する第１のインバ
ータ回路７ａと、第２のＮＡＮＤ回路６ｂの出力信号を
反転する第２のインバータ回路７ｂとから構成されてい
る。FIG. 1 shows a first embodiment. The embodiment of FIG. 1 has a first input terminal 5a for inputting a reference voltage, a second input terminal 5b for inputting a voltage that increases and decreases around the reference voltage, and a first input terminal 5a and a second input terminal 5b. Input terminal 5
When the signal from the second input terminal 5b is input and the signal level from the second input terminal 5b is lower than the reference voltage of the first input terminal 5a, "H level" is output and the input signal from the second input terminal 5b When the level is higher than the reference voltage of the first input terminal 5a, the signals from the first mirror type sense amplifier 1a outputting "L level" and the first input terminal 5a and the second input terminal 5b are output. When the input signal level from the second input terminal 5b is lower than the reference voltage of the first input terminal 5a, "L level" is output, and the input signal level from the second input terminal 5b is the first level. When the voltage is higher than the reference voltage of the input terminal 5a, the second mirror type sense amplifier 1b which outputs "H level", the output signal of the second mirror type sense amplifier 1b and the output signal of the second NAND circuit 6b are First NA with two inputs And D circuit 6a, a second NAND circuit 6b to the output signal of the two inputs of the output signal of the first NAND circuit 6a of the first mirror type sense amplifier 1a, a first
And a second inverter circuit 7b for inverting the output signal of the second NAND circuit 6b.
【００１４】ここで、各ミラー型センスアンプはＰチャ
ネルＭＯＳトランジスタとＮチャネルＭＯＳトランジス
タとから構成されるＣＭＯＳ回路である。Here, each mirror type sense amplifier is a CMOS circuit composed of a P-channel MOS transistor and an N-channel MOS transistor.
【００１５】次に、第１の実施例の動作について説明す
る。Next, the operation of the first embodiment will be described.
【００１６】（１）第１の入力端子５ａに基準電圧を入
力し、第２の入力端子５ｂに基準電圧よりも低い電圧を
入力する。(1) A reference voltage is input to the first input terminal 5a, and a voltage lower than the reference voltage is input to the second input terminal 5b.
【００１７】（２）第１のミラー型センスアンプ１ａか
ら「Ｈレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｌレベル」信号が出力される。(2) An "H level" signal is output from the first mirror type sense amplifier 1a to the second mirror type sense amplifier 1a.
b outputs an “L level” signal.
【００１８】（３）第１のＮＡＮＤ回路６ａから直ちに
「Ｈレベル」信号が出力され、そして、第１のインバー
タ回路７ａから「Ｌレベル」信号が出力される。(3) The "H level" signal is immediately output from the first NAND circuit 6a, and the "L level" signal is output from the first inverter circuit 7a.
【００１９】（４）第２のＮＡＮＤ回路６ｂからＮＡＮ
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第２のインバータ回路７ｂから「Ｈレベ
ル」信号が出力される。(4) From the second NAND circuit 6b to NAN
After a delay time of one stage of the D circuit, an “L level” signal is output, and an “H level” signal is output from the second inverter circuit 7b.
【００２０】（６）第２の入力端子５ｂに基準電圧より
も高い電圧を入力する。(6) A voltage higher than the reference voltage is input to the second input terminal 5b.
【００２１】（７）第１のミラー型センスアンプ１ａか
ら「Ｌレベル」信号が、第２のミラー型センスアンプ１
ｂから「Ｈレベル」信号が出力される。(7) The "L level" signal is output from the first mirror type sense amplifier 1a to the second mirror type sense amplifier 1a.
b outputs an “H level” signal.
【００２２】（８）第２のＮＡＮＤ回路６ｂから直ちに
「Ｈレベル」信号が出力され、そして、第２のインバー
タ回路７ｂから「Ｌレベル」信号が出力される。(8) The "H level" signal is immediately output from the second NAND circuit 6b, and the "L level" signal is output from the second inverter circuit 7b.
【００２３】（９）第１のＮＡＮＤ回路６ａからＮＡＮ
Ｄ回路１段分の遅延時間後に「Ｌレベル」信号が出力さ
れ、そして、第１のインバータ回路７ａから「Ｈレベ
ル」信号が出力される。(9) From the first NAND circuit 6a to NAN
After a delay time of one stage of the D circuit, the “L level” signal is output, and the “H level” signal is output from the first inverter circuit 7a.
【００２４】このように、第１のミラー型センスアンプ
１ａと第２のミラー型センスアンプ１ｂの出力信号の立
ち下がりにより、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの出力信号が変化し、第１のミラー型
センスアンプ１ａと第２のミラー型センスアンプ１ｂの
出力信号の立ち下がり時間は影響しなくなる。As described above, the output signals of the first inverter circuit 7a and the second inverter circuit 7b change due to the fall of the output signals of the first mirror type sense amplifier 1a and the second mirror type sense amplifier 1b. However, the fall time of the output signals of the first mirror type sense amplifier 1a and the second mirror type sense amplifier 1b has no effect.
【００２５】また、第１のインバータ回路７ａと第２の
インバータ回路７ｂの出力信号波形すなわち、クロック
パルス幅も等しくなる。The output signal waveforms of the first inverter circuit 7a and the second inverter circuit 7b, that is, the clock pulse widths are also equal.
【００２６】本実施例において、第１のＮＡＮＤ回路６
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。In this embodiment, the first NAND circuit 6
The same function can be obtained by replacing each of a and the second NAND circuit 6b with a NOR circuit.
【００２７】次に、第２の実施例を図２に示す。Next, a second embodiment is shown in FIG.
【００２８】図２の実施例は、それぞれ逆相の信号を入
力する第３の入力端子５ｃと第４の入力端子５ｄと、第
３の入力端子５ｃから入力される信号と同期し２分の１
の周波数を持つ信号を入力する第５の入力端子５ｅと、
第４の入力端子５ｄから入力される信号と同期し２分の
１の周波数を持つ信号を入力する第６の入力端子５ｆ
と、第３の入力端子５ｃと第４の入力端子５ｄからの信
号を入力し第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも高いときは「Ｈ
レベル」を第３の入力端子５ｃからの信号レベルが第４
の入力端子５ｄからの信号レベルよりも低いときは「Ｌ
レベル」を出力する第３のミラー型センスアンプ１ｃと
を備えている。In the embodiment shown in FIG. 2, a third input terminal 5c and a fourth input terminal 5d for inputting signals of opposite phases, respectively, are synchronized with the signal input from the third input terminal 5c, and are divided by two minutes. 1
A fifth input terminal 5e for inputting a signal having a frequency of
A sixth input terminal 5f for inputting a signal having a half frequency in synchronization with a signal input from the fourth input terminal 5d
And the signal from the third input terminal 5c and the signal from the fourth input terminal 5d, and the signal level from the third input terminal 5c becomes the fourth signal.
Is higher than the signal level from the input terminal
Level is changed to the fourth signal level from the third input terminal 5c.
Is lower than the signal level from the input terminal 5d of
And a third mirror type sense amplifier 1c that outputs a “level”.
【００２９】更に、第５の入力端子５ｅと第６の入力端
子５ｆからの信号を入力し第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
高いときは「Ｈレベル」を第５の入力端子５ｅからの信
号レベルが第６の入力端子５ｆからの信号レベルよりも
低いときは「Ｌレベル」を出力する第４のミラー型セン
スアンプ１ｄと、第５の入力端子５ｅと第６の入力端子
５ｆからの信号を入力し第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも高
いときは「Ｌレベル」を第５の入力端子５ｅからの信号
レベルが第６の入力端子５ｆからの信号レベルよりも低
いときは「Ｈレベル」を出力する第５のミラー型センス
アンプ１ｅとを備えている。Further, when signals from the fifth input terminal 5e and the sixth input terminal 5f are input and the signal level from the fifth input terminal 5e is higher than the signal level from the sixth input terminal 5f, A fourth mirror type sense amplifier 1d that outputs “L level” when the signal level from the fifth input terminal 5e is lower than the signal level from the sixth input terminal 5f; When the signal level from the fifth input terminal 5e is higher than the signal level from the sixth input terminal 5f, the "L level" is changed to the fifth level. And a fifth mirror type sense amplifier 1e that outputs "H level" when the signal level from the input terminal 5e is lower than the signal level from the sixth input terminal 5f.
【００３０】また、第５のミラー型センスアンプ１ｅの
出力信号により第３のミラー型センスアンプ１ｃの出力
信号を２分の１に分周しデューティ比５０％の信号にす
る第１の分周回路２ａと、第４のミラー型センスアンプ
１ｄの出力信号により第３のミラー型センスアンプ１ｃ
の出力信号を２分の１に分周しデューティ比５０％の信
号にする第２の分周回路２ｂと、第１の分周回路２ａの
出力信号と第２のＮＡＮＤ回路６ｂの出力信号を２入力
とする第１のＮＡＮＤ回路６ａと、第２の分周回路２ｂ
の出力信号と第１のＮＡＮＤ回路６ａの出力信号を２入
力とする第２のＮＡＮＤ回路６ｂと、第１のＮＡＮＤ回
路６ａの出力信号を反転する第１のインバータ回路７ａ
と、第２のＮＡＮＤ回路６ｂの出力信号を反転する第２
のインバータ回路７ｂとから構成されている。The first frequency divider divides the output signal of the third mirror type sense amplifier 1c by half by the output signal of the fifth mirror type sense amplifier 1e to obtain a signal having a duty ratio of 50%. The third mirror type sense amplifier 1c is output from the circuit 2a and the output signal of the fourth mirror type sense amplifier 1d.
A second frequency dividing circuit 2b that divides the output signal of the second frequency divider into a signal having a duty ratio of 50%, and an output signal of the first frequency dividing circuit 2a and an output signal of the second NAND circuit 6b. A first NAND circuit 6a having two inputs and a second frequency dividing circuit 2b
A second NAND circuit 6b having two inputs of the output signal of the first NAND circuit 6a and the first inverter circuit 7a for inverting the output signal of the first NAND circuit 6a
And a second inversion of the output signal of the second NAND circuit 6b.
And an inverter circuit 7b.
【００３１】各ミラー型センスアンプは、ＰチャネルＭ
ＯＳトランジスタとＮチャネルＭＯＳトランジスタとか
ら構成されるＣＭＯＳ回路である。Each mirror type sense amplifier has a P-channel M
This is a CMOS circuit including an OS transistor and an N-channel MOS transistor.
【００３２】ここで、第１の分周回路２ａは、第３のミ
ラー型センスアンプ１ｃの出力信号をクロック端子入力
としクロック端子入力された信号を２分の１に分周し出
力する第１のフリップフロップ回路４ａと、第１のフリ
ップフロップ回路４ａの−Ｑ出力と第５のミラー型セン
スアンプ１ｅの出力信号との論理積をとり第１のフリッ
プフロップ回路４ａのセット端子Ｄに出力する第１のＡ
ＮＤ回路３ａとから構成されている。Here, the first frequency dividing circuit 2a uses the output signal of the third mirror type sense amplifier 1c as a clock terminal input, and divides the signal input from the clock terminal into two and outputs it. Of the first flip-flop circuit 4a and the output signal of the fifth mirror type sense amplifier 1e, and outputs the result to the set terminal D of the first flip-flop circuit 4a. First A
And an ND circuit 3a.
【００３３】また、第２の分周回路２ｂは、第３のミラ
ー型センスアンプ１ｃの出力信号をクロック端子入力と
しクロック端子入力された信号を２分の１に分周し出力
する第２のフリップフロップ回路４ｂと、第２のフリッ
プフロップ回路４ｂの−Ｑ出力と第４のミラー型センス
アンプ１ｄの出力信号との論理積をとり第２のフリップ
フロップ回路４ｂのセット端子Ｄに出力する第２のＡＮ
Ｄ回路３ｂとから構成されている。The second frequency dividing circuit 2b uses the output signal of the third mirror type sense amplifier 1c as a clock terminal input, and divides the signal input from the clock terminal into two and outputs the same. The flip-flop circuit 4b takes a logical product of the -Q output of the second flip-flop circuit 4b and the output signal of the fourth mirror type sense amplifier 1d and outputs the result to the set terminal D of the second flip-flop circuit 4b. 2 AN
And a D circuit 3b.
【００３４】各フリップフロップ回路では、クロック端
子入力された信号の立ち上がり時に、セット端子Ｄ入力
された信号が「Ｈレベル」であればＱ出力端子から「Ｈ
レベル」信号を出力し、クロック端子入力された信号の
立ち上がり時に、セット端子Ｄ入力された信号が「Ｌレ
ベル」であればＱ出力端子から「Ｌレベル」信号を出力
する。In each flip-flop circuit, when the signal input to the set terminal D is at the "H level" at the rise of the signal input to the clock terminal, the signal from the Q output terminal to the "H" level
When the signal input to the set terminal D is "L level" at the rise of the signal input to the clock terminal, an "L level" signal is output from the Q output terminal.
【００３５】次に、第２の実施例の動作について図３を
用いて説明する。Next, the operation of the second embodiment will be described with reference to FIG.
【００３６】（１）第３の入力端子５ｃと第４の入力端
子５ｄにそれぞれお互いに逆相となるような信号を一定
周波数で入力する。[0036] (1) for inputting a signal such that the reverse phase to each other respectively at a constant frequency to the third input terminal 5 c and the fourth input terminal 5 d.
【００３７】（２）第３の入力端子５ｃから入力される
信号と同期し２分の１の周波数を持つ信号を第５の入力
端子５ｅから入力する。(2) A signal having a half frequency synchronized with the signal input from the third input terminal 5c is input from the fifth input terminal 5e.
【００３８】（３）第４の入力端子５ｄから入力される
信号と同期し２分の１の周波数を持つ信号を第６の入力
端子５ｆから入力する。(3) A signal having a half frequency synchronized with the signal input from the fourth input terminal 5d is input from the sixth input terminal 5f.
【００３９】（４）第３のミラー型センスアンプ１ｃか
ら図３に示されるように入力信号と同一周波数を有する
信号が出力される。(4) As shown in FIG. 3, a signal having the same frequency as the input signal is output from the third mirror type sense amplifier 1c.
【００４０】（５）第４のミラー型センスアンプ１ｄか
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第３のミラー型センスアンプ１ｃの出
力信号と逆相の信号が出力される。(5) From the fourth mirror type sense amplifier 1d to the third mirror type sense amplifier 1 as shown in FIG.
c, the same frequency as the input signal, that is, one half of the output signal of the third mirror type sense amplifier 1c.
And a signal having the opposite phase to the output signal of the third mirror type sense amplifier 1c is output.
【００４１】（６）第５のミラー型センスアンプ１ｅか
ら図３に示されるように第３のミラー型センスアンプ１
ｃの出力信号に同期し、入力信号と同一周波数すなわち
第３のミラー型センスアンプ１ｃの出力信号の２分の１
の周波数を持ち、第４のミラー型センスアンプ１ｄの出
力信号と逆相すなわち第３のミラー型センスアンプ１ｃ
の出力信号と同相の信号が出力される。(6) From the fifth mirror type sense amplifier 1e to the third mirror type sense amplifier 1 as shown in FIG.
c, the same frequency as the input signal, that is, one half of the output signal of the third mirror type sense amplifier 1c.
And the opposite phase of the output signal of the fourth mirror type sense amplifier 1d, that is, the third mirror type sense amplifier 1c
Is output.
【００４２】（７）第１の分周回路２ａでは、第５のミ
ラー型センスアンプ１ｅからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。(7) In the first frequency dividing circuit 2a, the output signal of the third mirror type sense amplifier 1c is reduced by half according to the "H level" signal from the fifth mirror type sense amplifier 1e.
And a signal having a duty ratio of 50% is obtained.
【００４３】（８）第２の分周回路２ｂでは、第４のミ
ラー型センスアンプ１ｄからの「Ｈレベル」信号により
第３のミラー型センスアンプ１ｃの出力信号が２分の１
に分周されデューティ比５０％の信号になる。ここで、
第４のミラー型センスアンプ１ｄの出力信号は第５のミ
ラー型センスアンプ１ｅの出力信号と逆相なので、図３
に示されるように、第２の分周回路２ｂの出力信号と第
１の分周回路２ａの出力信号はお互いに逆相となる。(8) In the second frequency dividing circuit 2b, the output signal of the third mirror type sense amplifier 1c is reduced by one half by the "H level" signal from the fourth mirror type sense amplifier 1d.
And a signal having a duty ratio of 50% is obtained. here,
Since the output signal of the fourth mirror-type sense amplifier 1d is out of phase with the output signal of the fifth mirror-type sense amplifier 1e, FIG.
, The output signal of the second frequency dividing circuit 2b and the output signal of the first frequency dividing circuit 2a have phases opposite to each other.
【００４４】（９）第１の分周回路２ａの出力信号が
「Ｈレベル」、第２の分周回路２ｂの出力信号が「Ｌレ
ベル」のときは、第１のＮＡＮＤ回路６ａの出力信号は
「Ｌレベル」となり、第１のインバータ回路７ａの出力
信号は「Ｈレベル」となる。一方、第２のＮＡＮＤ回路
６ｂの出力信号は「Ｈレベル」となり、第２のインバー
タ回路７ｂの出力信号は「Ｌレベル」となる。(9) When the output signal of the first frequency dividing circuit 2a is "H level" and the output signal of the second frequency dividing circuit 2b is "L level", the output signal of the first NAND circuit 6a Becomes "L level", and the output signal of the first inverter circuit 7a becomes "H level". On the other hand, the output signal of the second NAND circuit 6b becomes “H level”, and the output signal of the second inverter circuit 7b becomes “L level”.
【００４５】（１０）第１の分周回路２ａの出力信号が
「Ｌレベル」、第２の分周回路２ｂの出力信号が「Ｈレ
ベル」になると、即座に第１のＮＡＮＤ回路６ａの出力
信号は「Ｈレベル」となり、第１のインバータ回路７ａ
の出力信号は「Ｌレベル」となる。一方、第２のＮＡＮ
Ｄ回路６ｂの出力信号はＮＡＮＤ回路１段分の遅延時間
後に「Ｌレベル」となり、第２のインバータ回路７ｂの
出力信号は「Ｈレベル」となる。(10) When the output signal of the first frequency divider 2a goes low and the output signal of the second frequency divider 2b goes high, the output of the first NAND circuit 6a is immediately turned on. The signal becomes "H level" and the first inverter circuit 7a
Becomes "L level". On the other hand, the second NAN
The output signal of the D circuit 6b becomes "L level" after a delay time of one stage of the NAND circuit, and the output signal of the second inverter circuit 7b becomes "H level".
【００４６】（１１）さらに、第１の分周回路２ａの出
力信号が「Ｈレベル」、第２の分周回路２ｂの出力信号
が「Ｌレベル」になると、第２のＮＡＮＤ回路６ｂの出
力信号は即座に「Ｈレベル」となり、第２のインバータ
回路７ｂの出力信号は「Ｌレベル」となる。一方、第１
のＮＡＮＤ回路６ａの出力信号はＮＡＮＤ回路１段分の
遅延時間後に「Ｌレベル」となり、第１のインバータ回
路７ａの出力信号は「Ｈレベル」となる。(11) Further, when the output signal of the first frequency divider 2a goes high and the output signal of the second frequency divider 2b goes low, the output of the second NAND circuit 6b The signal immediately becomes "H level", and the output signal of the second inverter circuit 7b becomes "L level". Meanwhile, the first
The output signal of the NAND circuit 6a becomes "L level" after a delay time of one stage of the NAND circuit, and the output signal of the first inverter circuit 7a becomes "H level".
【００４７】本実施例において、第１のＮＡＮＤ回路６
ａおよび第２のＮＡＮＤ回路６ｂをそれぞれＮＯＲ回路
と置き換えても同様に機能することができる。In this embodiment, the first NAND circuit 6
The same function can be obtained by replacing each of a and the second NAND circuit 6b with a NOR circuit.
【００４８】第１の実施例では、入力信号のデューティ
比が変化すれば、第１のインバータ回路７ａと第２のイ
ンバータ回路７ｂの信号間にスキューが生じたが、第２
の実施例では、入力信号のデューティ比が変化してもス
キューが生じない。In the first embodiment, when the duty ratio of the input signal changes, skew occurs between the signals of the first inverter circuit 7a and the second inverter circuit 7b.
In the embodiment, no skew occurs even when the duty ratio of the input signal changes.
【００４９】すなわち、各ミラー型センスアンプにおい
て、製造プロセスのばらつきによりＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタの駆動能力
がばらついても第１のインバータ回路７ａと第２のイン
バータ回路７ｂの出力信号間のスキューは増加しない。That is, in each mirror type sense amplifier, even if the driving capability of the P-channel MOS transistor and the N-channel MOS transistor varies due to the variation of the manufacturing process, the output signal between the first inverter circuit 7a and the second inverter circuit 7b is not changed. Skew does not increase.
【００５０】[0050]
【発明の効果】本発明は以上のように構成され機能する
ので、これによると、各差動回路の出力信号が立ち下が
るときのみ、各論理回路の出力信号を変化させることが
でき、これがため、ＣＭＯＳ回路において、製造プロセ
スのばらつきによりＰチャネルＭＯＳトランジスタとＮ
チャネルＭＯＳトランジスタの駆動能力がばらついても
クロック間スキューが生じないという従来にない優れた
二相クロック発生回路を提供することができる。According to the present invention, the output signal of each logic circuit can be changed only when the output signal of each differential circuit falls, since the present invention is constructed and functions as described above. In a CMOS circuit, a P channel MOS transistor and an N
It is possible to provide an excellent two-phase clock generation circuit, which is not conventionally available, in which skew between clocks does not occur even if the driving capability of the channel MOS transistor varies.
【図１】本発明の第１の実施例を示した構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図２】本発明の第２の実施例を示した構成図である。FIG. 2 is a configuration diagram showing a second embodiment of the present invention.
【図３】本発明の第２の実施例の各構成要素部の出力波
形図である。FIG. 3 is an output waveform diagram of each component of the second embodiment of the present invention.
【図４】従来例を示した構成図である。FIG. 4 is a configuration diagram showing a conventional example.
【図５】従来例の各構成要素部の出力波形図である。FIG. 5 is an output waveform diagram of each component of a conventional example.
１ａ 第１のミラー型センスアンプ １ｂ 第２のミラー型センスアンプ １ｃ 第３のミラー型センスアンプ １ｄ 第４のミラー型センスアンプ １ｅ 第５のミラー型センスアンプ ２ａ 第１の分周回路 ２ｂ 第２の分周回路 ３ａ 第１のＡＮＤ回路 ３ｂ 第２のＡＮＤ回路 ４ａ 第１のフリップフロップ回路 ４ｂ 第２のフリップフロップ回路 ５ａ 第１の入力端子 ５ｂ 第２の入力端子 ５ｃ 第３の入力端子 ５ｄ 第４の入力端子 ５ｅ 第５の入力端子 ５ｆ 第６の入力端子 ６ａ 第１のＮＡＮＤ回路 ６ｂ 第２のＮＡＮＤ回路 ７ａ 第１のインバータ回路 ７ｂ 第２のインバータ回路 1a 1st mirror type sense amplifier 1b 2nd mirror type sense amplifier 1c 3rd mirror type sense amplifier 1d 4th mirror type sense amplifier 1e 5th mirror type sense amplifier 2a 1st frequency dividing circuit 2b 2nd 3a first AND circuit 3b second AND circuit 4a first flip-flop circuit 4b second flip-flop circuit 5a first input terminal 5b second input terminal 5c third input terminal 5d 4 input terminal 5e fifth input terminal 5f sixth input terminal 6a first NAND circuit 6b second NAND circuit 7a first inverter circuit 7b second inverter circuit
Claims (2)
記基準電圧を中心にして増減する入力信号を入力する第
２の入力端子と、前記第１及び第２の入力端子を介して
前記基準電圧及び前記入力信号を入力し当該入力信号と
同相の信号を出力する能動負荷を有する第１の差動回路
と、前記第１及び第２の入力端子を介して前記基準電圧
及び前記入力信号を入力し当該入力信号と逆相の信号を
出力する能動負荷を有する第２の差動回路と、第２の論
理回路の出力信号と前記第１の差動回路の出力信号を２
入力とするＮＡＮＤ回路またはＮＯＲ回路からなる第１
の論理回路と、この第１の論理回路の出力信号と前記第
２の差動回路の出力信号を２入力とするＮＡＮＤ回路ま
たはＮＯＲ回路からなる第２の論理回路とから構成され
ていることを特徴とする二相クロック発生回路。1. A first input terminal for inputting a reference voltage, a second input terminal for inputting an input signal which increases / decreases around the reference voltage, and via the first and second input terminals. A first differential circuit having an active load that inputs the reference voltage and the input signal and outputs a signal having the same phase as the input signal; and the reference voltage and the input through the first and second input terminals. A second differential circuit having an active load for inputting a signal and outputting a signal having a phase opposite to that of the input signal; an output signal of the second logic circuit and an output signal of the first differential circuit being 2
A first NAND or NOR circuit as an input
And a second logic circuit comprising a NAND circuit or a NOR circuit having two inputs of the output signal of the first logic circuit and the output signal of the second differential circuit. Characteristic two-phase clock generation circuit.
動回路と、この第１の差動回路の出力信号を２分の１に
分周しデューティ比５０％の信号にする第１の分周回路
と、入力信号と逆相の信号を出力する第２の差動回路
と、この第２の差動回路の出力信号を２分の１に分周し
デューティ比５０％の信号にする第２の分周回路と、第
２の論理回路の出力信号と前記第１の分周回路の出力信
号を２入力とするＮＡＮＤ回路またはＮＯＲ回路からな
る第１の論理回路と、この第１の論理回路の出力信号と
前記第２の分周回路の出力信号を２入力とするＮＡＮＤ
回路またはＮＯＲ回路からなる第２の論理回路とから構
成されていることを特徴とする二相クロック発生回路。2. A first differential circuit for outputting a signal having the same phase as an input signal, and a second differential circuit which divides an output signal of the first differential circuit by half to obtain a signal having a duty ratio of 50%. 1 divider circuit, a second differential circuit that outputs a signal having a phase opposite to that of the input signal, and a signal having a duty ratio of 50% by dividing the output signal of the second differential circuit by half. A second frequency divider circuit; a first logic circuit comprising a NAND circuit or a NOR circuit having two inputs of an output signal of the second logic circuit and an output signal of the first frequency divider; NAND having two inputs of an output signal of one logic circuit and an output signal of the second frequency divider
And a second logic circuit comprising a NOR circuit and a NOR circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273150A JP3130592B2 (en) | 1991-09-25 | 1991-09-25 | Two-phase clock generation circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03273150A JP3130592B2 (en) | 1991-09-25 | 1991-09-25 | Two-phase clock generation circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0590922A JPH0590922A (en) | 1993-04-09 |
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Family Applications (1)
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| Country | Link |
|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5347749B2 (en) * | 2009-06-18 | 2013-11-20 | 富士通セミコンダクター株式会社 | Differential receiver circuit |
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1991
- 1991-09-25 JP JP03273150A patent/JP3130592B2/en not_active Expired - Fee Related
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|---|---|
| JPH0590922A (en) | 1993-04-09 |
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