JP3130007B2 - Successive approximation type A / D converter circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は逐次比較型Ａ／Ｄコ
ンバータ回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a successive approximation type A / D converter circuit.
【０００２】[0002]
【従来の技術】逐次比較型Ａ／Ｄコンバータ回路は、ア
ナログ電圧を多数の基準電圧と逐次比較することでアナ
ログ電圧のデジタルコードを生成するものであり、変換
時間は長いものの、回路規模を小さくできるという利点
を有している。逐次比較型Ａ／Ｄコンバータ回路は、そ
の原理上、多数の基準電圧を生成するための電圧生成手
段が必ず必要であり、この電圧生成手段は集積回路では
例えば基準電圧生成ブロックとして形成され、具体的に
は多数の同一抵抗値の抵抗を直列接続して電圧を分圧す
ることで多数の基準電圧を生成する構成となっている。2. Description of the Related Art A successive approximation type A / D converter circuit generates a digital code of an analog voltage by successively comparing an analog voltage with a large number of reference voltages. The conversion time is long, but the circuit scale is small. It has the advantage of being able to. In principle, the successive approximation type A / D converter circuit requires voltage generating means for generating a large number of reference voltages, and this voltage generating means is formed as a reference voltage generating block in an integrated circuit. More specifically, a large number of reference voltages are generated by connecting a large number of resistors having the same resistance value in series and dividing the voltage.
【０００３】しかし、基準電圧生成ブロックを構成する
抵抗は、生成するデジタルコードの最大値に相当する数
だけ必要である。したがって、デジタルコードのビット
数を１ビット上げると抵抗の数は２倍になり、集積回路
における基準電圧生成ブロックのレイアウト面積は２倍
となってしまう。そのため、逐次比較型Ａ／Ｄコンバー
タ回路は一般に高分解能のＡ／Ｄ変換には不向きとされ
ているが、それでも集積回路の一層の小型化のために高
分解能の逐次比較型Ａ／Ｄコンバータ回路が望まれてい
る。However, the number of resistors constituting the reference voltage generation block is required to be equal to the maximum value of the digital code to be generated. Therefore, if the bit number of the digital code is increased by one bit, the number of resistors doubles, and the layout area of the reference voltage generation block in the integrated circuit doubles. For this reason, the successive approximation type A / D converter circuit is generally not suitable for high resolution A / D conversion. However, the high resolution successive approximation type A / D converter circuit is required to further reduce the size of the integrated circuit. Is desired.
【０００４】この要請に応えるため、例えば、特開平４
−２７８７２４号には、基準電圧生成ブロックは上位ビ
ットの生成に必要な分解能で構成し、基準電圧生成ブロ
ックを容量結合手段により上位ビットと下位ビットに分
割してディジタルコードを生成する方式が提案されてい
る。この先行技術文献に開示されている方式では、上位
ビットのディジタルコードの生成は並列比較により行っ
ているが、上位ビットおよび下位ビットを両方とも逐次
比較のみにより行うことも可能であり、例えば図５に示
したような回路構成とすることができる。[0004] To meet this demand, for example, Japanese Patent Laid-Open No.
No. 278724 proposes a method in which a reference voltage generation block is configured with a resolution necessary for generating upper bits, and a digital code is generated by dividing the reference voltage generation block into upper bits and lower bits by capacitive coupling means. ing. In the system disclosed in this prior art document, the generation of the digital code of the upper bits is performed by parallel comparison. However, both the upper bits and the lower bits can be performed only by successive comparison. The circuit configuration shown in FIG.
【０００５】図５に示した逐次比較型Ａ／Ｄコンバータ
回路１０２は、１２ビットのＡ／Ｄ変換を行うものであ
り、１０２４の抵抗Ｒ１〜Ｒ１０２４を直列接続し両端
に電圧を印加して構成した基準電圧生成ブロック１０
４、コンパレータ１０６、第１のコンデンサ１０８、第
１のコンデンサ１０８より容量の小さい第２のコンデン
サ１１０、スイッチ回路１１２などにより構成されてい
る。Ａ／Ｄ変換を行う際は、まずスイッチ１１４をアナ
ログ電圧入力端子１１６側に倒した状態で、デジタルコ
ードを取得すべきアナログ電圧をアナログ電圧入力端子
１１６に印加して第１および第２のコンデンサ１０８，
１１０を充電させ、その後、スイッチ１１４を第１の入
力端子１１８側に倒してスイッチ回路１１２を操作す
る。The successive approximation A / D converter circuit 102 shown in FIG. 5 performs 12-bit A / D conversion, and is configured by connecting 1024 resistors R1 to R1024 in series and applying a voltage to both ends. Reference voltage generation block 10
4, a comparator 106, a first capacitor 108, a second capacitor 110 having a smaller capacity than the first capacitor 108, a switch circuit 112, and the like. When performing the A / D conversion, first, in a state where the switch 114 is tilted to the analog voltage input terminal 116 side, an analog voltage from which a digital code is to be obtained is applied to the analog voltage input terminal 116 and the first and second capacitors are applied. 108,
Then, the switch circuit 112 is operated by turning the switch 114 to the first input terminal 118 side.
【０００６】スイッチ回路１１２の操作では、まず、第
１の入力端子１１８に対してスイッチ回路１１２を通じ
基準電圧生成ブロック１０４から基準電圧を切り換えて
供給し、例えばコンパレータ１０６の出力がローレベル
からハイレベルに変化する１つ手前の基準電圧に設定す
る。スイッチ回路１１２の切り換えはデジタル信号によ
り行い、そして上述のように基準電圧を設定した時のデ
ジタル信号の値が求める上位側のデジタルコードとな
る。次に、第２の入力端子に対して同様にスイッチ回路
１１２を通じ基準電圧生成ブロック１０４から基準電圧
を切り換えて供給し、コンパレータ１０６の出力を監視
することで基準電圧を適切な値に設定する。ここで、第
２のコンデンサ１１０の容量は第１のコンデンサ１０８
の容量より小さいので、スイッチ回路１１２を例えば上
述の場合と同じピッチで切り換えたとしてもコンパレー
タ１０６に供給される電圧はより小さいピッチで変化す
ることになり、したがって、より高分解能のＡ／Ｄ変換
が可能となる。そして、このときスイッチ回路１１２を
切り換えるためにスイッチ回路１１２に与えたデジタル
信号の値が求める下位側のデジタルコードとなる。In the operation of the switch circuit 112, first, a reference voltage is switched and supplied from the reference voltage generation block 104 to the first input terminal 118 through the switch circuit 112. For example, the output of the comparator 106 is changed from low level to high level. Is set to the reference voltage one before. The switching of the switch circuit 112 is performed by a digital signal, and the value of the digital signal when the reference voltage is set as described above is the upper digital code to be obtained. Next, the reference voltage is similarly switched and supplied from the reference voltage generation block 104 to the second input terminal through the switch circuit 112, and the output of the comparator 106 is monitored to set the reference voltage to an appropriate value. Here, the capacity of the second capacitor 110 is the first capacitor 108
Therefore, even if the switching circuit 112 is switched at the same pitch as in the above case, the voltage supplied to the comparator 106 changes at a smaller pitch. Becomes possible. At this time, the value of the digital signal given to the switch circuit 112 for switching the switch circuit 112 is the lower-order digital code to be obtained.
【０００７】この逐次比較型Ａ／Ｄコンバータ回路１０
２では、基準電圧生成ブロック１０４は例えば上位１０
ビットの生成に必要な分解能で構成すればよく、したが
って基準電圧生成ブロック１０４を構成する抵抗の数を
減らすことができ、逐次比較型Ａ／Ｄコンバータ回路１
０２の小型化を実現できる。This successive approximation type A / D converter circuit 10
In 2, the reference voltage generation block 104
The number of resistors constituting the reference voltage generation block 104 can be reduced, and the successive approximation A / D converter circuit 1
02 can be downsized.
【０００８】[0008]
【発明が解決しようとする課題】しかし、電子機器の小
型化は常に重要な課題であり、種々の電子機器で用いら
れる逐次比較型Ａ／Ｄコンバータ回路に対する小型化の
要求はきわめて強い。そこで本発明の目的は、一層の小
型化が可能な逐次比較型Ａ／Ｄコンバータ回路を提供す
ることにある。However, miniaturization of electronic equipment is always an important issue, and there is an extremely strong demand for miniaturization of successive approximation A / D converter circuits used in various electronic equipment. Accordingly, an object of the present invention is to provide a successive approximation type A / D converter circuit that can be further downsized.
【０００９】[0009]
【課題を解決するための手段】本発明は上記目的を達成
するため、順位付けられた複数の出力端子から各出力端
子の順位に対応する電圧を出力する基準電圧生成手段を
備え、前記基準電圧生成手段の前記出力端子から出力さ
れる各電圧と、与えられたアナログ電圧とを逐次比較す
ることにより前記アナログ電圧のデジタルコードを生成
する逐次比較型Ａ／Ｄコンバータ回路であって、第１お
よび第２の入力端子を有し前記第１の入力端子に一定電
圧が印加されているコンパレータと、前記コンパレータ
の前記第２の入力端子に一端がそれぞれ接続された第１
ないし第３のコンデンサと、前記アナログ電圧を入力す
るアナログ電圧入力端子と、第１の基準電圧入力端子
と、前記アナログ電圧入力端子および前記第１の基準電
圧入力端子のいずれかを前記第１のコンデンサの他端に
接続する入力切換スイッチと、前記第２および第３のコ
ンデンサの他端にそれぞれ接続された第２および第３の
基準電圧入力端子と、前記基準電圧生成手段の各出力端
子のいずれかを前記第１の基準電圧入力端子に接続し
て、前記デジタルコードの上位側のビットの値を決定す
るための電圧を前記第１の基準電圧入力端子に供給する
第１の電圧切換スイッチと、前記基準電圧生成手段の複
数の前記出力端子から選択した一部の前記出力端子のい
ずれかを前記第２の基準電圧入力端子に接続して、前記
デジタルコードの下位側の１つまたは複数の第１の下位
ビットの値を決定するための電圧を前記第２の基準電圧
入力端子に供給する第２の電圧切換スイッチと、前記基
準電圧生成手段の複数の前記出力端子から選択した一部
の前記出力端子のいずれかを前記第３の基準電圧入力端
子に接続して、前記デジタルコードにおける前記第１の
下位ビットよりさらに下位側の１つまたは複数の第２の
下位ビットの値を決定するための電圧を前記第３の基準
電圧入力端子に供給する第３の電圧切換スイッチとを備
え、前記基準電圧生成手段が各出力端子から出力する電
圧は、低圧側の基準電圧から高圧側の基準電圧までを等
分割して得られる電圧であり、前記第３の電圧切換スイ
ッチは前記デジタルコードの最下位ビットの値を決める
ための電圧として、最下位ビットが０である場合と、最
下位ビットが１である場合と、最下位ビットが０でかつ
桁上がりがある場合との３つの場合のいずれであるかを
決定するための電圧を前記第３の基準電圧入力端子に供
給することを特徴とする。In order to achieve the above object, the present invention comprises reference voltage generating means for outputting a voltage corresponding to the rank of each output terminal from a plurality of ranked output terminals, A successive approximation type A / D converter circuit for successively comparing each voltage output from the output terminal of the generation means with a given analog voltage to generate a digital code of the analog voltage, A comparator having a second input terminal to which a constant voltage is applied to the first input terminal; and a first comparator having one end connected to the second input terminal of the comparator.
To a third capacitor, an analog voltage input terminal for inputting the analog voltage, a first reference voltage input terminal, and any one of the analog voltage input terminal and the first reference voltage input terminal. An input changeover switch connected to the other end of the capacitor, second and third reference voltage input terminals respectively connected to the other ends of the second and third capacitors, and an output terminal of each output terminal of the reference voltage generating means. Either one is connected to the first reference voltage input terminal, and a first voltage changeover switch that supplies a voltage for determining the value of the upper bit of the digital code to the first reference voltage input terminal Connecting one of the output terminals selected from the plurality of output terminals of the reference voltage generation means to the second reference voltage input terminal, A second voltage switch for supplying a voltage for determining the value of one or more first lower bits to the second reference voltage input terminal; and a plurality of the output terminals of the reference voltage generation means. Any one of the output terminals selected from the above is connected to the third reference voltage input terminal, and one or more second lower bits further lower than the first lower bit in the digital code are connected. A third voltage changeover switch for supplying a voltage for determining a bit value to the third reference voltage input terminal, wherein a voltage output from each output terminal by the reference voltage generation means is a low voltage side reference voltage. The third voltage changeover switch is a voltage obtained by equally dividing a voltage to a reference voltage on the high voltage side, and the third voltage switch is a voltage for determining the value of the least significant bit of the digital code. , The least significant bit is 1, or the least significant bit is 0, and there is a carry. It is supplied to terminals.
【００１０】本発明の逐次比較型Ａ／Ｄコンバータ回路
では、第３のコンデンサの容量を第２のコンデンサの容
量より小さく設定すれば、基準電圧生成手段が生成した
基準電圧を第３の電圧切換スイッチにより、第２の電圧
切換スイッチと同じ電圧ピッチで、あるいはより大きい
電圧ピッチで切り換えて第３の基準電圧入力端子に供給
しても、コンパレータの第２の入力端子における電圧変
化は第２の電圧切換スイッチを切り換えた場合より小さ
くなる。したがって、さらに下位側のビット値を決定す
ることができ、より高分解能のＡ／Ｄ変換を行うことが
できる。そのため、本発明により、少ない数の基準電圧
を生成する基準電圧生成手段を用いて高分解能のＡ／Ｄ
変換を行うことが可能となり、例えば集積回路化した場
合、基準電圧生成手段のレイアウト面積を小さくして逐
次比較型Ａ／Ｄコンバータ回路の一層の小型化を実現で
きる。In the successive approximation type A / D converter circuit of the present invention, if the capacity of the third capacitor is set smaller than the capacity of the second capacitor, the reference voltage generated by the reference voltage generating means is switched to the third voltage switching. Even if the switch is switched at the same voltage pitch as that of the second voltage changeover switch or at a larger voltage pitch and supplied to the third reference voltage input terminal, the voltage change at the second input terminal of the comparator is changed to the second voltage change switch. It becomes smaller than when the voltage switch is switched. Therefore, the lower bit value can be determined, and A / D conversion with higher resolution can be performed. Therefore, according to the present invention, a high-resolution A / D converter using a reference voltage generating means for generating a small number of reference voltages.
The conversion can be performed. For example, in the case of an integrated circuit, the layout area of the reference voltage generating means can be reduced to further reduce the size of the successive approximation A / D converter circuit.
【００１１】[0011]
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図１は本発明による逐次比
較型Ａ／Ｄコンバータ回路の一例を示す回路図、図２は
図１の逐次比較型Ａ／Ｄコンバータ回路を構成するスイ
ッチ回路を詳しく示す構成図である。本実施の形態例の
逐次比較型Ａ／Ｄコンバータ回路１は、アナログ電圧よ
り１２ビットのデジタルコードを生成するものであり、
図１に示したように、基準電圧生成ブロック２、スイッ
チ回路４、ならびに比較部６を含んで構成されている。
基準電圧生成ブロック２は、順位付けられた複数の出力
端子Ｔ０、Ｔ１、…、Ｔ５１１を備え、各出力端子よ
り、各出力端子の順位に対応する基準電圧を出力する。
基準電圧生成ブロック２は、本実施の形態例では５１２
のほぼ同一抵抗値の抵抗Ｒ１〜Ｒ５１２を直列接続して
構成され、抵抗Ｒ１の、抵抗Ｒ２と反対側の端子は低圧
側の基準電位点８に、抵抗Ｒ５１２の、抵抗Ｒ５１１と
反対側の端子は高圧側の基準電位点１０にそれぞれ接続
されている。そして、出力端子Ｔ０が低圧側の基準電位
点８に接続されている他は、出力端子Ｔ１〜Ｔ５１１は
それぞれ各抵抗どうしの接続点に接続されている。ここ
では各出力端子Ｔ０〜Ｔ５１１より出力される電圧をそ
れぞれＶ（０ＬＳＢ）、Ｖ（１ＬＳＢ）、…、Ｖ（２9
−１ＬＳＢ）と表す。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a circuit diagram showing an example of a successive approximation type A / D converter circuit according to the present invention, and FIG. 2 is a configuration diagram specifically showing a switch circuit constituting the successive approximation type A / D converter circuit of FIG. The successive approximation type A / D converter circuit 1 of the present embodiment generates a 12-bit digital code from an analog voltage.
As shown in FIG. 1, it includes a reference voltage generation block 2, a switch circuit 4, and a comparison unit 6.
The reference voltage generation block 2 includes a plurality of ranked output terminals T0, T1,..., T511, and outputs a reference voltage corresponding to the order of each output terminal from each output terminal.
The reference voltage generation block 2 is 512 in the present embodiment.
Are connected in series with the resistors R1 to R512 having substantially the same resistance value. The terminal of the resistor R1 opposite to the resistor R2 is connected to the low-voltage-side reference potential point 8 and the terminal of the resistor R512 opposite to the resistor R511. Are connected to the reference potential point 10 on the high voltage side, respectively. Then, except that the output terminal T0 is connected to the reference potential point 8 on the low voltage side, the output terminals T1 to T511 are connected to the connection points of the respective resistors. Wherein each of the voltage output from the output terminals T0~T511 is V (0LSB), V (1LSB ), ..., V (2 9
-1 LSB).
【００１２】比較部６は、反転入力端子である第１の入
力端子１２および非反転入力端子である第２の入力端子
１４を有し第１の入力端子１２に電源１６により一定電
圧が印加されているコンパレータ１８と、コンパレータ
１８の第２の入力端子１４に一端がそれぞれ接続された
第１ないし第３のコンデンサ２０，２２，２４と、アナ
ログ電圧を入力するアナログ電圧入力端子２６と、第１
の基準電圧入力端子２８と、アナログ電圧入力端子２６
および第１の基準電圧入力端子２８のいずれかを第１の
コンデンサ２０の他端に接続する入力切換スイッチ３０
と、第２および第３のコンデンサ２２，２４の他端にそ
れぞれ接続された第２および第３の基準電圧入力端子３
２，３４とを含んで構成されている。The comparing section 6 has a first input terminal 12 which is an inverting input terminal and a second input terminal 14 which is a non-inverting input terminal. A constant voltage is applied to the first input terminal 12 by a power supply 16. The first to third capacitors 20, 22, and 24, one ends of which are respectively connected to the second input terminal 14 of the comparator 18, an analog voltage input terminal 26 for inputting an analog voltage,
Reference voltage input terminal 28 and analog voltage input terminal 26
Switch 30 for connecting one of first and second reference voltage input terminals 28 to the other end of first capacitor 20
And second and third reference voltage input terminals 3 connected to the other ends of the second and third capacitors 22 and 24, respectively.
2 and 34.
【００１３】本実施の形態例では、第１のコンデンサ２
０は第２のコンデンサ２２の約１６倍の容量を有し、第
３のコンデンサ２４は第２のコンデンサ２２の約１／２
倍の容量を有している。第３のコンデンサ２４は具体的
には、集積回路内では第２のコンデンサ２２と同容量の
単位容量コンデンサセルを２つ直列に接続することで構
成でき、一方、第１のコンデンサ２０は第２のコンデン
サ２２と同容量の単位容量コンデンサセルを１６個並列
に接続することで構成できる。In this embodiment, the first capacitor 2
0 has a capacitance approximately 16 times that of the second capacitor 22, and the third capacitor 24 has approximately １ ／ of the capacitance of the second capacitor 22.
It has twice the capacity. Specifically, the third capacitor 24 can be configured by connecting two unit capacitance capacitor cells having the same capacity as the second capacitor 22 in an integrated circuit in series, while the first capacitor 20 is connected to the second capacitor 22. By connecting 16 unit capacitance capacitor cells having the same capacity as that of the capacitor 22 in parallel.
【００１４】なお、第１および第３のコンデンサ２０，
２４は、単位容量コンデンサセルをこのように直列に接
続したりあるいは並列に接続して構成する以外にも、必
要な容量を有する単一のコンデンサとして構成すること
も無論可能である。さらに、第３のコンデンサ２４を１
つの単位容量コンデンサセルで構成し、第１および第２
のコンデンサ２０，２２を上記単位容量コンデンサセル
を並列接続して構成することも可能である。また、上記
電源１６の電圧は、コンパレータ１８が正常に動作する
ために十分な電圧として、本例ではコンパレータ１８に
供給する電源電圧の１／２とする。The first and third capacitors 20,
It is of course possible to configure the unit 24 as a single capacitor having a required capacity other than connecting the unit capacitance capacitor cells in series or in parallel as described above. Further, the third capacitor 24 is set to 1
Composed of two unit capacitance capacitor cells, the first and second
It is also possible to configure the capacitors 20 and 22 by connecting the unit capacitance capacitor cells in parallel. Further, the voltage of the power supply 16 is a voltage sufficient for the comparator 18 to operate normally, and in this example, is set to の of the power supply voltage supplied to the comparator 18.
【００１５】スイッチ回路４は、図２に示したように、
第１ないし第３の電圧切換スイッチ３６，３８，４０に
より構成されている。第１の電圧切換スイッチ３６は、
基準電圧生成ブロック２の各出力端子のいずれかを第１
の基準電圧入力端子２８に接続して、デジタルコードの
上位側の９ビットの値を決定するための電圧を第１の基
準電圧入力端子２８に供給する。第２の電圧切換スイッ
チ３８は、基準電圧生成ブロック２の複数の出力端子か
ら選択した一部の出力端子のいずれかを第２の基準電圧
入力端子３２に接続して、デジタルコードの第２位およ
び第３位の２ビットの値を決定するための電圧を第２の
基準電圧入力端子３２に供給する。第３の電圧切換スイ
ッチ４０は、基準電圧生成ブロック２の複数の出力端子
から選択した一部の出力端子のいずれかを第３の基準電
圧入力端子３４に接続して、デジタルコードの最下位の
ビットの値を決定するための電圧を第３の基準電圧入力
端子３４に供給する。The switch circuit 4 is, as shown in FIG.
It comprises first to third voltage changeover switches 36, 38, 40. The first voltage switch 36 is
Connect one of the output terminals of the reference voltage generation block 2 to the first
And supplies a voltage for determining the value of the upper 9 bits of the digital code to the first reference voltage input terminal 28. The second voltage changeover switch 38 connects any one of the output terminals selected from the plurality of output terminals of the reference voltage generation block 2 to the second reference voltage input terminal 32, and outputs the second digit of the digital code. And a voltage for determining the value of the third two bits is supplied to the second reference voltage input terminal 32. The third voltage changeover switch 40 connects any one of the output terminals selected from the plurality of output terminals of the reference voltage generation block 2 to the third reference voltage input terminal 34, and outputs the lowest digit of the digital code. A voltage for determining the value of the bit is supplied to a third reference voltage input terminal.
【００１６】第１の電圧切換スイッチ３６の入力端子は
基準電圧生成ブロック２の各出力端子にそれぞれ接続さ
れ、デジタル制御信号４２の値にもとづいて、各出力端
子のいずれかを第１の基準電圧入力端子２８に接続す
る。第２の電圧切換スイッチ３８の入力端子は、基準電
圧生成ブロック２の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１
６にそれぞれ接続され、デジタル制御信号４４の値にも
とづいて、これらの出力端子のいずれかを第２の基準電
圧入力端子３２に接続する。第２の電圧切換スイッチ３
８はこのように接続されているため、第２の電圧切換ス
イッチ３８を切り換えた際の第２の基準電圧入力端子３
２における電圧の変化ピッチは、第１の電圧切換スイッ
チ３６を切り換えた際の第１の基準電圧入力端子２８に
おける電圧の変化ピッチの４倍となる。第３の電圧切換
スイッチ４０の入力端子は、基準電圧生成ブロック２の
出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞれ接続され、デジ
タル制御信号４６の値にもとづいて、これらの出力端子
のいずれかを第３の基準電圧入力端子３４に接続する。An input terminal of the first voltage changeover switch 36 is connected to each output terminal of the reference voltage generation block 2, and any one of the output terminals is connected to the first reference voltage based on the value of the digital control signal 42. Connect to input terminal 28. The input terminals of the second voltage switch 38 are the output terminals T4, T8, T12, T1 of the reference voltage generation block 2.
6 and one of these output terminals is connected to the second reference voltage input terminal 32 based on the value of the digital control signal 44. Second voltage switch 3
8 is connected in this manner, the second reference voltage input terminal 3 when the second voltage switch 38 is switched
The change pitch of the voltage at 2 is four times the change pitch of the voltage at the first reference voltage input terminal 28 when the first voltage switch 36 is switched. The input terminal of the third voltage changeover switch 40 is connected to each of the output terminals T4, T6, and T10 of the reference voltage generation block 2, and any one of these output terminals is connected to the third terminal based on the value of the digital control signal 46. Is connected to the reference voltage input terminal 34.
【００１７】次に、このように構成された逐次比較型Ａ
／Ｄコンバータ回路１の動作について説明する。まず、
アナログ電圧をアナログ電圧入力端子２６に印加して初
期設定を行う場合の動作を説明する。このとき、入力切
換スイッチ３０はアナログ電圧入力端子２６側に倒し、
第２および第３の電圧切換スイッチ３８，４０は共に基
準電圧生成ブロック２の出力端子Ｔ４をそれぞれ第２お
よび第３の基準電圧入力端子３２，３４に接続する状態
に設定する。この状態でデジタルコードを取得すべきア
ナログ電圧をアナログ電圧入力端子２６に供給し、第１
ないし第３のコンデンサ２０，２２，２４を充電させ
る。なお、この状態のとき、コンパレータ１８の出力が
ローレベルとハイレベルの中間のレベルとなるように、
コンパレータ１８はあらかじめ調整されているものとす
る。第１の基準電圧入力端子２８は初期設定時には動作
に無関係であるため、第１の電圧切換スイッチ３６はど
のような状態に設定してもかまわない。ただし、つづく
デジタルコード生成動作に要する時間を短くするために
は出力端子Ｔ２５６を第１の基準電圧入力端子２８に接
続する状態とすることが望ましい。Next, the successive approximation type A constructed as described above
The operation of the / D converter circuit 1 will be described. First,
The operation when the analog voltage is applied to the analog voltage input terminal 26 to perform the initial setting will be described. At this time, the input switch 30 is turned to the analog voltage input terminal 26 side,
The second and third voltage changeover switches 38 and 40 both set the output terminal T4 of the reference voltage generation block 2 to a state where they are connected to the second and third reference voltage input terminals 32 and 34, respectively. In this state, an analog voltage from which a digital code is to be obtained is supplied to the analog voltage input terminal 26, and the first
Or charge the third capacitors 20, 22, and 24. In this state, the output of the comparator 18 is set at an intermediate level between the low level and the high level.
It is assumed that the comparator 18 has been adjusted in advance. Since the first reference voltage input terminal 28 is irrelevant to the operation at the time of initial setting, the first voltage switch 36 may be set to any state. However, in order to reduce the time required for the subsequent digital code generation operation, it is desirable that the output terminal T256 be connected to the first reference voltage input terminal 28.
【００１８】第１ないし第３のコンデンサ２０，２２，
２４の充電が完了し、各部の電圧が安定すれば初期設定
は終了であり、第１段階のデジタルコードの生成動作に
移るべく入力切換スイッチ３０を第１の基準電圧入力端
子２８側に倒し、基準電圧生成ブロック２の出力電圧を
第１の電圧切換スイッチ３６を通じて第１の基準電圧入
力端子２８に供給する状態とする。The first to third capacitors 20, 22,.
When the charging of 24 is completed and the voltages of the respective parts are stabilized, the initial setting is completed, and the input changeover switch 30 is moved to the first reference voltage input terminal 28 side to shift to the digital code generation operation of the first stage. The output voltage of the reference voltage generation block 2 is supplied to the first reference voltage input terminal 28 through the first voltage switch 36.
【００１９】基準電圧生成ブロック２は５１２の出力端
子から５１２通りの電圧を出力しており、電圧を逐次切
り換えて比較を行うことでアナログ電圧入力端子２６に
入力したアナログ電圧を表す９ビットのデジタルコード
を生成することができる。具体的には、コンパレータ１
８の出力を監視しながらデジタル制御信号４２の値を順
次変化させ、コンパレータ１８の出力１８Ａが例えばロ
ーレベルからハイレベルに変化したとき、制御信号４２
を１段前の値に戻し、そのデジタル制御信号４２の２進
値を求めるデジタルコードとする。このようにして得ら
れたデジタルコードがアナログ電圧を表す上位９ビット
のデジタルコードである。The reference voltage generation block 2 outputs 512 kinds of voltages from 512 output terminals, and performs 9-bit digital representing the analog voltage input to the analog voltage input terminal 26 by sequentially switching the voltages and performing comparison. Code can be generated. Specifically, the comparator 1
8 is monitored while the output of the digital control signal 42 is changed. When the output 18A of the comparator 18 changes from a low level to a high level, for example, the control signal 42
Is returned to the value of the previous stage, and the digital code is obtained as a digital code for obtaining the binary value of the digital control signal 42. The digital code obtained in this way is a high-order 9-bit digital code representing an analog voltage.
【００２０】ここで、コンパレータ１８の動作について
詳しく説明しておく。入力切換スイッチ３０をアナログ
電圧入力端子２６側に接続した場合の第２の入力端子１
４における電圧をＶ０、入力切換スイッチ３０を第１の
基準電圧入力端子２８側に接続した場合の第２の入力端
子１４における電圧をＶｒ、アナログ電圧をＡｉｎ、第
１の基準電圧入力端子２８の電圧をＶ（ｘ）、出力端子
Ｔ４の電圧をＶ（４ＬＳＢ）とおくと、第１ないし第３
のコンデンサ２０，２２，２４が保持する全電荷量は、
入力切換スイッチ３０を切り換えても保存されるので、
次式が成立する。Here, the operation of the comparator 18 will be described in detail. Second input terminal 1 when input switch 30 is connected to analog voltage input terminal 26 side
4 is V0, the voltage at the second input terminal 14 when the input switch 30 is connected to the first reference voltage input terminal 28 side is Vr, the analog voltage is Ain, and the voltage of the first reference voltage input terminal 28 is If the voltage is V (x) and the voltage of the output terminal T4 is V (4LSB), the first to third
The total amount of charge held by the capacitors 20, 22, and 24 is
Even if the input changeover switch 30 is switched, it is saved.
The following equation holds.
【００２１】[0021]
【数１】 (Equation 1)
【００２２】したがって、この式より次式が得られる。Therefore, the following equation is obtained from this equation.
【００２３】[0023]
【数２】 (Equation 2)
【００２４】［数２］より、第１の基準電圧入力端子２
８の電圧Ｖ（ｘ）がアナログ電圧Ａｉｎより小さいとき
はＶｒ−Ｖ０は負であり、Ｖｒ＜Ｖ０であるから、コン
パレータ１８の出力１８Ａはローレベルとなる。一方、
第１の基準電圧入力端子２８の電圧Ｖ（ｘ）がアナログ
電圧Ａｉｎより大きくなるとＶｒ＞Ｖ０となるので、コ
ンパレータ１８の出力１８Ａはハイレベルとなる。した
がって上述のようにコンパレータ１８の出力を監視しつ
つ第１の電圧切換スイッチ３６を切り換えることでデジ
タルコードを取得することができる。According to [Equation 2], the first reference voltage input terminal 2
When the voltage V (x) of No. 8 is smaller than the analog voltage Ain, Vr-V0 is negative and Vr <V0, so that the output 18A of the comparator 18 becomes low level. on the other hand,
When the voltage V (x) of the first reference voltage input terminal 28 becomes higher than the analog voltage Ain, Vr> V0, and the output 18A of the comparator 18 becomes high level. Therefore, the digital code can be obtained by switching the first voltage switch 36 while monitoring the output of the comparator 18 as described above.
【００２５】次に、第２段階として、デジタルコードの
第２位および第３位の２ビットの値を取得する場合の動
作を説明する。この場合には、第１の電圧切換スイッチ
３６はデジタルコードの上位９ビットを求めた際の状態
に固定し、第２の電圧切換スイッチ３８を切り換えて第
２の基準電圧入力端子３２に種々の電圧Ｖ（ｙ）を供給
する。この場合には、第２の基準電圧入力端子３２の電
圧が変化するので、［数１］に相当する式は次式とな
る。なお、［数３］中のＶ１は、上記９ビットを求めた
際に最終的に第１の基準電圧入力端子２８に供給した電
圧である。また、Ｖ（ｘ）は上述のようにコンパレータ
１８の出力がローレベルからハイレベルに変化する１段
階前の電圧に設定するので、Ｖ１＜Ａｉｎである。Next, as a second stage, an operation for acquiring the second and third digit 2-bit values of the digital code will be described. In this case, the first voltage changeover switch 36 is fixed to a state in which the upper 9 bits of the digital code are obtained, and the second voltage changeover switch 38 is switched to connect the second reference voltage input terminal 32 with various signals. Supply voltage V (y). In this case, since the voltage of the second reference voltage input terminal 32 changes, the equation corresponding to [Equation 1] is as follows. V1 in [Equation 3] is a voltage finally supplied to the first reference voltage input terminal 28 when the above 9 bits are obtained. Further, since V (x) is set to the voltage one stage before the output of the comparator 18 changes from the low level to the high level as described above, V1 <Ain.
【００２６】[0026]
【数３】 (Equation 3)
【００２７】したがって、この式より次式が得られる。Therefore, the following equation is obtained from this equation.
【００２８】[0028]
【数４】 (Equation 4)
【００２９】［数４］において、第２の基準電圧入力端
子３２の電圧Ｖ（ｙ）の係数は２であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／１６倍であることが分かる。したがって、
上述の場合と同様、コンパレータ１８の出力を監視しな
がらデジタル制御信号４４の値を変化させ、第２の電圧
切換スイッチ３８を切り換えて第２の基準電圧入力端子
３２の電圧Ｖ（ｙ）をＶ（４ＬＳＢ）からＶ（８ＬＳ
Ｂ）、Ｖ（１２ＬＳＢ）、Ｖ（１６ＬＳＢ）へ変化させ
ることで、デジタル制御信号４４の２進値として、１２
ビットのデジタルコードの第２位および第３位の２ビッ
トの値を取得することができる。In [Equation 4], the coefficient of the voltage V (y) of the second reference voltage input terminal 32 is 2, while in [Equation 2], the voltage V (x) of the first reference voltage input terminal 28 is ) Is 32, the second coefficient when V (y) changes
It can be understood that the change of the voltage Vr of the input terminal 14 of the above is 1/16 times as large as the change of V (x). Therefore,
As in the case described above, the value of the digital control signal 44 is changed while monitoring the output of the comparator 18, and the second voltage switch 38 is switched to change the voltage V (y) of the second reference voltage input terminal 32 to V. (4LSB) to V (8LS
B), V (12 LSB), and V (16 LSB) so that the binary value of the digital control signal 44 becomes 12
The two-bit value of the second and third places of the bit digital code can be obtained.
【００３０】次に、第３段階として、デジタルコードの
最下位ビットの値を取得する場合の動作を説明する。こ
の場合には、第１の電圧切換スイッチ３６はデジタルコ
ードの上位９ビットを求めた際の状態に固定し、第２の
電圧切換スイッチ３８はデジタルコードの上記２ビット
を求めた際の状態に固定し、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４に種々の電
圧Ｖ（ｚ）を供給する。Next, as a third stage, the operation for obtaining the value of the least significant bit of the digital code will be described. In this case, the first voltage changeover switch 36 is fixed to the state when the upper 9 bits of the digital code are obtained, and the second voltage changeover switch 38 is set to the state when the above 2 bits of the digital code are obtained. Fixed, third voltage changeover switch 4
By switching 0, various voltages V (z) are supplied to the third reference voltage input terminal 34.
【００３１】この場合には、第３の基準電圧入力端子３
４の電圧が変化するので、［数１］に相当する式は次式
となる。なお、［数５］中のＶ２は、上記２ビットを求
めた際に最終的に第２の基準電圧入力端子３２に供給し
た電圧である。そして、Ｖ（ｙ）はコンパレータ１８の
出力がローレベルからハイレベルに変化する１段階前の
電圧に設定するので、３２（Ｖ１−Ａｉｎ）＋２（Ｖ２
−Ｖ（４ＬＳＢ））＜０となっている。In this case, the third reference voltage input terminal 3
4 changes, the equation corresponding to [Equation 1] is as follows. V2 in [Equation 5] is a voltage finally supplied to the second reference voltage input terminal 32 when the above two bits are obtained. Then, V (y) is set to the voltage one stage before the output of the comparator 18 changes from the low level to the high level, so that 32 (V1−Ain) +2 (V2
−V (4LSB)) <0.
【００３２】[0032]
【数５】 (Equation 5)
【００３３】したがって、この式より次式が得られる。Therefore, the following equation is obtained from this equation.
【００３４】[0034]
【数６】 (Equation 6)
【００３５】［数６］において、第３の基準電圧入力端
子３４の電圧Ｖ（ｚ）の係数は１であり、一方、［数
２］では第１の基準電圧入力端子２８の電圧Ｖ（ｘ）の
係数は３２であるから、Ｖ（ｙ）が変化した場合の第２
の入力端子１４の電圧Ｖｒの変化は、Ｖ（ｘ）が変化し
た場合の１／３２倍であることが分かる。したがって、
基準電圧Ｖ（８ＬＳＢ）を第３の基準電圧入力端子３４
に供給して比較することで最下位ビットの値を決めるこ
とができる。In [Equation 6], the coefficient of the voltage V (z) of the third reference voltage input terminal 34 is 1, while in [Equation 2], the voltage V (x) of the first reference voltage input terminal 28 is ) Is 32, the second coefficient when V (y) changes
It can be seen that the change in the voltage Vr of the input terminal 14 is 1/32 times as large as the change in V (x). Therefore,
The reference voltage V (8 LSB) is supplied to a third reference voltage input terminal 34.
, The value of the least significant bit can be determined.
【００３６】ただし、最下位ビットゆえデジタルコード
値に適用範囲をもたせる必要があり、具体的には、
‘０’から‘１’の間の境界値としては基準電圧Ｖ（６
ＬＳＢ）を用いることが適当である。一方、‘１’から
‘０（桁上がりに相当）’の間の検出については基準電
圧Ｖ（１０ＬＳＢ）の適用によって実行する。したがっ
て、コンパレータ１８の出力を監視しながらデジタル制
御信号４６の値を変化させ、第３の電圧切換スイッチ４
０を切り換えて第３の基準電圧入力端子３４の電圧Ｖ
（ｚ）をＶ（４ＬＳＢ）からＶ（６ＬＳＢ）、Ｖ（１０
ＬＳＢ）へ変化させることで、デジタル制御信号４６の
２進値として、１２ビットのデジタルコードの桁上がり
を含めた最下位ビットの値を取得することができる。な
お、桁上がりが生じた場合には、すでに求めた上位１１
ビットのデジタルコードを修正することになる。However, it is necessary to provide a digital code value with an application range because of the least significant bit.
As a boundary value between “0” and “1”, the reference voltage V (6
LSB) is appropriate. On the other hand, detection between “1” and “0 (corresponding to a carry)” is performed by applying the reference voltage V (10 LSB). Therefore, the value of the digital control signal 46 is changed while monitoring the output of the comparator 18, and the third voltage switch 4
0 is switched to the voltage V of the third reference voltage input terminal 34.
(Z) is changed from V (4LSB) to V (6LSB), V (10
LSB), the value of the least significant bit including the carry of the 12-bit digital code can be obtained as the binary value of the digital control signal 46. If a carry occurs, the top 11 already determined
This will modify the bit's digital code.
【００３７】このように、本実施の形態例の逐次比較型
Ａ／Ｄコンバータ回路１では、９ビット分解能の基準電
圧を生成する基準電圧生成ブロック２を用いて１２ビッ
トのＡ／Ｄ変換を行うことができ、したがって、図５に
示した従来の逐次比較型Ａ／Ｄコンバータ回路の場合に
比べ、基準電圧生成ブロック２を構成する抵抗の数は半
減している。そのため、例えば集積回路化した場合、基
準電圧生成ブロック２のレイアウト面積を大幅に削減す
ることができる。例えば、単位抵抗セル（抵抗Ｒ１、Ｒ
２、…）１本当たりのレイアウト面積を１１［μ
ｍ2］、単位容量セル１個当たりのレイアウト面積を７
３０［μｍ2］とした場合、抵抗Ｒ１、Ｒ２、…と第１
ないし第３のコンデンサ２０，２２，２４の総レイアウ
ト面積は、１１×２９＋７３０×（１６＋１＋２）＝１
９５０２［μｍ2］となる。これに対して図５に示した
逐次比較型Ａ／Ｄコンバータ回路１０２の場合、この面
積は１１×２１０＋７３０×（１６＋１）＝２４１８４
［μｍ2］となり、レイアウト面積を大幅に削減できる
ことが分かる。As described above, in the successive approximation A / D converter circuit 1 of the present embodiment, 12-bit A / D conversion is performed using the reference voltage generation block 2 for generating a 9-bit resolution reference voltage. Therefore, the number of resistors constituting the reference voltage generation block 2 is reduced by half as compared with the case of the conventional successive approximation type A / D converter circuit shown in FIG. Therefore, for example, when an integrated circuit is formed, the layout area of the reference voltage generation block 2 can be significantly reduced. For example, a unit resistor cell (resistors R1, R
2,...) The layout area per line is 11 [μ
m 2 ], and the layout area per unit capacity cell is 7
In the case of 30 [μm 2 ], the resistances R1, R2,.
Or the total layout area of the third capacitors 20, 22, and 24 is 11 × 29 + 730 × (16 + 1 + 2) = 1
9502 [μm 2 ]. On the other hand, in the case of the successive approximation A / D converter circuit 102 shown in FIG. 5, this area is 11 × 210 + 730 × (16 + 1) = 24184.
[Μm 2 ], which indicates that the layout area can be significantly reduced.
【００３８】次に本発明の第２の実施の形態例について
説明する。図３は本発明の第２の実施の形態例を構成す
る基準電圧生成ブロックを示す回路図である。図中、図
１と同一の要素には同一の符号が付されている。図３に
示した基準電圧生成ブロック５０のように、基準電圧生
成ブロックを抵抗の代わりにコンデンサを用いて構成す
ることも可能であり、基準電圧生成ブロック５０では上
記抵抗Ｒ１、Ｒ２、…、Ｒ５１２をコンデンサＣ１、Ｃ
２、…、Ｃ５１２に置き換えている。このような構成で
も上記基準電圧生成ブロック２の場合と同様の基準電圧
を生成することができる。ただし、供給先である第１な
いし第３の基準電圧入力端子２８，３２，３４に接続さ
れた第１ないし第３のコンデンサ２０，２２，２４の充
放電により基準電圧が変動してしまうのを防ぐため、基
準電圧はバッファ５２を介して各基準電圧入力端子に供
給する構成とすることが望ましい。Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing a reference voltage generation block constituting a second embodiment of the present invention. In the figure, the same elements as those in FIG. 1 are denoted by the same reference numerals. Like the reference voltage generation block 50 shown in FIG. 3, the reference voltage generation block can be configured using a capacitor instead of a resistor. In the reference voltage generation block 50, the above-described resistors R1, R2,. To capacitors C1 and C
2, ..., C512. With such a configuration, the same reference voltage as in the case of the reference voltage generation block 2 can be generated. However, it is assumed that the reference voltage fluctuates due to charging / discharging of the first to third capacitors 20, 22, and 24 connected to the first to third reference voltage input terminals 28, 32, and 34, which are the supply destinations. In order to prevent this, it is preferable that the reference voltage be supplied to each reference voltage input terminal via the buffer 52.
【００３９】この第２の実施の形態例では、基準電圧生
成ブロック５０がコンデンサにより構成されているので
この箇所のレイアウト面積は抵抗を用いた場合に比べて
大きくなるが、集積回路製造におけるプロセス条件によ
っては、バイアス依存性等により単位抵抗セルの相対精
度が得られな場合もあり、そのような条件では、コンデ
ンサを用いた構成は有効である。In the second embodiment, since the reference voltage generation block 50 is composed of a capacitor, the layout area at this location is larger than that when a resistor is used. In some cases, the relative accuracy of the unit resistance cell may not be obtained due to bias dependency or the like. Under such conditions, the configuration using a capacitor is effective.
【００４０】次に、第３の実施の形態例について説明す
る。図４は第３の実施の形態例を示す回路図である。図
中、図１と同一の要素には同一の符号が付されいる。図
４に示した逐次比較型Ａ／Ｄコンバータ回路５４では、
基準電圧生成ブロック５１は、基準電圧生成ブロック２
に比べて抵抗の数は半分の２５６となっており、順位付
けられた複数の出力端子Ｔ０、Ｔ１、…、Ｔ２５５を備
え、各出力端子Ｔ０〜Ｔ２５５より各出力端子の順位に
対応する２５６段階の基準電圧が出力される。Next, a third embodiment will be described. FIG. 4 is a circuit diagram showing a third embodiment. In the figure, the same elements as those in FIG. 1 are denoted by the same reference numerals. In the successive approximation type A / D converter circuit 54 shown in FIG.
The reference voltage generation block 51 includes the reference voltage generation block 2
, The number of resistors is 256, which is half the number of the output terminals. The output terminals T0, T1,..., T255 are provided in order, and 256 stages corresponding to the order of each output terminal from the output terminals T0 to T255. Is output.
【００４１】また、比較部５６は、第４のコンデンサ５
８および第４の基準電圧入力端子６０が追加されている
点で比較部６と異なっている。そして、第４のコンデン
サ５８の一端はコンパレータ１８の第２の入力端子１４
に接続され、第４の基準電圧入力端子６０は第４のコン
デンサ５８の他端に接続されている。また、第４のコン
デンサ５８の容量は第２のコンデンサ２２の容量の約１
／４倍となっており、具体的には単位容量コンデンサセ
ルを４つ直列に接続して構成することができる。The comparing section 56 is connected to the fourth capacitor 5.
8 and a fourth reference voltage input terminal 60 are added. One end of the fourth capacitor 58 is connected to the second input terminal 14 of the comparator 18.
And the fourth reference voltage input terminal 60 is connected to the other end of the fourth capacitor 58. Further, the capacity of the fourth capacitor 58 is about 1 times the capacity of the second capacitor 22.
/ 4 times, and more specifically, four unit capacitance capacitor cells can be connected in series.
【００４２】スイッチ回路６２を構成する第１の電圧切
換スイッチ３６の入力は基準電圧生成ブロック５１の各
出力端子にそれぞれ接続され、デジタル制御信号の値に
もとづいて、各出力端子のいずれかを第１の基準電圧入
力端子２８に接続して、デジタルコードの上位側の８ビ
ットの値を決定するための電圧を供給する。第２の電圧
切換スイッチ３８の入力は、基準電圧生成ブロック５１
の出力端子Ｔ４、Ｔ８、Ｔ１２、Ｔ１６にそれぞれ接続
され、デジタル制御信号の値にもとづいて、これらの出
力端子のいずれかを第２の基準電圧入力端子３２に接続
して、デジタルコードの第３位および第４位の２ビット
の値を決定するための電圧を供給する。第３の電圧切換
スイッチ４０の入力は、基準電圧生成ブロック５１の出
力端子Ｔ４、Ｔ８にそれぞれ接続され、デジタル制御信
号の値にもとづいて、これらの出力端子のいずれかを第
３の基準電圧入力端子３４に接続して、デジタルコード
の第２位のビットの値を決定するための電圧を供給す
る。第４の電圧切換スイッチ４１の入力は、基準電圧生
成ブロック５１の出力端子Ｔ４、Ｔ６、Ｔ１０にそれぞ
れ接続され、デジタル制御信号の値にもとづいて、これ
らの出力端子のいずれかを第４の基準電圧入力端子６０
に接続して、デジタルコードの最下位ビットの値を決定
するための電圧を供給する。The input of the first voltage changeover switch 36 constituting the switch circuit 62 is connected to each output terminal of the reference voltage generation block 51, and any one of the output terminals is connected to the output terminal based on the value of the digital control signal. 1 to supply a voltage for determining the value of the upper 8 bits of the digital code. The input of the second voltage switch 38 is connected to a reference voltage generation block 51.
Connected to the second reference voltage input terminal 32 based on the value of the digital control signal, and connected to the third terminal of the digital code. A voltage is provided to determine the value of the two bits of the order and fourth place. The input of the third voltage switch 40 is connected to the output terminals T4 and T8 of the reference voltage generation block 51, respectively, and one of these output terminals is connected to the third reference voltage input based on the value of the digital control signal. Connected to terminal 34 to provide a voltage for determining the value of the second bit of the digital code. The input of the fourth voltage changeover switch 41 is connected to output terminals T4, T6, and T10 of the reference voltage generation block 51, respectively, and any one of these output terminals is connected to the fourth reference terminal based on the value of the digital control signal. Voltage input terminal 60
To provide a voltage for determining the value of the least significant bit of the digital code.
【００４３】この逐次比較型Ａ／Ｄコンバータ回路５４
の動作は上述した逐次比較型Ａ／Ｄコンバータ回路１の
動作と基本的に同じであり、初期設定の後、第１ないし
第４の電圧切換スイッチを順次切り換えて、デジタルコ
ードの上位８ビット、下位第３位と第４位の２ビット、
下位第２位の１ビット、最下位の１ビットを順次決定し
ていく。そして、この第２の実施の形態例の逐次比較型
Ａ／Ｄコンバータ回路５４では、基準電圧生成ブロック
５１を構成する抵抗の数は上記基準電圧生成ブロック２
の半分であるから、集積回路化した際のレイアウト面積
をさらに縮小することができ、特に、よりビット数の多
いＡ／Ｄコンバータ回路を構成する場合に有効である。This successive approximation type A / D converter circuit 54
Is basically the same as the operation of the successive approximation type A / D converter circuit 1 described above. After the initial setting, the first to fourth voltage changeover switches are sequentially switched so that the upper 8 bits of the digital code, 2 bits of lower 3rd and 4th places,
The lower 2 bits and the lower 1 bit are sequentially determined. In the successive approximation type A / D converter circuit 54 of the second embodiment, the number of resistors constituting the reference voltage generation block 51 is the same as that of the reference voltage generation block 2.
, It is possible to further reduce the layout area when integrated into an integrated circuit, and it is particularly effective when configuring an A / D converter circuit having a larger number of bits.
【００４４】[0044]
【発明の効果】以上説明したように本発明の逐次比較型
Ａ／Ｄコンバータ回路では、第３のコンデンサの容量を
第２のコンデンサの容量より小さく設定すれば、基準電
圧生成手段が生成した基準電圧を第３の電圧切換スイッ
チにより、第２の電圧切換スイッチと同じ電圧ピッチ
で、あるいはより大きい電圧ピッチで切り換えて第３の
基準電圧入力端子に供給しても、コンパレータの第２の
入力端子における電圧変化は第２の電圧切換スイッチを
切り換えた場合より小さくなる。したがって、さらに下
位側のビット値を決定することができ、より高分解能の
Ａ／Ｄ変換を行うことができる。そのため、本発明によ
り、少ない数の基準電圧を生成する基準電圧生成手段を
用いて高分解能のＡ／Ｄ変換を行うことが可能となり、
例えば集積回路化した場合、基準電圧生成手段のレイア
ウト面積を小さくして逐次比較型Ａ／Ｄコンバータ回路
の一層の小型化を実現できる。As described above, in the successive approximation type A / D converter circuit according to the present invention, if the capacity of the third capacitor is set smaller than the capacity of the second capacitor, the reference voltage generated by the reference voltage generating means can be obtained. Even if the voltage is switched by the third voltage switch at the same voltage pitch as that of the second voltage switch or at a larger voltage pitch and supplied to the third reference voltage input terminal, the second input terminal of the comparator Is smaller than when the second voltage switch is switched. Therefore, the lower bit value can be determined, and A / D conversion with higher resolution can be performed. Therefore, according to the present invention, high-resolution A / D conversion can be performed using a reference voltage generation unit that generates a small number of reference voltages,
For example, in the case of an integrated circuit, it is possible to further reduce the size of the successive approximation A / D converter circuit by reducing the layout area of the reference voltage generating means.
【図面の簡単な説明】[Brief description of the drawings]
【図１】本発明による逐次比較型Ａ／Ｄコンバータ回路
の一例を示す回路図である。FIG. 1 is a circuit diagram showing an example of a successive approximation A / D converter circuit according to the present invention.
【図２】図１の逐次比較型Ａ／Ｄコンバータ回路を構成
するスイッチ回路を詳しく示す構成図である。FIG. 2 is a configuration diagram showing in detail a switch circuit constituting the successive approximation type A / D converter circuit of FIG. 1;
【図３】本発明の第２の実施の形態例を構成する基準電
圧生成ブロックを示す回路図である。FIG. 3 is a circuit diagram showing a reference voltage generation block constituting a second embodiment of the present invention.
【図４】第３の実施の形態例を示す回路図である。FIG. 4 is a circuit diagram showing a third embodiment.
【図５】従来の逐次比較型Ａ／Ｄコンバータ回路を示す
回路図である。FIG. 5 is a circuit diagram showing a conventional successive approximation A / D converter circuit.
１……逐次比較型Ａ／Ｄコンバータ回路、２……基準電
圧生成ブロック、４……スイッチ回路、６……比較部、
８……低圧側の基準電位点、１０……高圧側の基準電位
点、１２……第１の入力端子、１４……第２の入力端
子、１６……電源、１８……コンパレータ、２０……第
１のコンデンサ、２２……第２のコンデンサ、２４……
第３のコンデンサ、２６……アナログ電圧入力端子、２
８……第１の基準電圧入力端子、３０……入力切換スイ
ッチ、３２……第２の基準電圧入力端子、３４……第３
の基準電圧入力端子、３６……第１の電圧切換スイッ
チ、３８……第２の電圧切換スイッチ、４０……第３の
電圧切換スイッチ、４１……第４の電圧切換スイッチ、
４２……デジタル制御信号、４４……デジタル制御信
号、４６……デジタル制御信号、５０……基準電圧生成
ブロック、５１……基準電圧生成ブロック、５２……バ
ッファ、５４……逐次比較型Ａ／Ｄコンバータ回路、５
６……比較部、５８……第４のコンデンサ、６０……第
４の基準電圧入力端子、６２……スイッチ回路、１０２
……逐次比較型Ａ／Ｄコンバータ回路、１０４……基準
電圧生成ブロック、１０６……コンパレータ、１０８…
…第１のコンデンサ、１１０……第２のコンデンサ、１
１２……スイッチ回路、１１４……スイッチ、１１６…
…アナログ電圧入力端子、１１８……第１の入力端子。1 successive approximation type A / D converter circuit, 2 reference voltage generation block, 4 switch circuit, 6 comparison unit,
8 Reference potential point on low voltage side 10 Reference potential point on high voltage side 12 First input terminal 14 Second input terminal 16 Power supply 18 Comparator 20 ... first capacitor, 22 ... second capacitor, 24 ...
Third capacitor, 26... Analog voltage input terminal, 2
8 first reference voltage input terminal, 30 input switch, 32 second reference voltage input terminal, 34 third
, A first voltage switch, 38, a second voltage switch, 40, a third voltage switch, 41, a fourth voltage switch,
42 digital control signal, 44 digital control signal, 46 digital control signal, 50 reference voltage generation block, 51 reference voltage generation block, 52 buffer, 54 successive approximation type A / D converter circuit, 5
6, comparison section, 58, fourth capacitor, 60, fourth reference voltage input terminal, 62, switch circuit, 102
... Successive approximation type A / D converter circuit, 104... Reference voltage generation block, 106.
... first capacitor, 110 ... second capacitor, 1
12 switch circuit, 114 switch, 116
... Analog voltage input terminal, 118 ... First input terminal.
Claims (9)
力端子の順位に対応する電圧を出力する基準電圧生成手
段を備え、前記基準電圧生成手段の前記出力端子から出
力される各電圧と、与えられたアナログ電圧とを逐次比
較することにより前記アナログ電圧のデジタルコードを
生成する逐次比較型Ａ／Ｄコンバータ回路であって、 第１および第２の入力端子を有し前記第１の入力端子に
一定電圧が印加されているコンパレータと、 前記コンパレータの前記第２の入力端子に一端がそれぞ
れ接続された第１ないし第３のコンデンサと、 前記アナログ電圧を入力するアナログ電圧入力端子と、 第１の基準電圧入力端子と、 前記アナログ電圧入力端子および前記第１の基準電圧入
力端子のいずれかを前記第１のコンデンサの他端に接続
する入力切換スイッチと、 前記第２および第３のコンデンサの他端にそれぞれ接続
された第２および第３の基準電圧入力端子と、 前記基準電圧生成手段の各出力端子のいずれかを前記第
１の基準電圧入力端子に接続して、前記デジタルコード
の上位側のビットの値を決定するための電圧を前記第１
の基準電圧入力端子に供給する第１の電圧切換スイッチ
と、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第２の基準電圧
入力端子に接続して、前記デジタルコードの下位側の１
つまたは複数の第１の下位ビットの値を決定するための
電圧を前記第２の基準電圧入力端子に供給する第２の電
圧切換スイッチと、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第３の基準電圧
入力端子に接続して、前記デジタルコードにおける前記
第１の下位ビットよりさらに下位側の１つまたは複数の
第２の下位ビットの値を決定するための電圧を前記第３
の基準電圧入力端子に供給する第３の電圧切換スイッチ
とを備え、 前記基準電圧生成手段が各出力端子から出力する電圧
は、低圧側の基準電圧か ら高圧側の基準電圧までを等分
割して得られる電圧であり、 前記第３の電圧切換スイッチは前記デジタルコードの最
下位ビットの値を決めるための電圧として、最下位ビッ
トが０である場合と、最下位ビットが１である場合と、
最下位ビットが０でかつ桁上がりがある場合との３つの
場合のいずれであるかを決定するための電圧を前記第３
の基準電圧入力端子に供給 することを特徴とする逐次比
較型Ａ／Ｄコンバータ回路。1. A reference voltage generating means for outputting a voltage corresponding to the order of each output terminal from a plurality of ranked output terminals, each voltage output from said output terminal of said reference voltage generating means, A successive approximation type A / D converter circuit for successively comparing a given analog voltage with a given analog voltage to generate a digital code of the analog voltage, the circuit having first and second input terminals, wherein the first input terminal A first to third capacitors each having one end connected to the second input terminal of the comparator; an analog voltage input terminal for inputting the analog voltage; And an input for connecting one of the analog voltage input terminal and the first reference voltage input terminal to the other end of the first capacitor. A switching switch; second and third reference voltage input terminals respectively connected to the other ends of the second and third capacitors; and one of the output terminals of the reference voltage generation means, the first reference being connected to the first reference. A voltage input terminal for connecting a voltage for determining a value of a higher-order bit of the digital code to the first
A first voltage change-over switch for supplying the reference voltage input terminal of the first and second terminals, and any one of the output terminals selected from the plurality of output terminals of the reference voltage generation means is connected to the second reference voltage input terminal. And the lower one of the digital code
A second voltage switch for supplying a voltage for determining one or more first lower bit values to the second reference voltage input terminal; and selecting from a plurality of the output terminals of the reference voltage generation means. Any one of the output terminals is connected to the third reference voltage input terminal, and one or more second lower bits of the digital code further lower than the first lower bit are connected. The voltage for determining the value is set to the third
And a third voltage selector switch for supplying the reference voltage input terminal of the voltage said reference voltage generating means outputs from the output terminals
It is aliquoted to the reference voltage of the reference voltage or al the high pressure side of the low-pressure side
The third voltage changeover switch is a voltage obtained by dividing the digital code.
As the voltage for determining the value of the lower bit,
If the bit is 0, if the least significant bit is 1,
Three cases where the least significant bit is 0 and there is a carry
The voltage for determining which of the three cases
A successive approximation type A / D converter circuit for supplying a reference voltage input terminal .
デンサの約１６倍の容量を有することを特徴とする請求
項１記載の逐次比較型Ａ／Ｄコンバータ回路。2. The successive approximation A / D converter circuit according to claim 1, wherein said first capacitor has a capacitance approximately 16 times that of said second capacitor.
た際の前記第２の基準電圧入力端子における電圧の変化
ピッチは、第１の電圧切換スイッチを切り換えた際の前
記第１の基準電圧入力端子における電圧の変化ピッチの
４倍であることを特徴とする請求項２記載の逐次比較型
Ａ／Ｄコンバータ回路。3. The change pitch of the voltage at the second reference voltage input terminal when the second voltage switch is switched is determined by the first reference voltage input when the first voltage switch is switched. 3. The successive approximation type A / D converter circuit according to claim 2, wherein the pitch is four times the change pitch of the voltage at the terminal.
デンサの約１／２倍の容量を有することを特徴とする請
求項１記載の逐次比較型Ａ／Ｄコンバータ回路。4. The successive approximation A / D converter circuit according to claim 1, wherein said third capacitor has a capacitance approximately half of that of said second capacitor.
デンサとほぼ同一容量のコンデンサを２つ直列にして構
成されていることを特徴とする請求項４記載の逐次比較
型Ａ／Ｄコンバータ回路。5. The successive approximation type A / D converter circuit according to claim 4, wherein said third capacitor is constituted by connecting two capacitors having substantially the same capacity as said second capacitor in series. .
たほぼ同一抵抗値の複数の抵抗を含み、前記複数の抵抗
の直列回路の両端に電圧を印加して、各抵抗どうしの接
続点に生成される電圧がそれぞれ前記出力端子を通じて
出力されることを特徴とする請求項１記載の逐次比較型
Ａ／Ｄコンバータ回路。6. The reference voltage generating means includes a plurality of resistors connected in series and having substantially the same resistance value, and applies a voltage to both ends of a series circuit of the plurality of resistors to connect a connection point between the resistors. 2. The successive approximation type A / D converter circuit according to claim 1, wherein each of the generated voltages is output through said output terminal.
たほぼ同一容量の複数のコンデンサを含み、前記複数の
コンデンサの直列回路の両端に電圧を印加して、各コン
デンサどうしの接続点に生成される電圧がそれぞれ前記
出力端子を通じて出力されることを特徴とする請求項１
記載の逐次比較型Ａ／Ｄコンバータ回路。7. The reference voltage generating means includes a plurality of capacitors having substantially the same capacitance connected in series, and applies a voltage to both ends of a series circuit of the plurality of capacitors to generate a voltage at a connection point between the capacitors. The output voltage is output through the output terminal.
The successive approximation type A / D converter circuit described in the above.
電圧はバッファ回路を介して前記出力端子に供給される
ことを特徴とする請求項７記載の逐次比較型Ａ／Ｄコン
バータ回路。8. The successive approximation A / D converter circuit according to claim 7, wherein a voltage generated at said connection point of each capacitor is supplied to said output terminal via a buffer circuit.
力端子の順位に対応する電圧を出力する基準電圧生成手
段を備え、前記基準電圧生成手段の前記出力端子から出
力される各電圧と、与えられたアナログ電圧とを逐次比
較することにより前記アナログ電圧のデジタルコードを
生成する逐次比較型Ａ／Ｄコンバータ回路であって、 第１および第２の入力端子を有し前記第１の入力端子に
一定電圧が印加されているコンパレータと、 前記コンパレータの前記第２の入力端子に一端がそれぞ
れ接続された第１ないし第４のコンデンサと、 前記アナログ電圧を入力するアナログ電圧入力端子と、 第１の基準電圧入力端子と、 前記アナログ電圧入力端子および前記第１の基準電圧入
力端子のいずれかを前記第１のコンデンサの他端に接続
する入力切換スイッチと、 前記第２ないし第４のコンデンサの他端にそれぞれ接続
された第２ないし第４の基準電圧入力端子と、 前記基準電圧生成手段の各出力端子のいずれかを前記第
１の基準電圧入力端子に接続して、前記デジタルコード
の上位側のビットの値を決定するための電圧を前記第１
の基準電圧入力端子に供給する第１の電圧切換スイッチ
と、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第２の基準電圧
入力端子に接続して、前記デジタルコードの下位側の１
つまたは複数の第１の下位ビットの値を決定するための
電圧を前記第２の基準電圧入力端子に供給する第２の電
圧切換スイッチと、 前記基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第３の基準電圧
入力端子に接続して、前記デジタルコードにおける前記
第１の下位ビットよりさらに下位側の１つまたは複数の
第２の下位ビットの値を決定するための電圧を前記第３
の基準電圧入力端子に供給する第３の電圧切換スイッチ
と、 前記 基準電圧生成手段の複数の前記出力端子から選択し
た一部の前記出力端子のいずれかを前記第４の基準電圧
入力端子に接続して、前記デジタルコードにおける前記
第２の下位ビットよりさらに下位側の１つまたは複数の
ビットの値を決定するための電圧を前記第４の基準電圧
入力端子に供給するする第４の電圧切換スイッチとを備
え、 前記基準電圧生成手段が各出力端子から出力する電圧
は、低圧側の基準電圧から高圧側の基準電圧までを等分
割して得られる電圧であり、 前記第４の電圧切換スイッチは前記デジタルコードの最
下位ビットの値を決めるための電圧として、最下位ビッ
トが０である場合と、最下位ビットが１である場合と、
最下位ビットが０でかつ桁上がりがある場合との３つの
場合のいずれであるかを決定するための電圧を前記第４
の基準電圧入力端子に供給することを特徴とする 逐次比
較型Ａ／Ｄコンバータ回路。9. Each output from a plurality of ranked output terminals.
Reference voltage generator that outputs a voltage corresponding to the order of the input terminals
A stage, which is output from the output terminal of the reference voltage generating means.
Successive ratio between each input voltage and given analog voltage
By comparing the digital code of the analog voltage
A successive approximation type A / D converter circuit for generating, comprising a first input terminal and a second input terminal.
One end is connected to each of the comparator to which a constant voltage is applied and the second input terminal of the comparator.
First to fourth capacitors connected and connected, an analog voltage input terminal for inputting the analog voltage, a first reference voltage input terminal, the analog voltage input terminal and the first reference voltage input terminal.
Connect one of the input terminals to the other end of the first capacitor
Each connecting an input changeover switch, the other end of the second to fourth capacitor
Any one of the second to fourth reference voltage input terminals and each output terminal of the reference voltage generation means.
1 and the digital code
The voltage for determining the value of the upper bit of
Voltage switch for supplying the reference voltage input terminal
And selecting from a plurality of the output terminals of the reference voltage generation means.
One of the output terminals is connected to the second reference voltage.
Connect to the input terminal and connect the lower 1
For determining the value of one or more first lower bits
A second power supply for supplying a voltage to the second reference voltage input terminal;
A voltage changeover switch and a plurality of the output terminals of the reference voltage generation means.
Any one of the output terminals is connected to the third reference voltage.
Connect to the input terminal, the digital code
One or more lower bits further than the first lower bit
The voltage for determining the value of the second lower bit is
Voltage switch for supplying the reference voltage input terminal
If, by connecting one of a plurality of the output terminals of selected portions from said output terminal of said reference voltage generating means to the fourth reference voltage input terminal, from the second lower-order bits of the digital code further Bei a fourth voltage selector switch for supplying a voltage for determining one or more values of bits of the lower side to the fourth reference voltage input terminal
For example, the voltage said reference voltage generating means outputs from the output terminals
Divides the reference voltage from the low voltage side to the high voltage side reference voltage equally.
And the fourth voltage changeover switch is a voltage obtained by dividing the digital code.
As the voltage for determining the value of the lower bit,
If the bit is 0, if the least significant bit is 1,
Three cases where the least significant bit is 0 and there is a carry
Voltage to determine which of the four cases
A successive approximation type A / D converter circuit for supplying a reference voltage input terminal .
Priority Applications (1)
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| JP10166279A JP3130007B2 (en) | 1998-05-28 | 1998-05-28 | Successive approximation type A / D converter circuit |
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1998
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