JP3129525B2 - 整数上の乗算回路 - Google Patents
整数上の乗算回路Info
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Description
【０００１】
【産業上の利用分野】本発明は整数上の乗算回路に関
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路に関するものである。本発明は、大きな桁数
の乗算を必要とするＲＳＡ暗号（池野信一，小山謙二：
“現代暗号学”，電子情報通信学会，１９８６，６章）
のような暗号化技術をはじめとして多くの整数演算に利
用することができる。
し、特に小さな桁数の乗算器を用いて大きな桁数の乗算
を行う回路に関するものである。本発明は、大きな桁数
の乗算を必要とするＲＳＡ暗号（池野信一，小山謙二：
“現代暗号学”，電子情報通信学会，１９８６，６章）
のような暗号化技術をはじめとして多くの整数演算に利
用することができる。
【０００２】
【従来の技術】ゲートアレイの設計や基板設計におい
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
て、小さな桁数の整数上の乗算器は、セルライブラリや
ＴＴＬ等が用意されているため手軽に構成することがで
きる。しかし、大きな桁数の乗算回路を実現しようとし
た場合には、セルライブラリ等がないので自分で設計し
なければならない。ところが、大きな桁数の乗算器を自
分で設計する場合、小さな桁数の乗算器の回路構成をそ
のまま拡張したのでは、回路構成が非常に複雑になり実
現が難しい。
【０００３】また、入力値を所定ビツト毎に分割して複
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，原島博，今井秀樹：
“情報と符号の理論”，岩波講座，１９８２，６章）の
ような桁上がりのない演算系では、図４のような回路に
よつて乗算が行われることが知られている。図４中、＊
Ｂi はＢi （ｉ＝０，…，ｎ−１）を乗数としたｍビツ
ト＊ｍビツトのガロア体上の乗算器、ＥＸはｍビツトの
ＥＸＯＲ、ｒはｍビツトのレジスタである。
数クロツクで乗算を行おうとする場合、入力値を多項式
と見なすと、ガロア体（宮川洋，原島博，今井秀樹：
“情報と符号の理論”，岩波講座，１９８２，６章）の
ような桁上がりのない演算系では、図４のような回路に
よつて乗算が行われることが知られている。図４中、＊
Ｂi はＢi （ｉ＝０，…，ｎ−１）を乗数としたｍビツ
ト＊ｍビツトのガロア体上の乗算器、ＥＸはｍビツトの
ＥＸＯＲ、ｒはｍビツトのレジスタである。
【０００４】しかし、整数上の乗算では、図４のような
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
分割演算を行うと分割演算した桁毎に桁上がりが生じる
ため、効率的な乗算器を実現することは難しい。
【０００５】また、図４の回路では、分割した入力値を
１つづつ入力するため、少なくともｎクロツク以上の処
理時間を必要とした。処理クロツクｎを小さくしようと
する場合はｍを大きくする必要があり、大きな乗算器を
もたなければならなかつた。ｍを小さく分割したままで
処理クロツクをｎクロツク以下にして高速化することは
難しい。
１つづつ入力するため、少なくともｎクロツク以上の処
理時間を必要とした。処理クロツクｎを小さくしようと
する場合はｍを大きくする必要があり、大きな乗算器を
もたなければならなかつた。ｍを小さく分割したままで
処理クロツクをｎクロツク以下にして高速化することは
難しい。
【０００６】本発明は、上述の欠点を除去し、乗算回路
において大きな桁数の入力値を分割して演算する場合
に、小さな桁数の乗算器を用いて桁上がりを考慮した高
速で効率的な整数上の乗算回路を提供することを目的と
する。
において大きな桁数の入力値を分割して演算する場合
に、小さな桁数の乗算器を用いて桁上がりを考慮した高
速で効率的な整数上の乗算回路を提供することを目的と
する。
【０００７】
【課題を解決するための手段】この課題を解決するため
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａをｍビツト毎に分けたＡi（ｉ＝ｎ−
１，…，０）をｐ個（ｐ≧２，Ａpj，Ａpj+1，…Ａ
pj+p-1；ｊ＝０，…，ｎ／ｐ−１）に分類して並列に入
力し、その各入力毎に並列につながれるＢpq+k（ｑ＝
０，…，ｎ／ｐ−１，ｋ＝０，…，ｐ−１）を乗数に持
つｍビツト×ｍビツトの乗算器と、少なくとも２つの該
乗算器の出力と上位のフルアダーの出力を記憶するレジ
スタの内容とを加算するキヤリーバツフアを有する２ｍ
ビツトの３入力のフルアダーと、該フルアダーの出力の
２ｍビツトを記憶し、次のクロックで下位のフルアダー
に出力する前記レジスタとを有するｐ列の演算列を備
え、クロツクに同期されて各演算列の最下位の前記フル
アダー又は前記レジスタからの出力を（ｐ−１）×ｍビ
ツトおきの乗算出力とすることを特徴とする。
に、本発明の整数上の乗算回路は、ｈ，ｍ，ｎを正の整
数とする場合に、（ｎ×ｍ）ビツトの整数Ａと（ｈ×
ｍ）ビツトの整数Ｂとの乗算を行う整数上の乗算回路で
あつて、整数Ａをｍビツト毎に分けたＡi（ｉ＝ｎ−
１，…，０）をｐ個（ｐ≧２，Ａpj，Ａpj+1，…Ａ
pj+p-1；ｊ＝０，…，ｎ／ｐ−１）に分類して並列に入
力し、その各入力毎に並列につながれるＢpq+k（ｑ＝
０，…，ｎ／ｐ−１，ｋ＝０，…，ｐ−１）を乗数に持
つｍビツト×ｍビツトの乗算器と、少なくとも２つの該
乗算器の出力と上位のフルアダーの出力を記憶するレジ
スタの内容とを加算するキヤリーバツフアを有する２ｍ
ビツトの３入力のフルアダーと、該フルアダーの出力の
２ｍビツトを記憶し、次のクロックで下位のフルアダー
に出力する前記レジスタとを有するｐ列の演算列を備
え、クロツクに同期されて各演算列の最下位の前記フル
アダー又は前記レジスタからの出力を（ｐ−１）×ｍビ
ツトおきの乗算出力とすることを特徴とする。
【０００８】又、本発明の整数上の乗算回路は、ｈ，
ｍ，ｎを正の整数とする場合に、（ｎ×ｍ）ビツトの整
数Ａと（ｈ×ｍ）ビツトの整数Ｂとの乗算を行う整数上
の乗算回路であつて、整数Ａをｍビツト毎に分けたＡi
（ｉ＝ｎ−１，…，０）を下位桁から２個（Ａ2j，Ａ
2j+1；ｊ＝０，…，ｎ／２−１）ずつ同時に入力し、Ａ
2jに対してＢ2q（ｑ＝０，…，（ｎ−１）／２）を並列
に乗じるｍビツト×ｍビツトの乗算器と、Ａ2j+1に対し
てＢ2q+1を並列に乗じるｍビツト×ｍビツトの乗算器
と、２つの前記乗算器の各々の出力と上位のフルアダー
の出力を記憶するレジスタの内容とを加算する２ｍビツ
トの３入力フルアダーと、該フルアダーの出力の２ｍビ
ツトを記憶し、次のクロックで下位のフルアダーに出力
する前記レジスタと、該フルアダーのキヤリーを蓄えて
１クロツク遅れて該フルアダーにフイードバツクするバ
ツフアとを有し、クロツクに同期させて最下位の前記フ
ルアダーまたはレジスタからＡ×Ｂの乗算結果を構成す
る２ｍビツト単位のＣ2k（ｋ＝０，…，ｎ−１）を出力
する回路と、前記Ａ2j，Ａ2j+1を同時に入力し、Ａ2jに
対してＢ2q+1（ｑ＝０，…，（ｎ−１）／２）を並列に
乗じるｍビツト×ｍビツトの乗算器と、Ａ2j+1に対して
Ｂ2qを並列に乗じるｍビツト×ｍビツトの乗算器と、２
つの前記乗算器の各々の出力と上位のフルアダーの出力
を記憶するレジスタの内容とを加算する２ｍビツトの３
入力フルアダーと、該フルアダーの出力の２ｍビツトを
記憶し、次のクロックで下位のフルアダーに出力する前
記レジスタと、該フルアダーのキヤリーを蓄えて１クロ
ツク遅れて該フルアダーにフイードバツクするバツフア
とを有し、クロツクに同期させて最下位の前記フルアダ
ーまたはレジスタからＡ×Ｂの乗算結果をｍビツト毎に
分けた内のＣ2k+1（ｋ＝０，…，ｎ−２）を出力する回
路とを備えることを特徴とする。
ｍ，ｎを正の整数とする場合に、（ｎ×ｍ）ビツトの整
数Ａと（ｈ×ｍ）ビツトの整数Ｂとの乗算を行う整数上
の乗算回路であつて、整数Ａをｍビツト毎に分けたＡi
（ｉ＝ｎ−１，…，０）を下位桁から２個（Ａ2j，Ａ
2j+1；ｊ＝０，…，ｎ／２−１）ずつ同時に入力し、Ａ
2jに対してＢ2q（ｑ＝０，…，（ｎ−１）／２）を並列
に乗じるｍビツト×ｍビツトの乗算器と、Ａ2j+1に対し
てＢ2q+1を並列に乗じるｍビツト×ｍビツトの乗算器
と、２つの前記乗算器の各々の出力と上位のフルアダー
の出力を記憶するレジスタの内容とを加算する２ｍビツ
トの３入力フルアダーと、該フルアダーの出力の２ｍビ
ツトを記憶し、次のクロックで下位のフルアダーに出力
する前記レジスタと、該フルアダーのキヤリーを蓄えて
１クロツク遅れて該フルアダーにフイードバツクするバ
ツフアとを有し、クロツクに同期させて最下位の前記フ
ルアダーまたはレジスタからＡ×Ｂの乗算結果を構成す
る２ｍビツト単位のＣ2k（ｋ＝０，…，ｎ−１）を出力
する回路と、前記Ａ2j，Ａ2j+1を同時に入力し、Ａ2jに
対してＢ2q+1（ｑ＝０，…，（ｎ−１）／２）を並列に
乗じるｍビツト×ｍビツトの乗算器と、Ａ2j+1に対して
Ｂ2qを並列に乗じるｍビツト×ｍビツトの乗算器と、２
つの前記乗算器の各々の出力と上位のフルアダーの出力
を記憶するレジスタの内容とを加算する２ｍビツトの３
入力フルアダーと、該フルアダーの出力の２ｍビツトを
記憶し、次のクロックで下位のフルアダーに出力する前
記レジスタと、該フルアダーのキヤリーを蓄えて１クロ
ツク遅れて該フルアダーにフイードバツクするバツフア
とを有し、クロツクに同期させて最下位の前記フルアダ
ーまたはレジスタからＡ×Ｂの乗算結果をｍビツト毎に
分けた内のＣ2k+1（ｋ＝０，…，ｎ−２）を出力する回
路とを備えることを特徴とする。
【０００９】又、本発明の整数上の乗算回路は、次の多
項式Ａ，Ｂを乗算する整数上の乗算回路であつて、 Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…＋Ａ1 ・Ｘ＋
Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 Ａi（ｉ＝ｎ−１，…，０）をｐ個ずつ同時に入力し、
各入力毎にＢpq+k（ｑ＝０，…，ｎ／ｐ−１，ｋ＝０，
…，ｐ−１）を並列に乗じる乗算器と、２個の該乗算器
の出力と高次の加算器の出力を記憶するレジスタの内容
とを加算する３入力の加算器と、該加算器の出力を記憶
する前記レジスタとを備え、クロツクに同期させて最低
次の前記加算器またはレジスタから低次の係数より出力
する回路をｐ個有し、当該ｐ個の回路がそれぞれ異なる
係数を並列に出力することを特徴とする。
項式Ａ，Ｂを乗算する整数上の乗算回路であつて、 Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…＋Ａ1 ・Ｘ＋
Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 Ａi（ｉ＝ｎ−１，…，０）をｐ個ずつ同時に入力し、
各入力毎にＢpq+k（ｑ＝０，…，ｎ／ｐ−１，ｋ＝０，
…，ｐ−１）を並列に乗じる乗算器と、２個の該乗算器
の出力と高次の加算器の出力を記憶するレジスタの内容
とを加算する３入力の加算器と、該加算器の出力を記憶
する前記レジスタとを備え、クロツクに同期させて最低
次の前記加算器またはレジスタから低次の係数より出力
する回路をｐ個有し、当該ｐ個の回路がそれぞれ異なる
係数を並列に出力することを特徴とする。
【００１０】
【実施例】本実施例ではｎ・ｍビツトの整数Ａとｈ・ｍ
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
ビツトの整数Ｂとの乗算器を想定するが、簡単のために
ｈ＝ｎとして説明する。この限定により一般性が失われ
ることはない。すなわち、ｎ・ｍビツトの２つの整数を
Ａ，Ｂとし、Ａ・Ｂ＝Ｃの演算を実行することを考え
る。ここで、ｍビツトの２つの整数ａ，ｂの乗算ａ・ｂ
＝ｃを実行する乗算器は公知の構成、例えばセルライブ
ラリやＴＴＬ等によつて簡単に実現できる。
【００１１】図４に示す乗算回路を整数演算に用いる
と、上位桁から演算が行われるために下位桁からの桁上
がりを考慮することができない。更に、Ａi （ｉ＝ｎ−
１，…，０）を順次入力し演算するためには、少なくと
もｎクロツク必要である。従つて、入力を下位桁から行
い、更にＡi を複数個同時に入力することによつて処理
の高速化を考える。ここでは、ｎ／２クロツクで乗算が
行える回路を実施例として説明する。
と、上位桁から演算が行われるために下位桁からの桁上
がりを考慮することができない。更に、Ａi （ｉ＝ｎ−
１，…，０）を順次入力し演算するためには、少なくと
もｎクロツク必要である。従つて、入力を下位桁から行
い、更にＡi を複数個同時に入力することによつて処理
の高速化を考える。ここでは、ｎ／２クロツクで乗算が
行える回路を実施例として説明する。
【００１２】整数Ａ，Ｂを各々ｍビツト毎にｎ分割する
と、次のように表せる。
と、次のように表せる。
【００１３】Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
＋Ａ1 ・Ｘ＋Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 ここで、Ｘ＝２m-1 とし、Ａ，Ｂについてｍビツト毎に
上位桁から分割したビツト系列を、各々Ａi ，Ｂi （ｉ
＝ｎ−１，…，０）とする。この場合、整数Ａ，Ｂは多
項式とみなすことができるので、Ａ・Ｂは次のように表
すことができる。
【００１４】
【数１】 従つて、図１のような回路で乗算器を構成できる。図１
は２組の回路からなり、上段はＣk（ｋ＝０，２，…，
２ｎ−２）を求める回路であり、下段はＣk（ｋ＝１，
３，…，２ｎ−３）を求める回路である。図１はＢ
j（ｊ＝０，…，ｎ−１）を乗数とするｍビツトの乗算
ａ・ｂ＝ｃを実行する乗算器が２ｎ個（×Ｂ0〜×Ｂn-1
）と、キヤリーを１クロツク遅らせるバツフア付きで
２ｍビツトの３入力の全加算器（フルアダー）ｎ個（Ｂ
Ａ0 〜ＢＡn-1 ）と、２ｍビツトのレジスタｎ−１個
（Ｒ2 〜Ｒn-1 ）とから構成される。
は２組の回路からなり、上段はＣk（ｋ＝０，２，…，
２ｎ−２）を求める回路であり、下段はＣk（ｋ＝１，
３，…，２ｎ−３）を求める回路である。図１はＢ
j（ｊ＝０，…，ｎ−１）を乗数とするｍビツトの乗算
ａ・ｂ＝ｃを実行する乗算器が２ｎ個（×Ｂ0〜×Ｂn-1
）と、キヤリーを１クロツク遅らせるバツフア付きで
２ｍビツトの３入力の全加算器（フルアダー）ｎ個（Ｂ
Ａ0 〜ＢＡn-1 ）と、２ｍビツトのレジスタｎ−１個
（Ｒ2 〜Ｒn-1 ）とから構成される。
【００１５】図１の下段において、最初のクロツクで上
の入力からＡ0 が入力され、下の入力からＡ1 が入力さ
れると、まず右端のバツフア付乗算器ＢＡ0 から最下位
桁であるＣ0 （＝Ａ0 ・Ｂ0 ）が出力され、各々のレジ
スタにＡ0 ・Ｂj ＋Ａ1 ・Ｂ j-1 （ｊ＝２，４，…，ｎ
−１）が格納される。尚、レジスタの初期状態はオール
“０”である。
の入力からＡ0 が入力され、下の入力からＡ1 が入力さ
れると、まず右端のバツフア付乗算器ＢＡ0 から最下位
桁であるＣ0 （＝Ａ0 ・Ｂ0 ）が出力され、各々のレジ
スタにＡ0 ・Ｂj ＋Ａ1 ・Ｂ j-1 （ｊ＝２，４，…，ｎ
−１）が格納される。尚、レジスタの初期状態はオール
“０”である。
【００１６】次のクロツクでＡ2 ，Ａ3 が入力されたと
き、右端のレジスタＲ2 の出力（Ａ 0 ・Ｂ2 ＋Ａ1 ・Ｂ
1 ）と乗算器（×Ｂ0 ）の出力であるＡ2 ・Ｂ0 の和Ｃ
2 （＝Ａ0 ・Ｂ2 ＋Ａ1 ・Ｂ1 ＋Ａ2 ・Ｂ0 ）がバツフ
ア付乗算器ＢＡ0 から出力される。これは式（１）のＸ
2 の係数に当たる。（Ａ0 ・Ｂ2 ＋Ａ1 ・Ｂ1 ）のキヤ
リーはバツフア付乗算器ＢＡ0 のバツフアに蓄えられ、
桁上がりとして次のクロツクの加算において用いられ
る。また、各々のレジスタとバツフアとには前段のレジ
スタからの出力と２つの乗算器からの出力を加えた値が
格納される。
き、右端のレジスタＲ2 の出力（Ａ 0 ・Ｂ2 ＋Ａ1 ・Ｂ
1 ）と乗算器（×Ｂ0 ）の出力であるＡ2 ・Ｂ0 の和Ｃ
2 （＝Ａ0 ・Ｂ2 ＋Ａ1 ・Ｂ1 ＋Ａ2 ・Ｂ0 ）がバツフ
ア付乗算器ＢＡ0 から出力される。これは式（１）のＸ
2 の係数に当たる。（Ａ0 ・Ｂ2 ＋Ａ1 ・Ｂ1 ）のキヤ
リーはバツフア付乗算器ＢＡ0 のバツフアに蓄えられ、
桁上がりとして次のクロツクの加算において用いられ
る。また、各々のレジスタとバツフアとには前段のレジ
スタからの出力と２つの乗算器からの出力を加えた値が
格納される。
【００１７】以上の動作をｎ／２クロツク繰り返してＡ
n-2 ，Ａn-1 まで入力すれば、式（１）の乗算結果の偶
数項が演算されることが判る。以後、“０”を入力し同
じ動作を繰り返せばレジスタの中の乗算結果を全て出力
させることができるが、レジスタの内容は一括して他の
レジスタに移してもよい。従つて、実質的な処理クロツ
ク数はｎ／２クロツクと考えられる。
n-2 ，Ａn-1 まで入力すれば、式（１）の乗算結果の偶
数項が演算されることが判る。以後、“０”を入力し同
じ動作を繰り返せばレジスタの中の乗算結果を全て出力
させることができるが、レジスタの内容は一括して他の
レジスタに移してもよい。従つて、実質的な処理クロツ
ク数はｎ／２クロツクと考えられる。
【００１８】また、図１の上段においても同様に、最初
のクロツクで上の入力からＡ1 が入力され下の入力から
Ａ0 が入力されると、まずバツフア付乗算器ＢＡ1 から
式（１）のＸ桁の係数であるＣ1 （＝Ａ0 ・Ｂ1 ＋Ａ1
・Ｂ0 ）が出力され、各々のレジスタにＡ0 ・Ｂj ＋Ａ
1 ・Ｂj-1 （ｊ＝３，５，…，ｎ−２）が格納される。
のクロツクで上の入力からＡ1 が入力され下の入力から
Ａ0 が入力されると、まずバツフア付乗算器ＢＡ1 から
式（１）のＸ桁の係数であるＣ1 （＝Ａ0 ・Ｂ1 ＋Ａ1
・Ｂ0 ）が出力され、各々のレジスタにＡ0 ・Ｂj ＋Ａ
1 ・Ｂj-1 （ｊ＝３，５，…，ｎ−２）が格納される。
【００１９】次のクロツクでＡ3 ，Ａ2 が入力されたと
き、右端のレジスタＲ3 の出力（Ａ 0 ・Ｂ3 ＋Ａ1 ・Ｂ
2 ）と乗算器（×Ｂ0 ，×Ｂ1 ）の出力の和Ｃ3 （＝Ａ
0 ・Ｂ3 ＋Ａ1 ・Ｂ2 ＋Ａ2 ・Ｂ1 ＋Ａ３・Ｂ0 ）がバ
ツフア付乗算器ＢＡ1 から出力される。これは式（１）
のＸ3 の係数に当たる。このとき、キヤリーは、下段と
同様にバツフア付乗算器ＢＡのバツフアに蓄えられ、桁
上がりとして次のクロツクの加算において用いられる。
き、右端のレジスタＲ3 の出力（Ａ 0 ・Ｂ3 ＋Ａ1 ・Ｂ
2 ）と乗算器（×Ｂ0 ，×Ｂ1 ）の出力の和Ｃ3 （＝Ａ
0 ・Ｂ3 ＋Ａ1 ・Ｂ2 ＋Ａ2 ・Ｂ1 ＋Ａ３・Ｂ0 ）がバ
ツフア付乗算器ＢＡ1 から出力される。これは式（１）
のＸ3 の係数に当たる。このとき、キヤリーは、下段と
同様にバツフア付乗算器ＢＡのバツフアに蓄えられ、桁
上がりとして次のクロツクの加算において用いられる。
【００２０】従つて、図１によつて式（１）の演算結果
が下位の桁から２つづつ同時に演算出力されることが判
る。よつて、式（１）の乗算に必要な実質的な処理クロ
ツク数はｎ／２クロツクである。
が下位の桁から２つづつ同時に演算出力されることが判
る。よつて、式（１）の乗算に必要な実質的な処理クロ
ツク数はｎ／２クロツクである。
【００２１】これによつて、整数Ａの値が分割入力され
るときＡ・Ｂの演算が高速で効率的に行われる。また、
図１は図２のような同一の演算素子の繰り返しによつて
構成できるので、ＶＳＬＩ等の大規模回路を構成しやす
いという利点もある。
るときＡ・Ｂの演算が高速で効率的に行われる。また、
図１は図２のような同一の演算素子の繰り返しによつて
構成できるので、ＶＳＬＩ等の大規模回路を構成しやす
いという利点もある。
【００２２】以上によつて、入力値がｍビツト毎にｎ分
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いて、ｎ・ｍビツトの乗算回路が効率的に実現でき
ることが示せた。ｈ≠ｎの場合にも同様の回路によつて
乗算が実行できることは明かである。また、実施例では
２組の回路によつてｎ／２クロツクで乗算を実行する例
を示したが、Ａi をｐ個同時に入力し、各々の入力に対
して乗数の系列Ｂj+k（ｊ＝０，ｐ−１，…）のｋをず
らした乗算器に入力させたｐ組の回路によつて、ｎ／ｐ
クロツクで乗算が実行できることも明かである。従つ
て、ｐの選択によつて自由に高速化できる乗算回路を構
成することができる。一例として、図３にＰ＝４の場合
のＣ0 ，Ｃ4 ，Ｃ8 ，…を出力する回路の構成例を示
す。尚、ＢＡを５入力フルアダーとすると図３の回路は
更に簡素化される。
割されて入力されるとき、ｍビツト×ｍビツトの乗算器
を用いて、ｎ・ｍビツトの乗算回路が効率的に実現でき
ることが示せた。ｈ≠ｎの場合にも同様の回路によつて
乗算が実行できることは明かである。また、実施例では
２組の回路によつてｎ／２クロツクで乗算を実行する例
を示したが、Ａi をｐ個同時に入力し、各々の入力に対
して乗数の系列Ｂj+k（ｊ＝０，ｐ−１，…）のｋをず
らした乗算器に入力させたｐ組の回路によつて、ｎ／ｐ
クロツクで乗算が実行できることも明かである。従つ
て、ｐの選択によつて自由に高速化できる乗算回路を構
成することができる。一例として、図３にＰ＝４の場合
のＣ0 ，Ｃ4 ，Ｃ8 ，…を出力する回路の構成例を示
す。尚、ＢＡを５入力フルアダーとすると図３の回路は
更に簡素化される。
【００２３】また、実施例に示したｐ＝２の場合、フル
アダーによる桁上がりがバツフアをもちいたフイードバ
ツクによつて閉じた形になるので、整数上の乗算におい
て問題になる桁上がりに関する遅延などの問題がない。
アダーによる桁上がりがバツフアをもちいたフイードバ
ツクによつて閉じた形になるので、整数上の乗算におい
て問題になる桁上がりに関する遅延などの問題がない。
【００２４】また、図１の回路からの出力は２ｍビツト
単位であるが、このバツフア付きフルアダーを用いるこ
とによつて、ｍビツトの出力にできることも明かであ
る。すなわち、２ｍビツトの上位ｍビツトをｍビツトの
レジスタに入力して、そのレジスタの出力をｍビツトの
フルアダーに入力し、２ｍビツトの下位ｍビツトは直接
該フルアダーに入力し、キヤリーは１ビツト遅延させて
該フルアダーにフイードバツクされせばよい。
単位であるが、このバツフア付きフルアダーを用いるこ
とによつて、ｍビツトの出力にできることも明かであ
る。すなわち、２ｍビツトの上位ｍビツトをｍビツトの
レジスタに入力して、そのレジスタの出力をｍビツトの
フルアダーに入力し、２ｍビツトの下位ｍビツトは直接
該フルアダーに入力し、キヤリーは１ビツト遅延させて
該フルアダーにフイードバツクされせばよい。
【００２５】更に、この回路構成はガロア体などの桁上
がりのない演算系においても高速乗算回路として用いる
ことができる。このとき、加算器はＥＸＯＲでよい。
がりのない演算系においても高速乗算回路として用いる
ことができる。このとき、加算器はＥＸＯＲでよい。
【００２６】尚、本発明は、複数の機器から構成される
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによつて達成される場合にも適用で
きることは言うまでもない。
システムに適用しても、１つの機器から成る装置に適用
しても良い。また、本発明はシステム或は装置にプログ
ラムを供給することによつて達成される場合にも適用で
きることは言うまでもない。
【００２７】
【発明の効果】本発明により、乗算回路において大きな
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した高速で効率的な整数
上の乗算回路を提供できる。
桁数の入力値を分割して演算する場合に、小さな桁数の
乗算器を用いて桁上がりを考慮した高速で効率的な整数
上の乗算回路を提供できる。
【図１】本実施例の整数上の乗算回路を示す図である。
【図２】図１の回路の基本演算素子を示す図である。
【図３】他の実施例の整数上の乗算回路を示す図であ
る。
る。
【図４】公知のガロア体上の多項式の乗算回路を示す図
である。
である。
Ｒ…２ｍビツトのレジスタ、ＢＡ…バツフア付き２ｍビ
ツトのフルアダー、×Ｂｉ…Ｂｉ（ｉ＝０…ｎ−１）を
乗数としたｍビツト×ｍビツトの整数上の乗算器、＊Ｂ
ｉ…Ｂｉ（ｉ＝０…ｎ−１）を乗数としたｍビツト＊ｍ
ビツトのガロア体上の乗算器、ＥＸ…ｍビツトのＥＸＯ
Ｒ、ｒ…ｍビツトのレジスタ
ツトのフルアダー、×Ｂｉ…Ｂｉ（ｉ＝０…ｎ−１）を
乗数としたｍビツト×ｍビツトの整数上の乗算器、＊Ｂ
ｉ…Ｂｉ（ｉ＝０…ｎ−１）を乗数としたｍビツト＊ｍ
ビツトのガロア体上の乗算器、ＥＸ…ｍビツトのＥＸＯ
Ｒ、ｒ…ｍビツトのレジスタ
Claims (3)
- 【請求項１】 ｈ，ｍ，ｎを正の整数とする場合に、
（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツトの整数Ｂ
との乗算を行う整数上の乗算回路であつて、 整数Ａをｍビツト毎に分けたＡi（ｉ＝ｎ−１，…，
０）をｐ個（ｐ≧２，Ａpj，Ａpj+1，…Ａpj+p-1；ｊ＝
０，…，ｎ／ｐ−１）に分類して並列に入力し、その各
入力毎に並列につながれるＢpq+k（ｑ＝０，…，ｎ／ｐ
−１，ｋ＝０，…，ｐ−１）を乗数に持つｍビツト×ｍ
ビツトの乗算器と、 少なくとも２つの該乗算器の出力と上位のフルアダーの
出力を記憶するレジスタの内容とを加算するキヤリーバ
ツフアを有する２ｍビツトの３入力のフルアダーと、 該フルアダーの出力の２ｍビツトを記憶し、次のクロッ
クで下位のフルアダーに出力する前記レジスタとを有す
るｐ列の演算列を備え、 クロツクに同期されて各演算列の最下位の前記フルアダ
ー又は前記レジスタからの出力を（ｐ−１）×ｍビツト
おきの乗算出力とすることを特徴とする整数上の乗算回
路。 - 【請求項２】 ｈ，ｍ，ｎを正の整数とする場合に、
（ｎ×ｍ）ビツトの整数Ａと（ｈ×ｍ）ビツトの整数Ｂ
との乗算を行う整数上の乗算回路であつて、 整数Ａをｍビツト毎に分けたＡi（ｉ＝ｎ−１，…，
０）を下位桁から２個（Ａ2j，Ａ2j+1；ｊ＝０，…，ｎ
／２−１）ずつ同時に入力し、Ａ2jに対してＢ2q（ｑ＝
０，…，（ｎ−１）／２）を並列に乗じるｍビツト×ｍ
ビツトの乗算器と、Ａ2j+1に対してＢ2q+1を並列に乗じ
るｍビツト×ｍビツトの乗算器と、２つの前記乗算器の
各々の出力と上位のフルアダーの出力を記憶するレジス
タの内容とを加算する２ｍビツトの３入力フルアダー
と、該フルアダーの出力の２ｍビツトを記憶し、次のク
ロックで下位のフルアダーに出力する前記レジスタと、
該フルアダーのキヤリーを蓄えて１クロツク遅れて該フ
ルアダーにフイードバツクするバツフアとを有し、クロ
ツクに同期させて最下位の前記フルアダーまたはレジス
タからＡ×Ｂの乗算結果を構成する２ｍビツト単位のＣ
2k（ｋ＝０，…，ｎ−１）を出力する回路と、 前記Ａ2j，Ａ2j+1を同時に入力し、Ａ2jに対してＢ2q+1
（ｑ＝０，…，（ｎ−１）／２）を並列に乗じるｍビツ
ト×ｍビツトの乗算器と、Ａ2j+1に対してＢ2qを並列に
乗じるｍビツト×ｍビツトの乗算器と、２つの前記乗算
器の各々の出力と上位のフルアダーの出力を記憶するレ
ジスタの内容とを加算する２ｍビツトの３入力フルアダ
ーと、該フルアダーの出力の２ｍビツトを記憶し、次の
クロックで下位のフルアダーに出力する前記レジスタ
と、該フルアダーのキヤリーを蓄えて１クロツク遅れて
該フルアダーにフイードバツクするバツフアとを有し、
クロツクに同期させて最下位の前記フルアダーまたはレ
ジスタからＡ×Ｂの乗算結果をｍビツト毎に分けた内の
Ｃ2k+1（ｋ＝０，…，ｎ−２）を出力する回路とを備え
ることを特徴とする整数上の乗算回路。 - 【請求項３】 次の多項式Ａ，Ｂを乗算する整数上の乗
算回路であつて、 Ａ＝Ａn-1 ・Ｘn-1 ＋Ａn-2 ・Ｘn-2 ＋…＋Ａ1 ・Ｘ＋
Ａ0 Ｂ＝Ｂn-1 ・Ｘn-1 ＋Ｂn-2 ・Ｘn-2 ＋…＋Ｂ1 ・Ｘ＋
Ｂ0 Ａi（ｉ＝ｎ−１，…，０）をｐ個ずつ同時に入力し、
各入力毎にＢpq+k（ｑ＝０，…，ｎ／ｐ−１，ｋ＝０，
…，ｐ−１）を並列に乗じる乗算器と、２個の該乗算器
の出力と高次の加算器の出力を記憶するレジスタの内容
とを加算する３入力の加算器と、該加算器の出力を記憶
する前記レジスタとを備え、クロツクに同期させて最低
次の前記加算器またはレジスタから低次の係数より出力
する回路をｐ個有し、当該ｐ個の回路がそれぞれ異なる
係数を並列に出力することを特徴とする整数上の乗算回
路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04167079A JP3129525B2 (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
| EP93304879A EP0576262B1 (en) | 1992-06-25 | 1993-06-23 | Apparatus for multiplying integers of many figures |
| DE69329260T DE69329260T2 (de) | 1992-06-25 | 1993-06-23 | Gerät zum Multiplizieren von Ganzzahlen mit vielen Ziffern |
| US08/512,620 US5524090A (en) | 1992-06-25 | 1995-08-08 | Apparatus for multiplying long integers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04167079A JP3129525B2 (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0612234A JPH0612234A (ja) | 1994-01-21 |
| JP3129525B2 true JP3129525B2 (ja) | 2001-01-31 |
Family
ID=15843017
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04167079A Expired - Fee Related JP3129525B2 (ja) | 1992-06-25 | 1992-06-25 | 整数上の乗算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3129525B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783279A (ja) * | 1993-07-28 | 1995-03-28 | Carl Freudenberg:Fa | ほぼプレート状の機械部材を振動遮断状態で固定するための保持体 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4385962B2 (ja) | 2004-09-14 | 2009-12-16 | トヨタ自動車株式会社 | 内燃機関の制御装置 |
| CN114666038B (zh) * | 2022-05-12 | 2022-09-02 | 广州万协通信息技术有限公司 | 一种大位宽数据处理方法、装置、设备及存储介质 |
-
1992
- 1992-06-25 JP JP04167079A patent/JP3129525B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0783279A (ja) * | 1993-07-28 | 1995-03-28 | Carl Freudenberg:Fa | ほぼプレート状の機械部材を振動遮断状態で固定するための保持体 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0612234A (ja) | 1994-01-21 |
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