JP3128146B2 - Image reading apparatus and image information processing apparatus provided with the image reading apparatus - Google Patents
Image reading apparatus and image information processing apparatus provided with the image reading apparatusInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、複数のイメージセンサ
で構成されたマルチチップ型イメージセンサを用いて画
像情報を読取る画像読取装置及びその画像読取装置を備
えた画像情報処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image reading apparatus for reading image information using a multi-chip image sensor comprising a plurality of image sensors, and an image information processing apparatus having the image reading apparatus. .
【０００２】[0002]
【従来の技術】図１１は従来例のマルチチップ型イメー
ジセンサの構成を示した図である。図において、１０１
〜１０６はマルチチップ型イメージセンサを構成すると
ころのセンサチップ、１０７は各センサチップが搭載さ
れたモジュール基板である。各センサチップの出力は出
力線１０８に出力され、バッファアンプ１１０を介して
出力端子１１１から外部へ出力される。図１２は各セン
サチップの内部構成を示した図で、２１〜３１は入射光
を光電変換するための画素、４１〜５１は画素で得られ
た信号のうち出力する信号を選択するためのスイッチで
ある。また、６１は各画素信号を出力する水平出力線、
６２は水平出力線をリセットするためのＭＯＳトランジ
スタ、６４はバッファアンプ、６６はセンサチップを選
択するためのＭＯＳトランジスタである。2. Description of the Related Art FIG. 11 is a diagram showing a configuration of a conventional multi-chip type image sensor. In the figure, 101
Reference numerals 106 denote sensor chips that constitute a multi-chip image sensor, and 107 denotes a module substrate on which each sensor chip is mounted. The output of each sensor chip is output to the output line 108 and output from the output terminal 111 to the outside via the buffer amplifier 110. FIG. 12 is a diagram showing the internal configuration of each sensor chip. 21 to 31 are pixels for photoelectrically converting incident light, and 41 to 51 are switches for selecting a signal to be output from signals obtained by the pixels. It is. 61 is a horizontal output line for outputting each pixel signal;
62 is a MOS transistor for resetting the horizontal output line, 64 is a buffer amplifier, and 66 is a MOS transistor for selecting a sensor chip.
【０００３】次に、上記マルチチップイメージセンサか
ら画素信号を読出すときの動作を図１３に示すタイムチ
ャートを用いて説明する。まず、センサチップ１０１内
のＭＯＳトランジスタ６６のゲートにハイレベルのＳＷ
１が入力され、センサチップ１０１の各画素信号が順次
出力線１０８に出力される。このとき、ＭＯＳトランジ
スタ６２のゲートに各画素の信号出力の間はハイレベル
となるφＲＥＳ１が入力され、１つの画素信号の出力毎
に水平出力線６１がリセットされる。これによりセンサ
チップ１０１の画素２１から画素３１まで順に信号が読
出され、最後の信号が読出されると、ＳＷ１はローレベ
ルに反転し、ＳＷ２がハイレベルに立上がってセンサチ
ップ１０２内のＭＯＳトランジスタ６６のゲートに入力
される。また、センサチップ１０２内のＭＯＳトランジ
スタ６２のゲートにφＲＥＳ２が入力されるため、同様
にセンサチップ１０２の各画素の信号が順次読出され
る。以下、同様にセンサチップ１０３〜１０６までの画
素の信号が読出され、この結果出力端子１１１には図に
ｏｕｔ′として示すようにセンサチップ全体の画素信号
が読出される。Next, the operation of reading a pixel signal from the multichip image sensor will be described with reference to a time chart shown in FIG. First, a high-level SW is connected to the gate of the MOS transistor 66 in the sensor chip 101.
1 is input, and each pixel signal of the sensor chip 101 is sequentially output to the output line 108. At this time, φRES1 which is at a high level during the signal output of each pixel is input to the gate of the MOS transistor 62, and the horizontal output line 61 is reset every time one pixel signal is output. As a result, signals are sequentially read from the pixel 21 to the pixel 31 of the sensor chip 101, and when the last signal is read, SW1 is inverted to low level, SW2 rises to high level, and the MOS transistor in the sensor chip 102 It is input to the 66 gate. Also, since φRES2 is input to the gate of the MOS transistor 62 in the sensor chip 102, the signals of the respective pixels of the sensor chip 102 are sequentially read out in the same manner. Hereinafter, similarly, the signals of the pixels of the sensor chips 103 to 106 are read out, and as a result, the pixel signals of the entire sensor chip are read out to the output terminal 111 as shown as out ′ in the figure.
【０００４】[0004]
【発明が解決しようとしている課題】しかしながら、上
記従来のイメージセンサでは、各センサチップのバッフ
ァアンプ６４にオフセット電圧があり、しかも個々のセ
ンサチップ毎にオフセット電圧がバラツキを生じる。そ
のため、図１３にｏｕｔ′として示したように個々のセ
ンサチップの出力信号にオフセット電圧のバラツキによ
る段差が生じ、イメージセンサのＳ／Ｎを低下させると
いう問題があった。However, in the above-described conventional image sensor, the buffer amplifier 64 of each sensor chip has an offset voltage, and the offset voltage varies for each sensor chip. For this reason, as shown as out 'in FIG. 13, there is a problem that a step occurs due to the variation of the offset voltage in the output signal of each sensor chip, thereby lowering the S / N of the image sensor.
【０００５】本発明は，このような問題点を解消するた
めになされたもので、その目的は複数のイメージセンサ
のオフセット電圧のバラツキに起因して生じる信号レベ
ルの段差を完全に除去し、イメージセンサのＳ／Ｎを向
上した画像読取装置及びその画像読取装置を備えた画像
情報処理装置を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to completely eliminate a signal level difference caused by a variation in offset voltages of a plurality of image sensors, and to reduce the image level. An object of the present invention is to provide an image reading device with an improved S / N of a sensor and an image information processing device provided with the image reading device.
【０００６】[0006]
【課題を解決するための手段】本発明の目的は、複数の
イメージセンサからなるマルチチップ型イメージセンサ
を備えてなる画像読取装置であって、前記複数のイメー
ジセンサのそれぞれは、光電変換を行う複数の画素と、
前記複数の画素からの信号を順次出力するための前記複
数の画素で共通に設けられたアンプと、前記アンプの入
力部にリセット信号を供給するためのリセットトランジ
スタと、を少なくとも含み、前記画像読取装置は、さら
に、前記リセットトランジスタをオンにして、前記アン
プの入力部に前記リセット信号を供給することによって
生じる前記アンプを介した前記リセット信号を用いて、
前記複数のイメージセンサにそれぞれ設けられた前記ア
ンプのオフセットレベルによって生じるイメージセンサ
間のオフセットばらつきを除去するためのクランプ回路
を有することを特徴とする画像読取装置によって達成さ
れる。また、本発明の目的は、前記クランプ回路は、前
記画像読取装置内のいずれかのイメージセンサの駆動が
終了する前に、他のイメージセンサに含まれる前記リセ
ットトランジスタをオンにして、前記アンプの入力部に
前記リセット信号を供給することによって生じる前記ア
ンプを介した前記リセット信号を一定レベルにクランプ
することを特徴とする画像読取装置によって達成され
る。また、本発明の目的は、前記クランプ回路を複数設
けたことを特徴とする画像読取装置によって達成され
る。また、本発明の目的は、上記いずれか１項に記載の
画像読取装置と、画像情報を担持した原稿を前記画像読
取装置による読み取り位置に保持する為の原稿保持手段
と、前記画像読取装置により読み取られた画像情報を記
録する為の記録手段とを有することを特徴とする画像読
取装置を備えた画像情報処理装置によって達成される。
また、本発明の目的は、前記記録手段は、熱エネルギー
を利用してインクを吐出して記録を行う記録ヘッドであ
ることを特徴とする画像読取装置を備えた画像情報処理
装置によって達成される。 An object of the present invention In order to achieve the above object, according to an image reading device including a multi-chip type image sensor comprising a plurality of image sensors, each of the plurality of image sensors, performs photoelectric conversion A plurality of pixels,
The plurality of pixels for sequentially outputting signals from the plurality of pixels;
An amplifier commonly provided for a number of pixels and the input of the amplifier
Reset transistor to supply a reset signal to the
And the image reading device further comprises:
Then, the reset transistor is turned on, and the
By providing the reset signal to the input of the
Using the resulting reset signal through the amplifier,
The plurality of image sensors provided in the plurality of image sensors, respectively.
The present invention is achieved by an image reading apparatus having a clamp circuit for removing offset variations between image sensors caused by offset levels of a pump . Further, an object of the present invention is that the clamp circuit
One of the image sensors in the image reading device
Before exiting, the reset included in another image sensor
Turn on the power transistor and connect it to the input of the amplifier.
Providing the reset signal.
This is achieved by an image reading apparatus characterized in that the reset signal via the amplifier is clamped to a constant level . Further, an object of the present invention is to provide a plurality of the clamp circuits.
The present invention is attained by an image reading apparatus characterized in that the image reading apparatus includes: Further, an object of the present invention is to provide an image reading apparatus according to any one of the above, a document holding means for holding a document carrying image information at a reading position by the image reading apparatus, and the image reading apparatus. This is achieved by an image information processing apparatus provided with an image reading device, which has a recording unit for recording read image information.
Also, an object of the present invention is that the recording means is a heat energy
A recording head that performs recording by discharging ink using
Image information processing apparatus equipped with an image reading device
Achieved by the device.
【０００７】[0007]
【実施例】以下、本発明の実施例について、図面を参照
して詳細に説明する。図１は本発明の画像読取装置の一
実施例を示した構成図、図２は個々のセンサチップの内
部構成を示した回路図である。なお、図１，図２では従
来装置と同一部分は同一符号を付し、本実施例ではその
説明を省略する。図において、１〜６はそれぞれイメー
ジセンサのセンサチップであり、ここでは６つのセンサ
チップからマルチチップ型イメージセンサが構成されて
いる。各センサチップはモジュール基板７上に搭載され
ている。また、８は各画素の信号を出力する信号出力
線、９はリファレンス用の信号を出力するリファレンス
出力線であって、この２つの出力線に各センサチップか
ら画素信号とリファレンス用信号が対として出力され
る。信号出力線８、リファレンス出力線９に出力された
画素信号とリファレンス用信号は差動アンプ１０の２つ
の入力端子に入力され、画素信号とリファレンス用信号
の差動をとって出力端子１１から外部へ出力される。各
センサチップの内部には、図２に示すように、リファレ
ンス信号を出力するためのバッファアンプ６５、センサ
チップを選択するためのＭＯＳトランジスタ６７が設け
られている。ＭＯＳトランジスタ６７は前述したＭＯＳ
トランジスタ６６とゲートが共通となっており２つのト
ランジスタは同時オン、オフする構成である。また、バ
ッファアンプ６５の入力には、リセット電圧ＶRES が出
力されており、この電圧がバッファアンプ６５を介して
差動アンプ１０の負入力端子に出力される。なお、セン
サチップのその他の構成は、図１２に示した従来のもの
と同じである。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a configuration diagram showing an embodiment of the image reading apparatus of the present invention, and FIG. 2 is a circuit diagram showing an internal configuration of each sensor chip. 1 and 2, the same parts as those of the conventional device are denoted by the same reference numerals, and the description thereof will be omitted in the present embodiment. In the figure, reference numerals 1 to 6 denote sensor chips of an image sensor, respectively. Here, a multi-chip image sensor is constituted by six sensor chips. Each sensor chip is mounted on the module substrate 7. Reference numeral 8 denotes a signal output line for outputting a signal of each pixel, and reference numeral 9 denotes a reference output line for outputting a reference signal. A pixel signal and a reference signal from each sensor chip are paired to these two output lines. Is output. The pixel signal and the reference signal output to the signal output line 8 and the reference output line 9 are input to two input terminals of the differential amplifier 10, and the differential between the pixel signal and the reference signal is obtained and the output signal is output from the output terminal 11 to the outside. Output to As shown in FIG. 2, a buffer amplifier 65 for outputting a reference signal and a MOS transistor 67 for selecting a sensor chip are provided inside each sensor chip. The MOS transistor 67 is the MOS transistor described above.
The gate is common to the transistor 66, and the two transistors are turned on and off at the same time. A reset voltage V RES is output to the input of the buffer amplifier 65, and this voltage is output to the negative input terminal of the differential amplifier 10 via the buffer amplifier 65. The rest of the configuration of the sensor chip is the same as the conventional one shown in FIG.
【０００８】次に、本実施例の動作を図３を参照して説
明する。なお、被写体としては画面全体に一様の明るさ
をもつものとする。まず、センサチップ１のＭＯＳトラ
ンジスタ６６及び６７のゲートにＳＷ１が入力され、同
時にセンサチップ１のＭＯＳトランジスタ６２のゲート
にφＲＥＳ１が入力される。これにより、ＭＯＳトラン
ジスタ６６がオンし、またφＲＥＳ１によりＭＯＳトラ
ンジスタ６２が１つの画素信号が出力される毎に水平出
力線６１をリセットするため、センサチップ１の画素２
１から画素３１までの信号が順に信号出力線８に読出さ
れる。同時にＭＯＳトランジスタ６７がオンするため、
リセット電圧ＶRES がリファレンス出力線９へ出力され
る。従って、差動アンプの同相入力には信号出力線８に
読出された画素信号が、また差動入力にはリファレンス
出力線９のリセット電圧ＶRES が出力される。この場
合、信号出力線８に読出された信号は、バッファアンプ
６４を介して出力されるため、そのオフセット電圧を含
んでおり、また他方のリセット電圧もバッファアンプ６
５を介して出力されるので、同じオフセット電圧を含ん
でいる。バッファアンプ６４と６５は同じセンサチップ
内に作製されているため、オフセット電圧は同じであ
る。従って、差動アンプ１０から出力される信号はオフ
セット電圧が除去され、本来の入射光に対応した信号の
みを読出すことができる。センサチップ１の画素信号が
全て読出されると、次のセンサチップ２のＭＯＳトラン
ジスタ６６，６７のゲートにＳＷ２が入力され、前記と
同様にセンサチップ２の画素信号が信号出力線８に、リ
セット電圧がリファレンス出力線９にそれぞれ出力され
る。これにより、前記と同様に差動アンプ１０の出力か
らバッファアンプのオフセット電圧を除去した信号を得
ることができる。以下、同様にセンサチップを選択する
信号ＳＷによってセンサチップ３〜６が順次選択され各
センサチップ毎にオフセット電圧を除去した信号が出力
される。図３に信号出力線８に読出される各センサチッ
プの信号を示しているが、同図から明らかなように個々
のセンサチップのバッファアンプ６４のオフセット電圧
のバラツキにより、読出された信号にセンサチップ間で
段差があることがわかる。一方、リファレンス出力線９
に出力されるリファレンス電圧も同図に示すように同じ
段差をもっていることがわかる。従って、差動アンプ１
０から出力される信号は同図に差動出力として示す如
く、個々のセンサチップ毎にバッファアンプのオフセッ
ト電圧が除去され、チップ間の信号の段差を完全に取除
くことができる。Next, the operation of this embodiment will be described with reference to FIG. Note that the subject has uniform brightness over the entire screen. First, SW1 is input to the gates of the MOS transistors 66 and 67 of the sensor chip 1, and φRES1 is input to the gate of the MOS transistor 62 of the sensor chip 1 at the same time. As a result, the MOS transistor 66 is turned on, and the MOS transistor 62 resets the horizontal output line 61 every time one pixel signal is output by φRES1, so that the pixel 2 of the sensor chip 1
The signals from 1 to 31 are sequentially read out to the signal output line 8. Since the MOS transistor 67 is turned on at the same time,
The reset voltage V RES is output to the reference output line 9. Therefore, the pixel signal read out to the signal output line 8 is output to the in-phase input of the differential amplifier, and the reset voltage V RES of the reference output line 9 is output to the differential input. In this case, the signal read out to the signal output line 8 is output via the buffer amplifier 64, and therefore includes the offset voltage.
5 includes the same offset voltage. Since the buffer amplifiers 64 and 65 are manufactured in the same sensor chip, the offset voltages are the same. Therefore, the offset voltage of the signal output from the differential amplifier 10 is removed, and only the signal corresponding to the original incident light can be read. When all the pixel signals of the sensor chip 1 are read, SW2 is input to the gates of the MOS transistors 66 and 67 of the next sensor chip 2, and the pixel signals of the sensor chip 2 are reset to the signal output line 8 as described above. The voltage is output to each of the reference output lines 9. As a result, a signal in which the offset voltage of the buffer amplifier has been removed from the output of the differential amplifier 10 can be obtained in the same manner as described above. Hereinafter, similarly, the sensor chips 3 to 6 are sequentially selected by the signal SW for selecting the sensor chip, and a signal from which the offset voltage is removed is output for each sensor chip. FIG. 3 shows the signal of each sensor chip read out to the signal output line 8. As is apparent from FIG. 3, the readout signal is added to the read signal due to the variation of the offset voltage of the buffer amplifier 64 of each sensor chip. It can be seen that there is a step between the chips. On the other hand, the reference output line 9
It can be seen that the reference voltage output to the has the same step as shown in FIG. Therefore, the differential amplifier 1
The signal output from 0 is shown as a differential output in the figure, so that the offset voltage of the buffer amplifier is removed for each individual sensor chip, and the signal step between the chips can be completely removed.
【０００９】図４は本発明の他の実施例を示した構成図
である。なお、本実施例ではセンサチップ１〜６の構成
は、図１２に示したものと同じである。図４において、
７０は奇数番目のセンサチップの信号を読出す信号出力
線、７１は奇数番目のセンサチップの信号を読出す信号
出力線である。従って、奇数番目のセンサチップ１，
３，５の信号は信号出力線７０に、偶数番のセンサチッ
プ２，４，６の信号は信号出力線７１にそれぞれ読出さ
れる。７２，７３はそれぞれ信号出力線７０，７１に対
応したクランプ容量、７４，７５はそれぞれ信号出力線
７０，７１をクランプ電位ＶCLにクランプするためのＭ
ＯＳトランジスタである。また、７６，７７は各信号出
力線に読出された信号を出力するためのバッファアン
プ、７８，７９はバッファアンプ７６，７７の出力を選
択出力するためのＭＯＳトランジスタである。FIG. 4 is a block diagram showing another embodiment of the present invention. In this embodiment, the configuration of the sensor chips 1 to 6 is the same as that shown in FIG. In FIG.
70 is a signal output line for reading a signal of an odd-numbered sensor chip, and 71 is a signal output line for reading a signal of an odd-numbered sensor chip. Therefore, the odd-numbered sensor chips 1,
The signals of 3 and 5 are read out to the signal output line 70, and the signals of the even-numbered sensor chips 2, 4 and 6 are read out to the signal output line 71. Reference numerals 72 and 73 denote clamp capacitors corresponding to the signal output lines 70 and 71, respectively, and reference numerals 74 and 75 denote Ms for clamping the signal output lines 70 and 71 to the clamp potential V CL.
OS transistor. Reference numerals 76 and 77 denote buffer amplifiers for outputting the signals read to the respective signal output lines, and reference numerals 78 and 79 denote MOS transistors for selectively outputting the outputs of the buffer amplifiers 76 and 77.
【００１０】次に、本実施例の動作を図５を参照して説
明する。まず、最初にセンサチップ１の信号が読出され
る。この読出しに際しては、１ビット目の信号が読出さ
れる前、即ち図１２に示した先頭の画素２１の信号が読
出される前に、ＭＯＳトランジスタ６２のゲートへのφ
ＲＥＳ１及びＭＯＳトランジスタ６６のゲートへのＳＷ
１がオンされる。これにより、リセット電圧ＶRES とバ
ッファアンプ６４のオフセット電圧ＶOFF1の和の電圧
（ＶRES ＋ＶOFF1）が信号出力線７０に出力される（図
１２参照）。このとき、図５に示すようにＭＯＳトラン
ジスタ７４のゲートにφＣＬＯ（ハイレベル）が入力さ
れ、ＭＯＳトランジスタ７４がオンするため、バッファ
アンプ７６の入力電圧はクランプ電圧ＶCLにクランプさ
れる。この後、φＣＬＯがオフされ、またＭＯＳトラン
ジスタ６２にφＲＥＳ１が入力されるため、１つの画素
信号が出力される毎に水平出力線６１がリセットされ、
センサチップ１の画素の信号が順次信号出力線７０に読
出される。この場合、バッファアンプ７６の入力はフロ
ーティング状態にあり、またＭＯＳトランジスタ７８の
ゲートにＳＷ０（ハイレベル）が入力されるので、出力
端子１１にはバッファアンプ７８のオフセット電圧を含
む出力信号が出力される。この出力信号ＶOUT は、次式
で表わされる。Next, the operation of this embodiment will be described with reference to FIG. First, the signal of the sensor chip 1 is read first. At the time of reading, before the signal of the first bit is read, that is, before the signal of the first pixel 21 shown in FIG.
SW to RES1 and the gate of the MOS transistor 66
1 is turned on. As a result, the sum of the reset voltage V RES and the offset voltage V OFF1 of the buffer amplifier 64 (V RES + V OFF1 ) is output to the signal output line 70 (see FIG. 12). At this time, as shown in FIG. 5, φCLO (high level) is input to the gate of the MOS transistor 74 and the MOS transistor 74 is turned on, so that the input voltage of the buffer amplifier 76 is clamped to the clamp voltage V CL . Thereafter, φCLO is turned off, and φRES1 is input to the MOS transistor 62. Therefore, each time one pixel signal is output, the horizontal output line 61 is reset.
The signals of the pixels of the sensor chip 1 are sequentially read out to the signal output line 70. In this case, the input of the buffer amplifier 76 is in a floating state, and SW0 (high level) is input to the gate of the MOS transistor 78, so that an output signal including the offset voltage of the buffer amplifier 78 is output to the output terminal 11. You. This output signal V OUT is expressed by the following equation.
【００１１】 ＶOUT ＝ＶCL＋ＶSIG ＋ＶOFF0……（１） 但し、ＶCLはクランプ電圧、ＶSIG は画素信号レベル、
ＶOFF0はバッファアンプ７８のオフセット電圧である。V OUT = V CL + V SIG + V OFF0 (1) where V CL is a clamp voltage, V SIG is a pixel signal level,
V OFF0 is an offset voltage of the buffer amplifier 78.
【００１２】一方、センサチップ１の読出しが終わりに
近くなると、センサチップ２のＭＯＳトランジスタ６２
のφＲＥＳ２及びＭＯＳトランジスタ６６のＳＷ２がオ
ンし信号出力線７１にリセット電圧ＶRES とバッファア
ンプ６４のオフセット電圧ＶOFF2の和の電圧が出力され
る。このとき、φＣＬＥがオンするため、ＭＯＳトラン
ジスタ７５がオンし、前記と同様にバッファアンプ７７
の入力はクランプ電圧ＶCLにクランプされる。センサチ
ップ１の信号の読出しが終了すると、ＳＷ１とφＲＥＳ
１がオフされ、センサチップ２のＭＯＳトランジスタ６
２にφＲＥＳ２が与えられ、信号出力線７１にセンサチ
ップ２の画素信号が順次読出される。このとき、ＳＷ０
はオフ、ＳＷＥはオンしてＭＯＳトランジスタ７９をオ
ンさせるため、センサチップ２の画素信号はバッファア
ンプ７７を介して外部へ出力される。バッファアンプ７
７のオフセット電圧をＶOFFEとすると、出力端子１１か
ら出力される出力信号ＶOUT は次式で表わされる。On the other hand, when the reading of the sensor chip 1 approaches the end, the MOS transistor 62 of the sensor chip 2
SW2 of φRES2 and MOS transistor 66 is voltage of the sum of the offset voltage V OFF2 reset voltage V RES and the buffer amplifier 64 on the signal output line 71 is outputted. At this time, since φCLE turns on, the MOS transistor 75 turns on, and the buffer amplifier 77
Is clamped to the clamp voltage V CL . When the reading of the signal from the sensor chip 1 is completed, SW1 and φRES
1 is turned off, and the MOS transistor 6 of the sensor chip 2 is turned off.
2 is supplied with φRES2, and the pixel signals of the sensor chip 2 are sequentially read out to the signal output line 71. At this time, SW0
Is turned off, SWE is turned on and the MOS transistor 79 is turned on, so that the pixel signal of the sensor chip 2 is output to the outside via the buffer amplifier 77. Buffer amplifier 7
Assuming that the offset voltage of 7 is V OFFE , the output signal V OUT output from the output terminal 11 is expressed by the following equation.
【００１３】 ＶOUT ＝ＶCL＋ＶSIG ＋ＶOFFE……（２） 但し、ＶCLはクランプ電圧、ＶSIG はセンサチップ２の
画素信号である。V OUT = V CL + V SIG + V OFFE (2) where V CL is a clamp voltage, and V SIG is a pixel signal of the sensor chip 2.
【００１４】センサチップ２の信号読出しが終わりに近
づくと、前記と同様の動作でバッファアンプ７６の入力
電圧がクランプされ、次の奇数番目のセンサチップ３の
信号読出しに備えられる。そして、センサチップ２の信
号が全て出力されると、センサチップ３の信号の読出し
が開始され、終わりに近づくと同様に次の偶数番目のセ
ンサチップ４のバッファアンプ７６の入力電圧がクラン
プされる。以下、同様に各センサチップの読出し前にそ
れに対応するバッファアンプの入力電圧が一定電圧にク
ランプされ、また奇数番目のセンサチップ、次は偶数番
目のセンサチップというように奇数番と偶数番のセンサ
チップが交互に読出される。この場合、（１）及び
（２）式で示したように出力電圧にはセンサチップ内の
バッファアンプ６４のオフセット電圧は含まれない。即
ち、信号の読出し前に強制的にバッファアンプ７６、７
７の入力を一定電圧にクランプするために、出力電圧に
センサチップ内のオフセット電圧は現われず、図５にＯ
ＵＴとして示すようにセンサチップのオフセット電圧の
バラツキによって生じていた出力信号の段差を完全に除
去することができる。なお、バッファアンプ７６と７７
のオフセット電圧の違いによって、出力信号に｜ＶOFF0
−ＶOFFE｜のレベル差が生じるが、これは極く小さくで
きるので、何ら問題はない。When the reading of the signal from the sensor chip 2 approaches the end, the input voltage of the buffer amplifier 76 is clamped by the same operation as described above, so that the signal reading of the next odd-numbered sensor chip 3 is prepared. When all the signals of the sensor chip 2 are output, the reading of the signal of the sensor chip 3 is started, and the input voltage of the buffer amplifier 76 of the next even-numbered sensor chip 4 is clamped similarly to the end. . Hereinafter, similarly, before the reading of each sensor chip, the input voltage of the corresponding buffer amplifier is clamped to a constant voltage, and the odd-numbered and even-numbered sensor chips are odd-numbered sensor chips, and the next is even-numbered sensor chips. Chips are read alternately. In this case, as shown in equations (1) and (2), the output voltage does not include the offset voltage of the buffer amplifier 64 in the sensor chip. That is, the buffer amplifiers 76 and 7 are forcibly forced before the signal is read.
7 is clamped to a constant voltage, no offset voltage in the sensor chip appears in the output voltage.
As shown as a UT, it is possible to completely eliminate a step in the output signal caused by a variation in the offset voltage of the sensor chip. The buffer amplifiers 76 and 77
| V OFF0 depending on the offset voltage difference
Although a level difference of −V OFFE | occurs, there is no problem because the level difference can be made extremely small.
【００１５】図６は本発明の参考例を示した回路図であ
る。図において、８０は各センサチップのバッファアン
プのオフセット電圧を記憶するためのメモリ、８１は各
センサチップから読み出された信号からメモリ８０に記
憶されたオフセット電圧を減算する差動アンプである。
なお、この参考例ではセンサチップの構成は、図１２に
示したものと同じである。また、ここでは４つのセンサ
チップでイメージセンサを構成した例を示している。FIG. 6 is a circuit diagram showing a reference example of the present invention. In the figure, reference numeral 80 denotes a memory for storing the offset voltage of the buffer amplifier of each sensor chip, and 81 denotes a differential amplifier for subtracting the offset voltage stored in the memory 80 from the signal read from each sensor chip.
In this reference example , the configuration of the sensor chip is the same as that shown in FIG. Here, an example is shown in which an image sensor is configured by four sensor chips.
【００１６】次に、動作を図７を参照して説明する。ま
ず、センサチップ１とメモリ８０に信号の読出しを指示
するスタートパルスＳＰ及びイメージセンサの出力信号
を読出すときに同期をとるためのクロックパルスＣＬＫ
が入力される。次いで、センサチップ１内のＭＯＳトラ
ンジスタ６６のゲートに入力されるＳＷ１及びＭＯＳト
ランジスタ６２のゲートに入力されるφＲＥＳ１が同時
に所定時間だけハイレベルに立上る。これにより、セン
サチップ１からバッファアンプ６４のオフセット電圧が
信号出力線に出力され、メモリ８０に記憶される。これ
が終了すると、ＳＷ２とφＲＥＳ２がハイレベルに立上
り、前記と同様にセンサチップ２のバッファアンプ６４
のオフセット電圧がメモリ８０に記憶される。以下、同
様にセンサチップ３、センサチップ４のオフセット電圧
が順次メモリ８０に記憶され、全てのオフセット電圧の
記憶が終了すると、センサチップ１の信号を読出すべく
ＳＷ１がハイレベルとなり、またφＲＥＳ１がオンし、
各々センサチップ１のＭＯＳトランジスタに与えられ
る。これにより、前記実施例と同様にセンサチップ１の
各画素の信号が順次読出され、差動アンプ８１の同相端
子に入力される。一方メモリ８０に記憶されたセンサチ
ップ１のオフセット電圧が差動アンプ８１の差動端子に
入力され、差動アンプ８１からはセンサ出力からオフセ
ット電圧を減算した信号が出力される。センサチップ１
の最終画素の信号が出力されると、センサチップ１から
エンドパルス１Ｅが次のセンサチップ２とメモリ８０に
出力されセンサチップ２の信号読出しが指示される。こ
の指示によりＳＷ２がハイレベルとなり、またφＲＥＳ
２がオンするため、前記と同様にセンサチップ２内のＭ
ＯＳトランジスタが駆動され、センサチップ２の各画素
の信号が順次読出される。また、メモリ８０もエンドパ
ルス１Ｅによって、センサチップ２のオフセット電圧を
出力し、差動アンプ８１からはセンサチップ２の出力信
号からオフセット電圧を減算した信号が出力される。以
下、同様に１つのセンサチップの信号読出しが終了する
毎に、次のセンサチップへエンドパルスが出力され、セ
ンサチップ３とセンサチップ４の信号が順次読出され
る。また、メモリ８０からセンサチップに対応したオフ
セット電圧が出力されるため、差動アンプ８１からは各
センサチップ毎にオフセット電圧を除去した信号が出力
される。この結果、図７にＯＵＴとして示すように各セ
ンサチップのバッファアンプのオフセット電圧のバラツ
キによる信号の段差を完全になくすことができる。Next, the operation will be described with reference to FIG. First, a start pulse SP for instructing the sensor chip 1 and the memory 80 to read a signal and a clock pulse CLK for synchronizing when reading an output signal of the image sensor.
Is entered. Next, SW1 input to the gate of the MOS transistor 66 in the sensor chip 1 and φRES1 input to the gate of the MOS transistor 62 simultaneously rise to the high level for a predetermined time. Thus, the offset voltage of the buffer amplifier 64 is output from the sensor chip 1 to the signal output line and stored in the memory 80. When this is completed, SW2 and φRES2 rise to the high level, and the buffer amplifier 64 of the sensor chip 2 operates as described above.
Are stored in the memory 80. Thereafter, similarly, the offset voltages of the sensor chip 3 and the sensor chip 4 are sequentially stored in the memory 80. When the storage of all the offset voltages is completed, SW1 goes high to read the signal of the sensor chip 1, and φRES1 goes low. Turn on,
Each is provided to the MOS transistor of the sensor chip 1. As a result, the signals of the respective pixels of the sensor chip 1 are sequentially read out and input to the in-phase terminal of the differential amplifier 81, as in the above-described embodiment. On the other hand, the offset voltage of the sensor chip 1 stored in the memory 80 is input to the differential terminal of the differential amplifier 81, and the differential amplifier 81 outputs a signal obtained by subtracting the offset voltage from the sensor output. Sensor chip 1
Is output from the sensor chip 1, the end pulse 1E is output from the sensor chip 1 to the next sensor chip 2 and the memory 80, and the signal reading of the sensor chip 2 is instructed. By this instruction, SW2 becomes high level and φRES
2 is turned on, so that M in the sensor chip 2 is
The OS transistor is driven, and the signal of each pixel of the sensor chip 2 is sequentially read. The memory 80 also outputs the offset voltage of the sensor chip 2 by the end pulse 1E, and the differential amplifier 81 outputs a signal obtained by subtracting the offset voltage from the output signal of the sensor chip 2. Thereafter, similarly, every time signal reading of one sensor chip ends, an end pulse is output to the next sensor chip, and signals of the sensor chip 3 and the sensor chip 4 are sequentially read. Further, since the offset voltage corresponding to the sensor chip is output from the memory 80, the differential amplifier 81 outputs a signal from which the offset voltage has been removed for each sensor chip. As a result, as shown as OUT in FIG. 7, it is possible to completely eliminate a signal step due to a variation in the offset voltage of the buffer amplifier of each sensor chip.
【００１７】図８は図６の参考例を更に改良した参考例
で、カウンタ８２にＳＰ及びＣＬＫを入力し、このカウ
ンタ８２の指示によってメモリ８０に記憶されたオフセ
ット電圧の中からセンサチップに対応したオフセット電
圧を読み出すようにした例である。この参考例では、各
イメージセンサからエンドパルスを取出す必要がないの
で、その分各センサの構成を簡単化することができる。[0017] Figure 8 is a reference example <br/> that further improve the reference example of FIG. 6, and the SP and CLK to the counter 82, from the offset voltage stored in the memory 80 by the instruction of the counter 82 This is an example in which an offset voltage corresponding to a sensor chip is read. In this reference example , since it is not necessary to extract the end pulse from each image sensor, the configuration of each sensor can be simplified accordingly.
【００１８】図９は上述した実施例や参考例の一画素に
対応する等価回路図である。ＰＳは画素を形成するバイ
ポーラトランジスタ、ＳＷ1 はエミッタを基準電圧源Ｖ
ESに接続しリセットを行う為のスイッチ手段としてのＮ
ＭＯＳトランジスタ、ＳＷ2はベースを基準電圧源ＶBB
に接続しリセットを行う為のスイッチ手段としてのＰＭ
ＯＳトランジスタ、ＳＷ3 は信号電荷転送用のスイッチ
手段としてのＮＭＯＳトランジスタ、ＣＴは信号電圧が
生成される定量負荷である。以下、その動作を簡単に説
明する。 〈リセット動作〉 まず、ＰＭＯＳトランジスタＳＷ2 のゲートに負のパル
ス電圧が印加されてベースが電圧ＶBBにクランプされ
る。次に、ＮＭＯＳトランジスタＳＷ1 のゲートに正の
パルス電圧が印加されてエミッタが電圧源ＶESに接続さ
れ、ベース・エミッタ間に電流が流れて、ベースに残留
する光生成キャリアが消滅する。 〈蓄積動作〉 ＮＭＯＳトランジスタＳＷ1 、ＳＷ3 ともオフ状態とな
り、エミッタ、ベースともに浮遊状態とされ、蓄積動作
が開始される。 〈読出動作〉 次いで、ＮＭＯＳトランジスタＳＷ3 のゲートに正のパ
ルス電圧が印加されてオンし、エミッタと容量ＣＴとが
接続されて、信号電圧が容量ＣＴに読み出される。この
ようなイメージセンサの基本的構成は、発明者大見及び
田中に付与された米国特許第４，６８６，５５４号明細
書等に、容量負荷を含む出力回路にバイポーラ・トラン
ジスタのエミッタが接続された電荷蓄積型の高感度、低
ノイズの光電変換装置として記載されている。 ［他の実施例］ 以上説明した実施例や参考例ではバイポーラトランジス
タを用いた電荷蓄積・増幅型のイメージセンサについて
説明したが、本発明は光ダイオードを受光部としＭＯＳ
スイッチや電荷結合素子（ＣＣＤ）等で信号電荷を転送
するタイプのセンサにも好ましく適用できる。そして、
図１に示したようなイメージセンサはＡｌ等で形成され
た筐体に、ＬＥＤアレイ等の光源や短焦点結像素子アレ
イ等の結像光学系と一体的に組み立てられて密着型イメ
ージセンサユニットを構成する。FIG. 9 is an equivalent circuit diagram corresponding to one pixel of the embodiment and the reference example described above. PS bipolar transistors forming a pixel, SW 1 is based on the emitter voltage source V
N as switch means for connecting to ES and resetting
MOS transistor, SW 2 is connected to reference voltage source V BB
As switch means for resetting by connecting to
OS transistor, SW 3 are NMOS transistors as switching means for signal charge transfer, CT is quantitative load signal voltage is <br/> generated. Hereinafter, the operation will be briefly described. <Reset Operation> First, it is applied negative pulse voltage to the gate of the PMOS transistor SW 2 base is clamped to the voltage V BB. Next, the emitter is positive pulse voltage is applied to the gate of the NMOS transistor SW 1 is connected to the voltage source V ES, a current flows between the base and emitter, the photogenerated carriers remaining in the base disappears. <Accumulation Operation> Both the NMOS transistors SW 1 and SW 3 are turned off, the emitter and the base are floated, and the accumulation operation is started. <Reading operation> Next, the positive pulse voltage is applied to the gate of the NMOS transistor SW 3 is turned on, is connected to the emitter and the capacitor CT is, the signal voltage is read out to the capacitance CT. The basic configuration of such an image sensor is disclosed in U.S. Pat. No. 4,686,554 to Omi and Tanaka, in which the emitter of a bipolar transistor is connected to an output circuit including a capacitive load. It is described as a charge storage type high-sensitivity, low-noise photoelectric conversion device. [Other Embodiments] In the embodiments and the reference examples described above, the charge accumulation / amplification type image sensor using the bipolar transistor has been described.
The present invention is also preferably applicable to a sensor of a type that transfers signal charges by a switch, a charge-coupled device (CCD), or the like. And
The image sensor as shown in FIG. 1 is integrally assembled with a light source such as an LED array and an imaging optical system such as a short focus imaging element array in a housing made of Al or the like, and is a contact type image sensor unit. Is configured.
【００１９】図１０は、本例に係るセンサユニット２０
０を用いて構成した画像情報処理装置として通信機能を
有するファクシミリの一例を示す。ここで、２０２は原
稿ＰＰを読み取り位置に向けて給送するための給送手段
としての給送ローラ、２０４は原稿ＰＰを一枚ずつ確実
に分離給送するための分離片である。２０６はセンサユ
ニット２００に対して読み取り位置に設けられて原稿Ｐ
Ｐの被読み取り面を規制するとともに原稿ＰＰを搬送す
る搬送手段としてのプラテンローラである。Ｐは図示の
例ではロール紙形態をした記録媒体であり、センサユニ
ット２００により読み取られた画像情報あるいはファク
シミリ装置等の場合には外部から送信された画像情報が
ここに再生される。２１０は当該画像形成をおこなうた
めの記録手段としての記録ヘッドで、サーマルヘッド、
インクジェット記録ヘッド等種々のものを用いることが
できる。また、この記録ヘッドは、シリアルタイプのも
のでも、ラインタイプのものでもよい。２１２は記録ヘ
ッド２１０による記録位置に対して記録媒体Ｐを搬送す
るとともにその被記録面を規制する搬送手段としてのプ
ラテンローラである。FIG. 10 shows a sensor unit 20 according to this embodiment.
1 shows an example of a facsimile having a communication function as an image information processing apparatus configured using 0. Here, reference numeral 202 denotes a feeding roller as feeding means for feeding the document PP toward the reading position, and reference numeral 204 denotes a separation piece for reliably separating and feeding the document PP one by one. Reference numeral 206 denotes a document P provided at a reading position with respect to the sensor unit 200.
A platen roller as a transport unit that regulates the surface to be read of P and transports the document PP. P is a recording medium in the form of a roll paper in the illustrated example, and image information read by the sensor unit 200 or, in the case of a facsimile apparatus or the like, image information transmitted from the outside is reproduced here. Reference numeral 210 denotes a recording head as recording means for performing the image formation, a thermal head,
Various types such as an ink jet recording head can be used. The recording head may be of a serial type or a line type. A platen roller 212 conveys the recording medium P to the recording position of the recording head 210 and regulates the recording surface thereof.
【００２０】２２０は、入力／出力手段としての操作入
力を受容するスイッチやメッセージその他、装置の状態
を報知するための表示部等を配したオペレーションパネ
ルである。２３０は制御手段としてのシステムコントロ
ール基板であり、各部の制御を行う制御部（コントロー
ラー）や、光電変換素子の駆動回路（ドライバー）、画
像情報の処理部（プロセッサー）、送受信部等が設けら
れる。２４０は装置の電源である。Reference numeral 220 denotes an operation panel provided with switches and messages for accepting operation inputs as input / output means, and a display unit for notifying the status of the apparatus. Reference numeral 230 denotes a system control board as control means, which includes a control unit (controller) for controlling each unit, a drive circuit (driver) for the photoelectric conversion element, a processing unit (processor) for image information, a transmission / reception unit, and the like. 240 is a power supply of the apparatus.
【００２１】本発明の画像情報処理装置に用いられる記
録手段としては、例えば米国特許第４７２３１２９号明
細書、同第４７４０７９６号明細書にその代表的な構成
や原理が開示されているものが好ましい。この方式は液
体（インク）が保持されているシートや液路に対応して
配置されている電気熱変換体に、記録情報に対応してい
て核沸騰を越える急速な温度上昇を与える少なくとも一
つの駆動信号を印加することによって、電気熱変換体に
熱エネルギーを発生せしめ、記録ヘッドの熱作用面に膜
沸騰させて、結果的にその駆動信号に一対一対応し液体
（インク）内の気泡を形成出来るので有効である。この
気泡の成長、収縮により吐出用開口を介して液体（イン
ク）を吐出させて、少なくとも一つの滴を形成する。更
に、記録装置が記録できる最大記録媒体の幅に対応した
長さを有するフルラインタイプの記録ヘッドとしては、
上述した明細書に開示されているような複数記録ヘッド
の組み合わせによって、その長さを満たす構成や一体的
に形成された一個の記録ヘッドとしての構成のいずれで
も良い。As the recording means used in the image information processing apparatus of the present invention, it is preferable to use, for example, those disclosed in US Pat. No. 4,723,129 and US Pat. No. 4,740,796, whose typical structures and principles are disclosed. According to this method, at least one of the electrothermal transducers corresponding to the recorded information and having a rapid temperature rise exceeding the nucleate boiling is applied to the electrothermal transducer disposed corresponding to the sheet or the liquid path holding the liquid (ink). By applying a drive signal, heat energy is generated in the electrothermal transducer, causing the film to boil on the heat-acting surface of the recording head. As a result, bubbles in the liquid (ink) correspond one-to-one to the drive signal. It is effective because it can be formed. By discharging the liquid (ink) through the discharge opening by the growth and contraction of the bubble, at least one droplet is formed. Further, as a full line type recording head having a length corresponding to the width of the maximum recording medium that can be recorded by the recording apparatus,
Depending on the combination of a plurality of recording heads as disclosed in the above specification, either a configuration satisfying the length or a configuration as one integrally formed recording head may be used.
【００２２】加えて、装置本体に装着されることで、装
置本体との電気的な接続や装置本体からのインクの供給
が可能になる交換自在のチップタイプの記録ヘッド、あ
るいは記録ヘッド自体にインクタンクが一体的に設けら
れたカートリッジタイプの記録ヘッドを用いた場合にも
本発明は有効である。In addition, a replaceable chip-type recording head which can be electrically connected to the apparatus main body and supplied with ink from the apparatus main body by being attached to the apparatus main body, or the ink is supplied to the recording head itself. The present invention is also effective when a cartridge type recording head having an integrated tank is used.
【００２３】[0023]
【発明の効果】以上説明したように本発明によれば、個
々のイメージセンサのオフセット電圧のバラツキによっ
て生じるイメージセンサ間の信号の段差を完全に除去す
ることができ、イメージセンサのＳ／Ｎを従来に比べて
著しく向上できるという効果がある。As described above, according to the present invention, it is possible to completely eliminate the step of the signal between the image sensors caused by the variation of the offset voltage of each image sensor, and to reduce the S / N of the image sensor. There is an effect that it can be significantly improved as compared with the related art.
【図１】本発明の画像読取装置の一実施例を示した構成
図である。FIG. 1 is a configuration diagram showing an embodiment of an image reading apparatus of the present invention.
【図２】図１の実施例のイメージセンサの内部構成を示
した回路図である。FIG. 2 is a circuit diagram showing an internal configuration of the image sensor of the embodiment of FIG.
【図３】図１の実施例の動作を示したタイムチャートで
ある。FIG. 3 is a time chart showing the operation of the embodiment of FIG. 1;
【図４】本発明の画像読取装置の他の実施例を示した構
成図である。FIG. 4 is a configuration diagram showing another embodiment of the image reading apparatus of the present invention.
【図５】図４の実施例の動作を示したタイムチャートで
ある。FIG. 5 is a time chart showing the operation of the embodiment of FIG.
【図６】本発明の画像読取装置の参考例を示した構成図
である。FIG. 6 is a configuration diagram showing a reference example of the image reading apparatus of the present invention.
【図７】図６の参考例の動作を示したタイムチャートで
ある。FIG. 7 is a time chart showing the operation of the reference example of FIG. 6;
【図８】図６の参考例を更に改良した参考例を示した構
成図である。8 is a configuration diagram showing further reference example obtained by improving the reference example of FIG.
【図９】イメージセンサの一画素に対応する回路を示し
た等価回路図である。FIG. 9 is an equivalent circuit diagram showing a circuit corresponding to one pixel of the image sensor.
【図１０】本発明の画像情報処理装置の一実施例を示し
た構成図である。FIG. 10 is a configuration diagram illustrating an embodiment of an image information processing apparatus according to the present invention.
【図１１】従来例のマルチチップ型イメージセンサを示
した構成図である。FIG. 11 is a configuration diagram showing a conventional multi-chip image sensor.
【図１２】図１１のイメージセンサの内部構成を示した
回路図である。FIG. 12 is a circuit diagram showing an internal configuration of the image sensor of FIG.
【図１３】図１１の従来センサの動作を示したタイムチ
ャートである。FIG. 13 is a time chart showing the operation of the conventional sensor of FIG. 11;
１〜６ センサチップ（イメージセンサ） ８ 信号出力線 ９ リファレンス出力線 １０，８１ 差動アンプ ２１〜３１ 画素 ６２，６６，６７，７４，７５ ＭＯＳトランジスタ ６４，６５，７６，７７ バッファアンプ ８０ メモリ ２００ センサユニット ２０２ 給送ローラ ２０６ プラテンローラ ２１０ 記録ヘッド 1-6 Sensor chip (image sensor) 8 Signal output line 9 Reference output line 10,81 Differential amplifier 21-31 Pixel 62,66,67,74,75 MOS transistor 64,65,76,77 Buffer amplifier 80 Memory 200 Sensor unit 202 Feed roller 206 Platen roller 210 Recording head
フロントページの続き (56)参考文献 特開 平２−174367（ＪＰ，Ａ) 特開 平１−254069（ＪＰ，Ａ) 特開 昭54−59139（ＪＰ，Ａ) 特開 昭54−59936（ＪＰ，Ａ) 特開 昭55−27281（ＪＰ，Ａ) 特開 昭55−27282（ＪＰ，Ａ) 特開 平１−114173（ＪＰ，Ａ) 特開 平３−22760（ＪＰ，Ａ) 特開 平４−79572（ＪＰ，Ａ) 特開 平１−147780（ＪＰ，Ａ) 特開 平２−260868（ＪＰ，Ａ) 特許2999237（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 1/401 H04N 1/028 Continuation of the front page (56) References JP-A-2-174367 (JP, A) JP-A-1-254069 (JP, A) JP-A-54-59139 (JP, A) JP-A-54-59936 (JP, A) JP-A-55-27281 (JP, A) JP-A-55-27282 (JP, A) JP-A-1-114173 (JP, A) JP-A-3-22760 (JP, A) 4-79572 (JP, A) JP-A-1-147780 (JP, A) JP-A-2-260868 (JP, A) Patent 2999237 (JP, B2) (58) Fields investigated (Int. Cl. 7 , (DB name) H04N 1/401 H04N 1/028
Claims (5)
ップ型イメージセンサを備えてなる画像読取装置であっ
て、 前記複数のイメージセンサのそれぞれは、光電変換を行
う複数の画素と、前記複数の画素からの信号を順次出力
するための前記複数の画素で共通に設けられたアンプ
と、前記アンプの入力部にリセット信号を供給するため
のリセットトランジスタと、を少なくとも含み、 前記画像読取装置は、さらに、前記リセットトランジス
タをオンにして、前記アンプの入力部に前記リセット信
号を供給することによって生じる前記アンプを介した前
記リセット信号を用いて、前記複数のイメージセンサに
それぞれ設けられた前記アンプのオフセットレベル によ
って生じるイメージセンサ間のオフセットばらつきを除
去するためのクランプ回路を有することを特徴とする画
像読取装置。1. A plurality of images formed by including a multi-chip type image sensor consisting of an image sensor reader met
Te, respectively, row photoelectric conversion of the plurality of image sensors
A plurality of pixels, and sequentially output signals from the plurality of pixels.
Amplifier provided in common for the plurality of pixels
And supplying a reset signal to the input of the amplifier.
The image reading apparatus further includes a reset transistor.
The reset signal to the input of the amplifier.
Before passing through the amplifier caused by supplying the signal
Using the reset signal, the plurality of image sensors
An image reading apparatus, comprising: a clamp circuit for removing an offset variation between image sensors caused by an offset level of each of the amplifiers provided .
は、前記画像読取装置内のいずれかのイメージセンサの
駆動が終了する前に、他のイメージセンサに含まれる前
記リセットトランジスタをオンにして、前記アンプの入
力部に前記リセット信号を供給することによって生じる
前記アンプを介した前記リセット信号を一定レベルにク
ランプすることを特徴とする画像読取装置。2. The clamp circuit according to claim 1, wherein
Of any of the image sensors in the image reading device
Before driving is completed, before being included in another image sensor
Turn on the reset transistor and turn on the amplifier.
Caused by supplying the reset signal to the force section
An image reading apparatus , wherein the reset signal via the amplifier is clamped to a certain level .
複数設けたことを特徴とする画像読取装置。3. The circuit according to claim 2, wherein
Image reading apparatus being characterized in that plurality.
記載の画像読取装置と、画像情報を担持した原稿を前記
画像読取装置による読み取り位置に保持する為の原稿保
持手段と、前記画像読取装置により読み取られた画像情
報を記録する為の記録手段とを有することを特徴とする
画像読取装置を備えた画像情報処理装置。4. The image reading device according to claim 1 , wherein the document holding device holds a document carrying image information at a reading position by the image reading device. Recording means for recording image information read by the image reading device. An image information processing device provided with the image reading device.
てインクを吐出して記録を行う記録ヘッドであることを
特徴とする請求項４の画像読取装置を備えた画像情報処
理装置。5. The image information processing apparatus according to claim 4 , wherein the recording unit is a recording head that performs recording by discharging ink using thermal energy.
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Legal Events
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| LAPS | Cancellation because of no payment of annual fees |