JP3127897B2

JP3127897B2 - 回路レイアウト設計方法及び回路レイアウト設計装置

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Publication number: JP3127897B2
Application number: JP10236103A
Authority: JP
Inventors: 真澄中尾
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-21
Filing date: 1998-08-21
Publication date: 2001-01-29
Anticipated expiration: 2018-08-21
Also published as: JP2000067094A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、回路レイアウト設
計方法及び回路レイアウト設計装置に関するものであ
り、更に詳しくは、Ｃ−ＭＯＳ回路を主体に構成される
半導体集積回路装置の回路レイアウト設計方法及び回路
レイアウト設計装置に関するものである。

【０００２】

【従来の技術】近年、相補型ＭＯＳ（ＣＭＯＳと略）集
積回路における機能ブロック（ブロックと略）設計効率
化を目的とした、ブロック自動レイアウト装置が出現し
ている。係る従来のブロック自動レイアウト装置として
は、例えば、ブロックは標準セルで、そのレイアウト
は、２層以上の金属配線層を有する、ＣＭＯＳ集積回路
であって、主電源配線、主接地配線は上層金属配線で平
行、水平方向（Ｘ方向）に形成するものであり、又、当
該主電源配線をＹ座標での上側、主接地配線を下側とす
る事を前提とするものであり、更には、ＰチャンネルＭ
ＯＳトランジスタ（Ｐチャンネル素子と略）及びＮチャ
ンネル素子を形成できる範囲の高さ（Ｙ座標）は、あら
かじめ定められていて（以後、素子セル配置可能範囲と
称する）、ブロックの入出力接点はブロックの上限（主
電源配線側）又は下限まで下層金属配線で形成する事を
前提としたものである。

【０００３】これら従来のブロック自動レイアウト装置
は設計工数削減、設計期間短縮では大きな効果があるも
のの出力されるレイアウトの品質とくに面積においては
人手設計に比し大きく劣っており満足する面積を得るた
めには多大な人手修正作業を要している。この最大の原
因は、主電源配線、主接地配線一組に対しＰチャンネル
素子、Ｎチャンネル素子をそれぞれ一段しか形成しない
ことである。

【０００４】例えば、図６は従来のブロック自動レイア
ウト装置の一具体例に於ける処理概要の工程を示すフロ
ーチャートである。一般に、論理ゲートは複数の並列、
直列接続、あるいは単一のＰチャンネルとＮチャンネル
素子の結合で形成される。ブロック自動レイアウト装置
では論理ゲート（場合によっては複数の論理ゲート）を
構成する単一、または複数の同種（Ｐチャンネル、Ｎチ
ャンネル）素子の集まりを、その外形と端子を有する
箱、つまり一種のセルとみなして処理する。

【０００５】従って、以後の説明に於いては、係る素子
の集合体を素子セルと呼ぶ事にする。さらに、論理ゲー
トを形成するＰ、Ｎ素子セルの対を素子セル対と称する
事にする。図７は、素子セルの例を示したものであっ
て、図７（Ａ−１）は、単一のトランジスタ１の構成を
示し、図７（Ａ−２）は、当該トランジスタ１の平面図
を示し、図中２は、多結晶シリコン等からなるゲート電
極であり、３はコンタクト、４は金属配線であり、又５
はソース・ドレインを形成する拡散層をそれぞれ示して
いる。

【０００６】又、図７（Ａ−３）は、当該トランジスタ
１に於ける端子６の配置パターンの例を示す平面図であ
る。同様に、図７（Ｂ−１）、図７（Ｂ−２）及び図７
（Ｂ−３）は、並列型２トランジスタに於ける上記と同
様の図を示しており、更には図７（Ｃ−１）、図７（Ｃ
−２）及び図７（Ｃ−３）は、直列型２トランジスタに
ジスタ１に於ける上記と同様の図を示してたものであ
る。

【０００７】又、図８には、論理回路の一例を示す回路
図が示されており、更には、図９には、図８に示されて
いる当該論理回路のより詳細な回路構成を示す回路図が
示されている。尚、図１０は、当該図９に示す論理回路
のなかの論理素子セルＤ１を使用した場合の端子の配置
例と各端子に節点名が付されている。

【０００８】又、図中、Ｈは当該素子セルＤ１の高さ
で、当該素子のゲート巾に定数を加えたものである。
又、Ｗは当該素子セルＤ１の巾であり、当該素子のゲー
ト長、ソースドレイン巾の合計である。図６（Ａ）に於
けるフローチャートに於て、ステップ（Ｓ１）に於いて
は、上記した様な素子接続情報及び設計基準に関するデ
ータが入力され、ステップ（Ｓ２）に於て素子セルを発
生させる事になる。

【０００９】当該ステップ（Ｓ２）に於ける、素子セル
発生工程では、入力した素子接続情報と設計基準をもと
に、実際の素子セルデータを作成することである。ここ
で素子セルは外形と端子パターンとで構成され、当該端
子パターンには端子接点名つまり属性が与えられてい
る。次いで、ステップ（Ｓ３）に進み、素子セル配置が
実行される。

【００１０】当該ステップ（Ｓ３）に於ては、厳密には
素子セル対順序決定と素子セルのおおまかな座標とＸ軸
周りの鏡像回転方向決定からなる。具体的には、当該ス
テップ（Ｓ３）は、図６（Ｂ）に示すサブルーチンが実
行される事になる。即ち、ステップ（Ｓ３１）に於て
は、素子セル対順序決定操作が実行されるが、係る操作
は、当該半導体回路１０を第１のタイプの第１素子セル
Ｄ１、Ｄ３、Ｄ５を配置する第１素子セル領域１１と当
該第２のタイプの第２素子セルＤ２、Ｄ４、Ｄ６を配置
する第２素子セル領域１２とに区分しておき、当該両領
域の境界線１５に沿って、当該半導体回路１０に使用さ
れるべき当該複数個の素子セル対２０、２１、２２を、
順次に、対の型式を維持したまま、当該第１素子セルＤ
１、Ｄ３、Ｄ５を当該第１素子セル領域１１に及び当該
第２素子セルＤ２、Ｄ４、Ｄ６を当該第２素子セル領域
１２にそれぞれ配置する様に一次元的に配置する操作で
あって、各素子セル対２０、２１、２２の当該境界線１
５に沿って配置される配列順序は、予め定められた評価
関数によって実行される。

【００１１】次いで、ステップ（Ｓ３２）に於て、当該
各素子セル対の座標及び配置方向を仮に決定する。係る
ステップ（Ｓ３１）、及びステップ（Ｓ３２）に於いて
は、よく知られている配置算法（例えば、MIN-CUT法）
の１次元への適用で可能ある。かくしてステップ（Ｓ
３）に於ける素子セルの配置が決定されるものであり、
その配置後の例を図１１に示す。

【００１２】次いで、ステップ（Ｓ４）に於て、素子セ
ル間配線操作が実行され、それぞれの素子セルに於ける
端子間を金属配線、スルホール（コンタクト）、多結晶
シリコン（ゲート）配線等で接続するものである。通
常、配線巾は各層固定、スルホール（コンタクト）は１
つのセルとして扱うのでスルホール（コンタクト）セル
と言う。

【００１３】ステップ（Ｓ４）に於て、配線操作が完了
した場合の例を図１２に示す。係る図１２の表記法の一
例を図１３に示しておく。配線手法としては、例えばＭ
ＡＺＥ法を主に使用し、一部、チャンネルルータ算法も
使用される。次いで、ステップ（Ｓ５）に進み、位置改
良操作が実行される事になる。

【００１４】当該位置改良操作は、設計基準に合わせ
て、各素子セル、配線、スルホール（コンタクト）セル
等の座標値を最終的に決定することで、余計な空間が存
在する場合には、当該空間部を消去する為に当該素子セ
ル及び素子セル対を適宜移動させる。一般には（レイア
ウト）コンパクションと呼ばれる装置として市販されて
いる。

【００１５】以上述べたように、ブロック自動レイアウ
トは、変化はあるものの、既存算法の適用で実現可能で
ある。ここで問題は、図１１、１２でわかるように、従
来のブロック自動レイアウト装置では１次元配置のた
め、素子セルの大きさ（高さ）によっては、縦方向に無
駄な場所が（例えば、主電源、主接地配線付近や直下）
存在し、この場所の有効活用が困難なことである。

【００１６】さらに、近年、素子の微細化、主電源線の
大型化でこの傾向が強まっている。又、特開昭６１−２
６４４７９号公報、特開平５−２７４３９２号公報、特
開昭６１−１８１６６号公報及び特開平８−２２２６３
６号公報に記載の方式は、コンパクション等の技術改良
で、素子セル位置調整と、既存配線変形に留まっている
ため、大幅な素子セルの相対位置に変化はなく、上記問
題の解決策を開示してはいない。

【００１７】

【発明が解決しようとする課題】従って、本発明の目的
は、上記した従来技術の欠点を改良し、回路レイアウト
設計に於て、容易で且つ簡便な方法で、しかも自動的な
方法によって、ブロック面積を縮小出来る、経済的な回
路レイアウト設計方法及び回路レイアウト設計装置を提
供するものである。

【００１８】

【課題を解決するための手段】本発明は上記した目的を
達成する為、以下に示す様な基本的な技術構成を採用す
るものである。即ち、本発明に係る第１の態様として
は、第１のタイプの素子セルと当該第１のタイプの素子
セルとは異なる第２のタイプの素子セルとが対を構成す
る様に設計された素子セル対を含む半導体回路を設計す
るに際し、当該半導体回路を第１のタイプの第１素子セ
ルを配置する第１素子セル領域と当該第２のタイプの第
２素子セルを配置する第２素子セル領域とに区分してお
き、当該両領域の境界線に沿って、当該半導体回路に使
用されるべき当該複数個の素子セル対を、順次に、対の
型式を維持したまま、当該第１素子セルを当該第１素子
セル領域及び当該第２素子セルを当該第２素子セル領域
にそれぞれ配置する様に一次元的に配置する工程、当該
複数個の素子セル対から選択された一つの素子セル対に
対して、当該素子セル対に隣接するか、或いは当該素子
セル対の近傍に配置された少なくとも一つの他の素子セ
ル対を選択する工程、当該選択された当該少なくとも一
つの他の素子セル対を構成する当該第１素子セルと当該
第２素子セルが、前記選択された一つの素子セル対に於
ける端部から当該境界線と直交する方向に形成されてい
る当該第１素子セル領域内及び第２素子セル領域内の空
間領域内のそれぞれに、個別的に移動可能か否かを判断
する工程、前記工程に於て、選択された少なくとも一つ
の他の素子セル対が移動可能であると判断された場合に
は、当該他の素子セルの第１素子セルを当該選択された
一つの素子セル対に於ける第１素子セルの端部形成され
た第１素子セル領域内の空間部に移動させると共に、当
該他の素子セルの第２素子セルを当該選択された一つの
素子セル対に於ける第２素子セルの端部形成された第２
素子セル領域内の空間部に移動させる工程、前記工程に
於て、選択された少なくとも一つの他の素子セル対が移
動可能では無いと判断された場合には、当該移動が不可
能と判断された当該素子セル対を新たに選択された素子
セル対として選択し、上記各工程を繰り返す工程、上記
各工程を未処理の素子セル対が存在しなくなる迄繰り返
す工程、とから構成されている回路レイアウト設計方法
である。

【００１９】又、本発明に係る第２の態様としては、第
１のタイプの素子セルと当該第１のタイプの素子セルと
は異なる第２のタイプの素子セルとが対を構成する様に
設計された素子セル対を含む半導体回路を設計するに装
置であって、当該装置は、当該半導体回路を第１のタイ
プの第１素子セルを配置する第１素子セル領域と当該第
２のタイプの第２素子セルを配置する第２素子セル領域
とに区分された両領域の境界線に沿って、当該半導体回
路に使用されるべき当該複数個の素子セル対を、順次
に、対の型式を維持したまま、当該第１素子セルを当該
第１素子セル領域及び当該第２素子セルを当該第２素子
セル領域にそれぞれ一次元的に配置する配置手段、当該
複数個の素子セル対から選択された一つの素子セル対に
対して、当該素子セル対に隣接するか、或いは当該素子
セル対の近傍に配置された少なくとも一つの他の素子セ
ル対を選択する選択手段、当該選択された当該少なくと
も一つの他の素子セル対を構成する当該第１素子セルと
当該第２素子セルが、前記選択された一つの素子セル対
に於ける端部から当該境界線と直交する方向に形成され
ている当該第１素子セル領域内及び第２素子セル領域内
の空間領域内のそれぞれに、個別的に移動可能か否かを
判断する判定手段、当該選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該他の素子セルの第１素子セルを当該選択された一つの
素子セル対に於ける第１素子セルの端部形成された第１
素子セル領域内の空間部に移動させると共に、当該他の
素子セルの第２素子セルを当該選択された一つの素子セ
ル対に於ける第２素子セルの端部形成された第２素子セ
ル領域内の空間部に移動させ、又当該選択された少なく
とも一つの他の素子セル対が移動可能では無いと判断さ
れた場合には、当該移動が不可能と判断された当該素子
セル対を新たに選択された素子セル対として選択する演
算処理手段、上記各手段を総合的に制御する制御手段、
とから構成されている回路レイアウト設計装置である。

【００２０】更に、本発明に係る第３の態様としては、
第１のタイプの素子セルと当該第１のタイプの素子セル
とは異なる第２のタイプの素子セルとが対を構成する様
に設計された素子セル対を含む半導体回路を設計するに
際し、当該半導体回路に使用される複数個の当該素子セ
ル対を選択する第１の工程、当該半導体回路に於ける当
該素子セル対を配置せしめる領域を、第１のタイプの第
１素子セルを配置する第１素子セル領域と当該第２のタ
イプの第２素子セルを配置する第２素子セル領域とに区
分する第２の工程、当該第１素子セル領域と当該第２素
子セル領域との両領域の境界線に沿って、当該選択され
た複数個の素子セル対を、順次に、対の型式を維持した
まま、当該第１素子セルを当該第１素子セル領域及び当
該第２素子セルを当該第２素子セル領域にそれぞれ配置
する様に一次元的に配置する第３の工程、未処理素子セ
ル対が存在するか否かを判断する第４の工程、当該第４
の工程に於て、未処理素子セル対が存在する場合には、
当該未処理素子セル対の中から基準となる一つの基準素
子セル対を選択する第５の工程、当該選択された基準素
子セル対に対して隣接するか若しくは当該選択された基
準素子セル対の近傍にある他の素子セル対を少なくとも
一つ選択する第６の工程、当該選択された当該少なくと
も一つの他の素子セル対を構成する当該第１素子セルと
当該第２素子セルが、前記選択された一つの素子セル対
に於ける端部から当該境界線と直交する方向に形成され
ている当該第１素子セル領域内及び第２素子セル領域内
の空間領域内のそれぞれに、個別的に移動可能か否かを
判断する第７の工程、当該第７の工程に於て、選択され
た少なくとも一つの他の素子セル対が移動可能であると
判断された場合には、当該他の素子セルの第１素子セル
を当該選択された一つの素子セル対に於ける第１素子セ
ルの端部形成された第１素子セル領域内の空間部に移動
させると共に、当該他の素子セルの第２素子セルを当該
選択された一つの素子セル対に於ける第２素子セルの端
部形成された第２素子セル領域内の空間部に移動させる
第８の工程、当該第７の工程に於て、選択された少なく
とも一つの他の素子セル対が移動可能では無いと判断さ
れた場合には、第４の工程を経由して当該第５の工程に
戻り、当該移動が不可能と判断された当該素子セル対
を、未処理素子セル対の中の基準素子セル対として選択
し、当該第６の工程と第７の工程を繰り返す第９の工
程、上記各工程を未処理の素子セル対が存在しなくなる
迄繰り返す第１０の工程、当該第８の工程に於て、選択
された少なくとも一つの他の素子セル対が移動可能であ
ると判断された場合に、当該移動された他の素子セル対
と、当該基準素子セル対との当該境界線と直交する方向
に於ける配置位置関係の良否を判断し、必要な場合に
は、当該移動された他の素子セル対と、当該基準素子セ
ル対との位置関係を変更する第１１の工程、当該第１素
子セル領域及び当該第２素子セル領域に配置された個々
の素子セル対を構成する各第１素子セル及び第２素子セ
ルの少なくとも一部に対して、端子共通化操作を行う第
１２の工程、当該第１素子セル領域及び当該第２素子セ
ル領域に配置された個々の素子セル対を構成する各第１
素子セル及び第２素子セルに対して配線形成操作を行う
第１３の工程、及び当該第１素子セル領域及び当該第２
素子セル領域に配置された個々の素子セル対を構成する
各第１素子セル及び第２素子セルに対して、各素子セル
間の当該境界線に沿った方向に於ける配置位置を調整す
る第１４の工程、とから構成されている事を特徴とする
回路レイアウト設計方法をコンピュータに実行させる為
のプログラムを記憶している記録媒体である。

【００２１】

【発明の実施の形態】本発明に係る回路レイアウト設計
方法及び回路レイアウト設計装置は、上記した様な技術
構成を採用しているので、１次元配置された素子セルを
縦方向に自動配置、さらに自動配線するため縦方向、つ
まり当該半導体回路の第１素子セル領域と第２素子セル
領域の境界線に対して直角な方向の素子セル配置を効率
化する事が出来ると同時に、ブロックの横巾を削減でき
る。

【００２２】更に、本発明に於いては、ブロック面積の
自動縮小が可能である。

【００２３】

【実施例】以下に、本発明に係る回路レイアウト設計方
法及び回路レイアウト設計装置の一具体例の構成を図面
を参照しながら詳細に説明する。即ち、図１は、本発明
に係る回路レイアウト設計装置の一具体例に於ける構成
の一例を示すブロックダイアグラムであり、図中、第１
のタイプの素子セルＰ１〜Ｐ８と当該第１のタイプの素
子セルＰ１〜Ｐ８とは異なる第２のタイプの素子セルＮ
１〜Ｎ８とが対を構成する様に設計された素子セル対２
１〜２８を含む半導体回路２００を設計するに装置１０
０であって、当該装置１００は、当該半導体回路２００
を第１のタイプの第１素子セルＰ１〜Ｐ８を配置する第
１素子セル領域１１と当該第２のタイプの第２素子セル
Ｎ１〜Ｎ８を配置する第２素子セル領域１２とに区分さ
れた両領域の境界線１５に沿って、当該半導体回路２０
０に使用されるべき当該複数個の素子セル対２１〜２８
を、順次に、対の型式を維持したまま、当該第１素子セ
ルＰ１〜Ｐ８を当該第１素子セル領域１１及び当該第２
素子セルＮ１〜Ｎ８を当該第２素子セル領域１２にそれ
ぞれ一次元的に配置する配置手段３０、当該複数個の素
子セル対２１〜２８から選択された一つの素子セル対、
例えば素子セル対２１に対して、当該素子セル対２１に
隣接するか、或いは当該素子セル対の近傍に配置された
少なくとも一つの他の素子セル対２２、２３・・・を選
択する選択手段３１、当該選択された当該少なくとも一
つの他の素子セル対２２又は２２、２３、或いは２２、
２３、２４等を構成する当該第１素子セルＰ２、Ｐ３或
いはＰ４と当該第２素子セルＮ２、Ｎ３或いはＮ４が、
前記選択された一つの素子セル対２１に於ける端部１
６、１７から当該境界線１５と直交する方向（Ｙ方向）
に形成されている当該第１素子セル領域１１内及び第２
素子セル領域１２内の空間領域内１８、１９のそれぞれ
に、個別的に移動可能か否かを判断する判定手段３２、
当該選択された少なくとも一つの他の素子セル対２２、
２３、２４・・・が移動可能であると判断された場合
に、当該他の素子セル２２、２３、２４・・・の第１素
子セルＰ２、Ｐ３或いはＰ４を当該選択された一つの素
子セル対２１に於ける第１素子セルＰ１の端部１６に形
成された第１素子セル領域内の空間部１８に移動させる
と共に、当該他の素子セル２２、２３、２４・・・の第
２素子セルＮ２、Ｎ３或いはＮ４を当該選択された一つ
の素子セル対２１に於ける第２素子セルＮ１の端部１７
に形成された第２素子セル領域１２内の空間部１９に移
動させ、又当該選択された少なくとも一つの他の素子セ
ル対２２、２３、２４・・・が移動可能では無いと判断
された場合には、当該移動が不可能と判断された当該素
子セル対を新たに選択された素子セル対として選択する
演算処理手段３３、上記各手段３０〜３３を総合的に制
御する制御手段３４とから構成されている回路レイアウ
ト設計装置１００が示されている。

【００２４】本発明に於ける当該第１素子セルは、例え
ば、論理回路がＣＭＯＳトランジスタ回路を構成してい
る場合には、Ｐチャネル型ＭＯＳトランジスタを構成す
るものであっても良く、又当該第２素子セルは、Ｎチャ
ネル型ＭＯＳトランジスタを構成するものであっても良
い。本発明に係る当該回路レイアウト設計装置１００に
於いては、当該選択された一つの素子セル対に対して、
当該素子セル対の端部１６、１７を越え、当該境界線１
５に直交する方向（Ｙ方向）に於ける当該空間領域内１
８、１９に配置せしめられた少なくとも一つの他の素子
セル対が存在する場合に、当該選択された一つの素子セ
ル対と当該新たに配置された少なくとも一つの他の素子
セル対との位置関係を調整する位置関係調整手段３５が
更に設けられている事が望ましい。

【００２５】本具体例に於いては、例えば、図１４に示
す様に、一旦第１の素子セル対２１に対して、選択され
た他の素子セル対２２が、移動処理を受けて、当該素子
セル対２１の第１素子セルＰ１の端部１６側に当該素子
セル対２２の第１素子セルＰ２が配置され、同様に、当
該素子セル対２１の第２素子セルＮ１の端部１７側に当
該素子セル対２２の第２素子セルＮ２が配置された場合
に、当該第１素子セルＰ１とＰ２及び当該第２素子セル
Ｎ１とＮ２の位置関係を当該対を維持したまま入れ換え
る事が可能である。

【００２６】又、本発明に係る当該回路レイアウト設計
方法１００に於いては、当該第１素子セル領域１１及び
当該第２素子セル領域１２に配置された個々の素子セル
対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８及び
第２素子セルＮ１〜Ｎ８の少なくとも一部に対して、端
子共通化操作を行う端子共通化手段３６が更に設けられ
ている事も望ましい。

【００２７】つまり、互いに近接して配置された各素子
セル同志の端子が、ソース・ドレインで且つ同一節点で
は、近接している各素子セルの端子を共通化する事によ
って、配線の本数、長さ等を減少させる事が可能とな
る。従って、当該端子共通化手段３６に於いては、近接
する素子セルの一部を必要に応じて、ミラー処理、つま
りＹ軸回りに鏡像回転させる事によって、当該各素子セ
ルの端子の位置を同一のコンタクト位置で重ね合わせる
事が出来る。

【００２８】次に、本発明に於ける当該回路レイアウト
設計装置１００に於いては、当該第１素子セル領域１１
及び当該第２素子セル領域１２に配置された個々の素子
セル対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８
及び第２素子セルＮ１〜Ｎ８に対して配線形成操作を行
う配線形成手段３７が更に設けられている事も望まし
い。

【００２９】又、本発明に於ける当該回路レイアウト設
計装置１００に於いては、当該第１素子セル領域１１及
び当該第２素子セル領域１２に配置された個々の素子セ
ル対２１〜２８を構成する各第１素子セルＰ１〜Ｐ８及
び第２素子セルＮ１〜Ｎ８に対して、各素子セル間の配
置位置を調整する空間領域縮小化手段３８が更に設けら
れている事も望ましい。

【００３０】当該空間領域縮小化手段３８は、当該境界
線１５に沿った方向（つまりＸ方向）に当該各素子セル
の間隔を詰める事によって、当該半導体回路の幅方向の
長さを縮小する事が可能となる。次に、本発明に係る当
該回路レイアウト設計方法を、図１を参照すると共に、
図２〜図５及び図１４、図１５を参照しながら詳細に説
明する。

【００３１】尚、図３から図５、図１１、図１２の具体
例と、図１４、図１５の具体例とは、互いに異なる事例
について説明してあるものである。即ち、本発明に係る
当該回路レイアウト設計方法の基本的な操作手順の一例
は図２に示されており、図中、第１のタイプの素子セル
Ｐ１〜Ｐ８と当該第１のタイプの素子セルＰ１〜Ｐ８と
は異なる第２のタイプの素子セルＮ１〜Ｎ８とが対を構
成する様に設計された素子セル対２１〜２８を含む半導
体回路２００を設計するに際し、当該半導体回路２００
を第１のタイプの第１素子セルＰ１〜Ｐ８を配置する第
１素子セル領域１１と当該第２のタイプの第２素子セル
Ｎ１〜Ｎ８を配置する第２素子セル領域１２とに区分し
ておき、当該両領域の境界線１５に沿って、当該半導体
回路２００に使用されるべき当該複数個の素子セル対２
１〜２８を、順次に、対の型式を維持したまま、図１４
若しくは図１５に示す様に、当該第１素子セルＰ１〜Ｐ
８を当該第１素子セル領域１１及び当該第２素子セルＮ
１〜Ｎ８を当該第２素子セル領域１２にそれぞれ配置す
る様に一次元的に配置する工程、当該複数個の素子セル
対２１〜２８から選択された一つの素子セル対、例えば
２１に対して、当該素子セル対２１に隣接するか、或い
は当該素子セル対の近傍に配置された少なくとも一つの
他の素子セル対２２〜２８から選択された１個乃至３個
を選択する工程、当該選択された当該少なくとも一つの
他の素子セル対２２、２３若しくは２４を構成する当該
第１素子セルＰ２〜Ｐ４と当該第２素子セルＮ２〜Ｎ４
が、前記選択された一つの素子セル対２１に於ける端部
１６、１７から当該境界線１５と直交する方向（つまり
Ｙ方向）に形成されている当該第１素子セル領域１１内
及び当該第２素子セル領域１２内の空間領域１８、１９
内のそれぞれに、個別的に移動可能か否かを判断する工
程、前記工程に於て、選択された少なくとも一つの他の
素子セル対２２、２３、若しくは２４が移動可能である
と判断された場合には、当該他の素子セル２２、２３、
若しくは２４の第１素子セルＰ２〜Ｐ４を当該選択され
た一つの素子セル対２１に於ける第１素子セルＰ１の端
部１６に隣接して形成された第１素子セル領域１１内の
空間部１８に移動させると共に、当該他の素子セル２
２、２３、若しくは２４の第２素子セルＮ２〜Ｎ４を当
該選択された一つの素子セル対２１に於ける第２素子セ
ルＮ１の端部１７に隣接して形成された第２素子セル領
域１２内の空間部１９に移動させる工程、前記工程に於
て、選択された少なくとも一つの他の素子セル対２２、
２３、若しくは２４が移動可能では無いと判断された場
合には、当該移動が不可能と判断された当該素子セル対
２２、２３、若しくは２４を新たに選択された素子セル
対として選択し、上記各工程を繰り返す工程、上記各工
程を未処理の素子セル対が存在しなくなる迄繰り返す工
程、とから構成されている回路レイアウト設計方法であ
る。

【００３２】本発明に於いては、複数個選択された素子
セル対２１〜２８を図１４或いは図１５に示す様に、一
旦それぞれの素子セル対の第１素子セルと第２素子セル
とを当該回路に形成された第１素子セル領域１１と第２
素子セル領域１２のそれぞれに個別に且つ対の型式を維
持したまま配置するものである。図１４又は図１５に示
す様な各素子セル対の配列順序は特に特定されるもので
はなく、相互に関連する素子セル同志が互いに近傍に存
在する様に配置する事が望ましい。

【００３３】次いで、図１４（Ａ）に於いては、先ず素
子セル２１が基準素子セル対として選択され、その後素
子セル対２２及び２３が移動すべき他の素子セル対とし
て選択された例を示している。又図１５は、既に素子セ
ル対２１と２２は移動処理が完了しており、今素子セル
対２３が基準素子セル対として選択され、移動可能か否
かを判断する為のその他の素子セル対として素子セル対
２４と２５が選択された状態を示している。

【００３４】図１４に於て、先ず素子セル対２２の第１
素子セルＰ２と第２素子セルＮ２がそれぞれ当該素子セ
ル対２１の第１素子セルＰ１に於ける端部１６と当該回
路領域端部との間に形成されている空間領域１８に移動
可能か否か、及び当該素子セル対２１の第２素子セルＮ
１に於ける端部１７と当該回路領域端部との間に形成さ
れている空間領域１９に移動可能か否かを判断する。

【００３５】当該判断の方法は特に限定されず、公知の
方法を使用する事が可能であるが、一例として、以下に
示す様なアルゴリズムを使用する事も可能である。即
ち、図１４（Ａ）では、素子セル対（Ｐ１、Ｎ１）を選
択し、素子セル対（Ｐ２、Ｎ２）と（Ｐ３、Ｎ３）が縦
方向へ組替え可能かを判定する。この判定は例え、以下
のように行う。

【００３６】以下の条件全部を満たしたとき組替え可能
と判断する。即ち、ＰＰ＞Sum（Ｈpi＋Ｋ）＋ＬＮＮ＞Sum（Ｈni＋Ｋ）＋Ｌ此処で、ＰＰは素子の配置可能範囲巾であり、ＮＮは素
子の配置可能範囲巾である。

【００３７】又、Sum は判定対象素子セルに関し合計す
る関数を表し、Ｈpiは判定対象Ｐ素子セルの高さ、つま
りＹ方向の長さであり、Ｈniは判定対象Ｎ素子セルの高
さ、つまりＹ方向の長さである。一方、Ｋは素子セルに
付随する定数（端子の取出し口等）であり、Ｌはブロッ
クに付随する定数（素子セル形成範囲境界領域巾）であ
る。

【００３８】即ち、本発明に於ける当該特定の素子セル
が移動可能で組み換えられるか否かの判断は、上記の様
な判定方法を使用して、当該空間領域１８、１９に他の
素子セルが入りきれるか否かを判断する事によって実現
される。図１４（Ａ）に於て、素子セル対２２の第１素
子セルＰ２と第２素子セルＮ２とが移動可能と判断さ
れ、その移動を実行する状態を示しており、素子セル対
２３の各素子セルは移動が不可能と判断された状態を示
している。

【００３９】本発明に於いては、上記した様に、一端図
１４（Ａ）に於いて仮に配置が決定された第１の素子セ
ル対２１と第２の素子セル対２２のそれぞれの第１素子
セルＰ１、Ｐ２と当該第２素子セルＮ１、Ｎ２との配置
関係を見直す場合があり、当該位置関係調整手段３５の
演算結果により、例えば、図１４（Ｂ）に示す様に各素
子セル対の当該第１素子セルと第２素子セルの位置を対
で移動変化させる事も可能である。

【００４０】つまり、図１４（Ｂ）では、組替え対象と
なった、各素子セルＰ１、Ｎ１、Ｐ２、Ｎ２の縦方向の
順序を決定することを示している。これは、該当素子セ
ル対の素子セルを素子セル形成範囲境界線１５を中心と
して、内側から順に配置し、その総当り例（この場合２
例）より、配線状況等で最良のものを選択する。

【００４１】総数は組替え対象素子セル対数となり少な
いので総当りが可能である。尚、図１５では、前記した
様に、基準素子セル対２１に対して、選択された他の素
子セル対２２のみの第１素子セルＰ２と第２素子セルＮ
２が移動せしめられ、第３の素子セル対２３は、移動不
可能であった為、当該第１の素子セル対２１と第２の素
子セル対２２とを構成する第１素子セルＰ１、Ｐ２と第
２素子セルＮ１、Ｎ２の配置位置は既に決定されたもの
として、以下の設計操作手順から除外し、新たに、移動
不可能と判断された当該第３の素子セル対２３を新たに
基準素子セル対２３として選定し、その近傍にある他の
素子セル対として素子セル対２４と２５を選択し、上記
と同様の方法に沿って、当該他の素子セル対２４、２５
の第１素子セルＰ４、Ｐ５及び第２素子セルＮ４、Ｎ５
が、前記に規定した当該空間領域１８、１９内に移動可
能かどうかを判断する。

【００４２】本発明に於いては、前記した様に、当該第
１素子セル領域１１及び当該第２素子セル領域１２に配
置された個々の素子セル対２１〜２８を構成する各第１
素子セルＰ１〜Ｐ８及び第２素子セルＮ１〜Ｎ８の少な
くとも一部に対して、隣接して若しくは近傍に配置され
ている素子セルの端子同志を共通化する事が望ましく、
その為、当該端子共通化手段３６を使用して、当該必要
な素子セルを反転させたり、回転させたりして、隣接す
る素子セル同志の同機能を有する端子同志を近接して配
置させたり、重ね合わせる様に配置させる事が出来る。

【００４３】図３は、上記した様な、当該端子共通化手
段３６によって、端子を共通化する様に、特定の素子セ
ル、例えば素子セルＤ１とＤ３或いは素子セルＤ２とＤ
４とが一部重複して配置されている構成が示されてい
る。かくして形成された半導体回路装置を構成する各素
子セルつまり、当該第１素子セル領域１１及び当該第２
素子セル領域１２に配置された個々の素子セル対２１〜
２８を構成する各第１素子セルＰ１〜Ｐ８及び第２素子
セルＮ１〜Ｎ８に対して公知の技術を使用して、配線形
成操作を行うものであって、当該操作は、配線形成手段
３７で実行される。

【００４４】又、本発明に於いては、当該第１素子セル
領域１１及び当該第２素子セル領域１２に配置された個
々の素子セル対２１〜２８を構成する各第１素子セルＰ
１〜Ｐ８及び第２素子セルＮ１〜Ｎ８に対して、各素子
セル間の配置位置を見て、特に当該境界線１５に沿った
方向、つまりＸ方向に、空間が存在する場合には、当該
空間部を除去する様に、各素子セルの配置位置をＸ方向
に移動させて、当該空間部を除去する事も可能である。

【００４５】係る操作は、前記した空間領域縮小化手段
３８によって実行されるものである。次に、上記した本
発明に係る当該回路レイアウト設計方法を要約すると、
例えば以下の様な各工程の組み合わせから構成されるも
のである。即ち、第１のタイプの素子セルと当該第１の
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、当該半導体回路に使用される複
数個の当該素子セル対を選択する第１の工程、当該半導
体回路に於ける当該素子セル対を配置せしめる領域を、
第１のタイプの第１素子セルを配置する第１素子セル領
域と当該第２のタイプの第２素子セルを配置する第２素
子セル領域とに区分する第２の工程、当該第１素子セル
領域と当該第２素子セル領域との両領域の境界線に沿っ
て、当該選択された複数個の素子セル対を、順次に、対
の型式を維持したまま、当該第１素子セルを当該第１素
子セル領域及び当該第２素子セルを当該第２素子セル領
域にそれぞれ配置する様に一次元的に配置する第３の工
程、未処理素子セル対が存在するか否かを判断する第４
の工程、当該第４の工程に於て、未処理素子セル対が存
在する場合には、当該未処理素子セル対の中から基準と
なる一つの基準素子セル対を選択する第５の工程、当該
選択された基準素子セル対に対して隣接するか若しくは
当該選択された基準素子セル対の近傍にある他の素子セ
ル対を少なくとも一つ選択する第６の工程、当該選択さ
れた当該少なくとも一つの他の素子セル対を構成する当
該第１素子セルと当該第２素子セルが、前記選択された
一つの素子セル対に於ける端部から当該境界線と直交す
る方向に形成されている当該第１素子セル領域内及び第
２素子セル領域内の空間領域内のそれぞれに、個別的に
移動可能か否かを判断する第７の工程、当該第７の工程
に於て、選択された少なくとも一つの他の素子セル対が
移動可能であると判断された場合には、当該他の素子セ
ルの第１素子セルを当該選択された一つの素子セル対に
於ける第１素子セルの端部形成された第１素子セル領域
内の空間部に移動させると共に、当該他の素子セルの第
２素子セルを当該選択された一つの素子セル対に於ける
第２素子セルの端部形成された第２素子セル領域内の空
間部に移動させる第８の工程、当該第７の工程に於て、
選択された少なくとも一つの他の素子セル対が移動可能
では無いと判断された場合には、第４の工程を経由して
当該第５の工程に戻り、当該移動が不可能と判断された
当該素子セル対を、未処理素子セル対の中の基準素子セ
ル対として選択し、当該第６の工程と第７の工程を繰り
返す第９の工程、上記各工程を未処理の素子セル対が存
在しなくなる迄繰り返す第１０の工程、当該第８の工程
に於て、選択された少なくとも一つの他の素子セル対が
移動可能であると判断された場合に、当該移動された他
の素子セル対と、当該基準素子セル対との当該境界線と
直交する方向に於ける配置位置関係の良否を判断し、必
要な場合には、当該移動された他の素子セル対と、当該
基準素子セル対との位置関係を変更する第１１の工程、
当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、当該第１素子セル領域及び当該
第２素子セル領域に配置された個々の素子セル対を構成
する各第１素子セル及び第２素子セルに対して配線形成
操作を行う第１３の工程、及び当該第１素子セル領域及
び当該第２素子セル領域に配置された個々の素子セル対
を構成する各第１素子セル及び第２素子セルに対して、
各素子セル間の当該境界線に沿った方向に於ける配置位
置を調整する第１４の工程、とから構成されている回路
レイアウト設計方法である。

【００４６】係る本発明の回路レイアウト設計方法のよ
り詳細な操作手順を図２（Ａ）及び図２（Ｂ）に示すフ
ローチャートを参照しながら説明する。即ち、図２
（Ａ）に於けるフローチャートに於て、ステップ（１）
に於いては、上記した様な素子接続情報及び設計基準に
関するデータが入力され、ステップ（２）に於て素子セ
ルを発生させる事になる。

【００４７】当該ステップ（２）に於ける、素子セル発
生工程では、入力した素子接続情報と設計基準をもと
に、実際の素子セルデータを作成することである。ここ
で素子セルは外形と端子パターンとで構成され、当該端
子パターンには端子接点名つまり属性が与えられてい
る。次いで、ステップ（３）に進み、素子セル対順序決
定が行われ、図１４に示す様な複数の素子セル対２１〜
２８が、境界線１５、つまりＸ方向に一次元的に入配列
される。

【００４８】係るステップ（３）に於いては、上記した
様に、一旦第１の素子セル対２１に対して、選択された
他の素子セル対２２が、移動処理を受けて、当該素子セ
ル対２１の第１素子セルＰ１の端部１６側に当該素子セ
ル対２２の第１素子セルＰ２が配置され、同様に、当該
素子セル対２１の第２素子セルＮ１の端部１７側に当該
素子セル対２２の第２素子セルＮ２が配置された場合
に、当該第１素子セルＰ１とＰ２及び当該第２素子セル
Ｎ１とＮ２の位置関係を当該対を維持したまま入れ換え
る操作を行う事も出来る。

【００４９】次いで、ステップ（４）に進み、素子セル
配置組み替え操作が実行される。即ち、ステップ（４）
に於ては、図２（Ｂ）に示すサブルーチンが実行される
ことになる。即ち、ステップ（４１）に於て、未処理素
子セル対が存在するか否かが判断され、図１４の状態に
於いては、最初の操作であるので、図１４中に存在する
全ての素子セル対２１〜２８が未処理の素子セル対と判
断されるのでＹＥＳとなる。

【００５０】もし、当該ステップ（４１）に於てＮＯで
ある場合には、当該ルーチンは終了しステップ（４）に
戻る事になる。当該ステップ（４１）でＹＥＳの場合に
は、ステップ（４２）に進み、当該未処理の素子セル対
２１〜２８の中から処理の基準となるべき一つの素子セ
ル対を基準素子セル対として選択する。

【００５１】図１４の例では、素子セル対２１が選択さ
れたことを示している。次いで、ステップ（４３）に進
み、当該選択された基準の素子セル対２１に対して、こ
れに隣接するかその近傍に存在するその他の素子セル対
を一つ若しくは複数個選択する。当該選択個数は特に限
定されないが、好ましくは１個乃至３個である。

【００５２】図１４の場合は、素子セル対２２と２３の
２個が選択された場合を示している。その後、ステップ
（４４）に進み、前記した様なアルゴリズムを使用し
て、先ず素子セル対２２を構成する第１素子セルＰ２と
第２素子セルＮ２が、当該素子セル対２１のＹ方向側に
形成されている第１素子セル領域１８と第２素子セル領
域１９にそれぞれ移動可能であるか否かが判断され、対
で移動可能であれば、移動させ、対での移動が不可能で
あれば、移動させずにステップ（４１）に戻り上記の工
程が繰り返される。

【００５３】図１４の例では、素子セル対２２の当該第
１素子セルＰ２と当該第２素子セルＮ２が共に対で移動
可能と判断されたので、第１素子セル領域１８と第２素
子セル領域１９にそれぞれ移動させたが、素子セル対２
３に関しては、対での移動が不可能と判断された状態を
示している。そこで、図１５に示す様に、ステップ（４
１）に戻り、当該未処理の素子セル対２３〜２８の中か
ら処理の基準となるべき一つの素子セル対を基準素子セ
ル対として選択する。

【００５４】図１５の例では、素子セル対２３を基準の
素子セル対として選択されたことを示している。次い
で、ステップ（４３）に進み、当該選択された基準の素
子セル対２３に対して、これに隣接するかその近傍に存
在するその他の素子セル対を一つ若しくは複数個選択す
るが、図１５の具体例では、素子セル対２４と２５の２
個が選択された場合を示している。

【００５５】その後、ステップ（４４）に進み、前記し
たと同様の操作が実行され、素子セル対２４の各素子セ
ルＰ４とＮ４が移動可能となり、素子セル対２５の素子
セルは対での移動は不可能と判断された例を示してい
る。以下同様の操作が繰り返される事になる。その後、
ステップ（４５）に進み、上記の操作によって一端図１
４（Ａ）に於いて仮に配置が決定された第１の素子セル
対２１と第２の素子セル対２２のそれぞれの第１素子セ
ルＰ１、Ｐ２と当該第２素子セルＮ１、Ｎ２との配置関
係を、必要によって見直し、当該位置関係調整手段３５
の演算結果により、例えば、図１４（Ｂ）に示す様に各
素子セル対の当該第１素子セルと第２素子セルの位置を
対で縦方向、つまりＹ方向に移動変化させる。

【００５６】その後、ステップ（４６）に進み、上記各
ステップによって配置が決定された各素子セル対の第１
素子セルと第２素子セルの配置位置座標を仮座標として
決定し、ステップ（４１）の判断がＮＯと成った時点で
ステップ（４）に戻る。ステップ（５）に於いては、上
記仮の配置位置座標を基に、端子共有化操作等の必要な
補正操作を実行した後、正式に素子セル座標を決定す
る。

【００５７】その後、ステップ（６）に進み、素子セル
間の配線形成操作を実行しステップ（７）に於て更に必
要な処理があれば、当該素子セルの位置を変更する等の
操作を行った後エンドとなる。本発明に於ける他の態様
としては、第１のタイプの素子セルと当該第１のタイプ
の素子セルとは異なる第２のタイプの素子セルとが対を
構成する様に設計された素子セル対を含む半導体回路を
設計するに際し、当該半導体回路に使用される複数個の
当該素子セル対を選択する第１の工程、当該半導体回路
に於ける当該素子セル対を配置せしめる領域を、第１の
タイプの第１素子セルを配置する第１素子セル領域と当
該第２のタイプの第２素子セルを配置する第２素子セル
領域とに区分する第２の工程、当該第１素子セル領域と
当該第２素子セル領域との両領域の境界線に沿って、当
該選択された複数個の素子セル対を、順次に、対の型式
を維持したまま、当該第１素子セルを当該第１素子セル
領域及び当該第２素子セルを当該第２素子セル領域にそ
れぞれ配置する様に一次元的に配置する第３の工程、未
処理素子セル対が存在するか否かを判断する第４の工
程、当該第４の工程に於て、未処理素子セル対が存在す
る場合には、当該未処理素子セル対の中から基準となる
一つの基準素子セル対を選択する第５の工程、当該選択
された基準素子セル対に対して隣接するか若しくは当該
選択された基準素子セル対の近傍にある他の素子セル対
を少なくとも一つ選択する第６の工程、当該選択された
当該少なくとも一つの他の素子セル対を構成する当該第
１素子セルと当該第２素子セルが、前記選択された一つ
の素子セル対に於ける端部から当該境界線と直交する方
向に形成されている当該第１素子セル領域内及び第２素
子セル領域内の空間領域内のそれぞれに、個別的に移動
可能か否かを判断する第７の工程、当該第７の工程に於
て、選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合には、当該他の素子セルの
第１素子セルを当該選択された一つの素子セル対に於け
る第１素子セルの端部形成された第１素子セル領域内の
空間部に移動させると共に、当該他の素子セルの第２素
子セルを当該選択された一つの素子セル対に於ける第２
素子セルの端部形成された第２素子セル領域内の空間部
に移動させる第８の工程、当該第７の工程に於て、選択
された少なくとも一つの他の素子セル対が移動可能では
無いと判断された場合には、第４の工程を経由して当該
第５の工程に戻り、当該移動が不可能と判断された当該
素子セル対を、未処理素子セル対の中の基準素子セル対
として選択し、当該第６の工程と第７の工程を繰り返す
第９の工程、上記各工程を未処理の素子セル対が存在し
なくなる迄繰り返す第１０の工程、当該第８の工程に於
て、選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合に、当該移動された他の素
子セル対と、当該基準素子セル対との当該境界線と直交
する方向に於ける配置位置関係の良否を判断し、必要な
場合には、当該移動された他の素子セル対と、当該基準
素子セル対との位置関係を変更する第１１の工程、当該
第１素子セル領域及び当該第２素子セル領域に配置され
た個々の素子セル対を構成する各第１素子セル及び第２
素子セルの少なくとも一部に対して、端子共通化操作を
行う第１２の工程、当該第１素子セル領域及び当該第２
素子セル領域に配置された個々の素子セル対を構成する
各第１素子セル及び第２素子セルに対して配線形成操作
を行う第１３の工程、及び当該第１素子セル領域及び当
該第２素子セル領域に配置された個々の素子セル対を構
成する各第１素子セル及び第２素子セルに対して、各素
子セル間の当該境界線に沿った方向に於ける配置位置を
調整する第１４の工程、とから構成されている事を特徴
とする回路レイアウト設計方法をコンピュータに実行さ
せる為のプログラムを記憶している記録媒体である。

【００５８】尚、本発明に於いては、既存のレイアウト
情報から素子セルを生成し、以後の工程で、上記した素
子セル組み替え方法を適用する事も可能である。

【００５９】

【発明の効果】本発明に係る当該回路レイアウト設計方
法及び回路レイアウト設計装置は、上記した様な技術構
成を採用しているので、横方向、つまりＸ方向に１次元
配置された素子セルを縦方向、つまりＹ方向に自動配置
すると共に、さらに自動配線するためブロックの横巾を
削減できる。従って、ブロック面積の自動縮小が可能で
ある。又、本発明に於いては、２つの素子セル対を組替
えしているので、ブロック横巾が容易に削減でき、当該
削減できる横巾は、再配列する素子セル対数（段数）−
１に依存する。

【００６０】ＰＮ素子セルの接続が残る場合もあるの
で、再配列する素子セル巾の合計の一定割合（１０〜６
０％程度）が１段あたり削減できる横巾となる。例え
ば、図１４の例で説明するならば、８素子セル対の例に
於て、１素子セルの巾を２０ミクロンとし、すべて２段
に組替えたとすると、１素子セルあたりの削減率を３０
％とするならば、総横巾削減は、２０ X ０．３× ８
＝４８ミクロンであり、そのブロック横巾は、素子セル
巾の合計に等しいものとすると、本発明を使用しない場
合であれば、当該８素子セルの幅の合計は、２０ X ８
=１６０ミクロンであるから、本発明によって、上記の
組替え処理を実行する事により１６０−４８ =１１２ミ
クロンの削減効果が得られる事になる。

【００６１】図４及び図５には、本発明に係る当該回路
レイアウト設計方法を使用して完成された回路レイアウ
トの例が示されている。図４は、複数個の素子セルを、
当該境界線１５に対して直角な方向、つまりＹ方向に２
段に配置した例を示しており、又、図５は、複数個の素
子セルを、当該境界線１５に対して直角な方向、つまり
Ｙ方向に３段に配置した例を示している。

【００６２】つまり、図５の具体例に於いては、図４に
比しブロック横巾がさらに削減している。尚、図４及び
図５の配置図に於いて使用されている各記号は、図１３
に示すものと同一である。

【図面の簡単な説明】

【図１】図１は、本発明に係る回路レイアウト設計装置
の一具体例の構成を示すブロックダイアグラムである。

【図２】図２（Ａ）及び図２（Ｂ）は、本発明に係る回
路レイアウト設計方法の操作手順を説明するフローチャ
ートである。

【図３】図３は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの一具体例を示す平面図で
ある。

【図４】図４は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの他の具体例を示す平面図
である。

【図５】図５は、本発明の回路レイアウト設計方法によ
り得られる回路のレイアウトの別の具体例を示す平面図
である。

【図６】図６（Ａ）及び図２（Ｂ）は、従来に於ける回
路レイアウト設計方法の操作手順を説明するフローチャ
ートである。

【図７】図７は、本発明に係る回路レイアウト設計装置
に於て使用される半導体回路に含まれる素子セルの具体
例の構成を示す図である。

【図８】図８は、本発明に係る回路レイアウト設計方法
で対象となる素子セルの一具体例の構成を示すブロック
ダイアグラムである。

【図９】図９は、図８に示す素子セルの具体的な回路構
成図である。

【図１０】図１０は、本発明の回路レイアウト設計方法
で使用される素子セルに於ける端子配置の一例を示す平
面図である。

【図１１】図１１は、従来の回路レイアウト設計方法に
より得られる回路のレイアウトの一具体例を示す平面図
である。

【図１２】図１２は、従来の回路レイアウト設計方法に
より得られる回路のレイアウトの他の具体例を示す平面
図である。

【図１３】図１３は、本発明の回路レイアウト設計方法
で使用される回路図に使用される符号を説明する図であ
る。

【図１４】図１４は、本発明に係る回路レイアウト設計
方法の操作の一具体例を説明する図である。

【図１５】図１５は、本発明に係る回路レイアウト設計
方法の操作の他の具体例を説明する図である。

【符号の説明】

１…素子セル２…ゲート電極３…コンタクト４…金属配線部５…拡散層６…端子配置パターン部１１…第１素子セル領域１２…第２素子セル領域１５…境界線１６、１７…素子セルの端部１８、１９…空間領域１００…回路レイアウト設計装置２００…半導体回路２１〜２８…素子セル対３０…配置手段３１…選択手段３２…判定手段３３…演算処理手段３４…演算制御手段３５…位置関係調整手段３６…端子共通化手段３７…配線形成手段３８…空間領域縮小化手段

Claims

(57)【特許請求の範囲】

【請求項１】第１のタイプの素子セルと当該第１のタ
イプの素子セルとは異なる第２のタイプの素子セルとが
対を構成する様に設計された素子セル対を含む半導体回
路を設計するに際し、当該半導体回路を第１のタイプの第１素子セルを配置す
る第１素子セル領域と当該第２のタイプの第２素子セル
を配置する第２素子セル領域とに区分しておき、当該両
領域の境界線に沿って、当該半導体回路に使用されるべ
き当該複数個の素子セル対を、順次に、対の型式を維持
したまま、当該第１素子セルを当該第１素子セル領域及
び当該第２素子セルを当該第２素子セル領域にそれぞれ
配置する様に一次元的に配置する工程、当該複数個の素子セル対から選択された一つの素子セル
対に対して、当該素子セル対に隣接するか、或いは当該
素子セル対の近傍に配置された少なくとも一つの他の素
子セル対を選択する工程、当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する工程、前記工程に於て、選択された少なくとも一つの他の素子
セル対が移動可能であると判断された場合には、当該他
の素子セルの第１素子セルを当該選択された一つの素子
セル対に於ける第１素子セルの端部形成された第１素子
セル領域内の空間部に移動させると共に、当該他の素子
セルの第２素子セルを当該選択された一つの素子セル対
に於ける第２素子セルの端部形成された第２素子セル領
域内の空間部に移動させる工程、前記工程に於て、選択された少なくとも一つの他の素子
セル対が移動可能では無いと判断された場合には、当該
移動が不可能と判断された当該素子セル対を新たに選択
された素子セル対として選択し、上記各工程を繰り返す
工程、上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す工程、とから構成されている事を特徴とする回路
レイアウト設計方法。
【請求項２】当該選択された一つの素子セル対に対し
て、当該素子セル対の端部を越え、当該境界線に直交す
る方向に於ける当該空間領域内に配置せしめられた少な
くとも一つの他の素子セル対が存在する場合に、当該選
択された一つの素子セル対と当該新たに配置された少な
くとも一つの他の素子セル対との位置関係を調整する工
程が更に設けられている事を特徴とする請求項１記載の
回路レイアウト設計方法。
【請求項３】当該第１素子セル領域及び当該第２素子
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルの少なくとも一部に対し
て、端子共通化操作を行う工程が更に設けられている事
を特徴とする請求項１又は２に記載の回路レイアウト設
計方法。
【請求項４】当該第１素子セル領域及び当該第２素子
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルに対して配線形成操作を行
う工程が更に設けられている事を特徴とする請求項１乃
至３の何れかに記載の回路レイアウト設計方法。
【請求項５】当該第１素子セル領域及び当該第２素子
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルに対して、各素子セル間の
配置位置を調整する工程が更に設けられている事を特徴
とする請求項１乃至４の何れかに記載の回路レイアウト
設計方法。
【請求項６】当該第１素子セルと当該第２素子セル
は、Ｃ−ＭＯＳ回路を構成するものである事を特徴とす
る請求項１乃至５の何れかに記載の回路レイアウト設計
方法。
【請求項７】第１のタイプの素子セルと当該第１のタ
イプの素子セルとは異なる第２のタイプの素子セルとが
対を構成する様に設計された素子セル対を含む半導体回
路を設計する装置であって、当該装置は、当該半導体回
路を第１のタイプの第１素子セルを配置する第１素子セ
ル領域と当該第２のタイプの第２素子セルを配置する第
２素子セル領域とに区分された両領域の境界線に沿っ
て、当該半導体回路に使用されるべき当該複数個の素子
セル対を、順次に、対の型式を維持したまま、当該第１
素子セルを当該第１素子セル領域及び当該第２素子セル
を当該第２素子セル領域にそれぞれ一次元的に配置する
配置手段、当該複数個の素子セル対から選択された一つの素子セル
対に対して、当該素子セル対に隣接するか、或いは当該
素子セル対の近傍に配置された少なくとも一つの他の素
子セル対を選択する選択手段、当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する判定手段、当該選択された少なくとも一つの他の素子セル対が移動
可能であると判断された場合に、当該他の素子セルの第
１素子セルを当該選択された一つの素子セル対に於ける
第１素子セルの端部形成された第１素子セル領域内の空
間部に移動させると共に、当該他の素子セルの第２素子
セルを当該選択された一つの素子セル対に於ける第２素
子セルの端部形成された第２素子セル領域内の空間部に
移動させ、又当該選択された少なくとも一つの他の素子
セル対が移動可能では無いと判断された場合には、当該
移動が不可能と判断された当該素子セル対を新たに選択
された素子セル対として選択する演算処理手段、上記各手段を総合的に制御する制御手段、とから構成さ
れている事を特徴とする回路レイアウト設計装置。
【請求項８】当該選択された一つの素子セル対に対し
て、当該素子セル対の端部を越え、当該境界線に直交す
る方向に於ける当該空間領域内に配置せしめられた少な
くとも一つの他の素子セル対が存在する場合に、当該選
択された一つの素子セル対と当該新たに配置された少な
くとも一つの他の素子セル対との位置関係を調整する位
置関係調整手段が更に設けられている事を特徴とする請
求項７記載の回路レイアウト設計装置。
【請求項９】当該第１素子セル領域及び当該第２素子
セル領域に配置された個々の素子セル対を構成する各第
１素子セル及び第２素子セルの少なくとも一部に対し
て、端子共通化操作を行う端子共通化手段が更に設けら
れている事を特徴とする請求項７又は８に記載の回路レ
イアウト設計装置。
【請求項１０】当該第１素子セル領域及び当該第２素
子セル領域に配置された個々の素子セル対を構成する各
第１素子セル及び第２素子セルに対して配線形成操作を
行う配線形成手段が更に設けられている事を特徴とする
請求項７乃至９の何れかに記載の回路レイアウト設計装
置。
【請求項１１】当該第１素子セル領域及び当該第２素
子セル領域に配置された個々の素子セル対を構成する各
第１素子セル及び第２素子セルに対して、各素子セル間
の配置位置を調整する空間領域縮小化手段が更に設けら
れている事を特徴とする請求項７乃至１０の何れかに記
載の回路レイアウト設計装置。
【請求項１２】第１のタイプの素子セルと当該第１の
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、当該半導体回路に使用される複数個の当該素子セル対を
選択する第１の工程、当該半導体回路に於ける当該素子セル対を配置せしめる
領域を、第１のタイプの第１素子セルを配置する第１素
子セル領域と当該第２のタイプの第２素子セルを配置す
る第２素子セル領域とに区分する第２の工程、当該第１素子セル領域と当該第２素子セル領域との両領
域の境界線に沿って、当該選択された複数個の素子セル
対を、順次に、対の型式を維持したまま、当該第１素子
セルを当該第１素子セル領域及び当該第２素子セルを当
該第２素子セル領域にそれぞれ配置する様に一次元的に
配置する第３の工程、未処理素子セル対が存在するか否かを判断する第４の工
程、当該第４の工程に於て、未処理素子セル対が存在する場
合には、当該未処理素子セル対の中から基準となる一つ
の基準素子セル対を選択する第５の工程、当該選択された基準素子セル対に対して隣接するか若し
くは当該選択された基準素子セル対の近傍にある他の素
子セル対を少なくとも一つ選択する第６の工程、当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する第７の工程、当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合には、
当該他の素子セルの第１素子セルを当該選択された一つ
の素子セル対に於ける第１素子セルの端部形成された第
１素子セル領域内の空間部に移動させると共に、当該他
の素子セルの第２素子セルを当該選択された一つの素子
セル対に於ける第２素子セルの端部形成された第２素子
セル領域内の空間部に移動させる第８の工程、当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能では無いと判断された場合に
は、第４の工程を経由して当該第５の工程に戻り、当該
移動が不可能と判断された当該素子セル対を、未処理素
子セル対の中の基準素子セル対として選択し、当該第６
の工程と第７の工程を繰り返す第９の工程、上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す第１０の工程、当該第８の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該移動された他の素子セル対と、当該基準素子セル対と
の当該境界線と直交する方向に於ける配置位置関係の良
否を判断し、必要な場合には、当該移動された他の素子
セル対と、当該基準素子セル対との位置関係を変更する
第１１の工程、当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルに対して配線形成操作を行う第１３の工
程、及び当該第１素子セル領域及び当該第２素子セル領
域に配置された個々の素子セル対を構成する各第１素子
セル及び第２素子セルに対して、各素子セル間の当該境
界線に沿った方向に於ける配置位置を調整する第１４の
工程、とから構成されている事を特徴とする回路レイア
ウト設計方法。
【請求項１３】第１のタイプの素子セルと当該第１の
タイプの素子セルとは異なる第２のタイプの素子セルと
が対を構成する様に設計された素子セル対を含む半導体
回路を設計するに際し、当該半導体回路に使用される複数個の当該素子セル対を
選択する第１の工程、当該半導体回路に於ける当該素子セル対を配置せしめる
領域を、第１のタイプの第１素子セルを配置する第１素
子セル領域と当該第２のタイプの第２素子セルを配置す
る第２素子セル領域とに区分する第２の工程、当該第１素子セル領域と当該第２素子セル領域との両領
域の境界線に沿って、当該選択された複数個の素子セル
対を、順次に、対の型式を維持したまま、当該第１素子
セルを当該第１素子セル領域及び当該第２素子セルを当
該第２素子セル領域にそれぞれ配置する様に一次元的に
配置する第３の工程、未処理素子セル対が存在するか否かを判断する第４の工
程、当該第４の工程に於て、未処理素子セル対が存在する場
合には、当該未処理素子セル対の中から基準となる一つ
の基準素子セル対を選択する第５の工程、当該選択された基準素子セル対に対して隣接するか若し
くは当該選択された基準素子セル対の近傍にある他の素
子セル対を少なくとも一つ選択する第６の工程、当該選択された当該少なくとも一つの他の素子セル対を
構成する当該第１素子セルと当該第２素子セルが、前記
選択された一つの素子セル対に於ける端部から当該境界
線と直交する方向に形成されている当該第１素子セル領
域内及び第２素子セル領域内の空間領域内のそれぞれ
に、個別的に移動可能か否かを判断する第７の工程、当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合には、
当該他の素子セルの第１素子セルを当該選択された一つ
の素子セル対に於ける第１素子セルの端部形成された第
１素子セル領域内の空間部に移動させると共に、当該他
の素子セルの第２素子セルを当該選択された一つの素子
セル対に於ける第２素子セルの端部形成された第２素子
セル領域内の空間部に移動させる第８の工程、当該第７の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能では無いと判断された場合に
は、第４の工程を経由して当該第５の工程に戻り、当該
移動が不可能と判断された当該素子セル対を、未処理素
子セル対の中の基準素子セル対として選択し、当該第６
の工程と第７の工程を繰り返す第９の工程、上記各工程を未処理の素子セル対が存在しなくなる迄繰
り返す第１０の工程、当該第８の工程に於て、選択された少なくとも一つの他
の素子セル対が移動可能であると判断された場合に、当
該移動された他の素子セル対と、当該基準素子セル対と
の当該境界線と直交する方向に於ける配置位置関係の良
否を判断し、必要な場合には、当該移動された他の素子
セル対と、当該基準素子セル対との位置関係を変更する
第１１の工程、当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルの少なくとも一部に対して、端子共通化操
作を行う第１２の工程、当該第１素子セル領域及び当該第２素子セル領域に配置
された個々の素子セル対を構成する各第１素子セル及び
第２素子セルに対して配線形成操作を行う第１３の工
程、及び当該第１素子セル領域及び当該第２素子セル領
域に配置された個々の素子セル対を構成する各第１素子
セル及び第２素子セルに対して、各素子セル間の当該境
界線に沿った方向に於ける配置位置を調整する第１４の
工程、とから構成されている事を特徴とする回路レイア
ウト設計方法をコンピュータに実行させる為のプログラ
ムを記憶している記録媒体。