JP3127610B2 - Pattern detector - Google Patents
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- JP3127610B2 JP3127610B2 JP04268782A JP26878292A JP3127610B2 JP 3127610 B2 JP3127610 B2 JP 3127610B2 JP 04268782 A JP04268782 A JP 04268782A JP 26878292 A JP26878292 A JP 26878292A JP 3127610 B2 JP3127610 B2 JP 3127610B2
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Description
【０００１】[0001]
【産業上の利用分野】本発明は、例えばバースト状のデ
ータの受信を行う通信装置に適用して好適なパターン検
出装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern detecting apparatus suitable for use in a communication apparatus for receiving, for example, burst data.
【０００２】[0002]
【従来の技術】テレポイントシステム，パーソナルハン
ディフォンなどのデジタルコードレス電話機において
は、送信と受信とを同一の周波数とし、バースト状のデ
ータを時分割でいわゆるピンポン伝送させるＴＤＤ方式
（時分割二重方式）或いはＴＤＭＡ／ＴＤＤ方式（時分
割多元接続／時分割二重方式）が採用されているものが
ある。2. Description of the Related Art In a digital cordless telephone such as a telepoint system and a personal handy phone, a TDD system (time-division duplex system) in which transmission and reception are performed at the same frequency and burst-like data is transmitted in a time-division ping-pong manner. ) Or TDMA / TDD (time division multiple access / time division duplex).
【０００３】このような通信方式で通信が行われるデジ
タルコードレス電話機の構成の一例を図４に示すと、受
信系の構成としては、アンテナ１で受信した信号（π／
４シフトＱＰＳＫ変調信号）を、アンテナ切換スイッチ
（図示せず）を介して送受信処理回路１０の受信系に供
給し、この受信系ではバンドパスフィルタ１１，ローノ
イズアンプ１２を介して混合器１３に供給する。そし
て、この混合器１３で、周波数シンセサイザ１４から供
給される受信チャンネル選択用の周波数信号を混合し、
第１中間周波信号ｆi1とする。そして、この第１中間周
波信号ｆi1を、バンドパスフィルタ１５を介して混合器
１６に供給し、発振器１７から供給される所定の周波数
信号を混合して、第２中間周波信号ｆi2とする。FIG. 4 shows an example of the configuration of a digital cordless telephone which performs communication in such a communication system. As a configuration of a receiving system, a signal (π /
The 4-shift QPSK modulation signal is supplied to a reception system of a transmission / reception processing circuit 10 via an antenna changeover switch (not shown), and is supplied to a mixer 13 via a band pass filter 11 and a low noise amplifier 12 in this reception system. I do. The mixer 13 mixes the frequency signal for receiving channel selection supplied from the frequency synthesizer 14,
Let it be the first intermediate frequency signal fi1 . Then, the first intermediate frequency signal fi1 is supplied to the mixer 16 via the band pass filter 15, and a predetermined frequency signal supplied from the oscillator 17 is mixed to obtain the second intermediate frequency signal fi2 . .
【０００４】そして、この第２中間周波信号ｆi2を、リ
ミッタアンプ１８を介して検波回路１９に供給し、受信
信号の検波を行う。そして、検波回路１９の検波で得た
ベースバンド信号をＴＤＭＡ／ＴＤＤ処理回路３０に供
給し、このＴＤＭＡ／ＴＤＤ処理回路３０内で受信タイ
ミングの制御を行う。この受信タイミングの制御として
は、規定されたタイミングに受信したバーストデータを
抽出する処理を行う。そして、抽出された受信データを
圧縮・伸長回路４０に供給して伸長させ、伸長された受
信データをＰＣＭコーデック回路５０に供給して、デジ
タル音声処理を行ってアナログ音声信号とし、このアナ
ログ音声信号をハンドセット内のスピーカ２に供給して
出力させる。The second intermediate frequency signal f i2 is supplied to a detection circuit 19 via a limiter amplifier 18 to detect a received signal. Then, the baseband signal obtained by the detection of the detection circuit 19 is supplied to the TDMA / TDD processing circuit 30, and the reception timing is controlled in the TDMA / TDD processing circuit 30. As the control of the reception timing, a process of extracting burst data received at a specified timing is performed. The extracted received data is supplied to a compression / decompression circuit 40 for decompression, and the decompressed reception data is supplied to a PCM codec circuit 50 to perform digital audio processing to obtain an analog audio signal. Is supplied to the speaker 2 in the handset and output.
【０００５】また、送信系の構成としては、ハンドセッ
ト内のマイク３が拾った音声をＰＣＭコーデック回路５
０に供給してデジタル音声データに変換し、このデジタ
ル音声データを圧縮・伸長回路４０に供給して圧縮さ
せ、圧縮された音声データをＴＤＭＡ／ＴＤＤ処理回路
３０に供給して送信させるタイミングのバーストデータ
とさせる。そして、この送信タイミングのバーストデー
タを送受信処理回路１０の送信系に供給し、２値直交変
換回路２１で直交変調を行う。このときの直交変調とし
ては、送信データを２チャンネルのデータ、即ちＩチャ
ンネルとＱチャンネルのデータにする。そして、このＩ
チャンネルとＱチャンネルのデータを、発振器２２から
供給される変調波に同期して直交変調する。ここで、発
振器２２が出力する変調波の周波数ｆL は、第１中間周
波信号ｆi1と等しくする。また、この場合の直交変調器
２２での直交変調としては、π／４シフトＱＰＳＫ変調
を行う。[0005] As a transmission system, a voice picked up by a microphone 3 in a handset is transmitted to a PCM codec circuit 5.
0 to convert the digital audio data into digital audio data, supply the digital audio data to the compression / expansion circuit 40 to compress the compressed audio data, and supply the compressed audio data to the TDMA / TDD processing circuit 30 for transmission. Let it be data. Then, the burst data at this transmission timing is supplied to the transmission system of the transmission / reception processing circuit 10 and the binary orthogonal transformation circuit 21 performs orthogonal modulation. In the quadrature modulation at this time, the transmission data is converted into two-channel data, that is, I-channel and Q-channel data. And this I
The data of the channel and the Q channel are quadrature-modulated in synchronization with the modulation wave supplied from the oscillator 22. Here, the frequency f L of the modulated wave output from the oscillator 22 is made equal to the first intermediate frequency signal f i1 . Further, as quadrature modulation in the quadrature modulator 22 in this case, π / 4 shift QPSK modulation is performed.
【０００６】そして、直交変調された送信データを混合
器２３に供給して、周波数シンセサイザ１４が出力する
送信チャンネル選択用の周波数信号を混合し、所定の送
信チャンネルの信号とする。そして、この混合器２３の
出力をバンドパスフィルタ２４，パワーアンプ２５，ア
ンテナ切換スイッチ（図示せず）を介してアンテナ１に
供給し、無線送信させる。[0006] Then, the orthogonally modulated transmission data is supplied to a mixer 23, and a frequency signal for transmission channel selection output from the frequency synthesizer 14 is mixed to obtain a signal of a predetermined transmission channel. Then, the output of the mixer 23 is supplied to the antenna 1 via the band-pass filter 24, the power amplifier 25, and the antenna changeover switch (not shown), and is transmitted by radio.
【０００７】なお、このような受信及び送信の処理は、
マイクロコンピュータで構成された中央制御装置（ＣＰ
Ｕ）６０の制御で行われ、送信タイミングや受信タイミ
ングの制御もこの中央制御装置６０により行われる。ま
た、この中央制御装置６０には、各種操作を行うキー４
が接続されると共に、ダイヤル番号などの通信状態を表
示する表示パネル５が接続される。Note that such reception and transmission processing is as follows.
Central control unit (CP) composed of microcomputer
U) The control of the transmission timing and the reception timing is also performed by the central controller 60. The central controller 60 includes keys 4 for performing various operations.
Is connected, and a display panel 5 for displaying a communication state such as a dial number is connected.
【０００８】ここで、このコードレス電話機で送受信が
行われるデータのフォーマットについて説明すると、基
地局（親機）側から伝送される制御データの１スロット
の構成は、図５に示すように、１スロットが２４０ビッ
トで構成され、先頭部分の４ビット相当部分が過渡応答
用ランプタイムＲとされ、続く２ビットがスタートシン
ボルＳＳで、以下プリアンブルパターンＰＲ（６２ビッ
ト），ユニークワードＵＷ（３２ビット），訂正符号Ｃ
ＲＣを含む制御データＩ（１２４ビット）とされる。そ
して、最後の１６ビット相当部分（約４１．７μ秒）
が、ガードバンドとされる。ここで、プリアンブルパタ
ーンＰＲは一定のデータ“１００１”が繰り返されるパ
ターンとされ、このプリアンブルパターンＰＲに続く３
２ビットのユニークワードＵＷが通信方式で決められた
特定のパターンとなっている。Here, the format of data transmitted and received by the cordless telephone will be described. The configuration of one slot of control data transmitted from the base station (base unit) is, as shown in FIG. Are composed of 240 bits, a leading portion corresponding to 4 bits is defined as a transient response ramp time R, and the following 2 bits are a start symbol SS. Hereinafter, a preamble pattern PR (62 bits), a unique word UW (32 bits), Correction code C
This is control data I (124 bits) including RC. And the last 16-bit equivalent part (about 41.7 microseconds)
Is a guard band. Here, the preamble pattern PR is a pattern in which certain data “1001” is repeated, and the preamble pattern PR follows the preamble pattern PR.
The 2-bit unique word UW has a specific pattern determined by the communication method.
【０００９】そして、このコードレス電話機で制御デー
タを受信する場合には、このユニークワードＵＷをＴＤ
ＭＡ／ＴＤＤ処理回路３０内で検出して、検出タイミン
グを基準として中央制御装置６０が制御データＩの受信
処理タイミングを設定させる等の処理を行う。従って、
ユニークワードＵＷを正確に検出できない限り、正確な
受信タイミングなどの設定ができず、データを正確に受
信することはできない。When the cordless telephone receives control data, the unique word UW is transmitted to TD.
The detection is performed in the MA / TDD processing circuit 30, and the central control device 60 performs processing such as setting the reception processing timing of the control data I based on the detection timing. Therefore,
Unless the unique word UW can be accurately detected, accurate reception timing and the like cannot be set, and data cannot be accurately received.
【００１０】次に、このユニークワードＵＷをＴＤＭＡ
／ＴＤＤ処理回路３０内で検出する従来の回路構成を図
６に示すと、ＴＤＭＡ／ＴＤＤ処理回路３０に供給され
るベースバンドの受信データを、端子３１を介してシリ
アル／パラレル変換回路３２に供給し、３２ビットのパ
ラレルデータに変換する。そして、この３２ビットのパ
ラレルデータをそれぞれ別のゲート回路（Ｅx-ＯＲゲー
ト）１０１，１０２‥‥１３２の一方の入力端に供給す
る。また、３４はユニークワード設定回路を示し、この
ユニークワード設定回路３４は、このコードレス電話機
が適用される通信方式で決められたユニークワードＵＷ
の３２ビットのパターンが記憶させてあり、この記憶さ
れた３２ビットのパターンをパラレルに出力する。Next, this unique word UW is stored in TDMA
FIG. 6 shows a conventional circuit configuration for detection in the / TDD processing circuit 30. The baseband reception data supplied to the TDMA / TDD processing circuit 30 is supplied to a serial / parallel conversion circuit 32 via a terminal 31. Then, the data is converted into 32-bit parallel data. Then, this 32-bit parallel data is supplied to one input terminal of another gate circuit (Ex-OR gate) 101, 102 # 132. Numeral 34 denotes a unique word setting circuit. The unique word setting circuit 34 has a unique word UW determined by a communication system to which the cordless telephone is applied.
Is stored, and the stored 32-bit pattern is output in parallel.
【００１１】そして、この３２ビットのパターンを各ゲ
ート回路１０１，１０２‥‥１３２の他方の入力端に供
給する。そして、それぞれのゲート回路１０１，１０２
‥‥１３２で、ユニークワード設定回路３４が出力する
データと受信データとが比較され、不一致であった場合
にハイレベル信号“１”が排他的論理和として出力され
る。そして、各ゲート回路１０１，１０２‥‥１３２の
出力をシフトレジスタ３３に供給し、シリアルデータに
変換してカウンタ３５に供給する。このカウンタ３５で
は、供給される比較結果の内のハイレベル信号“１”の
数をカウントする。そして、このカウンタ３５のカウン
ト結果を判別回路３６に供給し、カウント結果に基づい
てユニークワードか否かを判別し、判別結果を端子３７
から中央制御装置６０側に供給する。Then, this 32-bit pattern is supplied to the other input terminal of each gate circuit 101, 102 # 132. Then, the respective gate circuits 101 and 102
At # 132, the data output by the unique word setting circuit 34 and the received data are compared, and if they do not match, the high level signal "1" is output as an exclusive OR. Then, the outputs of the gate circuits 101, 102 and 132 are supplied to the shift register 33, converted into serial data, and supplied to the counter 35. The counter 35 counts the number of high-level signals “1” in the comparison results supplied. The count result of the counter 35 is supplied to a determination circuit 36, and it is determined whether or not the word is a unique word based on the count result.
To the central control device 60 side.
【００１２】ここで、判別回路３６でのユニークワード
の判別としては、カウンタ３５でハイレベル信号“１”
を３２ビット連続して全くカウントしないとき、３２ビ
ット全ての受信データがユニークワードＵＷのパターン
と一致したとして、ユニークワードを受信したと判別す
る。Here, the determination of the unique word by the determination circuit 36 is performed by the counter 35 using the high-level signal "1".
Is not counted continuously for 32 bits, it is determined that the unique word has been received, assuming that the received data of all 32 bits match the pattern of the unique word UW.
【００１３】[0013]
【発明が解決しようとする課題】ところで、このような
ユニークワードの検出を行う場合には、シフトレジスタ
３３，カウンタ３５等でユニークワード検出用に必要と
するクロックが、非常に高速のクロックになる不都合が
あった。即ち、ここではユニークワードが３２ビットで
構成されているので、伝送されるデータのクロックの３
２倍以上のクロックが必要である。実際に使用されるク
ロック周波数について考えると、例えばデジタルコード
レス電話機で使用される伝送データクロックは３８４ｋ
ｂｐｓであり、約１２ＭＨｚ以上のクロックでユニーク
ワードを検出させる必要がある。When such a unique word is detected, the clock required for the unique word detection by the shift register 33, the counter 35, and the like becomes a very high-speed clock. There was an inconvenience. That is, since the unique word is composed of 32 bits, the clock of the data to be transmitted is 3 bits.
More than twice the clock is required. Considering the clock frequency actually used, for example, the transmission data clock used in a digital cordless telephone is 384 k
bps, and it is necessary to detect a unique word with a clock of about 12 MHz or more.
【００１４】このような１２ＭＨｚ以上のクロックを精
度良く発生させるためには、比較的大きな電力が必要
で、装置の消費電力を増大させてしまうと共に、このよ
うな高速クロックで回路を作動させた場合、誤動作する
確率が高くなってしまう。In order to generate such a clock of 12 MHz or more with high accuracy, relatively large power is required, which increases the power consumption of the apparatus and causes a circuit to operate with such a high-speed clock. , The probability of malfunction increases.
【００１５】本発明はかかる点に鑑み、ユニークワード
のような特定のパターンの検出が高速のクロックを使用
することなく出来るようにすることにある。The present invention has been made in view of the above, and has as its object to detect a specific pattern such as a unique word without using a high-speed clock.
【００１６】[0016]
【課題を解決するための手段】本発明は、例えば図１に
示すように、特定のパターンのデータを検出するパター
ン検出装置において、入力データを予め決められたパタ
ーンと各ビット毎に比較する比較手段１０１〜１３２
と、この比較手段１０１〜１３２が出力する各ビット毎
の一致又は不一致の比較結果より２ビット以上の不一致
を検出する２ビット誤り検出回路２００と、この２ビッ
ト誤り検出回路２００が２ビット誤りを検出したことを
判別する判別手段３００とを設け、この判別手段３００
が全く２ビット誤りを判別しないとき特定のパターンの
データを検出したとし、２ビット誤り検出回路２００と
して、比較手段１０１〜１３２が出力する各ビット毎の
一致又は不一致の比較結果を２ビット単位で比較して、
比較した両ビットが不一致のとき１ビットの不一致デー
タを第１の端子から出力すると共に、比較した何れかの
ビットだけが不一致のとき１ビットの不一致データを第
２の端子から出力する判定手段の第１の列を用意し、第
１の列のそれぞれの判定手段の第２の端子の出力を２ビ
ットずつ後段の列の判定手段に順次供給し、判定手段の
数が１個になるまで判定手段の列を用意し、全ての列の
判定手段の第１の端子に得られる不一致データを判別手
段３００に２ビット誤り検出データとして供給するよう
にしたものである。According to the present invention, there is provided a pattern detecting apparatus for detecting data of a specific pattern, for example, as shown in FIG. 1, in which input data is compared with a predetermined pattern for each bit. Means 101 to 132
A two-bit error detection circuit 200 for detecting a mismatch of two or more bits based on the comparison result of each bit output from the comparison means 101 to 132, and a two-bit error detection circuit 200 Determining means 300 for determining that the detection has been performed;
Does not determine a 2-bit error at all, it is assumed that data of a specific pattern is detected, and as a 2-bit error detection circuit 200, the comparison result of each bit output from the comparing means 101 to 132 is compared in units of 2 bits. Compared to,
When the two compared bits do not match, one bit of non-matching data is output from the first terminal, and when only one of the compared bits does not match, one bit of non-matching data is output from the second terminal. The first column is prepared, and the output of the second terminal of each judging unit of the first column is sequentially supplied to the judging unit of the succeeding column two bits at a time. A row of means is prepared, and the non-coincidence data obtained at the first terminals of the determination means in all the rows is supplied to the determination means 300 as 2-bit error detection data.
【００１７】また、この場合にメインデータに予め決め
られた特定のパターンのデータが付加されて伝送される
データを受信して、この伝送データに含まれる特定のパ
ターンのデータを検出するようにしたものである。Further, in this case, data transmitted by adding predetermined specific data to the main data is received, and the specific pattern data included in the transmitted data is detected. Things.
【００１８】さらに、この場合に検出した特定のパター
ンを基準として、データを受信するための同期処理を行
うようにしたものである。Furthermore, a synchronization process for receiving data is performed based on the specific pattern detected in this case.
【００１９】[0019]
【作用】本発明によると、不一致データの論理的な判定
だけで特定のパターンを検出することができ、パターン
検出に高速クロックを必要としない。According to the present invention, a specific pattern can be detected only by logically determining mismatched data, and a high-speed clock is not required for pattern detection.
【００２０】[0020]
【実施例】以下、本発明の一実施例を図１〜図３を参照
して説明する。この図１〜図３において、図４〜図６に
対応する部分には同一符号を付し、その詳細説明は省略
する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIGS. In FIGS. 1 to 3, portions corresponding to FIGS. 4 to 6 are denoted by the same reference numerals, and detailed description thereof will be omitted.
【００２１】本例においては、図４に示したＴＤＭＡ／
ＴＤＤ方式で送受信が行われるコードレス電話機の受信
系に適用したもので、そのユニークワードの検出回路を
図１に示すように構成する。なお、ここではユニークワ
ードは３２ビットで構成され、ユニークワードの検出回
路では１ビットまでの検出誤差を許容するように設定さ
れているとする。即ち、ユニークワードを構成する３２
ビットの内の３１ビットまでが一致したとき、ユニーク
ワードを検出したと判断する。In this embodiment, the TDMA / TDMA shown in FIG.
The present invention is applied to a reception system of a cordless telephone that performs transmission and reception by the TDD system, and a unique word detection circuit is configured as shown in FIG. Here, it is assumed that the unique word is composed of 32 bits, and the unique word detection circuit is set to allow a detection error of up to 1 bit. That is, 32 which constitutes a unique word
When up to 31 bits match, it is determined that a unique word has been detected.
【００２２】このユニークワードの検出回路の構成につ
いて説明すると、ＴＤＭＡ／ＴＤＤ処理回路３０（図４
参照）に供給されるベースバンドの受信データを、端子
３１を介してシリアル／パラレル変換回路３２に供給
し、３２ビットのパラレルデータに変換する。そして、
この３２ビットのパラレルデータをそれぞれ別のゲート
回路（Ｅx-ＯＲゲート）１０１，１０２‥‥１３２の一
方の入力端に供給する。また、ユニークワード設定回路
３４に記憶された３２ビットのユニークワードのパター
ンをパラレルに出力して、各ゲート回路１０１，１０２
‥‥１３２の他方の入力端に供給する。そして、それぞ
れのゲート回路１０１，１０２‥‥１３２で、ユニーク
ワード設定回路３４が出力するデータと受信データとが
比較され、不一致であった場合にハイレベル信号“１”
が排他的論理和による不一致データとして出力され、一
致した場合にローレベル信号“０”が一致データとして
出力される。ここまでは従来と同じ構成である。The configuration of the unique word detection circuit will be described. The TDMA / TDD processing circuit 30 (FIG. 4)
) Is supplied to a serial / parallel conversion circuit 32 via a terminal 31 and converted into 32-bit parallel data. And
The 32-bit parallel data is supplied to one input terminal of another gate circuit (Ex-OR gate) 101, 102 # 132. Also, the 32-bit unique word pattern stored in the unique word setting circuit 34 is output in parallel to each of the gate circuits 101 and 102.
$ 132 is supplied to the other input terminal. Then, the data output from the unique word setting circuit 34 and the received data are compared in the respective gate circuits 101, 102 and 132, and if they do not match, the high level signal "1" is output.
Are output as non-coincidence data by exclusive OR, and when they match, a low level signal “0” is output as coincidence data. The configuration up to this point is the same as the conventional configuration.
【００２３】そして本例においては、ゲート回路１０１
〜１３２を、２ビット誤り検出回路２００に供給する。
この２ビット誤り検出回路２００は、図２に示すように
構成する。即ち、各ゲート回路１０１〜１３２から端子
２０１に供給される３２ビットの一致データ又は不一致
データを、隣接する２ビット毎にハーフ・アダー２１
０，２１１‥‥２２５に供給する。このハーフ・アダー
２１０，２１１‥‥２２５を、第１の列のハーフ・アダ
ーとする。In this embodiment, the gate circuit 101
To 132 are supplied to the 2-bit error detection circuit 200.
The two-bit error detection circuit 200 is configured as shown in FIG. That is, the 32-bit match data or mismatch data supplied from each of the gate circuits 101 to 132 to the terminal 201 is converted into half adders 21 for every two adjacent bits.
0,211 ‥‥ 225. This half adder 210, 211 ‥‥ 225 is the half adder of the first row.
【００２４】このそれぞれのハーフ・アダー２１０，２
１１‥‥２２５は、図３に示すように、１個のＥx-ＯＲ
ゲートＧ１と１個のＡＮＤゲートＧ２とで構成され、２
つの入力端子ｉ１，ｉ２に得られる信号が各論理ゲート
Ｇ１，Ｇ２の入力端に供給され、ＡＮＤゲートＧ２の論
理積出力を第１の出力端子Ａに供給する。また、Ｅx-Ｏ
ＲゲートＧ１の排他的論理和出力を第２の出力端子Ｅに
供給する。なお、後述する他の列のハーフ・アダー２３
０〜２３７，２４０〜２４３，２５０〜２５１，２６０
についても同様に構成される。The respective half adders 210, 2
11 ‥‥ 225 is, as shown in FIG. 3, one Ex-OR
A gate G1 and one AND gate G2.
The signals obtained at the two input terminals i1 and i2 are supplied to the input terminals of the logic gates G1 and G2, and the logical product output of the AND gate G2 is supplied to the first output terminal A. Also, Ex-O
The exclusive OR output of the R gate G1 is supplied to a second output terminal E. It should be noted that the half adders 23 in other rows described later.
0-237, 240-243, 250-251, 260
Is similarly configured.
【００２５】そして、第１の列の１６個のハーフ・アダ
ー２１０，２１１‥‥２２５の第２の出力端子Ｅから出
力される１６ビットのデータを、第２の列の８個のハー
フ・アダー２３０，２３１‥‥２３７に、２ビットずつ
供給する。また、第１の列の１６個のハーフ・アダー２
１０，２１１‥‥２２５の第１の出力端子Ａから出力さ
れる１６ビットのデータを、後述する判別回路３００に
供給する。Then, the 16-bit data output from the second output terminal E of the 16 half adders 210, 211 ‥‥ 225 in the first column is converted into the eight half adders in the second column. 230, 231 ‥‥ 237, two bits are supplied. Also, the 16 half adders 2 in the first row
The 16-bit data output from the first output terminal A of 10,211 @ 225 is supplied to a determination circuit 300 described later.
【００２６】そして、第２の列の８個のハーフ・アダー
２３０，２３１‥‥２３７では、第２の出力端子Ｅから
出力される８ビットのデータを、第３の列の４個のハー
フ・アダー２４０，２４１，２４２，２４３に、２ビッ
トずつ供給する。また、第２の列の８個のハーフ・アダ
ー２３０，２３１‥‥２３８の第１の出力端子Ａから出
力される８ビットのデータを、後述する判別回路３００
に供給する。Then, the eight half adders 230, 231 ‥‥ 237 in the second column convert the 8-bit data output from the second output terminal E into the four half adders in the third column. The two bits are supplied to the adders 240, 241, 242, and 243, respectively. Also, the 8-bit data output from the first output terminal A of the eight half adders 230, 231 ‥‥ 238 in the second column is converted into a determination circuit 300 described later.
To supply.
【００２７】そして、第３の列の４個のハーフ・アダー
２４０，２４１，２４２，２４３では、第２の出力端子
Ｅから出力される４ビットのデータを、第４の列の２個
のハーフ・アダー２５０，２５１に、２ビットずつ供給
する。また、第３の列の４個のハーフ・アダー２４０，
２４１，２４２，２４３の第１の出力端子Ａから出力さ
れる４ビットのデータを、後述する判別回路３００に供
給する。The four half adders 240, 241, 242, and 243 in the third column convert the 4-bit data output from the second output terminal E into two half adders in the fourth column. • Two bits are supplied to the adders 250 and 251. Also, the four half adders 240 in the third row,
The 4-bit data output from the first output terminals A of 241, 242, and 243 are supplied to a determination circuit 300 described later.
【００２８】そして、第４の列の２個のハーフ・アダー
２５０，２５１では、第２の出力端子Ｅから出力される
２ビットのデータを、第５の列の１個のハーフ・アダー
２６０に供給する。また、第４の列の２個のハーフ・ア
ダー２５０，２５１の第１の出力端子Ｅから出力される
２ビットのデータを、後述する判別回路３００に供給す
る。Then, in the two half adders 250 and 251 in the fourth column, the 2-bit data output from the second output terminal E is transferred to one half adder 260 in the fifth column. Supply. Further, 2-bit data output from the first output terminals E of the two half adders 250 and 251 in the fourth column are supplied to a determination circuit 300 described later.
【００２９】そして、第５の列の１個のハーフ・アダー
２６０では、第１の出力端子Ｅから出力される１ビット
のデータを、後述する判別回路３００に供給する。Then, in one half adder 260 in the fifth column, 1-bit data output from the first output terminal E is supplied to a determination circuit 300 described later.
【００３０】このように構成したことで、各列のハーフ
・アダー２１０〜２２５，２３０〜２３７，２４０〜２
４３，２５０〜２５１，２６０の第１の出力端子Ｅから
出力される合計３１ビットのデータが、２ビット誤り検
出回路２００の出力として判別回路３００に供給され
る。この判別回路３００は、図２に示すように、入力端
が３１個のＮＯＲゲート３０１で構成され、２ビット誤
り検出回路２００から供給される３１ビットのデータ全
てがローレベル信号“０”であるとき、ユニークワード
の検出信号としてのハイレベル信号“１”を出力端子３
７に供給する。With this configuration, the half adders 210 to 225, 230 to 237, 240 to 2
A total of 31 bits of data output from the first output terminals E of 43, 250 to 251 and 260 are supplied to the discrimination circuit 300 as an output of the 2-bit error detection circuit 200. As shown in FIG. 2, the discriminating circuit 300 has an input terminal composed of 31 NOR gates 301, and all 31-bit data supplied from the 2-bit error detecting circuit 200 are low level signals "0". At this time, the high level signal “1” as the unique word detection signal is output to the output terminal 3
7
【００３１】そして、この出力端子３７に得られるユニ
ークワードの検出信号を、中央制御装置６０（図４参
照）側に供給する。Then, the unique word detection signal obtained at the output terminal 37 is supplied to the central controller 60 (see FIG. 4).
【００３２】その他の部分は、図４に示した従来のコー
ドレス電話機と同様に構成する。The other parts are configured similarly to the conventional cordless telephone shown in FIG.
【００３３】このようにコードレス電話機のユニークワ
ード検出回路を構成したことで、論理的な演算処理で簡
単にユニークワードを検出することができる。即ち、例
えばゲート回路１０１，１０２‥‥１３２での受信デー
タと設定されたユニークワードのデータとの３２ビット
の比較で、２ビット或いはそれ以上の不一致があったと
き、２ビット誤り検出回路２００内の何れかのハーフ・
アダーの２個の入力に不一致データとしてのハイレベル
信号“１”が供給されるようになる。そして、この２個
の入力に不一致データが供給されたハーフ・アダーの第
１の出力端子Ａからハイレベル信号“１”が出力され
る。このハイレベル信号“１”の判別回路３００への供
給で、判別回路３００側で２ビット或いはそれ以上の不
一致があったと判別され、判別回路３００の出力として
はローレベル信号“０”となり、中央制御装置６０側で
ユニークワードを検出していないと判断される。By configuring the unique word detecting circuit of the cordless telephone as described above, a unique word can be easily detected by logical operation processing. That is, for example, when there is a mismatch of 2 bits or more in the comparison of 32 bits between the received data in the gate circuits 101, 102 and 132 and the data of the set unique word, the 2-bit error detection circuit 200 Any half of
A high-level signal "1" as unmatched data is supplied to two inputs of the adder. Then, a high-level signal “1” is output from the first output terminal A of the half adder to which the mismatch data is supplied to the two inputs. When the high-level signal "1" is supplied to the discrimination circuit 300, the discrimination circuit 300 discriminates that there is a mismatch of 2 bits or more, and the output of the discrimination circuit 300 becomes a low-level signal "0". It is determined that the controller 60 has not detected the unique word.
【００３４】そして、ゲート回路１０１，１０２‥‥１
３２で比較される３２ビットの内で、１ビットだけの不
一致或いは完全に一致したとき、２ビット誤り検出回路
２００内の各ハーフ・アダーの２個の入力に同時に不一
致データとしてのハイレベル信号“１”が供給されるこ
とはなくなる。従って、全てのハーフ・アダーの第１の
出力端子Ａからローレベル信号“０”が出力されるよう
になる。このローレベル信号“０”だけの判別回路３０
０への供給で、判別回路３００側で２ビット以上の誤り
がないと判別され、判別回路３００の出力としてはハイ
レベル信号“１”となり、中央制御装置６０側でユニー
クワードを検出したと判断される。The gate circuits 101 and 102 # 1
When only one bit of the 32 bits compared at 32 does not match or completely matches, a high-level signal “mismatch data” is simultaneously applied to two inputs of each half adder in the 2-bit error detection circuit 200. 1 "will not be supplied. Therefore, the low-level signal “0” is output from the first output terminals A of all the half adders. Discrimination circuit 30 using only low level signal "0"
When supplied to 0, the discrimination circuit 300 discriminates that there is no error of 2 bits or more, the output of the discrimination circuit 300 becomes a high-level signal “1”, and the central controller 60 determines that a unique word has been detected. Is done.
【００３５】このような比較的簡単に構成できる論理ゲ
ートを用いた論理演算によりユニークワードの検出がで
きることで、ユニークワードの検出のために何ら高速な
クロックを必要としない。このため、ユニークワードの
検出が簡単な回路構成でできると共に、本例のコードレ
ス電話機が受信処理に必要なクロックの周波数を、従来
に比べ大幅に低くすることができ、高速のクロックを発
生させる必要がなくなり、回路の消費電力を低くするこ
とができる。また、論理演算による検出であるので、検
出動作が確実である。Since a unique word can be detected by a logical operation using such a logic gate which can be relatively easily configured, no high-speed clock is required for detecting the unique word. Therefore, the unique word can be detected with a simple circuit configuration, and the frequency of the clock required for reception processing by the cordless telephone of this example can be significantly reduced compared to the conventional one, and a high-speed clock must be generated. And the power consumption of the circuit can be reduced. Further, since the detection is performed by a logical operation, the detection operation is reliable.
【００３６】なお、ここでは制御データが含まれるスロ
ットを受信する場合について説明したが、他のデータを
受信するスロットでも同様の制御が行われる。Although the case where a slot containing control data is received has been described here, the same control is performed in a slot for receiving other data.
【００３７】また、上述実施例では制御データに含まれ
る３２ビットのユニークワードを検出するようにした
が、他のビット数で構成されるユニークワードを検出す
る場合にも適用できる。In the above-described embodiment, a 32-bit unique word included in the control data is detected. However, the present invention can be applied to a case where a unique word having another number of bits is detected.
【００３８】また、上述実施例ではデジタル通信が行わ
れるコードレス電話機の受信系に適用したが、他のシス
テムで構成される無線電話機にも適用できると共に、電
話機以外の他のデータ処理装置の特定パターン検出回路
にも適用できることは勿論である。In the above-described embodiment, the present invention is applied to a receiving system of a cordless telephone for performing digital communication. However, the present invention can be applied to a wireless telephone constituted by another system and a specific pattern of a data processing device other than the telephone. Of course, it can be applied to the detection circuit.
【００３９】[0039]
【発明の効果】本発明によると、比較的簡単な回路構成
による論理的な演算処理で特定のパターンのデータを検
出することができ、カウンタなどでの高速カウント処理
でパターンの一致状態を検出させる必要がなく、それだ
け高速のクロックが必要なくなり、消費電力を低く抑え
ることができると共に、確実な検出ができる。According to the present invention, data of a specific pattern can be detected by logical operation processing with a relatively simple circuit configuration, and a pattern matching state can be detected by high-speed counting processing by a counter or the like. There is no need, and a high-speed clock is not required, so that power consumption can be suppressed and reliable detection can be performed.
【００４０】この場合、受信データに含まれるユニーク
ワードのような特定パターンを、本例の回路で検出する
ようにしたことで、コードレス電話機のような通信装置
の受信データ検出が良好に行えるようになる。In this case, a specific pattern such as a unique word included in the received data is detected by the circuit of this embodiment, so that the received data of a communication device such as a cordless telephone can be detected well. Become.
【図１】本発明の一実施例を示す構成図である。FIG. 1 is a configuration diagram showing one embodiment of the present invention.
【図２】一実施例の要部を示す構成図である。FIG. 2 is a configuration diagram showing a main part of one embodiment.
【図３】一実施例で使用するハーフ・アダーを示す構成
図である。FIG. 3 is a configuration diagram showing a half adder used in one embodiment.
【図４】コードレス電話機のシステム構成図である。FIG. 4 is a system configuration diagram of a cordless telephone.
【図５】無線伝送時のデータ構成の一例を示す説明図で
ある。FIG. 5 is an explanatory diagram illustrating an example of a data configuration during wireless transmission.
【図６】従来のユニークワード検出回路の構成図であ
る。FIG. 6 is a configuration diagram of a conventional unique word detection circuit.
３２ シリアル／パラレル変換回路 ３４ ユニークワード設定回路 １０１〜１３２ ゲート回路 ２００ ２ビット誤り検出回路 ２１０〜２２５ 第１の列のハーフ・アダー ２３０〜２３７ 第２の列のハーフ・アダー ２４０〜２４３ 第３の列のハーフ・アダー ２５０〜２５１ 第４の列のハーフ・アダー ２６０ 第５の列のハーフ・アダー ３００ 判別回路 32 serial / parallel conversion circuit 34 unique word setting circuit 101-132 gate circuit 200 2-bit error detection circuit 210-225 first column half adder 230-237 second column half adder 240-243 third Column half adder 250-251 Fourth column half adder 260 Fifth column half adder 300 Discriminator
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04J 3/00 - 3/26 H04L 7/00 - 7/10 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H04J 3/00-3/26 H04L 7/ 00-7/10
Claims (3)
ーン検出装置において、 入力データを予め決められたパターンと各ビット毎に比
較する比較手段と、該比較手段が出力する各ビット毎の
一致又は不一致の比較結果より２ビット以上の不一致を
検出する２ビット誤り検出回路と、該２ビット誤り検出
回路が２ビット誤りを検出したことを判別する判別手段
とを設け、該判別手段が全く２ビット誤りを判別しない
とき上記特定のパターンのデータを検出したとし、 上記２ビット誤り検出回路として、上記比較手段が出力
する各ビット毎の一致又は不一致の比較結果を２ビット
単位で比較して、比較した両ビットが不一致のとき１ビ
ットの不一致データを第１の端子から出力すると共に、
比較した何れかのビットだけが不一致のとき１ビットの
不一致データを第２の端子から出力する判定手段の第１
の列を用意し、 該第１の列のそれぞれの判定手段の第２の端子の出力を
２ビットずつ後段の列の判定手段に順次供給し、判定手
段の数が１個になるまで判定手段の列を用意し、上記全
ての列の判定手段の第１の端子に得られる不一致データ
を上記判別手段に２ビット誤り検出データとして供給す
るようにしたパターン検出装置。1. A pattern detecting apparatus for detecting data of a specific pattern, comprising: comparing means for comparing input data with a predetermined pattern for each bit; and matching or non-matching for each bit output by the comparing means. A two-bit error detection circuit for detecting a mismatch of 2 bits or more from the comparison result of (i) and a discrimination means for discriminating that the two-bit error detection circuit has detected a two-bit error. If the data of the specific pattern is detected when it is not determined, the two-bit error detection circuit compares the comparison result of each bit output by the comparing means for each bit in units of two bits, and performs the comparison. When both bits do not match, 1-bit mismatch data is output from the first terminal,
When only one of the compared bits does not match, the first means of the judging means for outputting 1-bit mismatch data from the second terminal
And outputs the output of the second terminal of each of the judging means of the first column to the judging means of the succeeding column two bits at a time, until the number of judging means becomes one. A pattern detecting apparatus which prepares the columns of the above, and supplies the mismatch data obtained at the first terminals of the determination means of all the columns to the determination means as 2-bit error detection data.
ターンのデータが付加されて伝送されるデータを受信し
て、この伝送データに含まれる特定のパターンのデータ
を検出するようにした請求項１記載のパターン検出装
置。2. The method according to claim 1, further comprising the step of receiving data transmitted by adding data of a predetermined specific pattern to the main data and detecting data of a specific pattern included in the transmitted data. The pattern detection device according to the above.
データを受信するための同期処理を行うようにした請求
項２記載のパターン検出装置。3. Based on a specific detected pattern,
3. The pattern detection device according to claim 2, wherein a synchronization process for receiving data is performed.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04268782A JP3127610B2 (en) | 1992-10-07 | 1992-10-07 | Pattern detector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04268782A JP3127610B2 (en) | 1992-10-07 | 1992-10-07 | Pattern detector |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120922A JPH06120922A (en) | 1994-04-28 |
| JP3127610B2 true JP3127610B2 (en) | 2001-01-29 |
Family
ID=17463212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04268782A Expired - Fee Related JP3127610B2 (en) | 1992-10-07 | 1992-10-07 | Pattern detector |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3127610B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281511B2 (en) | 2010-04-19 | 2016-03-08 | Gs Yuasa International Ltd. | Battery cell and device provided with the battery cell |
-
1992
- 1992-10-07 JP JP04268782A patent/JP3127610B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9281511B2 (en) | 2010-04-19 | 2016-03-08 | Gs Yuasa International Ltd. | Battery cell and device provided with the battery cell |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120922A (en) | 1994-04-28 |
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