JP3119643B2 - 連想メモリ - Google Patents
連想メモリInfo
- Publication number
- JP3119643B2 JP3119643B2 JP11028367A JP2836799A JP3119643B2 JP 3119643 B2 JP3119643 B2 JP 3119643B2 JP 11028367 A JP11028367 A JP 11028367A JP 2836799 A JP2836799 A JP 2836799A JP 3119643 B2 JP3119643 B2 JP 3119643B2
- Authority
- JP
- Japan
- Prior art keywords
- associative memory
- transistor
- search data
- gate
- transfer gates
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Description
【0001】
【発明の属する技術分野】本発明は連想メモリに関し、
特に連想記憶セルと一致検出信号線とを備える連想メモ
リに関する。
特に連想記憶セルと一致検出信号線とを備える連想メモ
リに関する。
【0002】
【従来の技術】従来の一般的な第1の連想メモリをブロ
ックで示す図5を参照すると、この従来の第1の連想メ
モリは、N(Nは2以上の整数)ビットの1ワード対応
のN個の連想メモリセル201〜20Nから成り連想メ
モリのワードブロックのM(Mは2以上の整数、通常3
2か64)個のワードブロック101〜10Mと、Nビ
ットの各々に対応の検索データ入力回路301〜30N
とを備える。
ックで示す図5を参照すると、この従来の第1の連想メ
モリは、N(Nは2以上の整数)ビットの1ワード対応
のN個の連想メモリセル201〜20Nから成り連想メ
モリのワードブロックのM(Mは2以上の整数、通常3
2か64)個のワードブロック101〜10Mと、Nビ
ットの各々に対応の検索データ入力回路301〜30N
とを備える。
【0003】連想メモリセル201〜20N(以下代表
して201)は、データを記憶する記憶回路4と、記憶
データと一致検索データと比較し一致,不一致を検出す
る比較回路50とを備える。
して201)は、データを記憶する記憶回路4と、記憶
データと一致検索データと比較し一致,不一致を検出す
る比較回路50とを備える。
【0004】記憶回路4は、ループ状に接続されフリッ
プフロップ型の1ビットの記憶素子を構成するインバー
タI1,I2と、各々のゲートがワード線W1に接続し
各々のソースとドレインの内の一方の電極が相補の記憶
データビット線B1,B2にそれぞれ接続して上記記憶
素子の記憶データを制御するNチャネルトランジスタN
1,N2とを備える。
プフロップ型の1ビットの記憶素子を構成するインバー
タI1,I2と、各々のゲートがワード線W1に接続し
各々のソースとドレインの内の一方の電極が相補の記憶
データビット線B1,B2にそれぞれ接続して上記記憶
素子の記憶データを制御するNチャネルトランジスタN
1,N2とを備える。
【0005】比較回路50は、ゲートがインバータI1
の入力端,インバータI2の出力端の共通接続点である
節点T1に接続したトランジスタN3と、ゲートがイン
バータI2の入力端,インバータI1の出力端の共通接
続点である節点T2に接続したトランジスタN4と、ゲ
ートがトランジスタN3,N4の各々のソースとドレイ
ンの内の一方の電極の共通接続点である節点T3に接続
しソースを接地したトランジスタN5とを備える。
の入力端,インバータI2の出力端の共通接続点である
節点T1に接続したトランジスタN3と、ゲートがイン
バータI2の入力端,インバータI1の出力端の共通接
続点である節点T2に接続したトランジスタN4と、ゲ
ートがトランジスタN3,N4の各々のソースとドレイ
ンの内の一方の電極の共通接続点である節点T3に接続
しソースを接地したトランジスタN5とを備える。
【0006】トランジスタN1,N2の各々の他方の電
極は節点T1,T2にそれぞれ接続して記憶データビッ
ト線B1,B2に対するトランスファゲートを構成し、
トランジスタN3,N4の各々の他方の電極はそれぞれ
相補の検索データビット線SB1,SB2に接続し節点
T1,T2に対するトランスファゲートを構成してい
る。
極は節点T1,T2にそれぞれ接続して記憶データビッ
ト線B1,B2に対するトランスファゲートを構成し、
トランジスタN3,N4の各々の他方の電極はそれぞれ
相補の検索データビット線SB1,SB2に接続し節点
T1,T2に対するトランスファゲートを構成してい
る。
【0007】連想メモリセル201は横方向にN個配列
され、ワード線W1を共通に接続して1ワードのワード
ブロック101を構成している。このワードブロック1
01は、連想メモリセル201〜20Nのトランジスタ
N51〜N5Nドレインを共通に接続した一致検出信号
線C1と、プリチャージ信号線PC1と、一致検出信号
線C1とプリチャージ信号線PC1を入力とするNOR
ゲートG11と、ゲートにNORゲートG11の出力の
供給を受けソースが電源VDDにドレインが一致検出信
号線C1にそれぞれ接続されラッチ回路を構成するPチ
ャネルトランジスタP11とを備える。
され、ワード線W1を共通に接続して1ワードのワード
ブロック101を構成している。このワードブロック1
01は、連想メモリセル201〜20Nのトランジスタ
N51〜N5Nドレインを共通に接続した一致検出信号
線C1と、プリチャージ信号線PC1と、一致検出信号
線C1とプリチャージ信号線PC1を入力とするNOR
ゲートG11と、ゲートにNORゲートG11の出力の
供給を受けソースが電源VDDにドレインが一致検出信
号線C1にそれぞれ接続されラッチ回路を構成するPチ
ャネルトランジスタP11とを備える。
【0008】ワードブロック101は、縦方向にM個配
列され、記憶データビット線B1,B2、検索データビ
ット線SB1,SB2、プリチャージ信号線PC1をそ
れぞれ共通にして接続される。
列され、記憶データビット線B1,B2、検索データビ
ット線SB1,SB2、プリチャージ信号線PC1をそ
れぞれ共通にして接続される。
【0009】検索データ入力回路301〜30N(以下
代表して301)は、検索データ線SD1を入力とする
インバータI31と、各々の一方の入力端に検索データ
線SD1及びインバータI31の出力を他方の入力端に
プリチャージ信号線PC1をそれぞれ接続し各々の出力
端に検索データビット線SB1,SB2を接続したNO
RゲートG31,G32とを備える。
代表して301)は、検索データ線SD1を入力とする
インバータI31と、各々の一方の入力端に検索データ
線SD1及びインバータI31の出力を他方の入力端に
プリチャージ信号線PC1をそれぞれ接続し各々の出力
端に検索データビット線SB1,SB2を接続したNO
RゲートG31,G32とを備える。
【0010】次に、図5を参照して、従来の第1の連想
メモリの動作について説明すると、まず、プリチャージ
信号線PC1を論理レベル1に設定することにより、N
ORG11の出力は論理レベル0、トランジスタP11
がオン、同時にNORG31,G32の出力である検索
データビット線SB1,SB2は共に論理レベル0とな
る。これにより、連想メモリセル201のトランジスタ
N3,N4のいずれか一方はインバータI1,I2で保
持する記憶データにより導通状態となるため、節点T3
すなわちトランジスタN5のゲートは論理レベル0とな
るのでこのトランジスタN5は遮断され、一致検出信号
線C1は論理レベル1にプリチャージされる。プリチャ
ージ信号線C1が論理レベル0になることで、プリチャ
ージ期間が終了し、一致検出動作を行う。
メモリの動作について説明すると、まず、プリチャージ
信号線PC1を論理レベル1に設定することにより、N
ORG11の出力は論理レベル0、トランジスタP11
がオン、同時にNORG31,G32の出力である検索
データビット線SB1,SB2は共に論理レベル0とな
る。これにより、連想メモリセル201のトランジスタ
N3,N4のいずれか一方はインバータI1,I2で保
持する記憶データにより導通状態となるため、節点T3
すなわちトランジスタN5のゲートは論理レベル0とな
るのでこのトランジスタN5は遮断され、一致検出信号
線C1は論理レベル1にプリチャージされる。プリチャ
ージ信号線C1が論理レベル0になることで、プリチャ
ージ期間が終了し、一致検出動作を行う。
【0011】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル20の記憶データと検索データ
sdとの照合を行う。例えば、節点T1に論理レベル
1,節点T2に論理レベル0のデータがそれぞれ記憶さ
れており、検索データsdとして論理レベル1が入力さ
れ、したがって検索データビットsb1,sb2が論理
レベル0,1になる場合、トランジスタN3はオン、ト
ランジスタN4はオフとなり、トランジスタN5のゲー
トには検索データビット線SB1の論理レベル0が伝達
されトランジスタN5は遮断する。また同様に節点T1
に論理レベル0,節点T2に論理レベル1のデータがそ
れぞれ記憶されており、検索データsdとして論理レベ
ル1が入力された場合もトランジスタN5は遮断する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル20の記憶データと検索データ
sdとの照合を行う。例えば、節点T1に論理レベル
1,節点T2に論理レベル0のデータがそれぞれ記憶さ
れており、検索データsdとして論理レベル1が入力さ
れ、したがって検索データビットsb1,sb2が論理
レベル0,1になる場合、トランジスタN3はオン、ト
ランジスタN4はオフとなり、トランジスタN5のゲー
トには検索データビット線SB1の論理レベル0が伝達
されトランジスタN5は遮断する。また同様に節点T1
に論理レベル0,節点T2に論理レベル1のデータがそ
れぞれ記憶されており、検索データsdとして論理レベ
ル1が入力された場合もトランジスタN5は遮断する。
【0012】ワードブロック101を構成する全ての連
想メモリセル201〜20Nで一致がとれると、このワ
ードブロック101の一致検出信号線C1に接続する全
てのトランジスタN51〜N5Nが遮断するため、一致
検出信号線C1はプリチャージ期間中にプリチャージし
た論理レベル1をディスチャージすることなく保持し、
すなわち一致動作となる。
想メモリセル201〜20Nで一致がとれると、このワ
ードブロック101の一致検出信号線C1に接続する全
てのトランジスタN51〜N5Nが遮断するため、一致
検出信号線C1はプリチャージ期間中にプリチャージし
た論理レベル1をディスチャージすることなく保持し、
すなわち一致動作となる。
【0013】一方、不一致動作の場合は、まず連想メモ
リセル20の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力され、したが
って検索データビットsb1,sb2が論理レベル1,
0になる場合、トランジスタN3はオン、トランジスタ
N4はオフとなり、トランジスタN5のゲートには検索
データビット線SB1の論理レベル1が伝達されトラン
ジスタN5は導通する。また同様に節点T1に論理レベ
ル0,節点T2に論理レベル1のデータがそれぞれ記憶
されており、検索データsdとして論理レベル1が入力
された場合もトランジスタN5は導通する。
リセル20の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力され、したが
って検索データビットsb1,sb2が論理レベル1,
0になる場合、トランジスタN3はオン、トランジスタ
N4はオフとなり、トランジスタN5のゲートには検索
データビット線SB1の論理レベル1が伝達されトラン
ジスタN5は導通する。また同様に節点T1に論理レベ
ル0,節点T2に論理レベル1のデータがそれぞれ記憶
されており、検索データsdとして論理レベル1が入力
された場合もトランジスタN5は導通する。
【0014】ワードブロックを構成するいずれかの連想
メモリセル201〜20Nで不一致となると、ワードブ
ロックの一致検出信号線C1に接続するいずれかのトラ
ンジスタN51〜N5Nがオンするため、一致検出信号
線C1はプリチャージ期間中にプリチャージした論理レ
ベル1をディスチャージし論理レベル0となり、不一致
動作となる。
メモリセル201〜20Nで不一致となると、ワードブ
ロックの一致検出信号線C1に接続するいずれかのトラ
ンジスタN51〜N5Nがオンするため、一致検出信号
線C1はプリチャージ期間中にプリチャージした論理レ
ベル1をディスチャージし論理レベル0となり、不一致
動作となる。
【0015】以上説明したように、一致検出動作は1ワ
ードを構成するN個の連想メモリセル21〜2Nで同時
に行われ、一致検出信号線C1の論理は全てのビットで
一致であれば一致、1ビットでも不一致であれば不一致
となる。さらにこれらの動作が全てのワードブロック1
01〜10Mで同時に実行される。
ードを構成するN個の連想メモリセル21〜2Nで同時
に行われ、一致検出信号線C1の論理は全てのビットで
一致であれば一致、1ビットでも不一致であれば不一致
となる。さらにこれらの動作が全てのワードブロック1
01〜10Mで同時に実行される。
【0016】しかしながら、この方式の連想メモリで
は、一致検出時の消費電流が不一致動作時のプリチャー
ジ、ディスチャージにより発生し、通常一致検出を行っ
た場合、一致が生ずるのはM個のワードブロックの内の
1つだけであり、残りのM−1個では不一致状態であ
る。このため、M個のワードブロックの内の大部分を占
めるるM−1個のワードブロックで消費電流を発生し、
連想メモリ全体の消費電流を増大させることになる。
は、一致検出時の消費電流が不一致動作時のプリチャー
ジ、ディスチャージにより発生し、通常一致検出を行っ
た場合、一致が生ずるのはM個のワードブロックの内の
1つだけであり、残りのM−1個では不一致状態であ
る。このため、M個のワードブロックの内の大部分を占
めるるM−1個のワードブロックで消費電流を発生し、
連想メモリ全体の消費電流を増大させることになる。
【0017】例えば、ワードブロックで発生するプリチ
ャージ,ディスチャージ電流が5mWで、64のワード
ブロック(M=64)で連想メモリが構成される場合、
63のワードブロックで消費電流を発生し、その合計は
315mWとなる。
ャージ,ディスチャージ電流が5mWで、64のワード
ブロック(M=64)で連想メモリが構成される場合、
63のワードブロックで消費電流を発生し、その合計は
315mWとなる。
【0018】一方、この問題を解決する特開平6128
83号公報(文献1)記載の従来の第2の連想メモリを
図5と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図6を参照すると、この図に示
す従来の第2の連想メモリの前述の従来の第1の連想メ
モリとの相違点は、ワードブロック111が連想メモリ
セル201〜20Nの代りにゲートが節点T3に接続し
たNチャネルトランジスタN6を含む比較回路5を備え
るメモリセル21〜2Nを備えることと、検索データ入
力回路301〜30Nの代りに、検索データ線SD1を
入力とするインバータI32と、各々の一方の入力端に
インバータI31及び検索データ線SD1の出力を他方
の入力端に一致検出信号線C1をそれぞれ接続し各々の
出力端に検索データビット線SB1,SB2を接続した
NORゲートG33,G34とを有する検索データ入力
回路311〜31N(以下代表して311)を備えるこ
ととである。
83号公報(文献1)記載の従来の第2の連想メモリを
図5と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図6を参照すると、この図に示
す従来の第2の連想メモリの前述の従来の第1の連想メ
モリとの相違点は、ワードブロック111が連想メモリ
セル201〜20Nの代りにゲートが節点T3に接続し
たNチャネルトランジスタN6を含む比較回路5を備え
るメモリセル21〜2Nを備えることと、検索データ入
力回路301〜30Nの代りに、検索データ線SD1を
入力とするインバータI32と、各々の一方の入力端に
インバータI31及び検索データ線SD1の出力を他方
の入力端に一致検出信号線C1をそれぞれ接続し各々の
出力端に検索データビット線SB1,SB2を接続した
NORゲートG33,G34とを有する検索データ入力
回路311〜31N(以下代表して311)を備えるこ
ととである。
【0019】メモリセル2i(iは1〜N)のトランジ
スタN6iのドレイン及びソースの内の一方の電極が同
一ワードブロック111の隣接連想メモリセル2i+1
のトランジスタN6i+1の他方の電極に順次直列に接
続する。ただし、最上位のトランジスタN6Nの一方の
電極はプリチャージ信号線PC1に、最下位のトランジ
スタN61の他方の電極は接地電位GNDにそれぞれ接
続する。
スタN6iのドレイン及びソースの内の一方の電極が同
一ワードブロック111の隣接連想メモリセル2i+1
のトランジスタN6i+1の他方の電極に順次直列に接
続する。ただし、最上位のトランジスタN6Nの一方の
電極はプリチャージ信号線PC1に、最下位のトランジ
スタN61の他方の電極は接地電位GNDにそれぞれ接
続する。
【0020】トランジスタN3,N4,N6と検索デー
タビット線SB1,SB2とで比較回路を構成する。
タビット線SB1,SB2とで比較回路を構成する。
【0021】次に、図6を参照して、従来の第2の連想
メモリの動作について説明すると、まず、プリチャージ
信号線PC1を論理レベル1に設定することにより、従
来の第1の連想メモリと同様に、一致検出信号線C1は
論理レベル1にプリチャージされる。プリチャージ信号
線C1が論理レベル0になることで、プリチャージ期間
が終了し、一致検出動作を行う。
メモリの動作について説明すると、まず、プリチャージ
信号線PC1を論理レベル1に設定することにより、従
来の第1の連想メモリと同様に、一致検出信号線C1は
論理レベル1にプリチャージされる。プリチャージ信号
線C1が論理レベル0になることで、プリチャージ期間
が終了し、一致検出動作を行う。
【0022】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル2の記憶データと検索データs
dとの照合を行う。従来の第1の連想メモリと同様に、
節点T1に論理レベル1,節点T2に論理レベル0のデ
ータがそれぞれ記憶されており、検索データsdとして
論理レベル1が入力され従来の第1の連想メモリと逆に
検索データビットsb1,sb2が論理レベル1,0に
なる場合、トランジスタN3はオン、トランジスタN4
はオフとなり、トランジスタN6のゲートには検索デー
タビット線SB1の論理レベル1が伝達されトランジス
タN6は導通する。また同様に節点T1に論理レベル
0,節点T2に論理レベル1のデータがそれぞれ記憶さ
れており、検索データsdとして論理レベル1が入力さ
れた場合もトランジスタN6は導通する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル2の記憶データと検索データs
dとの照合を行う。従来の第1の連想メモリと同様に、
節点T1に論理レベル1,節点T2に論理レベル0のデ
ータがそれぞれ記憶されており、検索データsdとして
論理レベル1が入力され従来の第1の連想メモリと逆に
検索データビットsb1,sb2が論理レベル1,0に
なる場合、トランジスタN3はオン、トランジスタN4
はオフとなり、トランジスタN6のゲートには検索デー
タビット線SB1の論理レベル1が伝達されトランジス
タN6は導通する。また同様に節点T1に論理レベル
0,節点T2に論理レベル1のデータがそれぞれ記憶さ
れており、検索データsdとして論理レベル1が入力さ
れた場合もトランジスタN6は導通する。
【0023】ワードブロック111を構成する全ての連
想メモリセル21〜2Nで一致がとれると、このワード
ブロック111の一致検出信号線C1に接続する全ての
トランジスタN61〜N6Nが導通するため、一致検出
信号線C1はプリチャージ期間中にプリチャージした論
理レベル1をディスチャージし論理レベル0とし、すな
わち一致動作となる。
想メモリセル21〜2Nで一致がとれると、このワード
ブロック111の一致検出信号線C1に接続する全ての
トランジスタN61〜N6Nが導通するため、一致検出
信号線C1はプリチャージ期間中にプリチャージした論
理レベル1をディスチャージし論理レベル0とし、すな
わち一致動作となる。
【0024】一方、不一致動作の場合は、まず連想メモ
リセル2の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力された場合、
トランジスタN3はオン、トランジスタN4はオフとな
り、トランジスタN6のゲートには検索データビット線
SB1の論理レベル0が伝達されトランジスタN6は遮
断する。また同様に節点T1に論理レベル0,節点T2
に論理レベル1のデータがそれぞれ記憶されており、検
索データsdとして論理レベル1が入力された場合もト
ランジスタN6は遮断する。
リセル2の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力された場合、
トランジスタN3はオン、トランジスタN4はオフとな
り、トランジスタN6のゲートには検索データビット線
SB1の論理レベル0が伝達されトランジスタN6は遮
断する。また同様に節点T1に論理レベル0,節点T2
に論理レベル1のデータがそれぞれ記憶されており、検
索データsdとして論理レベル1が入力された場合もト
ランジスタN6は遮断する。
【0025】ワードブロックを構成するいずれかの連想
メモリセル21〜2Nで不一致となると、ワードブロッ
クの一致検出信号線C1に接続するトランジスタN61
〜N6Nのいずれかが遮断するため、一致検出信号線C
1はプリチャージ期間中にプリチャージした論理レベル
1をディスチャージすることなく保持し、不一致動作と
なる。
メモリセル21〜2Nで不一致となると、ワードブロッ
クの一致検出信号線C1に接続するトランジスタN61
〜N6Nのいずれかが遮断するため、一致検出信号線C
1はプリチャージ期間中にプリチャージした論理レベル
1をディスチャージすることなく保持し、不一致動作と
なる。
【0026】この従来の第2の連想メモリでは、一致検
出時の消費電流が一致動作時のプリチャージ、ディスチ
ャージにより発生するので、消費電流の発生はM個のワ
ードブロックの内の一致が生ずる1つだけとなり、連想
メモリ全体の消費電流を低く押さえることができる。
出時の消費電流が一致動作時のプリチャージ、ディスチ
ャージにより発生するので、消費電流の発生はM個のワ
ードブロックの内の一致が生ずる1つだけとなり、連想
メモリ全体の消費電流を低く押さえることができる。
【0027】しかしながらこの従来の第2の連想メモリ
では、一致動作が一致検出信号線PC1のプリチャージ
レベルからの直列接続トランジスタN61〜N6Nによ
るディスチャージ動作であるので、ビット数Nが多くな
るほどトランジスタN6の段数が多くなり、遅延時間が
増大することにより高速動作の阻害要因となるという問
題が生じる。
では、一致動作が一致検出信号線PC1のプリチャージ
レベルからの直列接続トランジスタN61〜N6Nによ
るディスチャージ動作であるので、ビット数Nが多くな
るほどトランジスタN6の段数が多くなり、遅延時間が
増大することにより高速動作の阻害要因となるという問
題が生じる。
【0028】また不一致動作は直列接続トランジスタN
61〜N6Nの内、いずれかの遮断により起こるが、不
一致となるビットすなわち遮断するビットの組合わせに
より、本来不一致となるべき一致検出信号線C1の論理
が一致となるなど誤動作を発生するという問題が生じ
る。
61〜N6Nの内、いずれかの遮断により起こるが、不
一致となるビットすなわち遮断するビットの組合わせに
より、本来不一致となるべき一致検出信号線C1の論理
が一致となるなど誤動作を発生するという問題が生じ
る。
【0029】次に、従来の第2連想メモリのワードブロ
ック11の一致信号検出機能を部分的に回路図で示す図
7を参照して誤動作の発生について説明すると、この図
は連想メモリセル21〜2Nと、トランジスタN61〜
N6Nと、一致検出信号線C1とを示し、連想メモリセ
ル21が不一致、連想メモリセル22〜2Nが一致の場
合を示す。
ック11の一致信号検出機能を部分的に回路図で示す図
7を参照して誤動作の発生について説明すると、この図
は連想メモリセル21〜2Nと、トランジスタN61〜
N6Nと、一致検出信号線C1とを示し、連想メモリセ
ル21が不一致、連想メモリセル22〜2Nが一致の場
合を示す。
【0030】図に示すように、一致信号線C1から一番
遠い連想メモリセル21が不一致でオフ、残りの連想メ
モリセル22〜2Nが一致でオンの場合、プリチャージ
期間終了後の一致検出動作時に、論理レベル1が節点T
11〜T1Nに付加された配線容量や拡散容量に引っ張
られてすなわち分圧されてレベルダウンを生じ一致と同
様の動作を示す。これはプリチャージ期間中には連想メ
モリセル21〜2NのトランジスタN61〜N6Nは必
ずオフ状態であり、プリチャージ動作が一致検出信号線
C1からトランジスタN61〜N6Nでそれぞれ分離さ
れた節点T11〜T1Nまで実施されないためである。
このように本来、不一致である論理が一致動作となり誤
動作を生じる。
遠い連想メモリセル21が不一致でオフ、残りの連想メ
モリセル22〜2Nが一致でオンの場合、プリチャージ
期間終了後の一致検出動作時に、論理レベル1が節点T
11〜T1Nに付加された配線容量や拡散容量に引っ張
られてすなわち分圧されてレベルダウンを生じ一致と同
様の動作を示す。これはプリチャージ期間中には連想メ
モリセル21〜2NのトランジスタN61〜N6Nは必
ずオフ状態であり、プリチャージ動作が一致検出信号線
C1からトランジスタN61〜N6Nでそれぞれ分離さ
れた節点T11〜T1Nまで実施されないためである。
このように本来、不一致である論理が一致動作となり誤
動作を生じる。
【0031】また、上述の例は一致・不一致の組合わせ
の内、プリチャージレベルを分圧する配線容量及び拡散
容量の大きさが最大の場合であるが、他の組合わせ例え
ば、連想メモリセル2Nのみが一致,他の連想メモリセ
ル21〜2N−1が不一致の場合でも生じる。この場合
も、プリチャージ期間終了後、一致検出動作時に論理レ
ベル1が節点TN−1に付加する配線容量及び拡散容量
に引っ張られ、レベルダウンを起こし一致状態と同様の
動作を示す。仮に連想メモリセル2Nが不一致でトラン
ジスタN6Nがオフの場合、一致検出信号線C1のプリ
チャージ論理レベル1はレベルダウンすることなく保持
し、通常の不一致動作を示す。
の内、プリチャージレベルを分圧する配線容量及び拡散
容量の大きさが最大の場合であるが、他の組合わせ例え
ば、連想メモリセル2Nのみが一致,他の連想メモリセ
ル21〜2N−1が不一致の場合でも生じる。この場合
も、プリチャージ期間終了後、一致検出動作時に論理レ
ベル1が節点TN−1に付加する配線容量及び拡散容量
に引っ張られ、レベルダウンを起こし一致状態と同様の
動作を示す。仮に連想メモリセル2Nが不一致でトラン
ジスタN6Nがオフの場合、一致検出信号線C1のプリ
チャージ論理レベル1はレベルダウンすることなく保持
し、通常の不一致動作を示す。
【0032】このことより、誤動作の発生の有無は一致
検出信号線C1に一番近い連想メモリセル2Nの一致/
不一致の状態で決定されることになり、換言すれば連想
メモリセル2Nの一致/不一致状態の発生確率である5
0%の確率で誤動作を生じることになる。
検出信号線C1に一番近い連想メモリセル2Nの一致/
不一致の状態で決定されることになり、換言すれば連想
メモリセル2Nの一致/不一致状態の発生確率である5
0%の確率で誤動作を生じることになる。
【0033】
【発明が解決しようとする課題】 上述した従来の第1
の連想メモリは、一致検出時の消費電流が不一致動作時
のプリチャージ,ディスチャージにより発生し、通常の
一致検出では、一致が複数ワードブロックの内の1つの
ワードブロックのみであり大部分である残りのワードブ
ロックでは不一致であるため消費電流を発生することに
なり、連想メモリ全体の消費電流を増大させるという欠
点があった。
の連想メモリは、一致検出時の消費電流が不一致動作時
のプリチャージ,ディスチャージにより発生し、通常の
一致検出では、一致が複数ワードブロックの内の1つの
ワードブロックのみであり大部分である残りのワードブ
ロックでは不一致であるため消費電流を発生することに
なり、連想メモリ全体の消費電流を増大させるという欠
点があった。
【0034】また、従来の第2の連想メモリは、一致動
作が一致検出信号線のプリチャージレベルからの直列接
続トランジスタのスイッチ動作によるディスチャージ動
作であり、ビット数が多くなるほど直列トランジスタの
段数が多くなり遅延時間の増大を生じるため、一致検出
速度が遅いという欠点があった。また、プリチャージ期
間中には上記直列トランジスタは必ず遮断状態であるこ
とによりプリチャージ動作が上記直列トランジスタの各
々で分離された節点まで実施されず、プリチャージ終了
後の一致検出時にプリチャージレベルが上記各節点に付
加する配線容量及び拡散容量に引っ張られレベルダウン
するため、回路規模によっては50%の確率で誤動作の
可能性があるという欠点があった。
作が一致検出信号線のプリチャージレベルからの直列接
続トランジスタのスイッチ動作によるディスチャージ動
作であり、ビット数が多くなるほど直列トランジスタの
段数が多くなり遅延時間の増大を生じるため、一致検出
速度が遅いという欠点があった。また、プリチャージ期
間中には上記直列トランジスタは必ず遮断状態であるこ
とによりプリチャージ動作が上記直列トランジスタの各
々で分離された節点まで実施されず、プリチャージ終了
後の一致検出時にプリチャージレベルが上記各節点に付
加する配線容量及び拡散容量に引っ張られレベルダウン
するため、回路規模によっては50%の確率で誤動作の
可能性があるという欠点があった。
【0035】本発明の目的は、上記欠点を解消し、一致
検出時の消費電流を低減するとともに高速動作を可能と
しかつ誤動作要因を除去した連想メモリを提供すること
にある。
検出時の消費電流を低減するとともに高速動作を可能と
しかつ誤動作要因を除去した連想メモリを提供すること
にある。
【0036】
【課題を解決するための手段】 本発明の連想メモリ
は、フリップフロップ型の記憶素子の第1,第2の端子
の各々をそれぞれ第1,第2のトランスファゲートを経
由して相補のデータビット線に接続し前記第1,第2の
トランスファゲートの各々の制御ゲートに接続したワー
ド線の制御に応答して記憶データの入出力の制御を行う
記憶回路と前記記憶素子の第1,第2の端子の各々を第
3,第4のトランスファゲートを経由して接続し一致検
出制御信号の制御に応答して前記記憶データと検索デー
タとの一致を検出しビットデータ一致検出情報を出力す
るビットデータ一致検出回路とを備える第1の数の連想
メモリセルと、前記複数の連想メモリを行方向に配置し
前記ビットデータ一致検出情報をワード単位で統合して
ワードデータ一致検出情報を出力するワードデータ一致
検出回路とを備える第2の数のワードブロックを列方向
に配置して成る連想メモリにおいて、前記ワードデータ
一致検出回路が、直列接続され各々の制御ゲートに前記
第1の数のビットデータ一致検出情報の各々の供給を受
け1端に第1の電位を接続するとともに前記ワードデー
タ一致検出情報を出力する前記第1の数の第5のトラン
スファゲートから成るトランスファゲート群と、前記一
致検出制御信号の制御に応答して前記トランスファゲー
ト群の他端を第2の電位に接続・遮断するスイッチ回路
とを備えて構成されている。
は、フリップフロップ型の記憶素子の第1,第2の端子
の各々をそれぞれ第1,第2のトランスファゲートを経
由して相補のデータビット線に接続し前記第1,第2の
トランスファゲートの各々の制御ゲートに接続したワー
ド線の制御に応答して記憶データの入出力の制御を行う
記憶回路と前記記憶素子の第1,第2の端子の各々を第
3,第4のトランスファゲートを経由して接続し一致検
出制御信号の制御に応答して前記記憶データと検索デー
タとの一致を検出しビットデータ一致検出情報を出力す
るビットデータ一致検出回路とを備える第1の数の連想
メモリセルと、前記複数の連想メモリを行方向に配置し
前記ビットデータ一致検出情報をワード単位で統合して
ワードデータ一致検出情報を出力するワードデータ一致
検出回路とを備える第2の数のワードブロックを列方向
に配置して成る連想メモリにおいて、前記ワードデータ
一致検出回路が、直列接続され各々の制御ゲートに前記
第1の数のビットデータ一致検出情報の各々の供給を受
け1端に第1の電位を接続するとともに前記ワードデー
タ一致検出情報を出力する前記第1の数の第5のトラン
スファゲートから成るトランスファゲート群と、前記一
致検出制御信号の制御に応答して前記トランスファゲー
ト群の他端を第2の電位に接続・遮断するスイッチ回路
とを備えて構成されている。
【0037】
【発明の実施の形態】 次に、本発明の第1の実施の形
態を図6と共通の構成要素には共通の参照文字/数字を
付して同様にブロックで示す図1を参照すると、この図
に示す本実施の形態の連想メモリは、N(Nは2以上の
整数)ビットの1ワード対応のN個の従来の第2の連想
メモリと共通の記憶回路4と比較回路5とを備える連想
メモリセル21〜2Nから成り連想メモリのワードブロ
ックのM(Mは2以上の整数、通常32か64)個のワ
ードブロック11〜1Mと、Nビットの各々に対応の検
索データ入力回路31〜3Nとを備える。
態を図6と共通の構成要素には共通の参照文字/数字を
付して同様にブロックで示す図1を参照すると、この図
に示す本実施の形態の連想メモリは、N(Nは2以上の
整数)ビットの1ワード対応のN個の従来の第2の連想
メモリと共通の記憶回路4と比較回路5とを備える連想
メモリセル21〜2Nから成り連想メモリのワードブロ
ックのM(Mは2以上の整数、通常32か64)個のワ
ードブロック11〜1Mと、Nビットの各々に対応の検
索データ入力回路31〜3Nとを備える。
【0038】ワードブロック1j(jは1〜M)は、横
方向にN個配列されワード線W1を共通に接続して1ワ
ードを構成する従来と共通のメモリセル21〜2Nと、
一致検出信号線C1と、プリチャージ信号線PC1と、
一致検出信号線C1とプリチャージ信号線PC1を入力
とするNORゲートG11と、ゲートにNORゲートG
11の出力の供給を受けソースが電源VDDにドレイン
が一致検出信号線C1にそれぞれ接続されラッチ回路を
構成するPチャネルトランジスタP11と、ドレインが
最下位のメモリセル21のトランジスタN61の他方の
電極にゲートが反転プリチャード信号線PC2にソース
が接地電位にそれぞれ接続されたNチャネルトランジス
タN10とを備える。
方向にN個配列されワード線W1を共通に接続して1ワ
ードを構成する従来と共通のメモリセル21〜2Nと、
一致検出信号線C1と、プリチャージ信号線PC1と、
一致検出信号線C1とプリチャージ信号線PC1を入力
とするNORゲートG11と、ゲートにNORゲートG
11の出力の供給を受けソースが電源VDDにドレイン
が一致検出信号線C1にそれぞれ接続されラッチ回路を
構成するPチャネルトランジスタP11と、ドレインが
最下位のメモリセル21のトランジスタN61の他方の
電極にゲートが反転プリチャード信号線PC2にソース
が接地電位にそれぞれ接続されたNチャネルトランジス
タN10とを備える。
【0039】メモリセル2i(iは1〜N)の比較回路
5のトランジスタN6iのドレイン及びソースの内の一
方の電極が同一ワードブロック11の隣接連想メモリセ
ル2i+1のトランジスタN6i+1の他方の電極に順
次直列に接続する。ただし、最上位のトランジスタN6
Nの一方の電極はプリチャージ信号線PC1に、最下位
のトランジスタN61の他方の電極は上記のように、ト
ランジスタN10のドレインにそれぞれ接続する。
5のトランジスタN6iのドレイン及びソースの内の一
方の電極が同一ワードブロック11の隣接連想メモリセ
ル2i+1のトランジスタN6i+1の他方の電極に順
次直列に接続する。ただし、最上位のトランジスタN6
Nの一方の電極はプリチャージ信号線PC1に、最下位
のトランジスタN61の他方の電極は上記のように、ト
ランジスタN10のドレインにそれぞれ接続する。
【0040】検索データ入力回路31〜3Nは、検索デ
ータ線SD1を入力とし出力端に検索データビット線S
B1を接続したインバータI31と、直列接続され検索
データ線SD1を入力とし出力端に反転検索データビッ
ト線SB2を接続したインバータI32,I33とを備
える。
ータ線SD1を入力とし出力端に検索データビット線S
B1を接続したインバータI31と、直列接続され検索
データ線SD1を入力とし出力端に反転検索データビッ
ト線SB2を接続したインバータI32,I33とを備
える。
【0041】トランジスタN3,N4,N6と検索デー
タビット線SB1,SB2とで比較回路を構成する。
タビット線SB1,SB2とで比較回路を構成する。
【0042】次に、図1を参照して本実施の形態の動作
について説明すると、まず、プリチャージ信号線PC1
を論理レベル1に設定することにより、従来の第1,第
2の連想メモリと同様に、NORG11の出力は論理レ
ベル0、トランジスタP11がオンとなる。さらに、反
転プリチャージ信号線PCB1は論理レベル0となり、
トランジスタN10がオンとなる。これにより、一致検
出信号線C1は論理レベル1にプリチャージされる。同
時に検索データ線SD1〜SDNの論理が確定してお
り、連想メモリセル21〜2Nは一致検出動作を行う。
について説明すると、まず、プリチャージ信号線PC1
を論理レベル1に設定することにより、従来の第1,第
2の連想メモリと同様に、NORG11の出力は論理レ
ベル0、トランジスタP11がオンとなる。さらに、反
転プリチャージ信号線PCB1は論理レベル0となり、
トランジスタN10がオンとなる。これにより、一致検
出信号線C1は論理レベル1にプリチャージされる。同
時に検索データ線SD1〜SDNの論理が確定してお
り、連想メモリセル21〜2Nは一致検出動作を行う。
【0043】次に、一致の場合と不一致の場合でそれぞ
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル2の記憶データと検索データ線
SD1のデータsdとの照合を行う。従来と同様に、節
点T1に論理レベル1,節点T2に論理レベル0のデー
タがそれぞれ記憶されており、検索データsdとして論
理レベル1が入力され検索データビット線SB1,SB
2が論理レベル1,0になる場合、トランジスタN3は
オン、トランジスタN4はオフとなり、トランジスタN
6のゲートには検索データビット線SB1の論理レベル
1が伝達されトランジスタN6は導通する。また同様に
節点T1に論理レベル0,節点T2に論理レベル1のデ
ータがそれぞれ記憶されており、検索データ線SD1に
論理レベル1の検索データsdが入力された場合もトラ
ンジスタN6は導通する。
れ分けて動作の説明を行うと、まず、一致動作の場合
は、まず連想メモリセル2の記憶データと検索データ線
SD1のデータsdとの照合を行う。従来と同様に、節
点T1に論理レベル1,節点T2に論理レベル0のデー
タがそれぞれ記憶されており、検索データsdとして論
理レベル1が入力され検索データビット線SB1,SB
2が論理レベル1,0になる場合、トランジスタN3は
オン、トランジスタN4はオフとなり、トランジスタN
6のゲートには検索データビット線SB1の論理レベル
1が伝達されトランジスタN6は導通する。また同様に
節点T1に論理レベル0,節点T2に論理レベル1のデ
ータがそれぞれ記憶されており、検索データ線SD1に
論理レベル1の検索データsdが入力された場合もトラ
ンジスタN6は導通する。
【0044】ワードブロック11を構成する全ての連想
メモリセル21〜2Nで一致がとれると、このワードブ
ロック11の一致検出信号線C1に接続する全てのトラ
ンジスタN61〜N6Nが導通するため、プリチャージ
動作は一致検出信号線C1からトランジスタN61〜N
6Nを経由してトランジスタN10のドレインまで実施
される。
メモリセル21〜2Nで一致がとれると、このワードブ
ロック11の一致検出信号線C1に接続する全てのトラ
ンジスタN61〜N6Nが導通するため、プリチャージ
動作は一致検出信号線C1からトランジスタN61〜N
6Nを経由してトランジスタN10のドレインまで実施
される。
【0045】一方、不一致動作の場合は、まず連想メモ
リセル2の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力された場合、
トランジスタN3はオン、トランジスタN4はオフとな
り、トランジスタN6のゲートには検索データビット線
SB1の論理レベル0が伝達されトランジスタN6は遮
断する。また同様に節点T1に論理レベル0,節点T2
に論理レベル1のデータがそれぞれ記憶されており、検
索データsdとして論理レベル1が入力された場合もト
ランジスタN6は遮断する。
リセル2の記憶データと検索データsdとの照合を行
う。上述と同様に節点T1に論理レベル1,節点T2に
論理レベル0のデータがそれぞれ記憶されており、検索
データsdとして逆の論理レベル0が入力された場合、
トランジスタN3はオン、トランジスタN4はオフとな
り、トランジスタN6のゲートには検索データビット線
SB1の論理レベル0が伝達されトランジスタN6は遮
断する。また同様に節点T1に論理レベル0,節点T2
に論理レベル1のデータがそれぞれ記憶されており、検
索データsdとして論理レベル1が入力された場合もト
ランジスタN6は遮断する。
【0046】ワードブロックを構成するいずれかの連想
メモリセル21〜2Nで不一致となると、ワードブロッ
クの一致検出信号線C1に接続するトランジスタN61
〜N6Nのいずれかが遮断するため、プリチャージ動作
は一致検出信号線C1から一致動作でオンになっている
トランジスタN6K(Kは1〜Nの整数)の直列接続節
点までプリチャージを行う。次にプリチャージ信号線C
1が論理レベル0になることで、プリチャージ期間が終
了し、一致検出を行う。まず反転プリチャージ信号線P
CB1が論理レベル1になるため、トランジスタN10
がオンする。一致動作の場合、全ての直列トランジスタ
N61〜N6Nがオンであるため、一致検出信号線C1
はプリチャージ期間中にプリチャージした論理レベル1
をトランジスタN10によって引き抜かれ、論理レベル
0にディスチャージし一致動作となる。不一致動作の場
合、一致検出信号線C1からトランジスタN10の間に
直列接続されたトランジスタN61〜N6Nのいずれか
がオフしているため、一致検出信号線C1はプリチャー
ジ期間中にプリチャージした論理レベル1をディスチャ
ージすることなく保持し不一致動作となる。
メモリセル21〜2Nで不一致となると、ワードブロッ
クの一致検出信号線C1に接続するトランジスタN61
〜N6Nのいずれかが遮断するため、プリチャージ動作
は一致検出信号線C1から一致動作でオンになっている
トランジスタN6K(Kは1〜Nの整数)の直列接続節
点までプリチャージを行う。次にプリチャージ信号線C
1が論理レベル0になることで、プリチャージ期間が終
了し、一致検出を行う。まず反転プリチャージ信号線P
CB1が論理レベル1になるため、トランジスタN10
がオンする。一致動作の場合、全ての直列トランジスタ
N61〜N6Nがオンであるため、一致検出信号線C1
はプリチャージ期間中にプリチャージした論理レベル1
をトランジスタN10によって引き抜かれ、論理レベル
0にディスチャージし一致動作となる。不一致動作の場
合、一致検出信号線C1からトランジスタN10の間に
直列接続されたトランジスタN61〜N6Nのいずれか
がオフしているため、一致検出信号線C1はプリチャー
ジ期間中にプリチャージした論理レベル1をディスチャ
ージすることなく保持し不一致動作となる。
【0047】以上の動作が全てのワードブロック11〜
1Mで同時に実行される。また、従来の技術で述べたよ
うに、通常一致検出動作は1つのワードブロックのみで
一致動作で、残りのM−1個のワードブロックで不一致
動作である。
1Mで同時に実行される。また、従来の技術で述べたよ
うに、通常一致検出動作は1つのワードブロックのみで
一致動作で、残りのM−1個のワードブロックで不一致
動作である。
【0048】このように、本実施の形態では、一致・不
一致動作の内、動作数の少ない一致動作時のみプリチャ
ージ,ディスチャージによる電流を発生するため、一致
検出動作時の消費電流を削減できる。例えば、従来と同
様に、ワードブロックで発生するプリチャージ,ディス
チャージ電流が5mWで、64のワードブロックで連想
メモリが構成される場合、従来の第1の連想メモリでは
63のワードブロックで消費電流を発生し、その合計は
315mWであったが、本実施の形態ではワードブロッ
クの5mWで済み、98%の削減が可能である。
一致動作の内、動作数の少ない一致動作時のみプリチャ
ージ,ディスチャージによる電流を発生するため、一致
検出動作時の消費電流を削減できる。例えば、従来と同
様に、ワードブロックで発生するプリチャージ,ディス
チャージ電流が5mWで、64のワードブロックで連想
メモリが構成される場合、従来の第1の連想メモリでは
63のワードブロックで消費電流を発生し、その合計は
315mWであったが、本実施の形態ではワードブロッ
クの5mWで済み、98%の削減が可能である。
【0049】次に、本発明の第2の実施の形態を特徴付
ける連想メモリセル2A1〜2AN(代表して2A)を
図1と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図2を参照すると、この図に示
す本実施の形態の連想メモリセル2Aの前述の第1の実
施の形態の連想メモリセル2との相違点は、一致回路の
トランジスタN3,N4の各々に並列接続されそれぞれ
相補型トランスファゲートG1,G2を構成するPチャ
ネルトランジスタP1,P2を備える比較回路5Aを備
えることである。
ける連想メモリセル2A1〜2AN(代表して2A)を
図1と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図2を参照すると、この図に示
す本実施の形態の連想メモリセル2Aの前述の第1の実
施の形態の連想メモリセル2との相違点は、一致回路の
トランジスタN3,N4の各々に並列接続されそれぞれ
相補型トランスファゲートG1,G2を構成するPチャ
ネルトランジスタP1,P2を備える比較回路5Aを備
えることである。
【0050】次に、図2を参照して本実施の形態の動作
について説明すると、上述した第1の実施の形態では一
致検出信号線のスイッチ回路を構成するトランジスタN
6のゲートに対し検索データビット線SB1,SB2の
論理レベル1,0の伝達を行うためのトランスファゲー
トにNチャネルトランジスタN3,N4を用いていた。
Nチャネルトランジスタの特徴としてゲートが論理レベ
ル1での導通時には、ドレイン/ソース電極の入力が論
理レベル0の場合は出力に同一電位の論理レベル0を伝
達する。しかし上記入力が論理レベル1の場合、出力に
は論理レベル1である電源VDDの電位よりトランジス
タのしきい値電圧Vtn分低下した電位を伝達する。こ
のことは低電圧で動作させた時にトランジスタN6をオ
ンにする十分な電圧が得られない可能性が生じる。
について説明すると、上述した第1の実施の形態では一
致検出信号線のスイッチ回路を構成するトランジスタN
6のゲートに対し検索データビット線SB1,SB2の
論理レベル1,0の伝達を行うためのトランスファゲー
トにNチャネルトランジスタN3,N4を用いていた。
Nチャネルトランジスタの特徴としてゲートが論理レベ
ル1での導通時には、ドレイン/ソース電極の入力が論
理レベル0の場合は出力に同一電位の論理レベル0を伝
達する。しかし上記入力が論理レベル1の場合、出力に
は論理レベル1である電源VDDの電位よりトランジス
タのしきい値電圧Vtn分低下した電位を伝達する。こ
のことは低電圧で動作させた時にトランジスタN6をオ
ンにする十分な電圧が得られない可能性が生じる。
【0051】このため、上記問題点を解消するため上記
トランスファゲートに相補型トランスファゲートG1,
G2を用いる。まず、節点T1,T2の各論理レベル
1,0のデータが記憶され、検索データビット線SB1
の論理レベル1の場合は、トランスファゲートG1のP
チャネルトランジスタP1が導通するためトランジスタ
N6のゲートには論理レベル1として電源VDD電位が
そのまま伝達されレベルダウンは起きない。また検索デ
ータビット線SB1の論理レベル0の場合は、トランジ
スタN3が導通するためトランジスタN6のゲートには
論理レベル0である接地電位がそのまま伝達される。
トランスファゲートに相補型トランスファゲートG1,
G2を用いる。まず、節点T1,T2の各論理レベル
1,0のデータが記憶され、検索データビット線SB1
の論理レベル1の場合は、トランスファゲートG1のP
チャネルトランジスタP1が導通するためトランジスタ
N6のゲートには論理レベル1として電源VDD電位が
そのまま伝達されレベルダウンは起きない。また検索デ
ータビット線SB1の論理レベル0の場合は、トランジ
スタN3が導通するためトランジスタN6のゲートには
論理レベル0である接地電位がそのまま伝達される。
【0052】以上のように本実施の形態によれば、連想
メモリセル2Aの検索データビット線の論理レベル伝達
用のトランスファゲートに相補型のトランスファゲート
を用いることによって低電圧動作時も安定した動作が可
能である。
メモリセル2Aの検索データビット線の論理レベル伝達
用のトランスファゲートに相補型のトランスファゲート
を用いることによって低電圧動作時も安定した動作が可
能である。
【0053】次に、本発明の第3の実施の形態を特徴付
ける連想メモリセル2B1〜2BN(代表して2B)を
図1と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図3を参照すると、この図に示
す本実施の形態の連想メモリセル2Bの前述の第1の実
施の形態の連想メモリセル2との相違点は、比較回路5
のトランジスタN3,N4の代りに、ドレインが節点T
1にソースがトランジスタN6のゲートにゲートが検索
データビット線SB1にそれぞれ接続されたNチャネル
トランジスタN7と、ドレインが節点T2にソースがト
ランジスタN6のゲートにゲートが検索データビット線
SB2にそれぞれ接続されたNチャネルトランジスタN
8とを備える比較回路5Bを備えることである。
ける連想メモリセル2B1〜2BN(代表して2B)を
図1と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図3を参照すると、この図に示
す本実施の形態の連想メモリセル2Bの前述の第1の実
施の形態の連想メモリセル2との相違点は、比較回路5
のトランジスタN3,N4の代りに、ドレインが節点T
1にソースがトランジスタN6のゲートにゲートが検索
データビット線SB1にそれぞれ接続されたNチャネル
トランジスタN7と、ドレインが節点T2にソースがト
ランジスタN6のゲートにゲートが検索データビット線
SB2にそれぞれ接続されたNチャネルトランジスタN
8とを備える比較回路5Bを備えることである。
【0054】次に、図3を参照して本実施の形態の動作
について説明すると、上述した第1及び第2の実施の形
態では、一致検出信号線のスイッチ回路を構成するトラ
ンジスタN6のゲートに伝達される論理レベルは検索デ
ータビット線SB1,SB2から一致回路を構成する2
つのトランスファゲートを経由して行われる。検索デー
タビット線SB1,SB2にはそれぞれM個のワードブ
ロックの各々のM個の連想メモリセル2Bのトランスフ
ァゲートが並列に接続されている。したがって、検索デ
ータビット線SB1,SB2に付加される容量は、検索
データビット線SB1,SB2が直接接続している接続
側のトランスファゲートが遮断している場合はそれらの
トランスファゲートのトランジスタの拡散容量である。
上記トランスファゲートが導通している場合はそれらの
トランスファゲートのトランジスタの拡散容量に加えて
上記接続側と反対側のトランジスタの拡散容量とその節
点に接続する他方のトランスファゲートの拡散容量及び
トランジスタN6のゲート容量である。
について説明すると、上述した第1及び第2の実施の形
態では、一致検出信号線のスイッチ回路を構成するトラ
ンジスタN6のゲートに伝達される論理レベルは検索デ
ータビット線SB1,SB2から一致回路を構成する2
つのトランスファゲートを経由して行われる。検索デー
タビット線SB1,SB2にはそれぞれM個のワードブ
ロックの各々のM個の連想メモリセル2Bのトランスフ
ァゲートが並列に接続されている。したがって、検索デ
ータビット線SB1,SB2に付加される容量は、検索
データビット線SB1,SB2が直接接続している接続
側のトランスファゲートが遮断している場合はそれらの
トランスファゲートのトランジスタの拡散容量である。
上記トランスファゲートが導通している場合はそれらの
トランスファゲートのトランジスタの拡散容量に加えて
上記接続側と反対側のトランジスタの拡散容量とその節
点に接続する他方のトランスファゲートの拡散容量及び
トランジスタN6のゲート容量である。
【0055】また2つ(以下説明の便宜上第1,第2
の)トランスファゲートの導通・遮断は記憶回路で記憶
された記憶データに依存する。例えば上記記憶データが
論理レベル1の場合は、第1のトランスファゲートはオ
ンするが、論理レベル0の場合は第1のトランスファゲ
ートはオフする。これにより1ビットの検索データビッ
ト線SB1,SB2に接続する第1,第2のトランスフ
ァゲートの導通個数は、M個の連想メモリセルの記憶回
路の記憶データの内容により変化する。すなわち、検索
データビット線に付加される容量は、M個の連想メモリ
セルの記憶データの内容により変化することになる。こ
のことは各ビットの連想メモリの記憶データにより伝達
遅延が変化することになり、一致検出はこれら最悪の条
件を考量す必要があるため、設計が難しくなる。
の)トランスファゲートの導通・遮断は記憶回路で記憶
された記憶データに依存する。例えば上記記憶データが
論理レベル1の場合は、第1のトランスファゲートはオ
ンするが、論理レベル0の場合は第1のトランスファゲ
ートはオフする。これにより1ビットの検索データビッ
ト線SB1,SB2に接続する第1,第2のトランスフ
ァゲートの導通個数は、M個の連想メモリセルの記憶回
路の記憶データの内容により変化する。すなわち、検索
データビット線に付加される容量は、M個の連想メモリ
セルの記憶データの内容により変化することになる。こ
のことは各ビットの連想メモリの記憶データにより伝達
遅延が変化することになり、一致検出はこれら最悪の条
件を考量す必要があるため、設計が難しくなる。
【0056】本実施の形態では、検索データビット線S
B1,SB2の各々にはトランジスタN7,N8の各々
のゲートを接続し、トランジスタN6のゲートは記憶回
路を構成しているインバータI1,I2で駆動される。
検索データビット線SB1,SB2の各負荷容量は接続
するM個のトランジスタN7,N8の各ゲートであり、
導通・遮断の状態による容量変化が無い。そのため記憶
データの相違に起因する最悪条件の場合の遅延時間の考
慮の必要がなく、容易に連想メモリを設計することがで
きる。
B1,SB2の各々にはトランジスタN7,N8の各々
のゲートを接続し、トランジスタN6のゲートは記憶回
路を構成しているインバータI1,I2で駆動される。
検索データビット線SB1,SB2の各負荷容量は接続
するM個のトランジスタN7,N8の各ゲートであり、
導通・遮断の状態による容量変化が無い。そのため記憶
データの相違に起因する最悪条件の場合の遅延時間の考
慮の必要がなく、容易に連想メモリを設計することがで
きる。
【0057】次に、本発明の第4の実施の形態を特徴付
ける連想メモリセル2C1〜2CN(代表して2C)を
図3と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図4を参照すると、この図に示
す本実施の形態の連想メモリセル2Cの前述の第3の実
施の形態の連想メモリセル2Bとの相違点は、一致回路
のトランジスタN7,N8の各々に並列接続されそれぞ
れ相補型トランスファゲートG3,G4を構成するPチ
ャネルトランジスタP3,P4を備える比較回路5Cを
備えることである。
ける連想メモリセル2C1〜2CN(代表して2C)を
図3と共通の構成要素には共通の参照文字/数字を付し
て同様にブロックで示す図4を参照すると、この図に示
す本実施の形態の連想メモリセル2Cの前述の第3の実
施の形態の連想メモリセル2Bとの相違点は、一致回路
のトランジスタN7,N8の各々に並列接続されそれぞ
れ相補型トランスファゲートG3,G4を構成するPチ
ャネルトランジスタP3,P4を備える比較回路5Cを
備えることである。
【0058】本実施の形態の連想メモリセル2Cは、第
2の実施の形態の連想メモリセル2Aと同様に、一致信
号線のスイッチ用トランジスタN6のゲートに論理レベ
ル1,0の伝達を行っている2つのトランスファゲート
G3,G4を相補型にしているため、レベルダウンなし
に論理レベルの伝達を行うことが出きる。
2の実施の形態の連想メモリセル2Aと同様に、一致信
号線のスイッチ用トランジスタN6のゲートに論理レベ
ル1,0の伝達を行っている2つのトランスファゲート
G3,G4を相補型にしているため、レベルダウンなし
に論理レベルの伝達を行うことが出きる。
【0059】以上のように連想メモリセルのトランスフ
ァゲートに相補型のトランスファゲートを用いることに
よって低電圧でも安定した動作が可能となる。
ァゲートに相補型のトランスファゲートを用いることに
よって低電圧でも安定した動作が可能となる。
【0060】
【発明の効果】 以上説明したように、本発明の連想メ
モリは、ワードデータ一致検出回路が、直列接続され各
々の制御ゲートに各ビットデータ一致検出情報の各々の
供給を受けるビット数分のトランスファゲートから成る
トランスファゲート群と、一致検出制御信号の制御に応
答して上記トランスファゲート群の他端を第2の電位に
接続・遮断するスイッチ回路とを備えているので、一致
・不一致動作の内、動作数の少ない一致動作時のみプリ
チャージ,ディスチャージによる電流を発生するため、
一致検出動作時の消費電流を大幅に削減できるという効
果がある。
モリは、ワードデータ一致検出回路が、直列接続され各
々の制御ゲートに各ビットデータ一致検出情報の各々の
供給を受けるビット数分のトランスファゲートから成る
トランスファゲート群と、一致検出制御信号の制御に応
答して上記トランスファゲート群の他端を第2の電位に
接続・遮断するスイッチ回路とを備えているので、一致
・不一致動作の内、動作数の少ない一致動作時のみプリ
チャージ,ディスチャージによる電流を発生するため、
一致検出動作時の消費電流を大幅に削減できるという効
果がある。
【0061】また、プリチャージ期間中に連想メモリ内
で一致・不一致動作が確定しておりプリチャージ期間終
了後に、トランジスタのオン動作のみで一致検出を行う
ことができるため一致検出を高速化できるという効果が
ある。
で一致・不一致動作が確定しておりプリチャージ期間終
了後に、トランジスタのオン動作のみで一致検出を行う
ことができるため一致検出を高速化できるという効果が
ある。
【0062】例えば、従来の第2の連想メモリセルでは
プリチャージ信号線PC1,NORG33,トランジス
タN3,N6の順でスイッチングされ一致検出となる
が、本発明ではプリチャード信号線PC1,トランジス
タN10のスイッチングのみで一致検出となる。1通過
素子に1nsかかるとすれば、従来回路では4通過素子
で4nsとなるが、本発明では2通過素子で2nsとな
り、50%の高速化が可能である。
プリチャージ信号線PC1,NORG33,トランジス
タN3,N6の順でスイッチングされ一致検出となる
が、本発明ではプリチャード信号線PC1,トランジス
タN10のスイッチングのみで一致検出となる。1通過
素子に1nsかかるとすれば、従来回路では4通過素子
で4nsとなるが、本発明では2通過素子で2nsとな
り、50%の高速化が可能である。
【0063】さらに、プリチャージ期間中に連想メモリ
内で一致・不一致動作が確定しており、プリチャージ期
間の終了後の一致検出時でもプリチャージを実行した節
点が変わらないことによりプリチャージ論理レベルのレ
ベルダウンが起こらないため、一致検出の誤動作率を0
%にし、信頼性を向上できるという効果がある。
内で一致・不一致動作が確定しており、プリチャージ期
間の終了後の一致検出時でもプリチャージを実行した節
点が変わらないことによりプリチャージ論理レベルのレ
ベルダウンが起こらないため、一致検出の誤動作率を0
%にし、信頼性を向上できるという効果がある。
【図1】本発明の連想メモリの第1の実施の形態を示す
ブロック図である。
ブロック図である。
【図2】本発明の連想メモリの第2の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図3】本発明の連想メモリの第3の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図4】本発明の連想メモリの第4の実施の形態を特徴
付ける連想メモリセルのブロック図である。
付ける連想メモリセルのブロック図である。
【図5】従来の第1の連想メモリの一例を示すブロック
図である。
図である。
【図6】従来の第2の連想メモリの一例を示すブロック
図である。
図である。
【図7】従来の第2の連想メモリの誤動作の発生要因を
説明する説明図である。
説明する説明図である。
【符号の説明】 11〜1M,101〜10M,111〜11M ワー
ドブロック 2,2A,2B,2C,21〜2N,21〜2N,20
1〜20N 連想メモリセル 4 記憶回路 5,5A,5B,5C 比較回路 31〜3N,301〜30N,311〜31N 検索
データ入力回路 B1,B2 データビット線 C1 一致信号線 G1〜G4 トランスファゲート G11,G31〜G34 NORゲート I1,I2,I31〜I33 インバータ N1〜N8,N10,N61〜N6N,P1〜P4,P
11 トランジスタ PC1,PC2 プリチャージ信号線 SB1,SB2 検索データビット信号線 SD1 検索データ線 W1 ワード線
ドブロック 2,2A,2B,2C,21〜2N,21〜2N,20
1〜20N 連想メモリセル 4 記憶回路 5,5A,5B,5C 比較回路 31〜3N,301〜30N,311〜31N 検索
データ入力回路 B1,B2 データビット線 C1 一致信号線 G1〜G4 トランスファゲート G11,G31〜G34 NORゲート I1,I2,I31〜I33 インバータ N1〜N8,N10,N61〜N6N,P1〜P4,P
11 トランジスタ PC1,PC2 プリチャージ信号線 SB1,SB2 検索データビット信号線 SD1 検索データ線 W1 ワード線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) G11C 15/00 G11C 15/04 WPI(DIALOG)
Claims (6)
- 【請求項1】 デジタルデータを記憶する複数の記憶回
路と、前記複数の記憶回路に対応して設けられ入力され
た検索データと前記デジタルデータとを比較した結果を
一致信号として出力する複数の比較手段と、前記複数の
比較手段に対応して設けられ前記一致信号を対応する制
御ゲートに受けると共に一致検出信号線と節点との間に
直列に接続された複数のトランスファゲートと、第1の
タイミングで前記一致検出信号線を第1の電位までプリ
チャージするプリチャージ回路と、前記第1のタイミン
グに先立つ第2のタイミングで前記検索データを供給す
る検索データ入力回路とを備えることを特徴とする連想
メモリ。 - 【請求項2】 前記節点と第2の電位を供給する電源ラ
インとの間に接続され前記第1のタイミングよりも後の
第3のタイミングに応答して導通状態にされ得るトラン
ジスタをさらに備えることを特徴とする請求項1記載の
連想メモリ。 - 【請求項3】 前記比較回路が、第1、第2のトランス
ファゲートを直列接続しその1端及び他端にそれぞれ相
補の検索データビット線を接続し、前記記憶素子の第
1,第2の端子の各々を前記第1,第2のトランスファ
ゲートの制御ゲートに接続し、前記直列接続した共通接
続点から前記一致信号を出力することを特徴とする請求
項1記載の連想メモリ。 - 【請求項4】 前記比較回路が、第1,第2のトランス
ファゲートの各々の制御ゲートにそれぞれ相補の検索デ
ータビット線を接続し、前記記憶素子の第1,第2の端
子の各々を前記第1、第2のトランスファゲートの一端
に接続し、前記第1,第2のトランスファゲートの他端
を共通接続して前記一致信号を出力することを特徴とす
る請求項1記載の連想メモリ。 - 【請求項5】 前記第1,第2のトランスファゲートの
各々が、NチャネルMOSトランジスタとPチャネルM
OSトランジスタとを並列接続してなり、前記記憶素子
の第1,第2の端子の各々を前記第1,第2のトランス
ファゲートのNチャネルMOSトランジスタのゲートに
それぞれ接続し、前記記憶素子の第2,第1の端子の各
々を前記第1,第2のトランスファゲートのPチャネル
MOSトランジスタのゲートにそれぞれ接続してなる相
補型トランスファゲートであることを特徴とする請求項
3記載の連想メモリ。 - 【請求項6】 前記第1,第2のトランスファゲートの
各々が、NチャネルMOSトランジスタとPチャネルM
OSトランジスタとを並列接続してなり、前記相補の検
索データビット線の各々を前記第1,第2のトランスフ
ァゲートのNチャネルMOSトランジスタのゲートにそ
れぞれ接続し、前記相補の検索データビット線の各々を
前記第2,第1のトランスファゲートのPチャネルMO
Sトランジスタのゲートにそれぞれ接続してなる相補型
トランスファゲートであることを特徴とする請求項4記
載の連想メモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11028367A JP3119643B2 (ja) | 1999-02-05 | 1999-02-05 | 連想メモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11028367A JP3119643B2 (ja) | 1999-02-05 | 1999-02-05 | 連想メモリ |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8222241A Division JPH1064283A (ja) | 1996-08-23 | 1996-08-23 | 連想メモリ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11265584A JPH11265584A (ja) | 1999-09-28 |
JP3119643B2 true JP3119643B2 (ja) | 2000-12-25 |
Family
ID=12246665
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11028367A Expired - Fee Related JP3119643B2 (ja) | 1999-02-05 | 1999-02-05 | 連想メモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3119643B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI703286B (zh) | 2015-12-11 | 2020-09-01 | 日商和諧驅動系統股份有限公司 | 平板型諧波齒輪裝置 |
-
1999
- 1999-02-05 JP JP11028367A patent/JP3119643B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI703286B (zh) | 2015-12-11 | 2020-09-01 | 日商和諧驅動系統股份有限公司 | 平板型諧波齒輪裝置 |
Also Published As
Publication number | Publication date |
---|---|
JPH11265584A (ja) | 1999-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4104733A (en) | Address selecting circuitry for semiconductor memory device | |
JP2923114B2 (ja) | 冗長デコーダ回路 | |
US6621747B2 (en) | Integrated data input sorting and timing circuit for double data rate (DDR) dynamic random access memory (DRAM) devices | |
EP0887935A1 (en) | Noise isolation circuit | |
JP2005537602A (ja) | メモリマトリクスの複数の横列に対して同時書き込みを行うデバイス | |
US4800300A (en) | High-performance, CMOS latch for improved reliability | |
JPH07272480A (ja) | 半導体記憶装置 | |
EP0342592B1 (en) | Chip enable input circuit in semiconductor memory device | |
US4963774A (en) | Intermediate potential setting circuit | |
US20030206466A1 (en) | Associative memory circuit judging whether or not a memory cell content matches search data by performing a differential amplification to a potential of a match line and a reference potential | |
US5270978A (en) | Nonvolatile memory circuit | |
US6037827A (en) | Noise isolation circuit | |
JP3119643B2 (ja) | 連想メモリ | |
US6046931A (en) | Method and apparatus for a RAM circuit having N-nary output interface | |
US4654826A (en) | Single device transfer static latch | |
JPH1064283A (ja) | 連想メモリ | |
US7009861B2 (en) | Content addressable memory cell architecture | |
US5442587A (en) | Semiconductor memory device | |
US6212106B1 (en) | Multi-bit match detection circuit | |
US4956850A (en) | Digital electronic system | |
US7260012B2 (en) | Fuse latch circuit | |
US4841279A (en) | CMOS RAM data compare circuit | |
JPH07221605A (ja) | ラッチ回路並びにそれを用いたレジスタ回路およびパイプライン処理回路 | |
JPH09288562A (ja) | 多ビット一致回路 | |
JP2003123461A (ja) | レジスタ・アレイシステムのデータ・レジスタ内のデータ値を読み取る方法、およびレジスタ・アレイシステム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000912 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081013 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |