JP3118809B2 - 同期回路 - Google Patents
同期回路Info
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- JP3118809B2 JP3118809B2 JP02039522A JP3952290A JP3118809B2 JP 3118809 B2 JP3118809 B2 JP 3118809B2 JP 02039522 A JP02039522 A JP 02039522A JP 3952290 A JP3952290 A JP 3952290A JP 3118809 B2 JP3118809 B2 JP 3118809B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ビデオ信号の方式変換等に用いられる同期
回路に関する。
回路に関する。
本発明は同期回路に関し、入力ビデオ信号の同期信号
を分周した基準パルスとクロック信号を分周した比較信
号とを用いて同期を得ると共に、この分周比を選定する
ことにより、特に方式変換等における同期を良好に得ら
れるようにするものである。
を分周した基準パルスとクロック信号を分周した比較信
号とを用いて同期を得ると共に、この分周比を選定する
ことにより、特に方式変換等における同期を良好に得ら
れるようにするものである。
複数のポートを有するビデオメモリを用いてビデオ信
号の処理を行うことが提案されている。
号の処理を行うことが提案されている。
その場合に、メモリの書込側と読出側の速さに同期が
とれていないと、書込アドレスと読出アドレスの間で追
い越しが発生し、その瞬間に１フィールド分の時間的ス
キップが発生して、特に被写体の動きの速いビデオ信号
では画像に段差が発生するなど、画質を著しく劣化させ
てしまうおそれがある。
とれていないと、書込アドレスと読出アドレスの間で追
い越しが発生し、その瞬間に１フィールド分の時間的ス
キップが発生して、特に被写体の動きの速いビデオ信号
では画像に段差が発生するなど、画質を著しく劣化させ
てしまうおそれがある。
そこで従来から第６図に示すような同期回路が提案さ
れている。すなわち図において、可変周波数発振器（VX
O）（51）で発生される読出側のクロック信号が同期発
生回路（52）に供給されて水平・垂直の同期信号が発生
される。この発生された水平同期信号（HD）がパルス発
生回路（53）で例えばデューティ50％の比較信号にされ
て位相比較器（54）に供給される。また入力端子（55）
には書込側の垂直周期の基準信号が供給され、この信号
が位相比較器（54）に供給される。そしての比較出力が
ローパスフィルタ（56）にて直流化されると共に反転さ
れてVXO（51）に供給される。
れている。すなわち図において、可変周波数発振器（VX
O）（51）で発生される読出側のクロック信号が同期発
生回路（52）に供給されて水平・垂直の同期信号が発生
される。この発生された水平同期信号（HD）がパルス発
生回路（53）で例えばデューティ50％の比較信号にされ
て位相比較器（54）に供給される。また入力端子（55）
には書込側の垂直周期の基準信号が供給され、この信号
が位相比較器（54）に供給される。そしての比較出力が
ローパスフィルタ（56）にて直流化されると共に反転さ
れてVXO（51）に供給される。
従ってこの回路において、パルス発生器（53）からは
例えば第７図Ａに示すような比較信号が発生され、また
入力端子（55）には同図Ｂに示すような基準信号が供給
され、これらの信号が位相比較器（54）に供給される。
これによって比較器（54）からは同図Ｃに示すような比
較出力が取出される。この比較出力がローパスフィルタ
（56）に供給されて同図Ｄに示すような制御電圧とされ
る。
例えば第７図Ａに示すような比較信号が発生され、また
入力端子（55）には同図Ｂに示すような基準信号が供給
され、これらの信号が位相比較器（54）に供給される。
これによって比較器（54）からは同図Ｃに示すような比
較出力が取出される。この比較出力がローパスフィルタ
（56）に供給されて同図Ｄに示すような制御電圧とされ
る。
そしてこの制御電圧がVXO（51）に供給されることに
よって、上述の比較器（54）に供給される比較信号と基
準信号の位相が所定の関係になるようにVXO（51）で発
生されるクロック信号が制御され、いわゆるPLLが構成
されて書込側と読出側の同期がとられるようになってい
る。
よって、上述の比較器（54）に供給される比較信号と基
準信号の位相が所定の関係になるようにVXO（51）で発
生されるクロック信号が制御され、いわゆるPLLが構成
されて書込側と読出側の同期がとられるようになってい
る。
ところが上述のような同期回路では、いわゆるテレビ
ジョン方式の変換のように、書込側と読出側の同期周波
数が異なっている場合に、これらの同期をとることがで
きない。従って上述の回路は方式変換には適用すること
ができないものであった。
ジョン方式の変換のように、書込側と読出側の同期周波
数が異なっている場合に、これらの同期をとることがで
きない。従って上述の回路は方式変換には適用すること
ができないものであった。
なお従来の方式変換では、極めて複雑な回路構成の同
期装置が用いられており、装置の高価格化や大型化等の
問題を生じる要因となっていた。
期装置が用いられており、装置の高価格化や大型化等の
問題を生じる要因となっていた。
この出願はこのような点に鑑みてなされたもので、上
述の回路を応用して簡単な構成で方式変換にも適用でき
る同期回路を提供するものである。
述の回路を応用して簡単な構成で方式変換にも適用でき
る同期回路を提供するものである。
本発明は、入力ビデオ信号をその同期信号に従ってメ
モリに書込み、この書込まれた信号を可変周波数発振器
（VXO（14））で発生されるクロック信号から形成され
た同期信号に従って読出して出力ビデオ信号を形成する
に当り、上記入力ビデオ信号の水平同期信号HD′を第１
の分周比で分周（分周器（７））して得たｎフレームに
１回（ｎは正整数）の基準パルスと、上記クロック信号
を第２の分周比で分周（分周器（15））して得た上記基
準パルスのｍ分の１（ｍは正整数）の周期で且つ上記入
力ビデオ信号の垂直同期信号の期間（Sync ON）でのみ
形成（オア回路（11））される比較信号とを位相比較
（比較器（12））し、この比較出力を上記可変周波数発
振器に帰還してPLLを構成すると共に、上記第１が第２
の分周比をそれぞれ上記入力ビデオ信号及び出力ビデオ
信号の同期周波数と、上記クロック信号の周波数との公
約数に基づいて選定するようにしたことを特徴とする同
期回路である。
モリに書込み、この書込まれた信号を可変周波数発振器
（VXO（14））で発生されるクロック信号から形成され
た同期信号に従って読出して出力ビデオ信号を形成する
に当り、上記入力ビデオ信号の水平同期信号HD′を第１
の分周比で分周（分周器（７））して得たｎフレームに
１回（ｎは正整数）の基準パルスと、上記クロック信号
を第２の分周比で分周（分周器（15））して得た上記基
準パルスのｍ分の１（ｍは正整数）の周期で且つ上記入
力ビデオ信号の垂直同期信号の期間（Sync ON）でのみ
形成（オア回路（11））される比較信号とを位相比較
（比較器（12））し、この比較出力を上記可変周波数発
振器に帰還してPLLを構成すると共に、上記第１が第２
の分周比をそれぞれ上記入力ビデオ信号及び出力ビデオ
信号の同期周波数と、上記クロック信号の周波数との公
約数に基づいて選定するようにしたことを特徴とする同
期回路である。
これによれば、基準信号と比較信号とをそれぞれ元の
信号を分周して得ると共に、この分周比を選定している
ので、書込側及び読出側の同期周波数が異なる場合にも
同期をとることができ、方式変換を行う際の同期も良好
にとることができる。
信号を分周して得ると共に、この分周比を選定している
ので、書込側及び読出側の同期周波数が異なる場合にも
同期をとることができ、方式変換を行う際の同期も良好
にとることができる。
第１図は書込側の映像信号を基準にして読出側の同期
信号（垂直及び水平アドレス）を同期発生させる回路を
示す。なおここで映像信号は、例えばフィールド周波数
約60Hz、走査線数525本の第１の方式（以下NTSC方式と
称す）と、フィールド周波数50Hz、走査線数625本の第
２の方式（以下PAL方式と称す）の２つの方式に対応す
るものである。
信号（垂直及び水平アドレス）を同期発生させる回路を
示す。なおここで映像信号は、例えばフィールド周波数
約60Hz、走査線数525本の第１の方式（以下NTSC方式と
称す）と、フィールド周波数50Hz、走査線数625本の第
２の方式（以下PAL方式と称す）の２つの方式に対応す
るものである。
この図において、（１）及び（２）はそれぞれ書込側
の映像信号の垂直同期信号VDと水平同期信号HDの供給さ
れる入力端子であって、これらの入力端子（１）（２）
からの信号がタイミング調整回路（３）に供給されて処
理中の遅延時間等の調整が行われる。この調整された垂
直同期信号VD′がゲート回路（４）に供給されると共
に、調整された水平同期信号HD′がカウンタ及びデコー
ダからなる後述の分周器（５）に供給され、この分周器
（５）からの出力信号がゲート回路（４）のイネーブル
端子に供給される。さらにこのゲート回路（４）の出力
信号が分周器（５）のクリア端子に供給される。また分
周器（５）は所定のカウント値でカウントストップされ
る。
の映像信号の垂直同期信号VDと水平同期信号HDの供給さ
れる入力端子であって、これらの入力端子（１）（２）
からの信号がタイミング調整回路（３）に供給されて処
理中の遅延時間等の調整が行われる。この調整された垂
直同期信号VD′がゲート回路（４）に供給されると共
に、調整された水平同期信号HD′がカウンタ及びデコー
ダからなる後述の分周器（５）に供給され、この分周器
（５）からの出力信号がゲート回路（４）のイネーブル
端子に供給される。さらにこのゲート回路（４）の出力
信号が分周器（５）のクリア端子に供給される。また分
周器（５）は所定のカウント値でカウントストップされ
る。
これによってゲート回路（４）からは垂直同期信号V
D′の期間に相当するシンクオン（Sync.ON）の信号が出
力され、この出力信号がインバータ（６）を通じて後述
するPLL内に設けられた追い越し制御用のオア回路（1
1）に供給される。
D′の期間に相当するシンクオン（Sync.ON）の信号が出
力され、この出力信号がインバータ（６）を通じて後述
するPLL内に設けられた追い越し制御用のオア回路（1
1）に供給される。
また水平同期信号HD′が後述する分周器（７）に供給
され、この分周器（７）からの出力信号がフリップフロ
ップ（８）に供給されて例えば３水平期間幅のパルス信
号（基準信号）が形成される。この基準信号がPLL内に
設けられた比較器（12）に供給される。
され、この分周器（７）からの出力信号がフリップフロ
ップ（８）に供給されて例えば３水平期間幅のパルス信
号（基準信号）が形成される。この基準信号がPLL内に
設けられた比較器（12）に供給される。
さらに比較器（12）からの比較出力がローパスフィル
タ（13）を通じて可変発振器（VXO）（14）に供給され
る。この発振器（14）からの発振信号が後述する分周器
（15）に供給され、この分周器（15）からの出力信号が
フリップフロップ（16）に供給されて例えばデューティ
50％の分周信号が形成される。この分周信号が追い越し
制御用のノア回路（17）を通じてオア回路（11）に供給
され、このオア回路（11）からの信号が比較器（12）に
比較信号として供給される。
タ（13）を通じて可変発振器（VXO）（14）に供給され
る。この発振器（14）からの発振信号が後述する分周器
（15）に供給され、この分周器（15）からの出力信号が
フリップフロップ（16）に供給されて例えばデューティ
50％の分周信号が形成される。この分周信号が追い越し
制御用のノア回路（17）を通じてオア回路（11）に供給
され、このオア回路（11）からの信号が比較器（12）に
比較信号として供給される。
これによってPLLが形成され、発振器（14）からは、
フリップフロップ（８）からの基準信号に同期した画素
クロック信号が出力される。
フリップフロップ（８）からの基準信号に同期した画素
クロック信号が出力される。
この発振器（14）からの画素クロック信号がカウンタ
（21）に供給され、このクロック信号がカウントされ
る。そしてこのカウント値がデコーダ（22）に供給さ
れ、例えば909のカウント値がデコードされて、このと
きの出力信号がカウンタ（21）のクリア端子に供給され
る。
（21）に供給され、このクロック信号がカウントされ
る。そしてこのカウント値がデコーダ（22）に供給さ
れ、例えば909のカウント値がデコードされて、このと
きの出力信号がカウンタ（21）のクリア端子に供給され
る。
さらにこのデコーダ（22）からの出力信号がカウンタ
（23）のイネーブル端子に供給されると共に、このカウ
ンタ（23）にも上述の画素クロック信号が供給される。
従ってこのカウンタ（23）では、イネーブル端子に信号
が供給されたときのクロック信号がカウントされ、この
カウント値がデコーダ（24）に供給される。そしてこの
デコーダ（24）では、例えば読出側がNTSC方式の場合に
は261と262、PAL方式の場合には311と312のカウント値
がデコードされ、このときの出力信号がアンド回路（2
5）に供給され、またデコーダ（22）からの出力信号が
アンド回路（25）に供給されて、このアンド回路（25）
の出力信号がカウンタ（23）のクリア端子に供給され
る。
（23）のイネーブル端子に供給されると共に、このカウ
ンタ（23）にも上述の画素クロック信号が供給される。
従ってこのカウンタ（23）では、イネーブル端子に信号
が供給されたときのクロック信号がカウントされ、この
カウント値がデコーダ（24）に供給される。そしてこの
デコーダ（24）では、例えば読出側がNTSC方式の場合に
は261と262、PAL方式の場合には311と312のカウント値
がデコードされ、このときの出力信号がアンド回路（2
5）に供給され、またデコーダ（22）からの出力信号が
アンド回路（25）に供給されて、このアンド回路（25）
の出力信号がカウンタ（23）のクリア端子に供給され
る。
またアンド回路（25）からの出力信号がＤ型フリップ
フロップ（26）のイネーブル端子に供給され、このフリ
ップフロップ（26）に画素クロック信号が供給される。
そしてこのフリップフロップ（26）の出力がＤ端子に
帰還されて、このフリップフロップ（26）のＱ出力には
奇数／偶数フィールドの識別信号が取出される。このＱ
出力信号がデコーダ（24）に供給されて、上述の261と2
62、311と312の切換が行われる。
フロップ（26）のイネーブル端子に供給され、このフリ
ップフロップ（26）に画素クロック信号が供給される。
そしてこのフリップフロップ（26）の出力がＤ端子に
帰還されて、このフリップフロップ（26）のＱ出力には
奇数／偶数フィールドの識別信号が取出される。このＱ
出力信号がデコーダ（24）に供給されて、上述の261と2
62、311と312の切換が行われる。
これによってカウンタ（21）（23）からは、それぞれ
水平画素位置に対応する水平カウンタ出力（カウント
値）と、垂直走査線位置に対応する垂直カウンタ出力
（カウント値）とが取出される。そしてこれらのカウン
ト値が、それぞれビデオメモリ（図示せず）のアドレス
制御系に接続される出力端子（27）（28）に供給され
る。
水平画素位置に対応する水平カウンタ出力（カウント
値）と、垂直走査線位置に対応する垂直カウンタ出力
（カウント値）とが取出される。そしてこれらのカウン
ト値が、それぞれビデオメモリ（図示せず）のアドレス
制御系に接続される出力端子（27）（28）に供給され
る。
それと共に、このカウンタ（23）からの垂直カウンタ
出力がデコーダ（31）に供給される。そしてこのデコー
ダ（31）では、例えばそれぞれ読出側がNTSC方式及びPA
L方式の場合に応じて次の表１に示すようなデコード出
力が取出される。
出力がデコーダ（31）に供給される。そしてこのデコー
ダ（31）では、例えばそれぞれ読出側がNTSC方式及びPA
L方式の場合に応じて次の表１に示すようなデコード出
力が取出される。
このデコーダ（31）のデコード出力の内、Ａ及びＢが
それぞれＪ−Ｋフリップフロップ（32）のＪ端子及びＫ
端子に供給され、Ｃ及びＤがそれぞれＪ−Ｋフリップフ
ロップ（33）のＪ端子及びＫ端子に供給され、Ｅ及びＦ
がそれぞれＪ−Ｋフリップフロップ（34）のＪ端子及び
Ｋ端子に供給され、Ｇ及びＨがそれぞれＪ−Ｋフリップ
フロップ（35）のＪ端子及びＫ端子に供給される。
それぞれＪ−Ｋフリップフロップ（32）のＪ端子及びＫ
端子に供給され、Ｃ及びＤがそれぞれＪ−Ｋフリップフ
ロップ（33）のＪ端子及びＫ端子に供給され、Ｅ及びＦ
がそれぞれＪ−Ｋフリップフロップ（34）のＪ端子及び
Ｋ端子に供給され、Ｇ及びＨがそれぞれＪ−Ｋフリップ
フロップ（35）のＪ端子及びＫ端子に供給される。
さらにこれらのフリップフロップ（32）〜（35）にも
上述の画素クロック信号が供給される。そしてフリップ
フロップ（32）（33）のＱ出力信号がオア回路（36）に
供給されると共に、フリップフロップ（34）（35）のＱ
出力信号がオア回路（37）に供給され、これらのオア回
路（36）（37）の出力信号がそれぞれＤ型フリップフロ
ップ（38）（39）のＤ端子に供給される。またこれらの
フリップフロップ（38）（39）にも上述の画素クロック
信号が供給され、さらにこの画素クロック信号及び垂直
同期信号VD′の供給されるエッジ検出回路（９）からの
信号がフリップフロップ（38）（39）のイネーブル端子
に供給される。
上述の画素クロック信号が供給される。そしてフリップ
フロップ（32）（33）のＱ出力信号がオア回路（36）に
供給されると共に、フリップフロップ（34）（35）のＱ
出力信号がオア回路（37）に供給され、これらのオア回
路（36）（37）の出力信号がそれぞれＤ型フリップフロ
ップ（38）（39）のＤ端子に供給される。またこれらの
フリップフロップ（38）（39）にも上述の画素クロック
信号が供給され、さらにこの画素クロック信号及び垂直
同期信号VD′の供給されるエッジ検出回路（９）からの
信号がフリップフロップ（38）（39）のイネーブル端子
に供給される。
これによってフリップフロップ（38）のＱ出力には、
例えば書込側の垂直同期信号VD′の位相が読出側の垂直
カウンタ出力で400〜13及び143〜276の範囲（NTSC）、
あるいは474〜５及び166〜317の範囲（PAL）のときに周
波数上昇（FUP）の制御信号が出力される。またフリッ
プフロップ（39）のＱ出力には、垂直同期信号VD′の位
相が垂直カンウンタ出力で17〜143及び280〜400の範囲
（NTSC）、あるいは９〜166及び321〜474の範囲（PAL）
のときに周波数下降（FDN）の制御信号が出力される。
そしてフリップフロップ（38）からのFUPの制御信号が
ノア回路（17）に供給され、またフリップフロップ（3
9）からのFDNの制御信号がオア回路（11）に供給され
る。
例えば書込側の垂直同期信号VD′の位相が読出側の垂直
カウンタ出力で400〜13及び143〜276の範囲（NTSC）、
あるいは474〜５及び166〜317の範囲（PAL）のときに周
波数上昇（FUP）の制御信号が出力される。またフリッ
プフロップ（39）のＱ出力には、垂直同期信号VD′の位
相が垂直カンウンタ出力で17〜143及び280〜400の範囲
（NTSC）、あるいは９〜166及び321〜474の範囲（PAL）
のときに周波数下降（FDN）の制御信号が出力される。
そしてフリップフロップ（38）からのFUPの制御信号が
ノア回路（17）に供給され、またフリップフロップ（3
9）からのFDNの制御信号がオア回路（11）に供給され
る。
そしてさらにこの回路において、上述の分周器（５）
（７）（15）の分周比が次の表２に示すように定められ
ている。
（７）（15）の分周比が次の表２に示すように定められ
ている。
従って、この回路において、分周器（５）（７）から
はNTSC→NTSC,PAL→PAL,PAL→NTSCの場合でそれぞれ１
フレームに１回、NTSC→PALの場合で３フレームに１回
の基準信号が発生され、分周器（15）からはNTSC→NTS
C,PAL→PAL,PAL→NTSCの場合で1/35フレーム周期、NTSC
→PALで3/35フレーム周期（但し分周比は表２中の数が
交互）ごとに分周信号が発生される。そしてこれらの信
号が比較器（12）で比較されることによって、相互に同
期した画素クロック信号を得ることができる。
はNTSC→NTSC,PAL→PAL,PAL→NTSCの場合でそれぞれ１
フレームに１回、NTSC→PALの場合で３フレームに１回
の基準信号が発生され、分周器（15）からはNTSC→NTS
C,PAL→PAL,PAL→NTSCの場合で1/35フレーム周期、NTSC
→PALで3/35フレーム周期（但し分周比は表２中の数が
交互）ごとに分周信号が発生される。そしてこれらの信
号が比較器（12）で比較されることによって、相互に同
期した画素クロック信号を得ることができる。
すなわち上述の回路において、オア回路（11）からは
例えば第２図Ａに示すような比較信号が発生され、また
フリップフロップ（８）からは同図Ｂに示すような基準
信号が発生され、これらの信号が比較器（12）に供給さ
れる。これによって比較器（12）からは同図Ｃに示すよ
うな比較出力が取出される。この比較出力がローパスフ
ィルタ（13）に供給されて同図Ｄに示すような制御電圧
とされる。さらにこの制御電圧がVXO（14）に供給され
ることによって、比較信号と基準信号の位相が所定の関
係になるようにVXO（14）で発生されるクロック信号が
制御され、PLLがロックして書込側と読出側の同期がと
られるようになる。
例えば第２図Ａに示すような比較信号が発生され、また
フリップフロップ（８）からは同図Ｂに示すような基準
信号が発生され、これらの信号が比較器（12）に供給さ
れる。これによって比較器（12）からは同図Ｃに示すよ
うな比較出力が取出される。この比較出力がローパスフ
ィルタ（13）に供給されて同図Ｄに示すような制御電圧
とされる。さらにこの制御電圧がVXO（14）に供給され
ることによって、比較信号と基準信号の位相が所定の関
係になるようにVXO（14）で発生されるクロック信号が
制御され、PLLがロックして書込側と読出側の同期がと
られるようになる。
そしてこの場合に、比較信号の周期が1/35フレーム周
期または3/35フレーム周期とされ、基準信号の周期が１
フレーム周期または３フレーム周期とされることによっ
て、PAL→NTSCまたはNTSC→PALの方式変換時にも良好な
同期をとることができる。
期または3/35フレーム周期とされ、基準信号の周期が１
フレーム周期または３フレーム周期とされることによっ
て、PAL→NTSCまたはNTSC→PALの方式変換時にも良好な
同期をとることができる。
さらにこの回路において、上述のFUP,FDNの制御信号
は同時にハイレベルにならないようにされている。そし
てこれらの制御信号（FUP,FDN）と、上述のSync.ON信号
及び基準信号、分周信号によって、比較器（12）の比較
出力は次の表３のように制御される。
は同時にハイレベルにならないようにされている。そし
てこれらの制御信号（FUP,FDN）と、上述のSync.ON信号
及び基準信号、分周信号によって、比較器（12）の比較
出力は次の表３のように制御される。
なお表３中、Ｌはローレベル、Ｈはハイレベル、Ｚは
ハイインピーダンス、＊は不定である。
ハイインピーダンス、＊は不定である。
そしてこの比較出力が反転型のローパスフィルタ（1
3）を通じてVXO（14）に供給されることによって、この
入力電圧が高いときに発振周波数が高くなるように制御
が行われる。
3）を通じてVXO（14）に供給されることによって、この
入力電圧が高いときに発振周波数が高くなるように制御
が行われる。
これによって例えば読出側がNTSC方式の場合には、垂
直カウンタ出力は第３図Ａに示すようになり、これに対
して書込側もNTSC方式のときは同図Ｂに示すようにFUP,
FDNの制御信号が発生されて図中の２重線で示す範囲に
追い込みが行われる。また、書込側がPAL方式（方式変
換）のときは同図Ｃに示すようにFUP、FDNの制御信号が
発生されて図中の２重線で示す範囲に追い込みが行われ
る。
直カウンタ出力は第３図Ａに示すようになり、これに対
して書込側もNTSC方式のときは同図Ｂに示すようにFUP,
FDNの制御信号が発生されて図中の２重線で示す範囲に
追い込みが行われる。また、書込側がPAL方式（方式変
換）のときは同図Ｃに示すようにFUP、FDNの制御信号が
発生されて図中の２重線で示す範囲に追い込みが行われ
る。
一方読出側がPAL方式の場合には、垂直カウンタ出力
は第４図Ａに示すようになり、これに対して書込側もPA
L方式のときは同図Ｂに示すようにFUP,FDNの制御信号が
発生されて図中に２重線で示す範囲に追い込みが行われ
る。さらに書込側がNTSC方式（方式変換）のときは同図
Ｃに示すようにFUP,FDNの制御信号が発生されて図中の
２重線で示す範囲に追い込みが行われる。
は第４図Ａに示すようになり、これに対して書込側もPA
L方式のときは同図Ｂに示すようにFUP,FDNの制御信号が
発生されて図中に２重線で示す範囲に追い込みが行われ
る。さらに書込側がNTSC方式（方式変換）のときは同図
Ｃに示すようにFUP,FDNの制御信号が発生されて図中の
２重線で示す範囲に追い込みが行われる。
従ってこの回路において、方式変換を行う場合にPAL
→NTSCの変換では第５図Ａに示すように書込（実線）及
び読出（破線）が行われ、NTSC→PALの変換では同図Ｂ
に示すように書込及び読出が行われて、いずれの場合も
画面下方の画面外で追い越しが起きるようにPLLのロッ
クを行うことができる。
→NTSCの変換では第５図Ａに示すように書込（実線）及
び読出（破線）が行われ、NTSC→PALの変換では同図Ｂ
に示すように書込及び読出が行われて、いずれの場合も
画面下方の画面外で追い越しが起きるようにPLLのロッ
クを行うことができる。
こうして上述の回路によれば、基準信号と比較信号と
をそれぞれ元の信号を分周して得ると共に、この分周比
を選定しているので、書込側及び読出側の同期周波数が
異なる場合にも同期をとることができ、方式変換を行う
際の同期も良好にとることができるものである。
をそれぞれ元の信号を分周して得ると共に、この分周比
を選定しているので、書込側及び読出側の同期周波数が
異なる場合にも同期をとることができ、方式変換を行う
際の同期も良好にとることができるものである。
なお上述の回路でPLLのロック点、すなわち分周信号
の１フレーム当りの周期の数は以下に述べる設計思想に
よって定められる。
の１フレーム当りの周期の数は以下に述べる設計思想に
よって定められる。
VXO（14）の最大周波数可変幅Δfmaxをパーセント
で表わし、ｘ％ とすると、擬似ロックしないためには、位相比較周期中
のロック点の数は 個以下（整数値）とする必要があり、中心周波数ｆのず
れやΔfmaxのばらつきを考慮してこの最大のロック点の
1/3以下程度としておくのが良い。
で表わし、ｘ％ とすると、擬似ロックしないためには、位相比較周期中
のロック点の数は 個以下（整数値）とする必要があり、中心周波数ｆのず
れやΔfmaxのばらつきを考慮してこの最大のロック点の
1/3以下程度としておくのが良い。
ロック点の間隔は、位相比較器として簡単なトライ
ステートバッファ等を用いるときは、基準信号の幅の２
倍以上ないと正しい動作が期待できない。
ステートバッファ等を用いるときは、基準信号の幅の２
倍以上ないと正しい動作が期待できない。
そこでまずPAL→NTSCの場合は、 書込側５フィールドの時間 ＝読出側６フィールドの時間 であり、１水平期間のクロック数を910〔CK〕とする
と、 となる。ここで比較信号をカウンタで形成し、かつ書込
側の１フレームの時間を整数で割切れなくしてはいけな
いので、ロック点の数は（１）の約数でなければならな
い。 ‥‥ 一方上述のの条件は、VXO（14）にリチウムタンタ
レートを用いた場合には、ｘ＝±0.3％であり、従って からの条件は111個以下となる。
と、 となる。ここで比較信号をカウンタで形成し、かつ書込
側の１フレームの時間を整数で割切れなくしてはいけな
いので、ロック点の数は（１）の約数でなければならな
い。 ‥‥ 一方上述のの条件は、VXO（14）にリチウムタンタ
レートを用いた場合には、ｘ＝±0.3％であり、従って からの条件は111個以下となる。
また上述のの条件は、基準信号に例えば３水平期間
幅の信号を使うとすると、この幅は読出側のクロック数
にして であり、上述の（１）の値をこのクロック数で割って、
の条件は、104個以下となる。
幅の信号を使うとすると、この幅は読出側のクロック数
にして であり、上述の（１）の値をこのクロック数で割って、
の条件は、104個以下となる。
従ってこれらの，，の条件を満すロック点の数
は、〔100,98,91,90,84,78,75,70,65,63,60,52,50,49,4
5,42,39,36,35,30,28,26,25,21,20,18,15,14,13,12,10,
9,7,6,5,4,3,2〕である。
は、〔100,98,91,90,84,78,75,70,65,63,60,52,50,49,4
5,42,39,36,35,30,28,26,25,21,20,18,15,14,13,12,10,
9,7,6,5,4,3,2〕である。
次にNTSC→PALの場合は、 書込側６フィールドの時間 ＝読出側５フィールドの時間 であり、１水平期間のクロック数を910〔CK〕とする
と、 となる。ここで上述と同様に比較信号をカウンタで形成
し、かつ書込側の１フレームの時間を整数で割切る必要
があるが、この場合は（２）の値が整数でないため、書
込側を３フレーム周期で比較するものとして、 書込側３フレームの時間 ＝56×７×13〔CK〕 ‥‥（２′） となり、ロック点の数は（２′）の約数でなければなら
ない。 ‥‥ 一方の条件は上述と同様111個以下となる。
と、 となる。ここで上述と同様に比較信号をカウンタで形成
し、かつ書込側の１フレームの時間を整数で割切る必要
があるが、この場合は（２）の値が整数でないため、書
込側を３フレーム周期で比較するものとして、 書込側３フレームの時間 ＝56×７×13〔CK〕 ‥‥（２′） となり、ロック点の数は（２′）の約数でなければなら
ない。 ‥‥ 一方の条件は上述と同様111個以下となる。
またの条件は、基準信号に３水平期間幅の信号を使
うとすると、この幅は読出側のクロック数にして であり、上述の（２′）の値をこのクロック数で割っ
て、の条件は262個以下となる。
うとすると、この幅は読出側のクロック数にして であり、上述の（２′）の値をこのクロック数で割っ
て、の条件は262個以下となる。
従ってこれらの，，の条件を満すロック点の数
は、〔91,65,35,25,13,7,5〕である。
は、〔91,65,35,25,13,7,5〕である。
さらにNTSC→NTSCの場合は、 書込側１フレームの時間 ＝525×910 ＝２×３×53×72×13〔CK〕 ‥‥（３） となり、ロック点の数は（３）の約数でなければならな
い。 ‥‥ 一方の条件は上述と同様111個以下となる。
い。 ‥‥ 一方の条件は上述と同様111個以下となる。
またの条件は、基準信号に３水平期間幅の信号を使
うとすると、この幅は ３×910〔CK〕 であり、上述の（３）の値をこのクロック数で割って、
の条件は87個以下となる。
うとすると、この幅は ３×910〔CK〕 であり、上述の（３）の値をこのクロック数で割って、
の条件は87個以下となる。
従ってこれらの，，の条件を満すロック点の数
は、〔78,75,70,65,50,49,42,39,35,30,26,25,21,15,1
4,13,10,7,6,5,3,2〕である。
は、〔78,75,70,65,50,49,42,39,35,30,26,25,21,15,1
4,13,10,7,6,5,3,2〕である。
またPAL→PALの場合は、 書込側１フレームの時間 ＝625×910 ＝２×55×７×13〔CK〕 ‥‥（４） となり、ロック点の数は（４）の約数でなければならな
い。 ‥‥ 一方の条件は上述と同様111個以下となる。
い。 ‥‥ 一方の条件は上述と同様111個以下となる。
またの条件は、基準信号に３水平期間幅の信号を使
うとすると、この幅は ３×910〔CK〕 であり、上述の（４）の値をこのクロック数で割って、
の条件は104個以下となる。
うとすると、この幅は ３×910〔CK〕 であり、上述の（４）の値をこのクロック数で割って、
の条件は104個以下となる。
従ってこれらの，，の条件を満すロック点の数
は、〔91,70,65,50,35,26,25,14,13,10,7,5,2〕であ
る。
は、〔91,70,65,50,35,26,25,14,13,10,7,5,2〕であ
る。
そこでこれらの中から適当に選んで、上述の例では全
ての場合に、ロック点の数を１比較周期に35個に定めて
いる。
ての場合に、ロック点の数を１比較周期に35個に定めて
いる。
この発明によれば、基準信号と比較信号とをそれぞれ
元の信号を分周して得ると共に、この分周比を選定して
いるので、書込側及び読出側の同期周波数が異なる場合
にも同期をとることができ、方式変換を行う際の同期も
良好にとることができるようになった。
元の信号を分周して得ると共に、この分周比を選定して
いるので、書込側及び読出側の同期周波数が異なる場合
にも同期をとることができ、方式変換を行う際の同期も
良好にとることができるようになった。
第１図は本発明による同期回路の一例の構成図、第２図
はその説明のためのタイミングチャート図、第３図はNT
SC方式のときの追い込みのタイミングチャート図、第４
図はPAL方式のときの追い込みタイミングチャート図、
第５図は追い越し動作の説明のための線図、第６図は従
来の回路の構成図、第７図はその説明のためのタイミン
グチャート図である。 （１）（２）は入力端子、（３）はタイミング調整回
路、（４）はゲート回路、（５）（７）（15）は分周
器、（６）はインバータ、（８）（16）（26）（32）〜
（35）（38）（39）はフリップフロップ、（９）はエッ
ジ検出回路、（11）（36）（37）はオア回路、（12）は
比較器、（13）はローパスフィルタ、（14）は可変周波
数発振器、（17）はノア回路、（21）（23）はカウン
タ、（22）（24）（31）はデコーダ、（25）はアンド回
路、（27）（28）は出力端子である。
はその説明のためのタイミングチャート図、第３図はNT
SC方式のときの追い込みのタイミングチャート図、第４
図はPAL方式のときの追い込みタイミングチャート図、
第５図は追い越し動作の説明のための線図、第６図は従
来の回路の構成図、第７図はその説明のためのタイミン
グチャート図である。 （１）（２）は入力端子、（３）はタイミング調整回
路、（４）はゲート回路、（５）（７）（15）は分周
器、（６）はインバータ、（８）（16）（26）（32）〜
（35）（38）（39）はフリップフロップ、（９）はエッ
ジ検出回路、（11）（36）（37）はオア回路、（12）は
比較器、（13）はローパスフィルタ、（14）は可変周波
数発振器、（17）はノア回路、（21）（23）はカウン
タ、（22）（24）（31）はデコーダ、（25）はアンド回
路、（27）（28）は出力端子である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/04 - 5/12 H04N 7/01 H04N 11/00 - 11/22 H04N 5/262 - 5/28
Claims (1)
- 【請求項１】入力ビデオ信号をその同期信号に従ってメ
モリに書込み、この書込まれた信号を可変周波数発振器
で発生されるクロック信号から形成された同期信号に従
って読出して出力ビデオ信号を形成するに当り、 上記入力ビデオ信号の水平同期信号を第１の分周比で分
周して得たｎフレームに１回（ｎは正の整数）の基準パ
ルスと、上記クロック信号を第２の分周比で分周して得
た上記基準パルスのｍ分の１（ｍは正の整数）の周期で
且つ上記入力ビデオ信号の垂直同期信号の期間でのみ形
成される比較信号とを位相比較し、 この比較出力を上記可変周波数発振器に帰還してPLLを
構成すると共に、 上記第１及び第２の分周比をそれぞれ上記入力ビデオ信
号及び出力ビデオ信号の同期周波数と、上記クロック信
号の周波数との公約数に基づいて選定するようにしたこ
とを特徴とする同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02039522A JP3118809B2 (ja) | 1990-02-20 | 1990-02-20 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02039522A JP3118809B2 (ja) | 1990-02-20 | 1990-02-20 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03242088A JPH03242088A (ja) | 1991-10-29 |
| JP3118809B2 true JP3118809B2 (ja) | 2000-12-18 |
Family
ID=12555380
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02039522A Expired - Fee Related JP3118809B2 (ja) | 1990-02-20 | 1990-02-20 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3118809B2 (ja) |
-
1990
- 1990-02-20 JP JP02039522A patent/JP3118809B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03242088A (ja) | 1991-10-29 |
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