JP3117686B2 - Lsi回路パターンの設計方法 - Google Patents
Lsi回路パターンの設計方法Info
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Description
ンの設計方法、及びLSI回路パターンの設計に用いら
れるゲート遅延時間算出方法に関する。
遂げているが、このような微細化の進歩に伴って、配線
遅延の増大が大きな問題となっている。この問題を解決
するには、(1)Cu配線や低誘電膜等の新材料、
(2)リピータ、或いは配線幅を自由に変化できる可変
ピッチラウタ等の新回路技術、及び(3)微細化に際し
て短くなる配線についてはその幅及び膜厚をスケーリン
グに相当する分だけ小さくし、長くなる配線については
その幅及び膜厚を逆に大きくした構造(いわゆる階層化
配線構造)、など、新しい技術の使用が必要不可欠にな
る。
て、上記(1)に関してはIEEE 1993IEDM Technical Di
gest, pp.261-264、上記(2)に関してはIEEE 1994 Tr
ans.on Electron Devices, vol.ED-32(1985), pp.903-9
09、そして上記(3)に関してはIEEE 1995 Proceeding
s of IEEE, pp.20-36が、それぞれ一例として挙げられ
る。
いて配線デザインルールや配線層数を決定する手法は、
例えばIEEE 1995 IEDM Technical Digest, pp.241-24
4、或いは、IEEE 1995 IEDM Technical Digest, pp.245
-249に開示されている。
及び配線層数の決定方法の一例について、説明する。
法に関して説明する。
ーカルな配線の配線パターン(論理回路ブロックを構成
するセル同士をその論理回路ブロック内で接続するよう
な配線)とグローバルな配線の配線パターン(論理回路
ブロック同士を接続するような配線)との2種類に分け
て考えており、このような配線パターンの区分が、この
決定方法の特徴となっている。
遅延は問題にならないので、デザインルールとしては基
本的にSIA(Semiconductor Industry Association)
のロードマップに基づいた値を採用している。一方、グ
ローバルな配線の配線パターンでは、最大配線長をチッ
プの長さと仮定し、その場合の配線遅延がクロック周波
数の逆数に等しくなるように、配線ピッチ及び配線膜厚
を調整している。
明する。
電率をε、真空の誘電率をε0、配線長をL、平均的な
配線ピッチをPave、配線膜厚をTとすると、配線遅延
RCは、以下の(1)式によって、 RC=2ρ・ε・ε0(4L2/Pave2+L2/T2) …… (1) と表される。一方、最小の配線ピッチをPeffとする
と、配線層数Nは、以下の(2)式によって、 N=Pave/Peff …… (2) と表される。上記の(1)式において、配線長Lをチッ
プの長さとし、配線遅延RCがクロック周波数の逆数に
等しくなるように配線ピッチPave及び配線膜厚Tを決
めると、(2)式から配線層数Nを求めることができ
る。
配線デザインルール及び配線層数を決定する従来のLS
I回路パターンの設計方法には、以下のような課題があ
る。
ンの設計方法は、ローカルな配線の配線パターンが最下
層から数えて3層程度の配線層に存在し、グローバルな
配線の配線パターンは、ローカルな配線の配線パターン
が収納された配線層上に更に積層配置された2層程度の
配線層に存在しているような、全体として5層程度まで
の配線層を備えた比較的積層数の小さい配線構造を前提
として考えられた設計方法である。そのため、配線パタ
ーンをローカルな配線の配線パターンとグローバルな配
線の配線パターンとの2種類に分けて考え、ローカルな
配線の配線パターンについては、SIAのロードマップ
に基づいたデザインルールを調整することなくそのまま
用い、グローバルな配線の配線パターンについてのみ、
上述した設計方法によりデザインルールを調整してい
る。
回路構成の複雑化に伴って、配線層が5層以上となった
多層配線構造が求められている。このような多層配線構
造において、従来のLSI回路パターンの設計方法(グ
ローバルな配線の配線パターンのデザインルールだけを
調整している)で回路パターンを設計すると、5層以上
の配線層のデザインルールをどのように設定するか、ま
たグローバルな配線の配線パターン及びローカルな配線
の配線パターンの各々に対する配線層数をいくつに設定
するか、等の点が決定できず、最適な配線パターンを得
ることができない。
hnical Digest, pp.241-244に基づく従来の方法による
設計では、0.25μm世代では配線層数が6、0.1
8μm世代では配線層数が7、0.13μm世代では配
線層数が11、更に0.10μm世代では配線層数が1
5となって、世代が進むにつれて配線層数が非現実的な
大きな値となっている。但し、上記の設計計算では、ス
ケーリング、最小の配線ピッチPeff、及び配線遅延R
Cは、直前の世代における値の0.7倍、チップの長さ
は、直前の世代における値の1.1倍、配線材料は、
0.25μm世代ではAl、及び0.18μm以降の世
代ではCuとし、層間絶縁膜の比誘電率は、0.25μ
m世代で3.5、0.18μm世代で3.0、0.13
μm世代で2.6、0.10μm世代で2.2、という
条件にしている。
されたものであって、その目的は、(1)多層配線構造
であっても高精度の設計を行うことができるLSI回路
パターンの設計方法を提供すること、及び(2)そのよ
うなLSI回路パターンの設計にて用いられ得て、回路
パターンに含まれるゲートのゲート遅延時間に対する高
精度の算出方法を提供すること、である。
ーンの設計方法は、5層以上の多層配線構造を有するL
SIチップ上に、複数のゲートと、該複数のゲート間を
接続する配線パターンと、をパターン設計するにあたっ
て、論理回路ブロックを構成するセル同士を該論理回路
ブロック内で接続するようなローカルな配線の配線パタ
ーンは、配線膜厚と配線幅との間のアスペクト比が1に
近似した配線構造を有する配線を用いてパターン設計
し、該論理回路ブロック同士を接続するようなグローバ
ルな配線の配線パターンは、該アスペクト比が2に近似
した配線構造を有する配線を用いてパターン設計し、該
グローバルな配線の配線パターンの内の少なくとも1層
の配線ピッチが、該ローカルな配線の配線パターンの配
線ピッチよりも大きく、前記グローバルな配線は、配線
長の短いものを最下層に配置し、配線長が長いものを上
層に配置するようにし、グローバルな配線の中で最下層
に配置されたグローバルな配線の配線ピッチを、ローカ
ルな配線と同じ配線ピッチとすることによって、前述の
目的が達成される。
変動するファクター、具体的には、駆動ゲートを構成す
るトランジスタのオン抵抗、複数の負荷ゲートの各々を
構成するトランジスタのファンアウト容量の合算値、分
岐配線の配線容量、注目配線の配線容量、及び注目配線
の配線抵抗を用いて、配線負荷がない場合のゲート遅延
時間を補正することによって、実際のゲート遅延時間を
計算する。これによって、精度の高いゲート遅延時間値
を得ることができる。
方法によれば、遅延時間を抑えることができる各操作
(ドライバーサイズ拡大操作、リピータ挿入操作、及び
配線ピッチ拡大操作)の実施に際して、各操作の実施に
伴うチップ面積及び配線層数の増加に応じた優先順位を
付けて、実施すべき操作を選択する。これによって、チ
ップ面積及び配線層数の増加を抑制することができる。
計方法によれば、各配線層において最適のデザインルー
ルで回路設計を行った上で、ゲート数に応じた最適の配
線層数を得ることができる。
方法によれば、配線膜厚と配線幅との間のアスペクト比
に応じた配線パターンの設計を行うことができるので、
チップ面積及び配線層数の増加を更に抑制することがで
きる。
参照して説明する。
SI回路パターンの設計方法(配線デザインルール及び
配線層数の決定手法を含む)のフローチャートを示して
いる。
は、まずステップ101で、技術トレンドに従って、L
SIチップの面積及びゲート数を予測する。具体的に
は、例えばテクノロジー条件を0.13μm世代とした
ときに、LSIチップの面積は430mm2、ゲート数
は1000万ゲートと予測する。
従って配線のデザインルールを設定する。この際のテク
ノロジー条件は、例えば、0.13μm世代、配線膜厚
0.37μm、層間膜厚0.61μm、配線ピッチ0.
4μm(配線幅0.2μm及び配線間隔0.2μm)、
とする。
おける各ゲート間の配線長分布を計算(予測)する。具
体的には、ステップ103では、ステップ102で設定
した各配線デザインルールに対して配線長分布の算出操
作を1度ずつだけ行った上で、算出した配線長分布に基
づいて、各配線長でのゲート数のデータを順次読み出
す。
作としては、例えば、1996 VLSI Technology Symposiu
m, pp.241-242に紹介されている手法を用いることがで
きる。この手法は、簡単にいうと、レントの法則に基づ
いたランダムロジックネットワークの統計的な配線長分
布モデルにより、配線分布を算出する。図2は、この手
法による配線長分布の計算結果の一例を示している。図
2から明らかなように、配線長の短いゲートの数は非常
に多いが、配線長の長いゲートの数は非常に少ない。特
に、チップの長さを越える配線長のゲートの数は、極端
に少なくなる。ステップ103でLSIチップにおける
各ゲート間の配線長分布を計算した後に、ステップ10
4で、配線長の短いゲートから順に配線パターンの設計
を行う。具体的には、まず最も配線長の短い駆動ゲート
の配線パターンを設計し、設計した配線パターンについ
てのゲート遅延時間Tpdを算出する。そして、算出した
ゲート遅延時間Tpdが目標値を満たしているか否かをス
テップ105で判断し、目標値を満たしていない(すな
わち、目標値よりも大きい)ことを確認すると、ステッ
プ102に戻って、配線デサインルールを設定し直す。
ルの再設定操作では、配線幅、配線間隔、配線膜厚、及
び層間膜厚の少なくとも1つを大きくするようにデザイ
ンする。
ップ105)を繰り返すことで、配線パターンの設計を
行う。この配線パターンの設計操作の途中において、最
も配線長の短い駆動ゲートの配線パターンのゲート遅延
時間が目標値を満たしている(すなわち、目標値以下で
ある)ことをステップ105において確認すると、ステ
ップ106に移行する。
ンにおける配線の占有面積の総和を計算する。配線の占
有面積の総和の計算は、配線ピッチと配線長とその配線
長でのゲート数と配線効率との積(すなわち、「配線ピ
ッチ×配線長×ゲート数×配線効率」の値)を、設計し
た配線パターン同士で加算することで行う。なお、上記
の配線効率の値は、典型的には約0.4である。
配線パターンの占有面積の総和と予測したチップ面積と
を比較する。配線パターンの占有面積の総和が予測した
チップ面積を越えていないことを確認すると、ステップ
103に戻って、次に配線長が短い(例えば、2番目に
短い)ゲートのデータを読み出す操作を行う。そして、
読み出したゲートの配線パターン設計(ステップ10
4)、及びゲート遅延時間と目標値との比較判断(ステ
ップ105)を同様に行って、このゲートに対する配線
パターンを決定する。
た後に、設計した各ゲート(最も配線長の短いゲート、
2番目に配線長の短いゲート)の配線パターンの占有面
積の総和を計算し(ステップ106)、計算した配線パ
ターンの占有面積の総和と予測したチップ面積とを比較
する(ステップ107)。求められた配線パターンの占
有面積の総和が予測したチップ面積を越えていないこと
を確認すると、ステップ103に戻って、配線長が次に
短いゲート(すなわち、配線長が3番目以降に短いゲー
ト)について、順次、上述したステップ103〜ステッ
プ107の操作を行う。このような操作は、ステップ1
07において、配線パターンの占有面積の総和がチップ
面積を越えたと判断するまで行う。
毎のゲートの配線パターンが、配線長の短いものから順
に設計される。
配線パターンの配線の占有面積の総和がチップ面積を越
えたと判断すると、ステップ108で配線層を一層追加
する処理を行い、更にステップ102で配線デザインル
ールを再設定する処理を行う。その上で、追加した配線
層上において、ステップ103〜ステップ107の操作
を再度行って、未設計状態のゲートの配線パターンを配
線長の短いものから順に設計する。
08)を、ステップ103で算出した配線長分布全体の
配線パターンが設計し終わるまで行うことで、すべての
ゲートの配線パターンを設計する。
れたゲート遅延時間の値が所定の目標値よりも大きいと
ステップ105で判断された場合、直ちにステップ10
2の配線デザインルールの再設定を行っている。或い
は、ステップ105において、算出されたゲート遅延時
間の値が所定の目標値よりも大きいと判断された場合
に、ステップ104で設計された配線パターンを改変す
る操作を行うことも可能である。
望の目標値の範囲内に収める目的で行われる配線パター
ンの改変工程を、図3のフローチャートを参照して以下
に説明する。
ップを製造するテクノロジーから、各ゲートの遅延時間
を以下の(3)式により計算する。すなわち、 Tpd=tpd+Rtr×(Cd+Cw)+Rw×k1×Cf+Rw×k2×Cd+ Rw×k3×Cw …… (3) Tpd:ゲート遅延時間、 tpd:配線負荷がない場合のゲート遅延時間、 Rtr:駆動ゲートを構成するトランジスタのオン抵抗、 Cf:負荷ゲートの各々を構成するトランジスタのファ
ンアウト容量の合算値、 Cd:各分岐配線の配線容量、 Cw:注目配線の配線容量、 Rw:注目配線の配線抵抗、 なお、k1、k2、k3は、0から1までの値をとる定数で
ある。
反比例し、Cfはトランジスタのゲート幅に比例する。
また、Cd、Cw、及びRwは、各々の配線の配線長に比
例する。
配線について、図4で示す模式的な回路構成に基づいて
説明する。
(この例では4つ)の負荷ゲート2A〜2Dが配線3に
よって接続されている。このような回路構成において、
負荷ゲート2Aを「注目する負荷ゲート」とすると、駆
動ゲート1から注目する負荷ゲート2Aに至る配線を
「注目配線」3aと呼び、注目配線3aの上の配線分岐
点4A及び4Bからそれぞれ分岐して、注目する負荷ゲ
ート2A以外の負荷ゲート(以下、「注目しない負荷ゲ
ート」と称す)2B、2C、及び2Dに至る配線を、そ
れぞれ「分岐配線」3b1及び3b2と呼ぶ。なお、配線
分岐点4Bから分岐した分岐配線3b2は、途中で更に
分岐してそれぞれ負荷ゲート2C及び2Dに接続してい
る。そのため、分岐配線3b2は、配線分岐点4Bから
負荷ゲート2Cに至る分岐配線と、配線分岐点4Bから
負荷ゲート2Dに至る分岐配線と、を兼ねている。
d、Rtr、及びCfは、LSIチップを製造するテクノロ
ジーから決まる定数であって、以下、これらのパラメー
タ(すなわち、tpd、Rtr、及びCf)を計算する原理
を示す。但し、ここでは、説明を簡単にするために、駆
動ゲート1のファンアウトが1の場合、すなわち、分岐
配線の配線容量Cdの値が0であり且つk1=1とした場
合を例にして、説明する。これは、これらのパラメータ
(すなわち、tpd、Rtr、及びCf)の値が、Cd、C
w、及びRwの値に関わらず一定であるためである。
配線抵抗Rwを変化させる回路シミュレーションによっ
て得られた、ゲート遅延時間Tpdの計算結果である。横
軸が配線容量Cw及び縦軸がゲート遅延時間Tpdを示
し、配線抵抗Rwをパラメータとして描かれている。こ
のとき、回路シミュレーションに用いるSPICE(Si
mulation Program with Integrated Circuit Emphasi
s)パラメータは、LSIチップを製造するテクノロジ
ーから求められ、このときのテクノロジー条件は、0.
35μmCMOS世代である。
て(3)式を書き直すと、以下の(4)式、 Tpd=tpd+Rw×Cf+(Rtr+k3×Rw)×Cw …… (4) となる。上記の式(4)よりわかるように、ゲート遅延
時間Tpdは、次の(5)及び(6)の各項、すなわち、 tpd+Rw×Cf …… (5) (Rtr+k3×Rw)×Cw …… (6) を加算したものとなる。ここで、上記(5)項は、注目
配線3aの配線容量Cwに依存せず、図5における直線
の縦軸の切片に相当する。一方、上記(6)項は、注目
配線3aの配線容量Cwに比例しており、(6)項中の
(Rtr+k3×Rw)が、図5における直線の傾きに相当
する。
わち、tpd+Rw×Cf)、横軸に注目配線3aの配線抵
抗Rwの値をとって、両者の関係をプロットした結果を
示している。また、図7には、縦軸に上記(6)項に含
まれる(Rtr+k3×Rw)の値、横軸に注目配線3aの
配線抵抗Rwの値をとって、両者の関係をプロットした
結果を示している。
負荷がない場合の駆動ゲート1の遅延時間tpdに相当
し、直線の傾きが、負荷ゲートを構成するトランジスタ
のファンアウト容量Cfに相当する。また、図7におい
て、直線の縦軸の切片が、駆動ゲート1を構成するトラ
ンジスタのオン抵抗Rtrに相当し、直線の傾きが、定数
k3に相当する。
ノロジーに基づいて、注目配線3aの配線容量Cw及び
配線抵抗Rwを変化させて回路シミュレーションすれ
ば、配線負荷がない場合のゲートの遅延時間tpd、駆動
ゲート1を構成するトランジスタのオン抵抗Rtr、負荷
ゲートを構成するトランジスタのファンアウト容量C
f、及び定数k3が求められる。
存在する場合における、「負荷ゲートの各々を構成する
トランジスタのファンアウト容量の合算値Cf」を、よ
り詳細に記載すると、上記の(3)式における(Rw×
k1×Cf)の項は、次の(7)及び(8)式、すなわ
ち、 Rw×k1×Cf=Rw×(k11×Cf1+k12×Cf2+… +k1n-1×Cfn-1+k1n×Cfn) …… (7) k11=L1/L、...、k1n=Ln/L …… (8) により算出される。但し、Cf1〜Cfn:各負荷ゲートの
ファンアウト容量、L1〜Ln:駆動ゲートから各負荷ゲ
ートに対応する配線分岐点に至る注目配線の配線距離、
及びL:注目配線の総配線距離である。
(8)の中のパラメータを、具体的に説明する。
ト、注目しない負荷ゲート、注目しない負荷ゲートのそ
れぞれに対応する配線分岐点、及びこの配線分岐点の位
置により規定されるパラメータは、それぞれ以下のよう
になる。 (a)負荷ゲート2Aが注目する負荷ゲートであり、負
荷ゲート2B、2C、及び2Dが注目しない負荷ゲート
であり、これらの各負荷ゲート2A、2B、2C、及び
2Dのファンアウト容量を、それぞれCf1、Cf2、C
f3、及びCf4とする。 (b)配線3の上の配線分岐点は4A及び4Bの2点で
あり、配線分岐点4Aが負荷ゲート2Bに対応する配線
分岐点となり、配線分岐点4Bが負荷ゲート2C及び2
Dに対応する配線分岐点となる。 (c)駆動ゲート1から、注目しない負荷ゲート2Bに
対応する配線分岐点4Aに至る注目配線3aの配線距離
は、図4中のL1となる。 (d)駆動ゲート1から、注目しない負荷ゲート2Cに
対応する配線分岐点4Bに至る注目配線3aの配線距離
は、図4中のL2となる。 (e)駆動ゲート1から、注目しない負荷ゲート2Dに
対応する配線分岐点4Bに至る注目配線3aの配線距離
は、図4中のL2となる。 (f)注目配線3aの総配線距離は、図4中のLとな
る。 (g)駆動ゲート1から、分岐配線3b1の配線分岐点
4Aに至る注目配線3aの配線距離は、図4中のD
1(=L1)となる。 (h)駆動ゲート1から、分岐配線3b2の配線分岐点
4Bに至る注目配線3aの配線距離は、図4中のD
2(=L2)となる。 (i)分岐配線3b1の配線容量をCd1とする。 (j)分岐配線3b2の配線容量をCd2とする。
ゲート2Aに対応する定数k11は、 k11=L/L=1 …… (9) により求められ、注目しない負荷ゲート2Bに対応する
定数k12は、 k12=L1/L …… (10) により求められる。同様に、注目しない負荷ゲート2C
及び2Dに対応する定数k13及びk14は、 k13=k14=L2/L …… (11) により求められる。
×Cfの値は、 Rw×k1×Cf=Rw×{Cf1+(L1/L)×Cf2+(L2/L)×Cf3 +(L2/L)×Cf4} …… (12) により求められる。また、上記パラメータ条件により、
分岐配線3b1に対応する定数k21は、 k21=k3×(D1/L) …… (13) により、同様に、分岐配線3b2に対応する定数k2
2は、 k22=k3×(D2/L) …… (14) により、それぞれ求められる。従って、図4の回路構成
におけるRw×k2×Cdの値は、 Rw×k2×Cd=Rw×{k3×(D1/L)×Cd1+ k3×(D2/L)×Cd2} …… (15) となる。
位置する配線層は、注目配線3aに直交するパターンが
ほとんどであるが、上記の算出例においては、注目配線
3aの両隣及び上下にそれぞれ配線層がある最悪パター
ンの2次元的配線構造を想定して計算を行っている。こ
のような配線パターンの場合には、上下の配線層におけ
る配線間隔がかなり広い場合でも、上下の配線層は、注
目配線3aの配線容量Cwに対してグランドプレーン
(接地層)として機能する。そのため、注目配線3aの
配線容量Cwは、2次元的な構造だけを考えれば充分と
なる。
たりの値は、その断面が相似形なものに対しては同じで
あるため、実際の計算においては、単位長さ当たりの配
線容量のテーブルを補間し、更に配線長の値を掛けるこ
とで、注目配線3aの配線容量Cwの値を求める。この
場合の配線構造のパラメータとしては、配線幅、配線間
隔、配線膜厚、及び層間膜厚の4つがあるが、これらを
層間膜厚で除算して規格化するとパラメータが3つに減
るので、配線容量のテーブルは3次元テーブルとなる。
また、配線容量Cd1及びCd2に関しても、配線容量C
wと同様に計算できる。
にして配線容量の計算を行っているが、実際のDAツー
ルを用いて計算を行う場合には、使用するDAツールに
組み込まれている計算方法を使用すればよい。
り、ゲート遅延時間Tpdが計算される。
ップを説明する。
ップ301の操作により計算したゲート遅延時間Tpdが
目標値を満たしているかどうかを判断し、目標値を満た
している(すなわち、目標値以下である)ことを確認す
ると、操作を終了する。一方、まだ、目標値を満たして
いない場合には、ステップ303に移行する。
のドライバーサイズを大きくする操作を、ゲート遅延時
間Tpdが目標値(例えば、クロック周波数の15%)を
満たすまで行う。駆動ゲート1のドライバーサイズを大
きくすると、駆動ゲート1を構成するトランジスタのオ
ン抵抗Rtrが小さくなる、すなわち、ゲートの遅延時間
Tpdが小さくなる。ここで、駆動ゲート1のドライバー
サイズは複数個用意されており、デフォルトの駆動ゲー
ト1は、一番小さいドライバーサイズを備えたものに設
定されている。このように設定された駆動ゲート1のド
ライバーサイズは、配線を流れる電流密度がエレクトロ
マイグレーションの信頼性基準を越えるまで大きくする
ことができる。
グレーションの信頼性基準を限度として駆動ゲート1の
ドライバーサイズの拡大操作を繰り返し行った後、ステ
ップ304でゲート遅延時間Tpdが目標値を満たしてい
るか否かを判断し、目標値を満たしている(すなわち、
目標値以下である)ことを確認すると、操作を終了す
る。一方、まだ、目標値を満たしていないことを確認し
た場合には、ステップ305に移行する。
操作を行う。ここでのリピータは、ゲート間の配線に挿
入されるCMOSインバータから構成されている。CM
OSインバータは、その構造から信号を反転して出力す
るため、1個のリピータは2つのCMOSインバータか
ら構成されている。
間距離を1/(n+1)ずつに分割する位置に各リピー
タを挿入して、ゲート遅延時間Tpdを調整(小さく)す
る。このリピータの構成例を、図8(a)及び(b)を
参照して説明する。図8(a)は、リピータが挿入配置
されない状態の回路構成であり、駆動ゲート1と負荷ゲ
ート2とが配線3によって接続されている。図8(b)
は、配線3に1個のリピータ5が挿入された状態の回路
構成である。図8(a)及び(b)において、参照符号
5はリピータを示し、参照符号5a及び5bはそれぞ
れ、リピータ5を構成するCMOSインバータを示して
いる。
pdが小さくなる原理を、以下に説明する。
遅延(すなわち、前述した(4)式中における(k3×
Rw×Cw)の項)により律則される。これは、配線抵抗
Rw及び配線容量Cwが何れも配線長に比例し、配線遅延
は配線長の2乗に比例することに起因している。そのた
め、リピータによって配線を1/(n+1)ずつに分割
すると、配線遅延は1/(n+1)に低減される。
遅延時間は、前述した(4)式における配線負荷がない
場合のゲート遅延時間tpdの値のn倍に増加する。その
ため、リピータの挿入個数には最適値が存在する。図9
には、リピータをn個挿入して計算したゲート遅延時間
Tpdの結果の一例を示している。ここでのテクノロジー
条件は、0.13μm世代、Cu配線、層間絶縁膜の比
誘電率2.6、配線長4mm、配線膜厚0.37μm、
及び層間膜厚0.61μmである。図9では、このよう
なテクノロジー条件における配線ピッチ0.4μmのデ
ータ(黒丸プロット)及び配線ピッチ0.8μmのデー
タ(白丸プロット)を、それぞれ示している。
8μmの場合には、挿入リピータ数=1が最適となり、
一方、配線ピッチ0.4μmの場合には、挿入リピータ
数=2が最適となっている。なお、ここで、最適な挿入
リピータ数とは、最もゲート遅延時間Tpdが小さくなる
挿入リピータ数をいう。
ップ305においてリピータを最適数だけ挿入配置した
後に、ゲート遅延時間Tpdが目標値を満たしているか否
かをステップ306で判断し、目標値を満たしている
(すなわち、目標値以下である)ことを確認すると、操
作を終了する。一方、まだ目標値を満たしていない場合
には、ステップ307に移行する。
ることでゲート遅延時間Tpdを小さくする操作を行う。
配線ピッチを広くするとは、配線幅及び配線間隔を広く
することを意味し、このような操作を行うと、前述した
(4)式において、配線容量Cwをほぼ一定値に保った
ままで配線抵抗Rwを低減することができる。その上
で、ステップ304及び306と同様の判定動作を、ス
テップ308で行う。
たゲート遅延時間Tpdの算出結果の一例を示している。
なお、ここでのテクノロジー条件は、0.13μm世
代、Cu配線、層間絶縁膜の比誘電率2.6、配線長4
mm、配線膜厚0.37μm、及び層間膜厚0.61μ
mである。
広くするとゲート遅延時間Tpdが小さくなる。但し、設
定する配線ピッチが上記テクノロジー条件における配線
ピッチの最小ピッチの2倍値を越えると、ゲート遅延時
間Tpdは飽和する。これは、配線ピッチの最小ピッチの
2倍値を越えると、配線幅が大きくなって配線底面に発
生する配線容量が増加するため、配線遅延の改善効果が
頭打ちになることに起因している。
行い、ステップ303の操作でもゲート遅延時間Tpdが
目標値を満たさない場合にはステップ305を行い、更
にステップ305でもゲート遅延時間Tpdが目標値を満
たさない場合には、ステップ307を行っている。すな
わち、ステップ303,ステップ305、及びステップ
307の操作に、優先順位を付けている。各ステップ3
03,305,307にこのような優先順位を付けるこ
とで、チップ面積及び配線層数をできる限り増加させな
いようにしている。以下では、このようなステップの優
先順位付けによってチップ面積及び配線層数の増加を抑
制できる理由を、説明する。
ライバーのサイズを大きくする)では、操作の実施に伴
って駆動ゲート1を構成するトランジスタの面積は増加
する。しかし、この操作により増加したトランジスタの
占有面積が論理回路網全体の面積に占める割合は、非常
に小さい。従って、ステップ303の操作による全体の
面積増加分は、非常に小さなものとなる。一方、ステッ
プ305の操作(リピータの挿入配置)は、DA(Desi
gn Automation)の負担が大きいために、ステップ30
3より優先順位は下げざるを得ない。また、ステップ3
07の操作(配線ピッチを広くする)に関しては、この
ような操作を必要とする配線の割合は非常に小さいもの
であるが、配線長の割合から見るとかなり大きくなるた
め、一番優先順位を下げている。
ようなステップ303、305、及び307の操作によ
る回路パターンの変化を、回路図(図11(a−1)、
(b−1)、(c−1)、及び(d−1))、並びに実
際のマスクパターンをイメージした物理的平面図(図1
1(a−2)、(b−2)、(c−2)、及び(d−
2))として、順に示している。
図、及びそれに対応する図11(a−2)の平面図は、
ステップ303の操作の開始前の状態を示しており、駆
動ゲート1及び負荷ゲート2が配線3によって接続され
ている。
ーのサイズを大きくする操作が行われる。これによっ
て、図11(b−1)に示す回路図、及びそれに対応す
る図11(b−2)の平面図に示されるように、駆動ゲ
ート1が駆動ゲート1aに置き換えられる。次に、ステ
ップ305では、配線3にリピータ5を挿入する操作が
行われる。これによって、図11(c−1)の回路図、
及びそれに対応する図11(c−2)の平面図に示され
るように、配線3の間にリピータ5(CMOSインバー
タ5a及び5b)が挿入された構成が得られる。更に、
ステップ307で、配線3の配線ピッチを広くする操作
が行われると、図11(d−1)の回路図、及びそれに
対応する図11(d−2)の平面図に示されるように、
配線3が太い配線33で置き換えられた構成が得られ
る。
ては、使用するDAツールに図3のフローチャートに従
った処理ルーチンを組み込んで、設計処理を進めればよ
い。
ャートの操作(配線パターン設計の改変手法)を図1の
フローチャートに組み込んだ結果として得られる全体フ
ローチャートを示す。但し、図12の各ステップについ
ての説明は、これまでに述べた内容の繰り返しとなるの
でここでは省略する。
デザインルールの再設定時の、配線幅及び配線膜厚の再
設定基準を、図13を参照して説明する。
u配線、及び層間膜厚0.61μmというテクノロジー
条件の下で、ゲート遅延時間Tpdが最適となる配線幅と
配線膜厚との関係を、各配線ピッチ(0.4μm、0.
5μm、及び0.6μm)毎にプロットしたデータを示
す。具体的には、図13の中で白丸が配線ピッチ(0.
4μm)でのデータを示し、黒丸が配線ピッチ(0.5
μm)でのデータを示し、×印が配線ピッチ(0.6μ
m)でのデータを示している。また、図中の線Iは、配
線幅と配線膜厚との間のアスペクト比が1である関係を
示し、線IIは、配線幅と配線膜厚との間のアスペクト比
が2である関係を示している。
間Tpdが最適となる配線幅と配線膜厚との間のアスペク
ト比には、配線ピッチに関係なく、ある一定の規則性が
ある。すなわち、配線幅と配線膜厚との間のアスペクト
比が1付近の領域(以下、「領域α」という)、及び配
線幅と配線膜厚との間のアスペクト比が2付近の領域
(以下、「領域β」という)において、ゲート遅延時間
Tpdは最適値をとっている。より具体的には、領域α
は、アスペクト比が1.0〜1.2の間の値をとる領域
に相当し、領域βは、アスペクト比が1.8〜2.3の
間の値をとる領域に相当する。
スペクト比が2以上である場合には、アスペクト比が2
の場合に比べてゲート遅延時間Tpdの値に大きな差が存
在しない。従って、作り易さという観点からは、アスペ
クト比は約2に設定すれば十分であると考えられる。
次のような事実が分かる。
最適となるLSI回路パターンを詳細に検討してみる
と、配線長が短い、ファンアウト負荷が小さい、ドライ
バーサイズが小さい、といった特徴がある。このような
特徴は、ローカルな配線(論理回路ブロックを構成する
セル同士をその論理回路ブロック内で接続するような配
線)に、特有のものである。一方、領域βでゲート遅延
時間Tpdが最適となるLSI回路パターンを詳細に検討
してみると、配線長が長い、ファンアウト負荷が大き
い、ドライバーサイズが大きい、といった特徴がある。
このような特徴は、グローバルな配線(論理回路ブロッ
ク同士を接続するような配線)に、特有のものである。
カルな配線のイメージを、図14(a)〜(c)を参照
して説明する。
平面上にアレイ状に配置されたチップ上面のイメージを
模式的に示す平面図である。グローバルな配線とは、こ
の図14(a)に示される配線層M4〜M6のように、
複数のブロックにまたがって形成されている配線に相当
する。一方、図14(b)は、図14(a)のアレイの
中の1つのブロックを拡大して示す平面図であり、1ブ
ロックの上面のイメージを模式的に示している。各ブロ
ックは、X−Y平面上にアレイ状に配置された複数のセ
ルを有しており、複数のセルにまたがるように形成され
ている配線層M1〜M3が、ローカルな配線に相当す
る。
の積層状態を模式的に示す断面図であって、図14
(a)及び(b)の線III−IIIに沿った方向の断面図に
相当する。これより、第1配線層(最下層配線層)M1
〜第3配線層M3までがローカルな配線に使用されてお
り、アスペクト比がほぼ1の断面形状(すなわち正方形
断面)を有し、一方、第4配線層M4〜第6配線層(最
上層配線層)M6までがグローバルな配線に使用されて
いて、アスペクト比がほぼ2の断面形状(すなわち縦長
の長方形断面)を有している。また、グローバルな配線
のうちでも、比較的配線長が短い配線は第4配線層M4
として、中程度の長さの配線は第5配線層M5として、
及び比較的配線長が長い配線は第6配線層M6として、
それぞれ配置されている。
プ102で次のようにして配線デザインルールの再設定
操作を行えば、ゲート遅延時間Tpdを最適値へと導くこ
とができる。
荷が小さい、ドライバーサイズが小さい、といったロー
カルな配線の特徴を備えた配線パターンの場合は、配線
膜厚と配線幅との間のアスペクト比が1付近に移行する
ように(すなわち、正方形断面形状を有するように)配
線デサインを再設定すれば、ゲート遅延時間Tpdを最適
値へと導くことができる。一方、配線長が長い、ファン
アウト負荷が大きい、ドライバーサイズが大きい、とい
ったグローバルな配線の特徴を備えた配線パターンの場
合は、配線膜厚と配線幅との間のアスペクト比が2付近
に移行するように(すなわち、縦長の長方形断面形状を
有するように)配線デサインを再設定すれば、ゲート遅
延時間Tpdを最適値へと導くことができる。
が、LSIチップのチップ面積と必要ゲート数とを予測
する第1の操作に相当し、ステップ102がデザインル
ールを設定・変更するステップに相当し、ステップ10
3が、各ゲートの配線長を予測(算出)する第2の操作
に相当する。更に、ステップ104が、設定された配線
パターンにおける各ゲートのゲート遅延時間を計算する
第3の操作に相当し、ステップ105とステップ106
とが、ゲート遅延時間値の判定及び配線パターンの占有
面積の総和計算などを行う第4の操作に相当する。そし
て、ステップ107とステップ108とが、配線パター
ンの占有面積の総和のレベル判定や必要に応じた配線層
数の追加などを行う第5の操作に相当する。
ン設計方法の処理ルーチンを、具体的な例を用いてあら
ためて説明する。
13μm世代、Cu配線、層間絶縁膜の比誘電率2.
6、最小配線ピッチ0.4μm(配線幅=配線間隔=
0.2μm)、LSIチップの面積430mm2、及び
ゲート数1000万ゲートとする。このときの目標動作
周波数は600MHzである。また、目標ゲート遅延時
間をクロック周波数の15%に設定すると、その値は2
50ps(ピコ秒)となる。
線層M3までは、配線長が非常に短いローカルな配線に
使用される。この場合、遅延時間に対する配線抵抗の影
響はほとんどなく、遅延時間は実質的に配線容量によっ
て律則される。従って、配線容量が小さい値になるよう
に、配線のアスペクト比を1に設定して、正方形断面形
状とする。ここで、配線材料として使用しているCu
は、対エレクトロマイグレーション特性などの信頼性に
優れており、配線膜厚を薄く設定することができる。し
かし、配線材料がAlである場合には、その信頼性の観
点から配線膜厚をこのように薄く設定することができ
ず、アスペクト比を2程度に設定する必要がある。
ゲート(例えば、配線長4mm)があるために、アスペ
クト比は2に設定される必要がある。また、第5配線層
M5及び第6配線層M6に関しては、アスペクト比を2
に維持したままで更に配線遅延を改善するために、配線
ピッチを第4配線層M4の2倍及び4倍にそれぞれ設定
する必要がある。
説明したデザインルールの設定方法を概念的に示す図で
ある。図15(a−1)、(b−1)、...、(g−
1)は、各設定ステップにおける平面マスクの一部を示
す平面図であり、最下層配線層に対するマスクパターン
(図中の左端)から最上層配線層に対するマスクパター
ン(図中の右端)を、平面的に並べて描いている。ま
た、図15(a−2)、(b−2)、...、(g−2)
は、対応して形成される配線構造の断面構造を示す図で
ある。
1のステップでは、ある長さの配線長を有するゲートに
対する設計が行われた結果、図中で最も左に描かれてい
る第1配線層(最下層配線層)に対する第1のマスクパ
ターンのみに配線が設定され(マスクパターンP1bと
する)、その他の配線層に対する各マスクパターンP2
a〜P6aには配線が設定されていない。しかも、第1
のマスクパターンP1bでも、その一部にしか配線は設
定されていない。従って、図15(a−2)に示すよう
に、第1配線層(最下層配線層)M1の一部のみが形成
されることになる。
示す第2のステップでは、異なる長さの配線長を有する
ゲートに対する設計が行われた結果、第1のマスクパタ
ーンP1bが埋まって、第1配線層(最下層配線層)M
1のパターンが決定される。従って、図15(c−1)
及び(c−2)に示す第3のステップでは、第2配線層
M2に対応する第2のマスクパターンに配線が設定され
る(マスクパターンP2bとする)。
ゲートに対する設計を繰り返しながら、下に位置する配
線層(及びそれに対応するマスクパターン)から配線パ
ターンの割り当てが行われて、次第に上層の配線層ま
で、配線が設定されていく。その過程では、上層の配線
層になるほど、配線の断面積が大きくなる傾向にある。
がより下層の配線層に設定され、配線長の長い配線がよ
り上層の配線層に設定されるとして、本発明の説明を進
めてきているが、実際の設計過程では、若干の順序の入
れ替えが生じ得る。但し、原則として、配線長の短い配
線をより下層の配線層に、配線長の長い配線をより上層
の配線層に設定することによって、配線層数が抑制され
る。従って、実際のDAツールに本発明を組み込む場合
にも、上記のような機能を含めることが有効である。
第4配線層M4までは何れも同じ配線ピッチを有し、第
5配線層M5及び第6配線層M6は、各々異なる配線ピ
ッチを有している。これに対して、実際の設計時には、
X方向及びY方向にそれぞれ1層ずつの計2層の同じ性
質の配線層が、順に積層される必要があることが多い。
一般的には、単一の配線層の中に同一レベルに位置する
X方向配線とY方向配線とを混在させることは不可能で
ある。しかし、例えば、単一の配線層の中に同一レベル
に位置したX方向配線とY方向配線とが交わる点におい
て、何れか一方の配線を、ビア(上下の配線を接続する
コンタクト)によって上下に位置する別の配線層に局所
的に迂回させる様に配置すれば、単一の配線層の中にX
方向配線とY方向配線とを混在させることが可能にな
る。
が問題になるような場合には、複数個のビアを設けて複
数箇所で並列にコンタクトを確保すればよい。また、実
際のDAツールにこのような機能を含めておけば、配線
層数の抑制が可能になって有効である。
LSI回路パターンの設計方法によれば、LSIチップ
レベルの性能を最適化する配線デザインルール及び配線
層数を決定することができる。
ては、使用するDAツールに図3のフローチャートで示
される処理ルーチンを組み込んで、設計処理を進めれば
よい。或いは、図12に示すフローチャートで示される
処理ルーチンを実際のDAツールで利用すれば、配線デ
ザインルール及び配線層数を精度良く決定することがで
きる。
ある世代で生産されると予想される複数の種類のLSI
に対して、予測されるLSIチップの面積、ゲート数、
及び動作周波数を満たすように計算を行うことによっ
て、その世代において生産されると予想される複数種類
のLSIチップの配線層数を求めることが可能になる。
これによって複数種類のLSIの生産個数が予測できれ
ば、配線工程の実施に必要なトータルの生産時間の予測
値が計算され得て、必要な生産設備の規模や装置の台数
などの正確な見積もりが可能になる。
ーンの設計方法によれば、回路パターンに含まれるゲー
ト遅延時間を、精度よく算出することができる。更に、
5層以上といった多層配線構造になる場合であっても、
配線層数及びチップ面積をできる限り増加させずに、ゲ
ート遅延時間を目標値以下に設定することが可能にな
る。これより、LSIチップレベルの性能を最適化する
回路設計パターン(配線デザインルール及び配線層数)
を得ることができる。
ーン設計方法のフローチャートを示す図である。
る、設計パターンの改変工程のフローチャートを示す図
である。
注目配線及び分岐配線を説明するための模式的な回路図
である。
させる回路シミュレーションで得られたゲート遅延時間
の計算結果を示す図である。
wとあるパラメータの関係を示す図である。
wと他のパラメータの関係を示す図である。
であり、(b)は、リピータ挿入後の回路構成を示す図
である。
関係を示す図である。
示す図である。
ンの改変工程における、各ステップの進展に伴う回路構
成の変化を示す回路図、及び対応する物理的平面図であ
る。
ンに図3のフローチャートに示される処理ルーチンを組
み込んで得られる処理ルーチンのフローチャートを示す
図である。
ト遅延時間をもたらす最適配線幅と最適配線膜厚との関
係を示す図である。
アレイ状に配置されたチップ上面のイメージを模式的に
示す平面図であり、(b)は、(a)のアレイの中の1
つのブロックを拡大して示す平面図であり、(c)は、
(a)及び(b)の構成に含まれる配線層M1〜M6の
積層状態を模式的に示す断面図である。
ザインルールの設定方法を概念的に示す図である。
Claims (2)
- 【請求項1】 5層以上の多層配線構造を有するLSI
チップ上に、複数のゲートと、該複数のゲート間を接続
する配線パターンと、をパターン設計するにあたって、 論理回路ブロックを構成するセル同士を該論理回路ブロ
ック内で接続するようなローカルな配線の配線パターン
は、配線膜厚と配線幅との間のアスペクト比が1に近似
した配線構造を有する配線を用いてパターン設計し、 該論理回路ブロック同士を接続するようなグローバルな
配線の配線パターンは、該アスペクト比が2に近似した
配線構造を有する配線を用いてパターン設計し、 該グローバルな配線の配線パターンの内の少なくとも1
層の配線ピッチが、該ローカルな配線の配線パターンの
配線ピッチよりも大きく、 前記グローバルな配線は、配線長の短いものを最下層に
配置し、配線長が長いものを上層に配置するようにし、 グローバルな配線の中で最下層に配置されたグローバル
な配線の配線ピッチを、ローカルな配線と同じ配線ピッ
チとする、 LSI回路パターンの設計方法。 - 【請求項2】 前記配線の構成材料が銅である、請求項
1に記載のLSI回路パターンの設計方法。
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