JP3114706B2 - Semiconductor device encapsulating method and encapsulating mold - Google Patents
Semiconductor device encapsulating method and encapsulating moldInfo
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、トランスファモー
ルド法によりリードフレームに装着した部品素子等を樹
脂封止する封入方法及びその封入用金型に関するもので
ある。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an encapsulation method for encapsulating components and the like mounted on a lead frame by a transfer molding method with a resin, and a mold for encapsulation.
【０００２】[0002]
【従来の技術】従来この種の半導体装置等の電子部品の
封入方法には、エポキシ樹脂等の封止用樹脂を用いたト
ランスファー成形によって封止する方法が広く用いられ
ている。2. Description of the Related Art Conventionally, as a method of encapsulating an electronic component such as a semiconductor device of this type, a method of encapsulating by transfer molding using a sealing resin such as an epoxy resin has been widely used.
【０００３】このトランスファー成形法においては、図
１０に示すように、複数の半導体素子を搭載した単列の
リードフレーム１ｄを下封入金型２２の上に配置し、各
半導体装置に対応する複数のポットによって形成される
各カル２５から、各ランナー２６を経由して樹脂が注入
されて半導体装置２ｄの封止が行われていた。図１２は
図１０のＸ−Ｘ線に沿う断面図であり、図１１は封止後
金型から取り出した単列のリードフレーム１ｄの斜視略
図である。In this transfer molding method, as shown in FIG. 10, a single-row lead frame 1d on which a plurality of semiconductor elements are mounted is arranged on a lower sealing mold 22, and a plurality of semiconductor devices corresponding to each semiconductor device are arranged. Resin was injected from each cul 25 formed by the pot via each runner 26 to seal the semiconductor device 2d. FIG. 12 is a sectional view taken along line XX of FIG. 10, and FIG. 11 is a schematic perspective view of a single-row lead frame 1d taken out of the mold after sealing.
【０００４】近年電子部品等の生産性向上の要求に伴
い、１枚のリードフレームに搭載する半導体装置の数を
増したマトリクスリードフレームを用いた封止方法が行
われている。図１３は、マトリクスリードフレーム１ｅ
の斜視略図であって、図１０に示す単列に配列された半
導体装置２ｄが、図１３においては３列に配置されてい
る。図１４は図１３のＹ−Ｙ線に沿った封止金型を含む
断面図である。In recent years, with the demand for improvement in productivity of electronic components and the like, a sealing method using a matrix lead frame in which the number of semiconductor devices mounted on one lead frame is increased has been performed. FIG. 13 shows a matrix lead frame 1e.
FIG. 13 is a schematic perspective view, and the semiconductor devices 2d arranged in a single row shown in FIG. 10 are arranged in three rows in FIG. FIG. 14 is a cross-sectional view including the sealing mold along the line YY in FIG.
【０００５】さらにまた、図１５の平面図に示すよう
に、多数の単列のリードフレーム１ｄを１個のポットで
形成されるカル２５から、各リードフレーム１ｄに通ず
るランナー２６を引き廻して、各半導体装置２ｄを封止
する下封入金型２２がある。Further, as shown in the plan view of FIG. 15, a plurality of single-row lead frames 1d are routed from a cull 25 formed by one pot to runners 26 communicating with each lead frame 1d. There is a lower mold 22 for sealing each semiconductor device 2d.
【０００６】[0006]
【発明が解決しようとする課題】上述した従来の技術に
よる半導体装置の封入方法において、図１０に示す単列
のリードフレームを用いるものは、ポットに対し片側に
１枚ずつのリードフレームを配置して樹脂封止を行なう
ため、１回で封入できる半導体装置の個数が少ないとい
う欠点がある。In the method of encapsulating a semiconductor device according to the prior art described above, a method using a single-row lead frame as shown in FIG. 10 is such that one lead frame is arranged on one side of a pot. In this case, there is a disadvantage that the number of semiconductor devices that can be sealed at one time is small.
【０００７】また図１３に示すマトリクスリードフレー
ムを用いるものは、リードフレーム１枚当りで封入でき
る半導体装置の数は増加するが、この場合はリードフレ
ームの変形などがあった場合には、一度に廃棄する半導
体装置の数量が多くなるほか、マトリクスリードフレー
ムの形状が通常用いられる形状より大きく特殊なものと
なるため、これに対応する製造ラインのマウンター、ボ
ンダー及び成形機など、封入装置以外の設備まで変更し
なければならないという欠点がある。Further, in the case of using the matrix lead frame shown in FIG. 13, the number of semiconductor devices that can be sealed per lead frame increases, but in this case, if the lead frame is deformed, etc. In addition to the large number of semiconductor devices to be discarded, the shape of the matrix lead frame is larger and more special than usual, so the equipment other than the encapsulation equipment, such as the production line's mounter, bonder, molding machine, etc. There is a disadvantage that it has to be changed up to.
【０００８】さらに図１５に示す様な多数の単列リード
フレームを１個のポットに接続するものは、ランナーの
長さが長くなるため、ランナーを引き回すエリアが必要
になり、単位面積当りの半導体装置の密度が減少すると
いう欠点がある。Further, in the case of connecting a large number of single-row lead frames to one pot as shown in FIG. 15, since the length of the runner is long, an area for arranging the runner is required, and the semiconductor per unit area is required. The disadvantage is that the density of the device is reduced.
【０００９】本発明の目的は、１回の封入によって封止
できる半導体装置の個数を効率よく増加させることがで
き、リードフレームを変形させた場合でも廃棄しなけれ
ばならない半導体装置の数が少くてすみ、かつ封入装置
以外の従来の設備を変更する必要のない経済的な半導体
装置の封入金型と封入方法とを提供することにある。An object of the present invention is to efficiently increase the number of semiconductor devices that can be sealed by one encapsulation, and to reduce the number of semiconductor devices that must be discarded even when a lead frame is deformed. It is an object of the present invention to provide an economical mold and method for encapsulating a semiconductor device, which does not require any change in conventional equipment other than the encapsulation device.
【００１０】[0010]
【課題を解決するための手段】本発明の半導体装置の封
入金型は、直列に配設されたポット群と、この直列のポ
ット群と平行に順次配列された２列以上のキャビティ群
と、ポット群に対向する１列目の各キャビティとポット
群の各ポットとを接続するランナと、１列目と２列目の
各々対向するキャビティの間を接続するスルーゲートと
を備えており、３列目以降の各キャビティも同様に、対
向する各キャビティとスルーゲートによって接続されて
いる。According to the present invention, there is provided an encapsulating mold for a semiconductor device, comprising: a group of pots arranged in series; a group of two or more rows of cavities sequentially arranged in parallel with the series of pots; A runner that connects each cavity of the first row facing the pot group and each pot of the pot group; and a through gate that connects each cavity that faces the first row and the second row. Similarly, the cavities in the row and thereafter are connected to the opposing cavities by through gates.
【００１１】１列目と２列目のキャビティ群の各々の列
の上には、リードフレームが互いに端部において重なる
ように載置される。そのため１列目と２列目のキャビテ
ィ群の各列の間の距離は、リードフレームの重ねしろの
分だけ短縮されている。さらにまた、１列目のキャビテ
ィ群を設けた金型の表面と、２列目のキャビティ群を設
けた金型の表面とは、リードフレームの厚さに相当する
段差が設けられ、３列目以降も同様である。On each row of the first and second rows of cavities, lead frames are placed so as to overlap each other at the ends. Therefore, the distance between each row of the first row and the second row of the cavity group is reduced by the overlap of the lead frames. Furthermore, a step corresponding to the thickness of the lead frame is provided between the surface of the mold provided with the first row of cavity groups and the surface of the mold provided with the second row of cavity groups. The same applies to the following.
【００１２】したがって１列目のキャビティと２列目の
キャビティとを接続するスルーゲートは、２列目に載置
されたリードフレームの端部と、この端部に重ねて載置
される１列目のリードフレームの端部とによって覆われ
ることとなる。したがって上下金型を閉じて１列目のキ
ャビティから樹脂を封入して１列目の半導体装置を封止
した後、溢れ出る樹脂はスルーゲートを経由して２列目
のキャビティへ流入し２列目の半導体装置を封止するこ
とができる。さらに３列目以降のキャビティについても
順次同様に封止することができる。Therefore, the through gate connecting the first row of cavities and the second row of cavities is provided at the end of the lead frame placed at the second row and at the first row placed over this end. And the end of the lead frame of the eye. Therefore, after the upper and lower molds are closed and the resin is sealed from the first row of cavities to seal the first row of semiconductor devices, the overflowing resin flows into the second row of cavities via the through gates and the second row. The eye semiconductor device can be sealed. Further, the cavities in the third and subsequent rows can be sequentially sealed in the same manner.
【００１３】上述した封止金型では、１列目と２列目の
対向するキャビティの間をスルーゲートによって接続し
ており、３列目以降も同様である。このスルーゲートに
はシャッタ装置が設けられており、スルーゲートを経由
して次のキャビティへと流動する溶融樹脂の流れを遮断
することができる。したがってスルーゲートに設けたシ
ャッタ装置を開閉することにより、封止するリードフレ
ームの枚数を調節することができる。In the above-described sealing mold, the opposing cavities in the first and second rows are connected by through gates, and the same applies to the third and subsequent rows. To this through gate
Has shutter device is provided, it is possible to shut off the flow of molten resin through the through gate flows to the next cavity. Therefore, by opening and closing the shutter device provided in the through gate, the number of lead frames to be sealed can be adjusted.
【００１４】[0014]
【発明の実施の形態】次に本発明の実施の形態につい
て、図面を参照して説明する。図１は本発明の半導体装
置封入金型を用いて半導体装置を封入した状態を示す部
分断面略図であり、図２は、図１の上型を除去した状態
の図で、リードフレームの配置を示す平面略図である。Embodiments of the present invention will now be described with reference to the drawings. FIG. 1 is a schematic partial sectional view showing a state in which a semiconductor device is sealed using a semiconductor device sealing mold of the present invention, and FIG. 2 is a view showing a state in which an upper mold of FIG. 1 is removed. It is a schematic plan view shown.
【００１５】図１において、封入金型１０は上型１１と
下型１２とで形成されており、ポット１４ａに関して一
方の側の部分のみを図示し、これと対称の他方の側の部
分を省略してある。下型１２の中央部には、図２に示す
ように、４個のポット１４ａ、１４ｂ、１４ｃ、１４ｄ
が直列に設けられ、プランジャ１３がその中に配設され
ている。上型１１と下型１２の合せ目の表面には、ポッ
ト１４の列と平行に、それぞれ４個のキャビティ１７
ａ、１７ｂ及び１７ｃが配設された３列のキャビティ群
が設けられている。In FIG. 1, an encapsulating mold 10 is formed by an upper mold 11 and a lower mold 12, and only one side of the pot 14a is shown, and the other side symmetrical to this is omitted. I have. At the center of the lower mold 12, four pots 14a, 14b, 14c, and 14d are provided as shown in FIG.
Are provided in series, and the plunger 13 is disposed therein. Four cavities 17 are provided on the joint surface of the upper mold 11 and the lower mold 12 in parallel with the row of the pots 14.
There are provided three rows of cavities in which a, 17b and 17c are arranged.
【００１６】以下の説明においては、３列のキャビティ
群のうち、ポット１４ａに接続するキャビティの行につ
いて述べ、２行目以下のキャビティについては重複する
ので説明を省略する。またポット１４ａに最も近いキャ
ビティ１７ａを１列目のキャビティ、次に配列されたキ
ャビティ１７ｂ、１７ｃをそれぞれ２列目、３列目のキ
ャビティと呼び、またポット１４ａの側を上流、キャビ
ティ１７ｃの側を下流と呼ぶ。さらに、１列目のキャビ
ティ１７ａ上に載置されるリードフレーム１ａを１枚目
のリードフレームと呼び、２列目と３列目のキャビティ
１７ｂ、１７ｃ上に載置されるリードフレーム１ｂ、１
ｃをそれぞれ２枚目、３枚目のリードフレームと呼ぶこ
ととする。In the following description, among the three rows of cavities, rows of cavities connected to the pot 14a will be described, and cavities in the second row and below will be redundantly described. The cavity 17a closest to the pot 14a is called a first row cavity, the cavities 17b and 17c arranged next are called second and third row cavities, respectively, and the pot 14a side is upstream and the cavity 17c side Is called downstream. Further, the lead frame 1a mounted on the first row of cavities 17a is referred to as a first lead frame, and the lead frames 1b, 1c mounted on the second and third rows of cavities 17b, 17c.
c is called the second and third lead frames, respectively.
【００１７】ポット１４ａから延びるランナ１６が、下
型１２に設けられた１列目のキャビティ１７ａと接続
し、１列目のキャビティ１７ａの下流に２列目のキャビ
ティ１７ｂが配設され、両者の間はスルーゲート１６ａ
で連絡されている。２列目のキャビティ１７ｂは、さら
にスルーゲート１６ｂによって下流に設けられた３列目
のキャビティ１７ｃと連絡している。A runner 16 extending from the pot 14a is connected to a first row of cavities 17a provided in the lower mold 12, and a second row of cavities 17b is provided downstream of the first row of cavities 17a. Between gates 16a
Has been contacted. The second row of cavities 17b communicates with a third row of cavities 17c provided downstream by a through gate 16b.
【００１８】図２において、１枚目のリードフレーム１
ａの下流側端部が、２枚目のリードフレーム１ｂの上流
側端部の上に重ねしろｌで重ねられて配置される。した
がって、１列目のキャビティ１７ａと２列目のキャビテ
ィ１７ｂとの中心間距離ｍは、上述のように１枚目のリ
ードフレーム１ａと２枚目のリードフレーム１ｂとが重
ねしろｌで重ねられるから、ｍ＝１／２（リードフレー
ムの巾×２−ｌ） となっており、同様に２列目のキ
ャビティ１７ｂと３列目のキャビティ１７ｃとの間の中
心間距離もｍである。In FIG. 2, the first lead frame 1
The downstream end of “a” is placed on top of the upstream end of the second lead frame 1b with a margin l. Therefore, the center distance m between the first row of cavities 17a and the second row of cavities 17b is, as described above, the first lead frame 1a and the second lead frame 1b are overlapped by l. Therefore, m = 1/2 (the width of the lead frame × 2-1), and similarly, the center-to-center distance between the second row of cavities 17b and the third row of cavities 17c is also m.
【００１９】３枚のリードフレーム１ａと１ｂ、１ｂと
１ｃをそれぞれ端部において重ね合わせるために、上下
の金型１１、１２にそれぞれ段部１８ａ、１８ｂが設け
られる。段部の高さｈはリードフレーム１ａ、１ｂ、１
ｃの厚さに等しくとる。In order to overlap the three lead frames 1a and 1b, 1b and 1c at their ends, upper and lower molds 11 and 12 are provided with steps 18a and 18b, respectively. The height h of the step portion is equal to the lead frame 1a, 1b, 1
c is equal to the thickness.
【００２０】このように形成された金型１０の使用方法
を述べる。先ず下型１２の上面に、図２に示すように、
半導体素子が搭載された３枚目のリードフレーム１ｃを
３列目のキャビティ１７ｃ及び段部１８ｂに合わせて配
置する。次に２枚目のリードフレーム１ｂの下流側端部
を３枚目のリードフレーム１ｃの上流側端部にｌだけ重
ね、２列目のキャビティ１７ｂ及び段部１８ｂに合わせ
て配置する。次に１枚目のリードフレーム１ａを２枚目
のリードフレーム１ｂとｌだけ重ね、１列目のキャビテ
ィ１７ａ及び段部１８ｂに合わせて配置する。各リード
フレームをこの様に配置することによって、各半導体素
子は各キャビティの中央部に保持される。上述したリー
ドフレームの位置合わせは後述する位置決めピンを金型
に設けることによりさらに容易となる。The method of using the thus formed mold 10 will be described. First, on the upper surface of the lower mold 12, as shown in FIG.
The third lead frame 1c on which the semiconductor element is mounted is arranged in accordance with the third row of cavities 17c and the step portions 18b. Next, the downstream end of the second lead frame 1b is overlapped by 1 with the upstream end of the third lead frame 1c, and the second lead frame 1b is arranged in accordance with the second row of cavities 17b and the steps 18b. Next, the first lead frame 1a is overlapped with the second lead frame 1b by l, and the first lead frame 1a is arranged in accordance with the first row of cavities 17a and the step portions 18b. By arranging each lead frame in this manner, each semiconductor element is held at the center of each cavity. The above-described positioning of the lead frame is further facilitated by providing a positioning pin, which will be described later, in the mold.
【００２１】次に、図１に示すように、上型１１を下型
１２に重ねて固定した後、プランジャ１３を操作してポ
ット１４ａから溶融樹脂を射出する。溶融樹脂はランナ
１６を経て１列目のキャビティ１７ａに充填され、リー
ドフレーム１ａに保持された半導体素子が封止されて１
列目の半導体装置２ａが形成される。Next, as shown in FIG. 1, after the upper mold 11 is overlaid and fixed on the lower mold 12, the plunger 13 is operated to inject the molten resin from the pot 14a. The molten resin is filled into the first row of cavities 17a via the runners 16, and the semiconductor element held by the lead frame 1a is sealed and
The semiconductor device 2a in the column is formed.
【００２２】１列目の半導体装置２ａが形成された後、
キャビティ１７ａから溢れ出た溶融樹脂は、下流に隣接
する２列目のキャビティ１７ｂへスルーゲート１６ａを
通過して流入する。キャビティ１７ｂに於ては２列目の
半導体素子が封止されて２列目の半導体装置２ｂが形成
される。After the first column of semiconductor devices 2a is formed,
The molten resin overflowing from the cavity 17a flows into the second row of cavities 17b adjacent to the downstream through the through gate 16a. In the cavity 17b, the semiconductor elements in the second row are sealed to form the semiconductor devices 2b in the second row.
【００２３】２列目の半導体装置２ｂが形成された後、
前と同様にして３列目の半導体装置２ｃが形成される。After the second row of semiconductor devices 2b is formed,
A third column of semiconductor devices 2c is formed in the same manner as before.
【００２４】このようにポット１４ａの下流に配設され
た１行目の３個のキャビティ１７ａ、１７ｂ、１７ｃに
よって順次に半導体装置２ａ、２ｂ、２ｃが封止され
る。同様にしてポット１４ｂ、１４ｃ、１４ｄにおいて
も、それぞれ１行目の場合と同様な工程で同時に２行
目、３行目、４行目の半導体装置を形成することができ
る。図３の斜視図は、上述の様な方法で形成された３枚
のリードフレーム１ａ、１ｂ、１ｃ上で封止された各４
個の半導体装置及びカル１５を示す。As described above, the semiconductor devices 2a, 2b, and 2c are sequentially sealed by the three cavities 17a, 17b, and 17c in the first row disposed downstream of the pot 14a. Similarly, in the pots 14b, 14c, and 14d, the semiconductor devices in the second, third, and fourth rows can be simultaneously formed in the same steps as those in the first row. FIG. 3 is a perspective view of each of the four lead frames 1a, 1b, and 1c sealed on the three lead frames 1a, 1b, and 1c formed by the method described above.
Semiconductor device and cull 15 are shown.
【００２５】また図４は、１枚目と２枚目のリードフレ
ーム１ａ、１ｂを重ね合わせる状態と、１列目のキャビ
ティ１７ａと２列目のキャビティ１７ｂとを接続するス
ルーゲート１６ａと、その上に設けた段部１８ｂ（高さ
ｈ）との関係を示す下金型１２の断面図である。FIG. 4 shows a state in which the first and second lead frames 1a and 1b are overlapped, a through gate 16a connecting the first row of cavities 17a and the second row of cavities 17b, and It is sectional drawing of the lower metal mold | die 12 which shows the relationship with the step part 18b (height h) provided above.
【００２６】次に図５の斜視図によって、下金型１２に
設けられた二つのキャビティを接続するスルーゲート上
において、リードフレームの端部を重ね合わせてスルー
ゲートに蓋を形成する要領を説明する。図５（ａ）は、
１列目のキャビティ１７ａと下流の２列目のキャビティ
１７ｂとの間に設けられた段部１８ｂ及びスルーゲート
１６ａを示す図であり、図５（ｂ）は、下流のキャビテ
ィ１７ｂ上に２枚目のリードフレーム１ｂを配置し、ス
ルーゲート１６ａの一部を覆う図である。図５（ｃ）
は、上流のキャビティ１７ａ上に１枚目のリードフレー
ム１ａを配置した図である。これらのリードフレームに
は半導体素子が搭載されているが、簡単にするために図
示されていない。Next, with reference to the perspective view of FIG. 5, a description will be given of how to form a lid on the through gate by overlapping the ends of the lead frame on the through gate connecting the two cavities provided in the lower mold 12. I do. FIG. 5 (a)
FIG. 5B is a diagram showing a stepped portion 18b and a through gate 16a provided between the first row of cavities 17a and the second row of cavities 17b, and FIG. FIG. 7 is a view in which an eye lead frame 1b is arranged and covers a part of a through gate 16a. FIG. 5 (c)
FIG. 5 is a diagram in which a first lead frame 1a is arranged on an upstream cavity 17a. Semiconductor elements are mounted on these lead frames, but are not shown for simplicity.
【００２７】図５（ａ）において、段部１８ｂの高さｈ
は、リードフレームの厚さに等しくとる。したがって、
下型１２に設けられたスルーゲート１６ａは、図５
（ｃ）に示すように、リードフレーム１ａ、１ｂによっ
て完全に上面に蓋が施された状態になる。上型１１に
は、図１の断面図に示すように、下型１２と対応するよ
うに段部１８ａが設けられているから、図５（ｃ）に示
す状態において下型１２が上型１１で覆われると、キャ
ビティ１７ａ、１７ｂは上面が完全に塞がれることにな
るため、半導体装置の封入に際し、キャビティ及びスル
ーゲート内を流動する溶融樹脂が、外部にあふれ出るこ
とはない。In FIG. 5A, the height h of the step 18b is shown.
Is equal to the thickness of the lead frame. Therefore,
The through gate 16a provided in the lower mold 12 is shown in FIG.
As shown in (c), the upper surface is completely covered by the lead frames 1a and 1b. As shown in the cross-sectional view of FIG. 1, the upper die 11 is provided with a stepped portion 18a corresponding to the lower die 12, so that the lower die 12 is connected to the upper die 11 in the state shown in FIG. When the semiconductor device is covered, the top surfaces of the cavities 17a and 17b are completely closed, so that the molten resin flowing in the cavity and the through gate does not overflow to the outside when the semiconductor device is sealed.
【００２８】上述した本発明の封止用金型において、図
６に示すようなシャッター２０を下型１２に設け、この
シャッター２０を上下してスルーゲートの一部を開閉す
ることによって、封止するリードフレームの枚数を調節
することができる。このようなシャッター２０を下型１
２の１列目と２列目のキャビティの間のスルーゲート１
６ａに設けた金型を使用すれば、ワイヤが密集している
半導体装置の封止に有効である。In the above-mentioned sealing mold of the present invention, a shutter 20 as shown in FIG. 6 is provided in the lower mold 12 and a part of the through gate is opened and closed by moving the shutter 20 up and down to seal. The number of lead frames to be used can be adjusted. Such a shutter 20 is attached to the lower mold 1
Through gate 1 between cavities in first and second rows of 2
The use of the mold provided in 6a is effective for sealing a semiconductor device in which wires are densely packed.
【００２９】その理由は、樹脂封止する場合、ゲートの
ような狭い部分を樹脂が何回も通過すると樹脂の劣化が
激しくなるため、半導体装置内部にある金線ワイヤを変
形させてワイヤ同士が接触し製品として機能しなくなる
ことがあり、特に下流にあたる半導体装置に影響を与え
易いので、ワイヤが密集している製品では１枚目のリー
ドフレームしか出荷できないという場合があるが、上述
のシャッターつき金型を使用することによって不良発生
の機会を減らすことができる。The reason is that when the resin is sealed, the resin deteriorates sharply when the resin passes through a narrow portion such as a gate many times, so that the gold wire inside the semiconductor device is deformed to connect the wires. The product may come into contact with the product and stop functioning. In particular, it is likely to affect downstream semiconductor devices. Therefore, products with densely packed wires can only ship the first lead frame. By using a mold, the chance of occurrence of defects can be reduced.
【００３０】上述の図１ないし図３において説明した本
発明による封止金型は、ポットの列の片側にのみキャビ
ティが配置された場合について述べたが、図７及び図８
に示すように、ポットの列の両側にキャビティを配置
し、これらのキャビティを上流から下流へ直列にスルー
ゲートで接続することにより、多数の半導体装置を能率
的に封止することが可能となる。In the sealing mold according to the present invention described with reference to FIGS. 1 to 3, the case where the cavity is arranged only on one side of the row of pots has been described.
As shown in (1), by disposing cavities on both sides of a row of pots and connecting these cavities in series from upstream to downstream by through gates, it is possible to efficiently seal a large number of semiconductor devices. .
【００３１】なお、図７に示すように、リードフレーム
を配置する金型の上面に、リードフレームの位置決めを
するための位置決めピン１９ａ、１９ｂ、１９ｃを設
け、かつリードフレームにピン孔を設けることにより、
リードフレームの位置決めを容易に行うことができる。As shown in FIG. 7, positioning pins 19a, 19b, and 19c for positioning the lead frame are provided on the upper surface of a die on which the lead frame is placed, and pin holes are provided in the lead frame. By
The positioning of the lead frame can be easily performed.
【００３２】図９は、図７で示す下型に、図６において
述べたシャッターを用いた場合の状態を示す平面図であ
って、シャッターを１列目と２列目の間または２列目と
３列目の間に適用した場合に、図示するようにリードフ
レーム数を調節することも可能となる。FIG. 9 is a plan view showing a state in which the shutter described in FIG. 6 is used in the lower mold shown in FIG. 7, and the shutter is located between the first and second rows or in the second row. When applied between the third row and the third row, the number of lead frames can be adjusted as shown in the figure.
【００３３】[0033]
【発明の効果】以上説明したように本発明は、ポットか
ら射出した樹脂で１枚目のリードフレーム上の半導体装
置を封止し、そこから溢れた樹脂が隣接した２枚目以降
のリードフレーム上の半導体装置を順次封止するように
したため、ランナが不要となって１回の封入によって封
止できる半導体装置の個数を効率良く増加することがで
き、またマトリクスリードフレームの様にリードフレー
ム１枚当りの半導体装置を増す必要がないため、リード
フレームに変形などが生じた場合でも半導体装置の廃棄
数が増加せず、さらに従来と同じリードフレームを使用
して１回当りの半導体装置の封入数を増加させることが
できるので、コストを削減できるという効果があり、ま
たスルーゲートにシャッターを設けることにより、封止
するリードフレームの枚数を容易に調節できるという効
果があり、さらに金型にリードフレームの位置決めピン
を設けることにより、リードフレームの位置決めが容易
になるという効果がある。As described above, according to the present invention, the semiconductor device on the first lead frame is sealed with the resin injected from the pot, and the resin overflowing therefrom is adjacent to the second and subsequent lead frames. Since the above semiconductor devices are sequentially sealed, a runner becomes unnecessary, and the number of semiconductor devices that can be sealed by one sealing can be efficiently increased. Since there is no need to increase the number of semiconductor devices per sheet, even if the lead frame is deformed, the number of discarded semiconductor devices does not increase, and furthermore, the same lead frame is used and the semiconductor device is sealed once. The number can be increased, which has the effect of reducing costs, and the provision of a shutter on the through gate allows the lead frame to be sealed to be sealed. Of has the effect of number of easily adjusted by further providing the positioning pins of the lead frame in the mold, there is an effect that it becomes easy to position the lead frame.
【図１】本発明の半導体装置の封入金型に半導体装置を
封入した状態の部分縦断面略図である。FIG. 1 is a schematic partial longitudinal sectional view showing a state in which a semiconductor device is sealed in a mold for sealing a semiconductor device of the present invention.
【図２】図１において上型を取外した平面略図である。FIG. 2 is a schematic plan view of FIG. 1 with an upper mold removed.
【図３】図１の封止金型により封止されたリードフレー
ムの斜視略図である。FIG. 3 is a schematic perspective view of a lead frame sealed by a sealing mold of FIG. 1;
【図４】下型の部分縦断面略図である。FIG. 4 is a schematic partial sectional view of a lower mold.
【図５】下型の部分において、リードフレームの端部を
重ね合わせてスルーゲートに蓋を形成する要領を説明す
る斜視図である。FIG. 5 is a perspective view for explaining a method of forming a lid on a through gate by overlapping ends of a lead frame in a lower mold portion.
【図６】本発明の封止金型のスルーゲートに設けたシャ
ッターを示す部分断面図である。FIG. 6 is a partial sectional view showing a shutter provided on a through gate of the sealing mold of the present invention.
【図７】本発明の封止金型の下型の平面略図である。FIG. 7 is a schematic plan view of a lower mold of the sealing mold of the present invention.
【図８】図７の封止金型によって封止したリードフレー
ムの平面略図である。8 is a schematic plan view of a lead frame sealed by a sealing mold of FIG. 7;
【図９】図７の封止金型にシャッターを設けた場合の、
図８と同様の図である。9 shows a case where a shutter is provided in the sealing mold of FIG. 7;
FIG. 9 is a view similar to FIG. 8.
【図１０】従来の技術により封止されたリードフレーム
の平面略図である。FIG. 10 is a schematic plan view of a lead frame sealed by a conventional technique.
【図１１】従来の技術により封止されたリードフレーム
の斜視略図である。FIG. 11 is a schematic perspective view of a lead frame sealed by a conventional technique.
【図１２】図１０のＸ−Ｘ線に沿う部分縦断面略図であ
る。FIG. 12 is a schematic partial longitudinal sectional view taken along line XX of FIG. 10;
【図１３】従来の技術により封止されたマトリクスリー
ドフレームの斜視略図である。FIG. 13 is a schematic perspective view of a matrix lead frame sealed by a conventional technique.
【図１４】図１３のＹ−Ｙ線に沿う金型の縦断面略図で
ある。FIG. 14 is a schematic longitudinal sectional view of the mold along the line YY in FIG. 13;
【図１５】従来の技術による別の封止金型によって封止
された下型の平面略図である。FIG. 15 is a schematic plan view of a lower mold sealed with another sealing mold according to the related art.
１、１ａ、１ｂ、１ｃ、１ｄ リードフレーム １ｅ マトリクスリードフレーム ２、２ａ、２ｂ、２ｃ、２ｄ 半導体装置 １０ 封入金型 １１ 上型 １２、２２ 下型 １３ プランジャ １４ａ、１４ｂ、１４ｃ、１４ｄ ポット １５ａ、１５ｂ、１５ｃ、１５ｄ、２５ カル １６、２６ ランナ １６ａ、１６ｂ、１６ｃ スルーゲート １７ａ、１７ｂ、１７ｃ キャビティ １８ａ、１８ｂ 段部 １９ａ、１９ｂ、１９ｃ 位置決めピン ２０ シャッター ｈ 段部の高さ ｌ 重ねしろ ｍ キャビティ中心間距離 1, 1a, 1b, 1c, 1d Lead frame 1e Matrix lead frame 2, 2a, 2b, 2c, 2d Semiconductor device 10 Enclosure mold 11 Upper mold 12, 22 Lower mold 13 Plunger 14a, 14b, 14c, 14d Pot 15a, 15b, 15c, 15d, 25 Cull 16, 26 Runner 16a, 16b, 16c Through gate 17a, 17b, 17c Cavity 18a, 18b Step 19a, 19b, 19c Positioning pin 20 Shutter h Step height l Overlap m cavity Center distance
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/56 B29C 45/02 B29C 45/14 B29C 45/26 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int. Cl. 7 , DB name) H01L 21/56 B29C 45/02 B29C 45/14 B29C 45/26
Claims (6)
ランスファモールドによって封止する方法であって、 金型上にリードフレームを少なくとも２枚並べ、２枚以上のリードフレームが並ぶ前記金型のそれぞれの
リードフレームに対応するキャビティ間を接続するスル
ーゲートに設けられた樹脂の流動を遮断するためのシャ
ッターを開閉し、 １枚目のリードフレーム上の電子部品を封止した後、前
記スルーゲートが開放されている場合には、溢れた樹脂
を隣接する２枚目以降のリードフレームに逐次導いて該
リードフレーム上の電子部品を封止する、半導体装置の
封入方法。1. A method for sealing a lead frame on which electronic components are mounted by transfer molding, wherein at least two lead frames are arranged on a mold, and each of the molds on which two or more lead frames are arranged.
Through hole connecting between cavities corresponding to the lead frame
-A gate provided at the gate to block the flow of resin
After opening and closing the Potter, sealing the electronic component on the first sheet of the lead frame, before
A method for encapsulating a semiconductor device, wherein when the through gate is open, overflowing resin is successively guided to the second and subsequent lead frames to seal electronic components on the lead frame.
に際し、１枚目のリードフレームの端部が２枚目のリー
ドフレームの端部の上に重なるように、順次重ね合わせ
て配置する、請求項１に記載の半導体装置の封入方法。2. A method for arranging a plurality of lead frames on a mold, wherein the plurality of lead frames are sequentially overlapped so that an end of a first lead frame overlaps an end of a second lead frame. A method for encapsulating a semiconductor device according to claim 1.
ランスファモールドによって封止するための封入金型で
あって、 直列に配設されたポット群と、 該直列のポット群と平行に順次配列された２列以上のキ
ャビティ群と、 前記ポット群の各ポットと、該ポット群に対向する１列
目のキャビティ群の各キャビティとを接続するランナ
と、 前記平行な２列以上のキャビティ群のうち、対向する２
列のキャビティ群の対向する各キャビティを接続するス
ルーゲートと、 該スルーゲート内を流動する樹脂を遮断するために、該
スルーゲートに設けられたシャッターと を有する、半導
体装置の封入金型。3. An encapsulating mold for sealing a lead frame on which electronic components are mounted by transfer molding, wherein a pot group arranged in series and a pot group arranged in series are arranged in parallel with the series of pot groups. Two or more rows of cavities, a runner connecting each pot of the pots, and each cavity of the first row of cavities facing the pots; Opposite 2
A through gate connecting the opposing cavities of the row of cavities , and a resin to flow through the through gate.
A mold for encapsulating a semiconductor device having a shutter provided on a through gate .
の上に載置されるリードフレームが、互いに端部におい
て重なるように、前記平行に配列された２列以上のキャ
ビティ群の各列の間の距離を、前記端部の重ねしろの寸
法だけ短縮して設ける、請求項３に記載の半導体装置の
封入金型。4. Each row of the two or more rows of cavities arranged in parallel so that lead frames mounted on each row of the two or more rows of cavities overlap each other at ends. 4. The encapsulating mold for a semiconductor device according to claim 3 , wherein the distance between the molds is reduced by the dimension of the overlap of the ends.
型の表面と、前記２列目のキャビティ群を配設する金型
の表面とが、前記リードフレームの厚さに相当する段差
を有する、請求項４に記載の半導体装置の封入金型。5. A step corresponding to a thickness of the lead frame, wherein a surface of a mold in which the first row of cavity groups is disposed and a surface of a mold in which the second row of cavity groups are disposed. The encapsulation mold for a semiconductor device according to claim 4, comprising:
型の表面の各列毎に、該列に載置されるリードフレーム
の位置を決めるための位置決めピンを有する、請求項４
に記載の半導体装置の封入金型。6. A each of said rows in each column cavity group disposed the mold surface, having a positioning pin for positioning the lead frame to be placed in said column, claim 4
3. A mold for encapsulating a semiconductor device according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24845098A JP3114706B2 (en) | 1998-09-02 | 1998-09-02 | Semiconductor device encapsulating method and encapsulating mold |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24845098A JP3114706B2 (en) | 1998-09-02 | 1998-09-02 | Semiconductor device encapsulating method and encapsulating mold |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000077446A JP2000077446A (en) | 2000-03-14 |
| JP3114706B2 true JP3114706B2 (en) | 2000-12-04 |
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| Application Number | Title | Priority Date | Filing Date |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0699940A (en) * | 1992-09-11 | 1994-04-12 | Fuji Inparusu Kk | Welding device |
-
1998
- 1998-09-02 JP JP24845098A patent/JP3114706B2/en not_active Expired - Fee Related
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