JP3114680B2 - アクティブフィルタ - Google Patents
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/04—Frequency selective two-port networks
- H03H11/12—Frequency selective two-port networks using amplifiers with feedback
- H03H11/1291—Current or voltage controlled filters
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- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2210/00—Indexing scheme relating to details of tunable filters
- H03H2210/01—Tuned parameter of filter characteristics
- H03H2210/012—Centre frequency; Cut-off frequency
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H2210/00—Indexing scheme relating to details of tunable filters
- H03H2210/02—Variable filter component
- H03H2210/025—Capacitor
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- H03H2210/02—Variable filter component
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- H—ELECTRICITY
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- H03H2210/00—Indexing scheme relating to details of tunable filters
- H03H2210/03—Type of tuning
- H03H2210/036—Stepwise
Landscapes
- Networks Using Active Elements (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【０００１】
【発明の属する技術分野】この発明はアクティブフィル
タ、特に集積回路装置に組み込むのに好適なアクティブ
フィルタに関する。
タ、特に集積回路装置に組み込むのに好適なアクティブ
フィルタに関する。
【０００２】
【従来の技術】図９は従来のアクティブフィルタの回路
例を示す図である。図９に示す従来のアクティブフィル
タは次のように構成されている。演算増幅器６０の出力
および逆相入力（反転入力：−）は共に出力端子６６に
接続されている。演算増幅器６０の正相入力（非反転入
力：＋）と接地との間に第１容量素子６１が接続されて
いる。第１容量素子６１の上部電極が演算増幅器６０の
正相入力側、下部電極が接地側になるように接続されて
いる。入力端子６５と演算増幅器６０の正相入力との間
には直列接続された第１抵抗素子６３および第２抵抗素
子６４がこの順序で接続されている。直列接続された第
１抵抗素子６３および第２抵抗素子６４の接続点と演算
増幅器６０の出力との間に第２容量素子６２が接続され
ている。第２容量素子６２の上部電極が前記接続点側
に、下部電極が演算増幅器６０の出力側になるように接
続されている。
例を示す図である。図９に示す従来のアクティブフィル
タは次のように構成されている。演算増幅器６０の出力
および逆相入力（反転入力：−）は共に出力端子６６に
接続されている。演算増幅器６０の正相入力（非反転入
力：＋）と接地との間に第１容量素子６１が接続されて
いる。第１容量素子６１の上部電極が演算増幅器６０の
正相入力側、下部電極が接地側になるように接続されて
いる。入力端子６５と演算増幅器６０の正相入力との間
には直列接続された第１抵抗素子６３および第２抵抗素
子６４がこの順序で接続されている。直列接続された第
１抵抗素子６３および第２抵抗素子６４の接続点と演算
増幅器６０の出力との間に第２容量素子６２が接続され
ている。第２容量素子６２の上部電極が前記接続点側
に、下部電極が演算増幅器６０の出力側になるように接
続されている。
【０００３】次に図９に示すアクティブフィルタの動作
を説明する。
を説明する。
【０００４】図９に示すアクティブフィルタはロウパス
フィルタ（ＬＰＦ）として動作する。第１抵抗素子６３
および第２抵抗素子６４の抵抗値を共にＲに設定し、第
１容量素子の容量値をＣに設定し、第２容量素子６２の
容量値を２Ｃに設定すると、図９に示すアクティブフィ
ルタのカットオフ周波数ｆｃｃは、次の（１）式のよう
に定まる。 ｆｃｃ＝１／√（２π・２ＣＲ）・・・（１）
フィルタ（ＬＰＦ）として動作する。第１抵抗素子６３
および第２抵抗素子６４の抵抗値を共にＲに設定し、第
１容量素子の容量値をＣに設定し、第２容量素子６２の
容量値を２Ｃに設定すると、図９に示すアクティブフィ
ルタのカットオフ周波数ｆｃｃは、次の（１）式のよう
に定まる。 ｆｃｃ＝１／√（２π・２ＣＲ）・・・（１）
【０００５】
【発明が解決しようとする課題】一般に集積回路装置に
おいては、半導体基板上に形成する抵抗素子や容量素子
の抵抗値や容量値を設計値通りに実現することは困難で
ある。したがって、図９に示すアクティブフィルタを集
積回路装置上に形成すると、抵抗素子や容量素子の抵抗
値や容量値が設計値からずれてしまうから、カットオフ
周波数ｆｃｃも所望の値からずれてしまう。例えば、Ｒ
＝８０ｋΩ、Ｃ＝６０ｐＦに設定した場合、カットオフ
周波数ｆｃｃは（１）式よりｆｃｃ＝２３．４ｋＨｚと
なる。ところが、集積回路装置上に形成した抵抗素子の
抵抗値Ｒが１５％増加してＲ＝９２ｋΩになり、容量値
Ｃが１３％増加してＣ＝６８ｐＦになると、カットオフ
周波数ｆｃｃはｆｃｃ＝１８ｋＨｚとなってしまう。こ
のｆｃｃは所望のｆｃｃから−２３％ずれた値である。
このように、図９に示す従来のアクティブフィルタに
は、抵抗素子や容量素子の抵抗値や容量値が設計値から
ずれた場合、カットオフ周波数も所望の値からずれてし
まうという問題があった。
おいては、半導体基板上に形成する抵抗素子や容量素子
の抵抗値や容量値を設計値通りに実現することは困難で
ある。したがって、図９に示すアクティブフィルタを集
積回路装置上に形成すると、抵抗素子や容量素子の抵抗
値や容量値が設計値からずれてしまうから、カットオフ
周波数ｆｃｃも所望の値からずれてしまう。例えば、Ｒ
＝８０ｋΩ、Ｃ＝６０ｐＦに設定した場合、カットオフ
周波数ｆｃｃは（１）式よりｆｃｃ＝２３．４ｋＨｚと
なる。ところが、集積回路装置上に形成した抵抗素子の
抵抗値Ｒが１５％増加してＲ＝９２ｋΩになり、容量値
Ｃが１３％増加してＣ＝６８ｐＦになると、カットオフ
周波数ｆｃｃはｆｃｃ＝１８ｋＨｚとなってしまう。こ
のｆｃｃは所望のｆｃｃから−２３％ずれた値である。
このように、図９に示す従来のアクティブフィルタに
は、抵抗素子や容量素子の抵抗値や容量値が設計値から
ずれた場合、カットオフ周波数も所望の値からずれてし
まうという問題があった。
【０００６】この問題点を解決するために、次の技術が
提案されている（例えば、“Base-band Filters for IS
-95 CDMA Receiver Applications Featuring Digital A
utomatic Tuning,”ISSCC Digest of Technical Paper
s, pp.172-173, Feb., 1996参照）。すなわち、図９に
示す従来のアクティブフィルタに矩形波を入力し、その
出力をＡ／Ｄコンバータによってディジタル信号に変換
する。このディジタル信号に対してディジタル・シグナ
ル・プロセッサ（ＤＳＰ）によって所定の演算を施す。
ＤＳＰの演算結果に従って抵抗値または容量値を変化さ
せてカットオフ周波数を調整するものである。しかしな
がら、この技術にはＡ／ＤコンバータやＤＳＰを必要と
するので、回路規模が大きくなってしまうという難点が
ある。
提案されている（例えば、“Base-band Filters for IS
-95 CDMA Receiver Applications Featuring Digital A
utomatic Tuning,”ISSCC Digest of Technical Paper
s, pp.172-173, Feb., 1996参照）。すなわち、図９に
示す従来のアクティブフィルタに矩形波を入力し、その
出力をＡ／Ｄコンバータによってディジタル信号に変換
する。このディジタル信号に対してディジタル・シグナ
ル・プロセッサ（ＤＳＰ）によって所定の演算を施す。
ＤＳＰの演算結果に従って抵抗値または容量値を変化さ
せてカットオフ周波数を調整するものである。しかしな
がら、この技術にはＡ／ＤコンバータやＤＳＰを必要と
するので、回路規模が大きくなってしまうという難点が
ある。
【０００７】この発明は上記の課題を解決するためにな
されたものである。したがって、この発明の目的は、カ
ットオフ周波数のバラツキを抑えることのできるアクテ
ィブフィルタを提供することである。
されたものである。したがって、この発明の目的は、カ
ットオフ周波数のバラツキを抑えることのできるアクテ
ィブフィルタを提供することである。
【０００８】
【課題を解決するための手段】本発明によれば、演算増
幅器と、抵抗素子と、容量素子とを含み、この抵抗素子
及び容量素子の少なくとも一方が可変抵抗素子或いは可
変容量素子であるアクティブフィルタにおいて、アクテ
ィブフィルタ回路を発振回路にスイッチするためのスイ
ッチ手段と、演算増幅器の出力側に接続され、スイッチ
手段によりアクティブフィルタ回路が発振回路にスイッ
チされた際、前記演算増幅器の出力信号の周波数を発振
回路の発振出力信号の周波数としてカウントしデコード
する制御手段とを備えることで、デコード手段の出力に
従い前記可変抵抗素子の可変抵抗値或いは容量素子の可
変容量値の少なくとも一方を制御することによりアクテ
ィブフィルタのカットオフ周波数のばらつきを抑制する
よう構成したアクティブフィルタを提供する。
幅器と、抵抗素子と、容量素子とを含み、この抵抗素子
及び容量素子の少なくとも一方が可変抵抗素子或いは可
変容量素子であるアクティブフィルタにおいて、アクテ
ィブフィルタ回路を発振回路にスイッチするためのスイ
ッチ手段と、演算増幅器の出力側に接続され、スイッチ
手段によりアクティブフィルタ回路が発振回路にスイッ
チされた際、前記演算増幅器の出力信号の周波数を発振
回路の発振出力信号の周波数としてカウントしデコード
する制御手段とを備えることで、デコード手段の出力に
従い前記可変抵抗素子の可変抵抗値或いは容量素子の可
変容量値の少なくとも一方を制御することによりアクテ
ィブフィルタのカットオフ周波数のばらつきを抑制する
よう構成したアクティブフィルタを提供する。
【０００９】前記制御手段は、演算増幅器の出力側に接
続され、スイッチ手段によりアクティブフィルタ回路が
発振回路にスイッチされた際、前記演算増幅器の出力信
号の周波数を発振回路の発振出力信号の周波数としてカ
ウントする手段と、このカウンタの出力側に接続され、
カウント値をデコードする手段とにより構成し得る。
続され、スイッチ手段によりアクティブフィルタ回路が
発振回路にスイッチされた際、前記演算増幅器の出力信
号の周波数を発振回路の発振出力信号の周波数としてカ
ウントする手段と、このカウンタの出力側に接続され、
カウント値をデコードする手段とにより構成し得る。
【００１０】カウント手段は、発振回路の発振出力信号
およびクロック信号が入力され、前記発振出力信号が正
負いずれか一方の側にある期間のクロックをカウントし
てカウント値を出力するカウンタにより構成し得る。
およびクロック信号が入力され、前記発振出力信号が正
負いずれか一方の側にある期間のクロックをカウントし
てカウント値を出力するカウンタにより構成し得る。
【００１１】デコード手段前記は、カウント値と制御信
号との対応関係を格納したテーブルを備え、入力された
カウント値に対応する制御信号を出力するデコーダによ
り構成し得る。
号との対応関係を格納したテーブルを備え、入力された
カウント値に対応する制御信号を出力するデコーダによ
り構成し得る。
【００１２】発振回路はウィーンブリッジ発振回路によ
り構成し得る。
り構成し得る。
【００１３】アクティブフィルタ回路が、ローパスフィ
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
【００１４】抵抗素子が可変抵抗素子でありこの可変抵
抗素子の可変抵抗を制御し得る。
抗素子の可変抵抗を制御し得る。
【００１５】容量素子が可変容量素子でありこの可変容
量素子の可変容量を制御し得る。
量素子の可変容量を制御し得る。
【００１６】抵抗素子及び容量素子の双方が可変抵抗素
子及び可変容量素子でありこの可変抵抗素子の可変抵抗
及び可変容量素子の可変容量の双方を制御し得る。
子及び可変容量素子でありこの可変抵抗素子の可変抵抗
及び可変容量素子の可変容量の双方を制御し得る。
【００１７】本発明によれば、演算増幅器と、抵抗素子
と、容量素子とを含み、この抵抗素子及び容量素子の少
なくとも一方が可変抵抗素子或いは可変容量素子である
アクティブフィルタにおいて、アクティブフィルタ回路
を発振回路にスイッチするためのスイッチ素子と、演算
増幅器の出力側に接続され、スイッチ素子によりアクテ
ィブフィルタ回路が発振回路にスイッチされた際、前記
演算増幅器の出力信号の周波数を発振回路の発振出力信
号の周波数としてカウントするカウンタと、このカウン
タの出力側に接続され、カウント値をデコードするデコ
ーダとを備えることで、このデコーダの出力に従い前記
可変抵抗素子の可変抵抗値或いは容量素子の可変容量値
の少なくとも一方を制御することによりアクティブフィ
ルタのカットオフ周波数のばらつきを抑制するよう構成
したアクティブフィルタを提供する。
と、容量素子とを含み、この抵抗素子及び容量素子の少
なくとも一方が可変抵抗素子或いは可変容量素子である
アクティブフィルタにおいて、アクティブフィルタ回路
を発振回路にスイッチするためのスイッチ素子と、演算
増幅器の出力側に接続され、スイッチ素子によりアクテ
ィブフィルタ回路が発振回路にスイッチされた際、前記
演算増幅器の出力信号の周波数を発振回路の発振出力信
号の周波数としてカウントするカウンタと、このカウン
タの出力側に接続され、カウント値をデコードするデコ
ーダとを備えることで、このデコーダの出力に従い前記
可変抵抗素子の可変抵抗値或いは容量素子の可変容量値
の少なくとも一方を制御することによりアクティブフィ
ルタのカットオフ周波数のばらつきを抑制するよう構成
したアクティブフィルタを提供する。
【００１８】カウント手段は、発振回路の発振出力信号
およびクロック信号が入力され、前記発振出力信号が正
負いずれか一方の側にある期間のクロックをカウントし
てカウント値を出力するカウンタにより構成し得る。
およびクロック信号が入力され、前記発振出力信号が正
負いずれか一方の側にある期間のクロックをカウントし
てカウント値を出力するカウンタにより構成し得る。
【００１９】デコード手段前記が、カウント値と制御信
号との対応関係を格納したテーブルを備え、入力された
カウント値に対応する制御信号を出力するデコーダによ
り構成し得る。
号との対応関係を格納したテーブルを備え、入力された
カウント値に対応する制御信号を出力するデコーダによ
り構成し得る。
【００２０】発振回路はウィーンブリッジ発振回路によ
り構成し得る。
り構成し得る。
【００２１】アクティブフィルタ回路は、ローパスフィ
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
【００２２】抵抗素子が可変抵抗素子でありこの可変抵
抗素子の可変抵抗を制御し得る。
抗素子の可変抵抗を制御し得る。
【００２３】容量素子が可変容量素子でありこの可変容
量素子の可変容量を制御し得る。
量素子の可変容量を制御し得る。
【００２４】抵抗素子及び容量素子の双方が可変抵抗素
子及び可変容量素子でありこの可変抵抗素子の可変抵抗
及び可変容量素子の可変容量の双方を制御し得る。
子及び可変容量素子でありこの可変抵抗素子の可変抵抗
及び可変容量素子の可変容量の双方を制御し得る。
【００２５】更に、本発明によれば、演算増幅器と、可
変抵抗素子と、容量素子とを含むアクティブフィルタに
おいて、アクティブフィルタ回路を発振回路にスイッチ
するためのMOS トランジスタとこのMOS トランジスタの
ゲート電極にゲート信号を印可するゲート信号発生回路
とを含むスイッチ回路と、演算増幅器の出力側及びクロ
ック信号入力端子に接続され、スイッチ素子によりアク
ティブフィルタ回路が発振回路にスイッチされた際、前
記発振出力信号が正負いずれか一方の側にある期間のク
ロックをカウントするカウンタと、このカウンタの出力
側に接続されると共に、カウント値と制御信号との対応
関係を格納したテーブルを備え、入力されたカウント値
に対応する制御信号を出力するデコーダとを備えること
で、このデコーダの出力に従い前記可変抵抗素子の可変
抵抗値を制御することによりアクティブフィルタのカッ
トオフ周波数のばらつきを抑制するよう構成したアクテ
ィブフィルタを提供する。
変抵抗素子と、容量素子とを含むアクティブフィルタに
おいて、アクティブフィルタ回路を発振回路にスイッチ
するためのMOS トランジスタとこのMOS トランジスタの
ゲート電極にゲート信号を印可するゲート信号発生回路
とを含むスイッチ回路と、演算増幅器の出力側及びクロ
ック信号入力端子に接続され、スイッチ素子によりアク
ティブフィルタ回路が発振回路にスイッチされた際、前
記発振出力信号が正負いずれか一方の側にある期間のク
ロックをカウントするカウンタと、このカウンタの出力
側に接続されると共に、カウント値と制御信号との対応
関係を格納したテーブルを備え、入力されたカウント値
に対応する制御信号を出力するデコーダとを備えること
で、このデコーダの出力に従い前記可変抵抗素子の可変
抵抗値を制御することによりアクティブフィルタのカッ
トオフ周波数のばらつきを抑制するよう構成したアクテ
ィブフィルタを提供する。
【００２６】発振回路はウィーンブリッジ発振回路によ
り構成し得る。
り構成し得る。
【００２７】アクティブフィルタ回路は、ローパスフィ
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
【００２８】更に、本発明によれば、演算増幅器と、抵
抗素子と、可変容量素子とを含むアクティブフィルタに
おいて、アクティブフィルタ回路を発振回路にスイッチ
するためのMOS トランジスタとこのMOS トランジスタの
ゲート電極にゲート信号を印可するゲート信号発生回路
とを含むスイッチ回路と、演算増幅器の出力側及びクロ
ック信号入力端子に接続され、スイッチ素子によりアク
ティブフィルタ回路が発振回路にスイッチされた際、前
記発振出力信号が正負いずれか一方の側にある期間のク
ロックをカウントするカウンタと、このカウンタの出力
側に接続されると共に、カウント値と制御信号との対応
関係を格納したテーブルを備え、入力されたカウント値
に対応する制御信号を出力するデコーダとを備えること
で、このデコーダの出力に従い前記可変容量素子の可変
容量値を制御することによりアクティブフィルタのカッ
トオフ周波数のばらつきを抑制するよう構成したアクテ
ィブフィルタを提供する。
抗素子と、可変容量素子とを含むアクティブフィルタに
おいて、アクティブフィルタ回路を発振回路にスイッチ
するためのMOS トランジスタとこのMOS トランジスタの
ゲート電極にゲート信号を印可するゲート信号発生回路
とを含むスイッチ回路と、演算増幅器の出力側及びクロ
ック信号入力端子に接続され、スイッチ素子によりアク
ティブフィルタ回路が発振回路にスイッチされた際、前
記発振出力信号が正負いずれか一方の側にある期間のク
ロックをカウントするカウンタと、このカウンタの出力
側に接続されると共に、カウント値と制御信号との対応
関係を格納したテーブルを備え、入力されたカウント値
に対応する制御信号を出力するデコーダとを備えること
で、このデコーダの出力に従い前記可変容量素子の可変
容量値を制御することによりアクティブフィルタのカッ
トオフ周波数のばらつきを抑制するよう構成したアクテ
ィブフィルタを提供する。
【００２９】発振回路はウィーンブリッジ発振回路によ
り構成し得る。
り構成し得る。
【００３０】アクティブフィルタ回路は、ローパスフィ
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
ルタ回路、ハイパスフィルタ回路およびバンドパスフィ
ルタ回路のうちのいずれか一つにより構成し得る。
【００３１】本発明によれば、（１）容量素子を可変に
するか、或いは（２）抵抗素子を可変にする必要があ
る。即ち、本発明に係るアクティブフィルタの原理は、
容量素子および抵抗素子のどちら一方を可変するものと
して扱うだけで理解することができる。以下容量素子を
可変にした場合を想定し、アクティブフィルタの原理を
説明する。
するか、或いは（２）抵抗素子を可変にする必要があ
る。即ち、本発明に係るアクティブフィルタの原理は、
容量素子および抵抗素子のどちら一方を可変するものと
して扱うだけで理解することができる。以下容量素子を
可変にした場合を想定し、アクティブフィルタの原理を
説明する。
【００３２】前記（１）の構成を採るアクティブフィル
タは、入力端子と出力端子との間に、１個または複数個
の演算増幅器（以下、説明の便宜のために単に演算増幅
器という）を配置し、この演算増幅器の回りに複数個の
抵抗素子および複数個の可変容量素子を所定の個数ずつ
配置する。これらの抵抗素子および可変容量素子は、演
算増幅器と協働して発振回路とフィルタ回路とを構成す
るように、その個数および配置を選択する。この結果、
抵抗素子および可変容量素子の多くは、発振回路および
フィルタ回路の双方で共有することになる。この発明に
係るアクティブフィルタでは、複数個のスイッチ素子を
設けて、発振回路およびフィルタ回路のいずれか一方を
選択的に実現することができるようにしている。さら
に、発振回路の発振出力信号の発振周波数が設計時の発
振周波数に近づくように可変容量素子の容量値を制御す
る制御手段を設けている。
タは、入力端子と出力端子との間に、１個または複数個
の演算増幅器（以下、説明の便宜のために単に演算増幅
器という）を配置し、この演算増幅器の回りに複数個の
抵抗素子および複数個の可変容量素子を所定の個数ずつ
配置する。これらの抵抗素子および可変容量素子は、演
算増幅器と協働して発振回路とフィルタ回路とを構成す
るように、その個数および配置を選択する。この結果、
抵抗素子および可変容量素子の多くは、発振回路および
フィルタ回路の双方で共有することになる。この発明に
係るアクティブフィルタでは、複数個のスイッチ素子を
設けて、発振回路およびフィルタ回路のいずれか一方を
選択的に実現することができるようにしている。さら
に、発振回路の発振出力信号の発振周波数が設計時の発
振周波数に近づくように可変容量素子の容量値を制御す
る制御手段を設けている。
【００３３】可変容量素子の容量値は、集積回路装置の
製造バラツキに起因して設計値からずれている。スイッ
チ素子を制御して発振回路を実現すると、この発振回路
が出力する発振出力信号は、制御手段に入力する。制御
手段は、入力した発振出力信号の発振周波数が設計時の
発振周波数に近づくように可変容量素子の容量値を制御
する制御信号を生成して出力する。可変容量素子の容量
値は、この制御信号によって最適値に再設定される。そ
の後、スイッチ素子を制御してフィルタ回路を実現す
る。このとき、可変容量素子の容量値は最適値に再設定
されているから、カットオフ周波数は、所望の値に維持
される。
製造バラツキに起因して設計値からずれている。スイッ
チ素子を制御して発振回路を実現すると、この発振回路
が出力する発振出力信号は、制御手段に入力する。制御
手段は、入力した発振出力信号の発振周波数が設計時の
発振周波数に近づくように可変容量素子の容量値を制御
する制御信号を生成して出力する。可変容量素子の容量
値は、この制御信号によって最適値に再設定される。そ
の後、スイッチ素子を制御してフィルタ回路を実現す
る。このとき、可変容量素子の容量値は最適値に再設定
されているから、カットオフ周波数は、所望の値に維持
される。
【００３４】
【発明の実施の形態】以下、図面を参照してこの発明の
実施の一形態を説明する。
実施の一形態を説明する。
【００３５】〔実施の形態１〕図１は、実施の形態１に
よるアクティブフィルタを示す図である。このアクティ
ブフィルタは次のように構成されている。演算増幅器１
０の出力は、出力端子（ＯＵＴ）２８に接続されてい
る。演算増幅器１０の逆相入力（反転入力：−）と出力
端子（ＯＵＴ）２８との間には第１抵抗素子１１が接続
されている。演算増幅器１０の逆相入力と接地との間に
は第１スイッチ素子１９および第２抵抗素子１２がこの
順序で直列接続されている。スイッチ素子としては、例
えば、ＭＯＳトランジスタを用いる。煩雑さを避けるた
めに、図１中にはスイッチ素子の制御端子（ゲート電
極）を示していない。入力端子（ＩＮ）２７と演算増幅
器１０の正相入力（非反転入力：＋）との間には、第５
抵抗素子１３、第８スイッチ素子２０および第４抵抗素
子１４がこの順序で直列接続されている。第８スイッチ
素子２０および第４抵抗素子１４の接続点と出力端子２
８との間には、第５スイッチ素子２４、第１可変容量素
子１６、第３スイッチ素子２５および第３抵抗素子１５
がこの順序で直列接続されている。第１可変容量素子２
４の上部電極は第５スイッチ素子２４側、下部電極は第
３スイッチ素子２５側である。第８スイッチ素子２０お
よび第４抵抗素子１４の接続点と出力端子２８との間に
は、第６スイッチ素子２２、第２可変容量素子１７およ
び第２スイッチ素子２６がこの順序で直列接続されてい
る。第２可変容量素子１７の上部電極は第６スイッチ素
子２２側、下部電極は第２スイッチ素子２６側である。
第１可変容量素子１６と第３スイッチ素子２５との接続
点と、第２可変容量素子１７と第２スイッチ素子２６と
の接続点とは直結されている。第６スイッチ素子２２と
第２可変容量素子１７との接続点と、演算増幅器１０の
正相入力との間には第４スイッチ素子２３が接続されて
いる。演算増幅器１０の正相入力と接地との間には第３
可変容量素子１８が接続されている。第３可変容量素子
１８の上部電極は演算増幅器１０の正相入力側、下部電
極は接地側である。第８スイッチ素子２０と第４抵抗素
子１４との接続点と接地との間には第７スイッチ素子２
１が接続されている。
よるアクティブフィルタを示す図である。このアクティ
ブフィルタは次のように構成されている。演算増幅器１
０の出力は、出力端子（ＯＵＴ）２８に接続されてい
る。演算増幅器１０の逆相入力（反転入力：−）と出力
端子（ＯＵＴ）２８との間には第１抵抗素子１１が接続
されている。演算増幅器１０の逆相入力と接地との間に
は第１スイッチ素子１９および第２抵抗素子１２がこの
順序で直列接続されている。スイッチ素子としては、例
えば、ＭＯＳトランジスタを用いる。煩雑さを避けるた
めに、図１中にはスイッチ素子の制御端子（ゲート電
極）を示していない。入力端子（ＩＮ）２７と演算増幅
器１０の正相入力（非反転入力：＋）との間には、第５
抵抗素子１３、第８スイッチ素子２０および第４抵抗素
子１４がこの順序で直列接続されている。第８スイッチ
素子２０および第４抵抗素子１４の接続点と出力端子２
８との間には、第５スイッチ素子２４、第１可変容量素
子１６、第３スイッチ素子２５および第３抵抗素子１５
がこの順序で直列接続されている。第１可変容量素子２
４の上部電極は第５スイッチ素子２４側、下部電極は第
３スイッチ素子２５側である。第８スイッチ素子２０お
よび第４抵抗素子１４の接続点と出力端子２８との間に
は、第６スイッチ素子２２、第２可変容量素子１７およ
び第２スイッチ素子２６がこの順序で直列接続されてい
る。第２可変容量素子１７の上部電極は第６スイッチ素
子２２側、下部電極は第２スイッチ素子２６側である。
第１可変容量素子１６と第３スイッチ素子２５との接続
点と、第２可変容量素子１７と第２スイッチ素子２６と
の接続点とは直結されている。第６スイッチ素子２２と
第２可変容量素子１７との接続点と、演算増幅器１０の
正相入力との間には第４スイッチ素子２３が接続されて
いる。演算増幅器１０の正相入力と接地との間には第３
可変容量素子１８が接続されている。第３可変容量素子
１８の上部電極は演算増幅器１０の正相入力側、下部電
極は接地側である。第８スイッチ素子２０と第４抵抗素
子１４との接続点と接地との間には第７スイッチ素子２
１が接続されている。
【００３６】カウンタ３０およびデコーダ３１が設けら
れている。カウンタ３０は出力端子２８から入力する出
力信号に基づいて、クロック端子（ＣＬＫ）２９から入
力するクロックをカウントしてカウント値を生成する。
このカウント値はデコーダ３１に出力される。デコーダ
３１は入力したカウント値に基づいて第１可変容量素子
１６、第２可変容量素子１７および第３可変容量素子の
各容量値を可変する制御信号を出力する。
れている。カウンタ３０は出力端子２８から入力する出
力信号に基づいて、クロック端子（ＣＬＫ）２９から入
力するクロックをカウントしてカウント値を生成する。
このカウント値はデコーダ３１に出力される。デコーダ
３１は入力したカウント値に基づいて第１可変容量素子
１６、第２可変容量素子１７および第３可変容量素子の
各容量値を可変する制御信号を出力する。
【００３７】次に、図１に示すこの実施の形態１による
アクティブフィルタの動作を説明する。
アクティブフィルタの動作を説明する。
【００３８】以下の説明において、スイッチ素子をオン
するとはスイッチ素子を導通させることを意味し、スイ
ッチ素子をオフするとはスイッチ素子を非導通状態にす
ることを意味する。図１において、第１スイッチ素子１
９、第３スイッチ素子２５、第４スイッチ素子２３およ
び第７スイッチ素子２１をオンし、これら以外のスイッ
チ素子をオフすると、図２に示すウィーンブリッジ発振
回路が得られる。以下、この状態を「状態１」と称す
る。
するとはスイッチ素子を導通させることを意味し、スイ
ッチ素子をオフするとはスイッチ素子を非導通状態にす
ることを意味する。図１において、第１スイッチ素子１
９、第３スイッチ素子２５、第４スイッチ素子２３およ
び第７スイッチ素子２１をオンし、これら以外のスイッ
チ素子をオフすると、図２に示すウィーンブリッジ発振
回路が得られる。以下、この状態を「状態１」と称す
る。
【００３９】図１において、第２スイッチ素子２６、第
５スイッチ素子２４、第６スイッチ素子２２および第８
スイッチ素子２０をオンし、これら以外のスイッチ素子
をオフすると、図３に示すアクティブフィルタが得られ
る。このアクティブフィルタはローパスフィルタ（ＬＰ
Ｆ）として機能する。以下、この状態を「状態２」と称
する。
５スイッチ素子２４、第６スイッチ素子２２および第８
スイッチ素子２０をオンし、これら以外のスイッチ素子
をオフすると、図３に示すアクティブフィルタが得られ
る。このアクティブフィルタはローパスフィルタ（ＬＰ
Ｆ）として機能する。以下、この状態を「状態２」と称
する。
【００４０】「状態１」（図２）において、第３抵抗素
子１５および第４抵抗素子１４の抵抗値が共にＲ、第１
抵抗素子１１の抵抗値が２ｒ、第２抵抗素子１２の抵抗
値がｒ、第２可変容量素子１７および第３可変容量素子
１８の容量値が共にＣであるとすると、このときの発振
周波数ｆｏは次の（２）式の通りに定まる。 ｆｏ＝１／（２π・ＣＲ）・・・（２）
子１５および第４抵抗素子１４の抵抗値が共にＲ、第１
抵抗素子１１の抵抗値が２ｒ、第２抵抗素子１２の抵抗
値がｒ、第２可変容量素子１７および第３可変容量素子
１８の容量値が共にＣであるとすると、このときの発振
周波数ｆｏは次の（２）式の通りに定まる。 ｆｏ＝１／（２π・ＣＲ）・・・（２）
【００４１】この発振周波数ｆｏを有する発振信号は、
出力端子（ＯＵＴ）２８を介してカウンタ３０に入力す
る。カウンタ３０にはクロック端子（ＣＬＫ）２９から
クロック信号も入力している。カウンタ３０は入力する
発振信号が正側にある期間のクロックをカウントする。
クロック周波数がｆｃｋである場合、カウンタ３０は、 ｆｃｋ＝２ｍ・ｆｏ・・・（３） ただし、ｍ：自然数が成り立つようにクロックをカウン
トして、ｍをカウント値として出力する。このｍが設計
時のカウント値である。図２に示すウィーンブリッジ発
振回路を集積回路装置に組み込んだ場合、製造バラツキ
に起因して実稼働装置では回路を構成する抵抗素子や容
量素子の抵抗値や容量値が設計値から変動しているか
ら、発振周波数も所望の値から変動している。実稼働装
置の発振周波数をｆとし、カウント値をｋ（ｋ：自然
数）とすると、 ｆｃｋ＝２ｋ・ｆ・・・（４） が成り立つ。
出力端子（ＯＵＴ）２８を介してカウンタ３０に入力す
る。カウンタ３０にはクロック端子（ＣＬＫ）２９から
クロック信号も入力している。カウンタ３０は入力する
発振信号が正側にある期間のクロックをカウントする。
クロック周波数がｆｃｋである場合、カウンタ３０は、 ｆｃｋ＝２ｍ・ｆｏ・・・（３） ただし、ｍ：自然数が成り立つようにクロックをカウン
トして、ｍをカウント値として出力する。このｍが設計
時のカウント値である。図２に示すウィーンブリッジ発
振回路を集積回路装置に組み込んだ場合、製造バラツキ
に起因して実稼働装置では回路を構成する抵抗素子や容
量素子の抵抗値や容量値が設計値から変動しているか
ら、発振周波数も所望の値から変動している。実稼働装
置の発振周波数をｆとし、カウント値をｋ（ｋ：自然
数）とすると、 ｆｃｋ＝２ｋ・ｆ・・・（４） が成り立つ。
【００４２】デコーダ３１は、カウンタ３０が出力する
カウント値ｋを入力してデコードし、ｆ＝ｆｏが成り立
つように第２可変容量素子１７および第３可変容量素子
１８の容量値Ｃを変更させる制御信号を生成する。
（３）式および（４）式からｆ＝ｆｏが成り立つために
はｋ＝ｍが成り立つ必要があるから、カウント値ｋがｋ
＜ｍの場合には容量値Ｃを大きくする制御信号を生成
し、ｋ＞ｍの場合には容量値Ｃを小さくする制御信号を
生成する。
カウント値ｋを入力してデコードし、ｆ＝ｆｏが成り立
つように第２可変容量素子１７および第３可変容量素子
１８の容量値Ｃを変更させる制御信号を生成する。
（３）式および（４）式からｆ＝ｆｏが成り立つために
はｋ＝ｍが成り立つ必要があるから、カウント値ｋがｋ
＜ｍの場合には容量値Ｃを大きくする制御信号を生成
し、ｋ＞ｍの場合には容量値Ｃを小さくする制御信号を
生成する。
【００４３】図４はカウント値ｋと制御信号との関係を
示すテーブルである。図４に示すテーブルにはカウント
値ｋと対応する４ビットの制御信号［Ｄ０Ｄ１Ｄ２Ｄ
３］とが格納されている。例えば、カウント値ｋ＝８に
対応する制御信号は［０１０１］であり、カウント値ｋ
＝１３に対応する制御信号は［０１１０］である。この
制御信号によって第２可変容量素子１７および第３可変
容量素子１８の容量値Ｃを変化させる。
示すテーブルである。図４に示すテーブルにはカウント
値ｋと対応する４ビットの制御信号［Ｄ０Ｄ１Ｄ２Ｄ
３］とが格納されている。例えば、カウント値ｋ＝８に
対応する制御信号は［０１０１］であり、カウント値ｋ
＝１３に対応する制御信号は［０１１０］である。この
制御信号によって第２可変容量素子１７および第３可変
容量素子１８の容量値Ｃを変化させる。
【００４４】図５は第２可変容量素子１７および第３可
変容量素子１８の構成例を示す図である。図５に示す可
変容量素子は、端子Ｐ１と端子Ｐ２との間に容量素子Ｃ
０、直列接続された容量素子Ｃ１およびスイッチ素子Ｓ
ＷＡ１、直列接続された容量素子Ｃ２およびスイッチ素
子ＳＷＡ２、直列接続された容量素子Ｃ３およびスイッ
チ素子ＳＷＡ３、並びに直列接続された容量素子Ｃ４お
よびスイッチ素子ＳＷＡ４が並列に接続されている。ス
イッチ素子には、例えばＭＯＳトランジスタを用いる。
スイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３およびＳＷ
Ａ４の各制御電極には、デコーダ３１が生成して出力す
る４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ３］の各ビットＤ
０、Ｄ１、Ｄ２およびＤ３が印加される。各ビットが
“１”のときにスイッチ素子はオン（導通）し、各ビッ
トが“０”のときにスイッチ素子はオフ（非導通）とな
る。
変容量素子１８の構成例を示す図である。図５に示す可
変容量素子は、端子Ｐ１と端子Ｐ２との間に容量素子Ｃ
０、直列接続された容量素子Ｃ１およびスイッチ素子Ｓ
ＷＡ１、直列接続された容量素子Ｃ２およびスイッチ素
子ＳＷＡ２、直列接続された容量素子Ｃ３およびスイッ
チ素子ＳＷＡ３、並びに直列接続された容量素子Ｃ４お
よびスイッチ素子ＳＷＡ４が並列に接続されている。ス
イッチ素子には、例えばＭＯＳトランジスタを用いる。
スイッチ素子ＳＷＡ１、ＳＷＡ２、ＳＷＡ３およびＳＷ
Ａ４の各制御電極には、デコーダ３１が生成して出力す
る４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ３］の各ビットＤ
０、Ｄ１、Ｄ２およびＤ３が印加される。各ビットが
“１”のときにスイッチ素子はオン（導通）し、各ビッ
トが“０”のときにスイッチ素子はオフ（非導通）とな
る。
【００４５】容量素子Ｃ０、容量素子Ｃ１、容量素子Ｃ
２、容量素子Ｃ３および容量素子Ｃ４の容量値は、例え
ば、Ｃ０＝１２ｐＦ、Ｃ１＝６ｐＦ、Ｃ２＝１２ｐＦ、
Ｃ３＝２４ｐＦ、Ｃ４＝４８ｐＦに設定する。すなわ
ち、Ｃ１の容量値を基本にしてＣ２〜Ｃ４の容量値は２
の累乗で重み付ける。いま、デコーダ３１が制御信号
［０００１］を出力した場合を考える。このときＳＷＡ
４がオンし、他のスイッチ素子はオフとなるから、端子
Ｐ１と端子Ｐ２との間の容量値Ｃは、 Ｃ＝Ｃ０＋Ｃ４・・・（５） を満足する値となる。（５）式のＣ０およびＣ４に上述
した容量値を代入すると、合成された容量値ＣはＣ＝６
０ｐＦとなる。
２、容量素子Ｃ３および容量素子Ｃ４の容量値は、例え
ば、Ｃ０＝１２ｐＦ、Ｃ１＝６ｐＦ、Ｃ２＝１２ｐＦ、
Ｃ３＝２４ｐＦ、Ｃ４＝４８ｐＦに設定する。すなわ
ち、Ｃ１の容量値を基本にしてＣ２〜Ｃ４の容量値は２
の累乗で重み付ける。いま、デコーダ３１が制御信号
［０００１］を出力した場合を考える。このときＳＷＡ
４がオンし、他のスイッチ素子はオフとなるから、端子
Ｐ１と端子Ｐ２との間の容量値Ｃは、 Ｃ＝Ｃ０＋Ｃ４・・・（５） を満足する値となる。（５）式のＣ０およびＣ４に上述
した容量値を代入すると、合成された容量値ＣはＣ＝６
０ｐＦとなる。
【００４６】次に、図１に示すアクティブフィルタの具
体的な動作例を説明する。一例として、図２に示す状態
１のウィーンブリッジ発振回路において、第３抵抗素子
１５および第４抵抗素子１４抵抗値ＲをＲ＝８０ｋΩに
設定し、第１抵抗素子１１の抵抗値を２ｒとし、第２抵
抗素子の抵抗値をｒとしてｒ＝１０ｋΩに設定し、第２
可変容量素子１７および第３可変容量素子１８の容量値
を共にＣとしてＣ＝６０ｐＦに設定した場合を考える。
この場合、出力端子２８から得られる設計時の発振出力
の発振周波数ｆｏは、（２）式から、 ｆｏ＝３３．２ｋＨｚ・・・（６） となる。第２可変容量素子１７および第３可変容量素子
１８を図５に示す回路によって構成すると、端子Ｐ１と
端子Ｐ２との間の容量値ＣがＣ＝６０ｐＦを満足する制
御信号は［０００１］となる。この制御信号［０００
１］に対応するカウント値ｋは、図４に示すテーブルか
らｋ＝１０である。目下のところ設計時を考えているか
ら、このカウント値ｋは設計時のカウント値ｍに等し
い。したがって、 ｍ＝１０・・・（７） が成り立つ。（６）式および（７）式の値を（３）式に
代入すると、クロック周波数ｆｃｋは、 ｆｃｋ＝６６４ｋＨｚ・・・（８） となる。
体的な動作例を説明する。一例として、図２に示す状態
１のウィーンブリッジ発振回路において、第３抵抗素子
１５および第４抵抗素子１４抵抗値ＲをＲ＝８０ｋΩに
設定し、第１抵抗素子１１の抵抗値を２ｒとし、第２抵
抗素子の抵抗値をｒとしてｒ＝１０ｋΩに設定し、第２
可変容量素子１７および第３可変容量素子１８の容量値
を共にＣとしてＣ＝６０ｐＦに設定した場合を考える。
この場合、出力端子２８から得られる設計時の発振出力
の発振周波数ｆｏは、（２）式から、 ｆｏ＝３３．２ｋＨｚ・・・（６） となる。第２可変容量素子１７および第３可変容量素子
１８を図５に示す回路によって構成すると、端子Ｐ１と
端子Ｐ２との間の容量値ＣがＣ＝６０ｐＦを満足する制
御信号は［０００１］となる。この制御信号［０００
１］に対応するカウント値ｋは、図４に示すテーブルか
らｋ＝１０である。目下のところ設計時を考えているか
ら、このカウント値ｋは設計時のカウント値ｍに等し
い。したがって、 ｍ＝１０・・・（７） が成り立つ。（６）式および（７）式の値を（３）式に
代入すると、クロック周波数ｆｃｋは、 ｆｃｋ＝６６４ｋＨｚ・・・（８） となる。
【００４７】この条件の下でスイッチ素子を切り換えて
状態２（図３）のローパスフィルタ（ＬＰＦ）を実現す
る。このＬＰＦにおいて、第５抵抗素子１３および第４
抵抗素子１４の抵抗値が共にＲであり、第１可変容量素
子１６、第２可変容量素子１７および第３可変容量素子
１８の容量値が全てＣである場合、カットオフ周波数ｆ
ｃは次の（９）式のようになる。 ｆｃ＝１／√（２π・２Ｃ・Ｃ・Ｒ・Ｒ）・・・（９）
状態２（図３）のローパスフィルタ（ＬＰＦ）を実現す
る。このＬＰＦにおいて、第５抵抗素子１３および第４
抵抗素子１４の抵抗値が共にＲであり、第１可変容量素
子１６、第２可変容量素子１７および第３可変容量素子
１８の容量値が全てＣである場合、カットオフ周波数ｆ
ｃは次の（９）式のようになる。 ｆｃ＝１／√（２π・２Ｃ・Ｃ・Ｒ・Ｒ）・・・（９）
【００４８】図３に示すローパスフィルタ（ＬＰＦ）を
構成する抵抗素子や容量素子の抵抗値や容量値を、状態
１（図２）と同様に、Ｒ＝８０ｋΩ、Ｃ＝６０ｐＦに設
定すると、カットオフ周波数ｆｃは（９）式から、 ｆｃ＝２３．４ｋＨｚ・・・（１０） となる。
構成する抵抗素子や容量素子の抵抗値や容量値を、状態
１（図２）と同様に、Ｒ＝８０ｋΩ、Ｃ＝６０ｐＦに設
定すると、カットオフ周波数ｆｃは（９）式から、 ｆｃ＝２３．４ｋＨｚ・・・（１０） となる。
【００４９】図６は、図１に示す実施の形態１によるア
クティブフィルタの動作を示すタイムチャートである。
アクティブフィルタを構成する抵抗素子や容量素子の抵
抗値や容量値が上記した設計時の値の場合、発振出力波
形は図６中に破線で示すようになる。このときのカウン
ト値ｋは、ｋ＝１０（＝ｍ）である。このアクティブフ
ィルタを組み込んだ集積回路装置を製造したとき、製造
バラツキに起因して抵抗値が１５％増加してＲ＝９２ｋ
Ωになり、容量値が１３％増加してＣ＝６８ｐＦになっ
た場合、状態１の（図２）ウィーンブリッジ発振回路の
発振周波数ｆｏは（２）式より、 ｆｏ＝２５．５ｋＨｚ・・・（１１） となる。これは設計時の発振周波数を表す（６）式の値
に比べて２３％減少した値である。このとき、状態２
（図３）のアクティブフィルタのカットオフ周波数ｆｃ
は（９）式より、 ｆｃ＝１８ｋＨｚ・・・（１２） となる。これは設計時のカットオフ周波数を表す（１
０）式の値に比べて２３％減少した値である。
クティブフィルタの動作を示すタイムチャートである。
アクティブフィルタを構成する抵抗素子や容量素子の抵
抗値や容量値が上記した設計時の値の場合、発振出力波
形は図６中に破線で示すようになる。このときのカウン
ト値ｋは、ｋ＝１０（＝ｍ）である。このアクティブフ
ィルタを組み込んだ集積回路装置を製造したとき、製造
バラツキに起因して抵抗値が１５％増加してＲ＝９２ｋ
Ωになり、容量値が１３％増加してＣ＝６８ｐＦになっ
た場合、状態１の（図２）ウィーンブリッジ発振回路の
発振周波数ｆｏは（２）式より、 ｆｏ＝２５．５ｋＨｚ・・・（１１） となる。これは設計時の発振周波数を表す（６）式の値
に比べて２３％減少した値である。このとき、状態２
（図３）のアクティブフィルタのカットオフ周波数ｆｃ
は（９）式より、 ｆｃ＝１８ｋＨｚ・・・（１２） となる。これは設計時のカットオフ周波数を表す（１
０）式の値に比べて２３％減少した値である。
【００５０】状態１の（図２）ウィーンブリッジ発振回
路の発振周波数ｆｏが（１１）式に示す値に変化した場
合の発振出力波形が図６中に実線で示されている。この
ときのカウンタ３０がカウントするカウント値ｋはｋ＝
１３である。このカウント値ｋ＝１３に基づいて、デコ
ーダ３１は図４に示すテーブルから対応する制御信号
［０１１０］を出力して、図５に示す回路を制御して可
変容量素子の容量値を変更する。この場合、Ｃ０、Ｃ
１、Ｃ２、Ｃ３およびＣ４の容量値も製造バラツキに起
因して１３％増加しているから、変更後の容量値Ｃは、 Ｃ＝Ｃ０＋Ｃ２＋Ｃ３ ＝１３．６＋１３．６＋２７．２ ＝５４．４ｐＦ・・・（１３） となる。この変更後の容量値Ｃを有する状態２（図３）
のアクティブフィルタのカットオフ周波数ｆｃは、
（９）式から、 ｆｃ＝２２．６ｋＨｚ・・・（１４） となる。この値を設計時のカットオフ周波数ｆｃを表す
（１０）式と比べると、３％減少した値である。可変容
量素子の容量値を変更する前のカットオフ周波数ｆｃは
（１２）式に示したように設計時のカットオフ周波数に
比べて２３％減少した値であったから、この実施の形態
１によるアクティブフィルタでは、カットオフ周波数ｆ
ｃの変動が２３−３＝２０％ポイント改善されている。
路の発振周波数ｆｏが（１１）式に示す値に変化した場
合の発振出力波形が図６中に実線で示されている。この
ときのカウンタ３０がカウントするカウント値ｋはｋ＝
１３である。このカウント値ｋ＝１３に基づいて、デコ
ーダ３１は図４に示すテーブルから対応する制御信号
［０１１０］を出力して、図５に示す回路を制御して可
変容量素子の容量値を変更する。この場合、Ｃ０、Ｃ
１、Ｃ２、Ｃ３およびＣ４の容量値も製造バラツキに起
因して１３％増加しているから、変更後の容量値Ｃは、 Ｃ＝Ｃ０＋Ｃ２＋Ｃ３ ＝１３．６＋１３．６＋２７．２ ＝５４．４ｐＦ・・・（１３） となる。この変更後の容量値Ｃを有する状態２（図３）
のアクティブフィルタのカットオフ周波数ｆｃは、
（９）式から、 ｆｃ＝２２．６ｋＨｚ・・・（１４） となる。この値を設計時のカットオフ周波数ｆｃを表す
（１０）式と比べると、３％減少した値である。可変容
量素子の容量値を変更する前のカットオフ周波数ｆｃは
（１２）式に示したように設計時のカットオフ周波数に
比べて２３％減少した値であったから、この実施の形態
１によるアクティブフィルタでは、カットオフ周波数ｆ
ｃの変動が２３−３＝２０％ポイント改善されている。
【００５１】〔実施の形態２〕図７は実施の形態２によ
るアクティブフィルタを示す図である。このアクティブ
フィルタは次のように構成されている。演算増幅器１
０’の出力は出力端子（ＯＵＴ）２８’に接続されてい
る。演算増幅器１０’の逆相入力と出力端子（ＯＵＴ）
２８’との間には第１抵抗素子１１’が接続されてい
る。演算増幅器１０’の逆相入力と接地との間には第１
スイッチ素子１９’および第２抵抗素子１２’がこの順
序で直列接続されている。スイッチ素子としては、例え
ばＭＯＳトランジスタを用いるが、煩雑さを避けるため
に、図７中にはスイッチ素子の制御端子（ゲート電極）
は示されていない。入力端子（ＩＮ）２７’と演算増幅
器１０’の正相入力との間には、第５可変抵抗素子５
１、第８スイッチ素子２０’および第４可変抵抗素子５
２がこの順序で直列接続されている。第８スイッチ素子
２０’および第４可変抵抗素子５２の接続点と出力端子
２８’との間には、第５スイッチ素子２４’、第１容量
素子５４、第３スイッチ素子２５’および第３可変抵抗
素子５３がこの順序で直列接続されている。第１容量素
子５４の上部電極は第５スイッチ素子２４’側、下部電
極は第３スイッチ素子２５’側である。第８スイッチ素
子２０’および第４可変抵抗素子５２の接続点と出力端
子２８’との間には、第６スイッチ素子２２’、第２容
量素子５５および第２スイッチ素子２６’がこの順序で
直列接続されている。第２容量素子５５の上部電極は第
６スイッチ素子２２’側、下部電極は第２スイッチ素子
２６’側である。第１容量素子５４と第３スイッチ素子
２５’との接続点と、第２容量素子５５と第２スイッチ
素子２６’との接続点とは直結されている。第６スイッ
チ素子２２’と第２容量素子５５との接続点と、演算増
幅器１０’の正相入力との間には第４スイッチ素子２
３’が接続されている。演算増幅器１０’の正相入力と
接地との間には第３容量素子５６が接続されている。第
３容量素子５６の上部電極は演算増幅器１０’の正相入
力側、下部電極は接地側である。第８スイッチ素子２
０’と第４可変抵抗素子５２との接続点と接地との間に
は第７スイッチ素子２１’が接続されている。
るアクティブフィルタを示す図である。このアクティブ
フィルタは次のように構成されている。演算増幅器１
０’の出力は出力端子（ＯＵＴ）２８’に接続されてい
る。演算増幅器１０’の逆相入力と出力端子（ＯＵＴ）
２８’との間には第１抵抗素子１１’が接続されてい
る。演算増幅器１０’の逆相入力と接地との間には第１
スイッチ素子１９’および第２抵抗素子１２’がこの順
序で直列接続されている。スイッチ素子としては、例え
ばＭＯＳトランジスタを用いるが、煩雑さを避けるため
に、図７中にはスイッチ素子の制御端子（ゲート電極）
は示されていない。入力端子（ＩＮ）２７’と演算増幅
器１０’の正相入力との間には、第５可変抵抗素子５
１、第８スイッチ素子２０’および第４可変抵抗素子５
２がこの順序で直列接続されている。第８スイッチ素子
２０’および第４可変抵抗素子５２の接続点と出力端子
２８’との間には、第５スイッチ素子２４’、第１容量
素子５４、第３スイッチ素子２５’および第３可変抵抗
素子５３がこの順序で直列接続されている。第１容量素
子５４の上部電極は第５スイッチ素子２４’側、下部電
極は第３スイッチ素子２５’側である。第８スイッチ素
子２０’および第４可変抵抗素子５２の接続点と出力端
子２８’との間には、第６スイッチ素子２２’、第２容
量素子５５および第２スイッチ素子２６’がこの順序で
直列接続されている。第２容量素子５５の上部電極は第
６スイッチ素子２２’側、下部電極は第２スイッチ素子
２６’側である。第１容量素子５４と第３スイッチ素子
２５’との接続点と、第２容量素子５５と第２スイッチ
素子２６’との接続点とは直結されている。第６スイッ
チ素子２２’と第２容量素子５５との接続点と、演算増
幅器１０’の正相入力との間には第４スイッチ素子２
３’が接続されている。演算増幅器１０’の正相入力と
接地との間には第３容量素子５６が接続されている。第
３容量素子５６の上部電極は演算増幅器１０’の正相入
力側、下部電極は接地側である。第８スイッチ素子２
０’と第４可変抵抗素子５２との接続点と接地との間に
は第７スイッチ素子２１’が接続されている。
【００５２】カウンタ３０’およびデコーダ３１’が設
けられている。カウンタ３０’は出力端子２８’から入
力する出力信号に基づいて、クロック端子（ＣＬＫ）２
９’から入力するクロックをカウントしてカウント値を
生成する。このカウント値はデコーダ３１’に出力され
る。デコーダ３１’は入力したカウント値に基づいて第
１可変抵抗素子５１、第２可変抵抗素子５２および第３
可変抵抗素子５３の各抵抗値を可変する制御信号を出力
する。
けられている。カウンタ３０’は出力端子２８’から入
力する出力信号に基づいて、クロック端子（ＣＬＫ）２
９’から入力するクロックをカウントしてカウント値を
生成する。このカウント値はデコーダ３１’に出力され
る。デコーダ３１’は入力したカウント値に基づいて第
１可変抵抗素子５１、第２可変抵抗素子５２および第３
可変抵抗素子５３の各抵抗値を可変する制御信号を出力
する。
【００５３】次に、図７に示すこの実施の形態２による
アクティブフィルタの動作を説明する。
アクティブフィルタの動作を説明する。
【００５４】この実施の形態２においても、実施の形態
１と同様にスイッチ素子のオン／オフを切り換えること
により、ウィーンブリッジ発振回路（状態１）またはロ
ーパスフィルタ（ＬＰＦ）（状態２）のいずれかが実現
する。図７において、第１スイッチ素子１９’、第３ス
イッチ素子２５’、第４スイッチ素子２３’および第７
スイッチ素子２１’をオンし、これら以外のスイッチ素
子をオフすると、ウィーンブリッジ発振回路が得られる
（状態１）。第２スイッチ素子２６’、第５スイッチ素
子２４’、第６スイッチ素子２２’および第８スイッチ
素子２０’をオンし、これら以外のスイッチ素子をオフ
すると、ローパスフィルタ（ＬＰＦ）が得られる（状態
２）。
１と同様にスイッチ素子のオン／オフを切り換えること
により、ウィーンブリッジ発振回路（状態１）またはロ
ーパスフィルタ（ＬＰＦ）（状態２）のいずれかが実現
する。図７において、第１スイッチ素子１９’、第３ス
イッチ素子２５’、第４スイッチ素子２３’および第７
スイッチ素子２１’をオンし、これら以外のスイッチ素
子をオフすると、ウィーンブリッジ発振回路が得られる
（状態１）。第２スイッチ素子２６’、第５スイッチ素
子２４’、第６スイッチ素子２２’および第８スイッチ
素子２０’をオンし、これら以外のスイッチ素子をオフ
すると、ローパスフィルタ（ＬＰＦ）が得られる（状態
２）。
【００５５】状態１において、第３可変抵抗素子５３お
よび第４可変抵抗素子５２の抵抗値が共にＲ’、第１抵
抗素子１１’の抵抗値が２ｒ’、第２抵抗素子１２’の
抵抗値がｒ’、第２容量素子５５および第３容量素子５
６の容量値が共にＣ’であるとすると、このときの発振
周波数ｆｏ’は次の（１５）式の通りに定まる。 ｆｏ’＝１／（２π・Ｃ’Ｒ’）・・・（１５）
よび第４可変抵抗素子５２の抵抗値が共にＲ’、第１抵
抗素子１１’の抵抗値が２ｒ’、第２抵抗素子１２’の
抵抗値がｒ’、第２容量素子５５および第３容量素子５
６の容量値が共にＣ’であるとすると、このときの発振
周波数ｆｏ’は次の（１５）式の通りに定まる。 ｆｏ’＝１／（２π・Ｃ’Ｒ’）・・・（１５）
【００５６】この発振周波数ｆｏ’の発振信号は、出力
端子（ＯＵＴ）２８’を介してカウンタ３０’に入力す
る。カウンタ３０’にはクロック端子（ＣＬＫ）２９’
からクロック信号も入力している。カウンタ３０’は入
力する発振信号が正側にある期間のクロックをカウント
する。クロック周波数がｆｃｋ’である場合、カウンタ
３０’は、 ｆｃｋ’＝２ｍ’・ｆｏ’・・・（１６） ただし、ｍ’：自然数が成り立つようにクロックをカウ
ントして、ｍ’をカウント値として出力する。このｍ’
が設計時のカウント値である。このウィーンブリッジ発
振回路を集積回路装置に組み込んだ場合、製造バラツキ
に起因して実稼働装置では回路を構成する抵抗素子や容
量素子の抵抗値や容量値が設計値から変動しているか
ら、発振周波数も所望の値から変動している。実稼働装
置の発振周波数をｆ’とし、カウント値をｋ’（ｋ’：
自然数）とすると、 ｆｃｋ’＝２ｋ’・ｆ’・・・（１７） が成り立つ。
端子（ＯＵＴ）２８’を介してカウンタ３０’に入力す
る。カウンタ３０’にはクロック端子（ＣＬＫ）２９’
からクロック信号も入力している。カウンタ３０’は入
力する発振信号が正側にある期間のクロックをカウント
する。クロック周波数がｆｃｋ’である場合、カウンタ
３０’は、 ｆｃｋ’＝２ｍ’・ｆｏ’・・・（１６） ただし、ｍ’：自然数が成り立つようにクロックをカウ
ントして、ｍ’をカウント値として出力する。このｍ’
が設計時のカウント値である。このウィーンブリッジ発
振回路を集積回路装置に組み込んだ場合、製造バラツキ
に起因して実稼働装置では回路を構成する抵抗素子や容
量素子の抵抗値や容量値が設計値から変動しているか
ら、発振周波数も所望の値から変動している。実稼働装
置の発振周波数をｆ’とし、カウント値をｋ’（ｋ’：
自然数）とすると、 ｆｃｋ’＝２ｋ’・ｆ’・・・（１７） が成り立つ。
【００５７】デコーダ３１’は、カウンタ３０’が出力
するカウント値ｋ’を入力してデコードし、ｆ’＝ｆ
ｏ’が成り立つように第２可変抵抗素子５２および第３
可変抵抗素子５３の抵抗値Ｒ’を変更させる制御信号を
生成する。（１６）式および（１７）式からｆ’＝ｆ
ｏ’が成り立つためにはｋ’＝ｍ’が成り立つ必要があ
るから、カウント値ｋ’がｋ’＜ｍ’の場合には抵抗値
Ｒ’を大きくする制御信号を生成し、ｋ’＞ｍ’の場合
には抵抗値Ｒ’を小さくする制御信号を生成する。
するカウント値ｋ’を入力してデコードし、ｆ’＝ｆ
ｏ’が成り立つように第２可変抵抗素子５２および第３
可変抵抗素子５３の抵抗値Ｒ’を変更させる制御信号を
生成する。（１６）式および（１７）式からｆ’＝ｆ
ｏ’が成り立つためにはｋ’＝ｍ’が成り立つ必要があ
るから、カウント値ｋ’がｋ’＜ｍ’の場合には抵抗値
Ｒ’を大きくする制御信号を生成し、ｋ’＞ｍ’の場合
には抵抗値Ｒ’を小さくする制御信号を生成する。
【００５８】データ３１’は、図４に示すカウント値ｋ
と制御信号との関係を示すテーブルを用いて制御信号を
生成することができる。図４に示すテーブルにはカウン
ト値ｋ’と対応する４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ
３］とが格納されている。例えば、カウント値ｋ’＝８
に対応する制御信号は［０１０１］であり、カウント値
ｋ’＝１３に対応する制御信号は［０１１０］である。
この制御信号によって第２可変抵抗素子５２および第３
可変抵抗素子５３の抵抗値Ｒ’を変化させる。
と制御信号との関係を示すテーブルを用いて制御信号を
生成することができる。図４に示すテーブルにはカウン
ト値ｋ’と対応する４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ
３］とが格納されている。例えば、カウント値ｋ’＝８
に対応する制御信号は［０１０１］であり、カウント値
ｋ’＝１３に対応する制御信号は［０１１０］である。
この制御信号によって第２可変抵抗素子５２および第３
可変抵抗素子５３の抵抗値Ｒ’を変化させる。
【００５９】図８は第２可変抵抗素子５２および第３可
変抵抗素子５３の構成例を示す図である。図８に示す可
変抵抗素子は、端子Ｐ３と端子Ｐ４との間に抵抗素子Ｒ
０、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４が直列接続さ
れている。抵抗素子Ｒ０と抵抗素子Ｒ１との接続点と、
端子Ｐ４との間にスイッチ素子ＳＷＢ０、ＳＷＢ１、Ｓ
ＷＢ２およびＳＷＢ３が直列接続されている。抵抗素子
Ｒ１とＲ２との接続点とスイッチ素子ＳＷＢ０とＳＷＢ
１との接続点が直結されており、抵抗素子Ｒ２とＲ３と
の接続点とスイッチ素子ＳＷＢ１とＳＷＢ２との接続点
が直結されており、抵抗素子Ｒ３とＲ４との接続点とス
イッチ素子ＳＷＢ２とＳＷＢ３との接続点が直結されて
いる。スイッチ素子には、例えばＭＯＳトランジスタを
用いる。スイッチ素子ＳＷＢ０、ＳＷＢ１、ＳＷＢ２お
よびＳＷＢ３の各制御電極には、デコーダ３１’が生成
して出力する４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ３］の
各ビットＤ０、Ｄ１、Ｄ２およびＤ３をインバータによ
って反転した信号が印加される。ビット“１”のときに
スイッチ素子はオフ（非導通）となり、ビット“０”の
ときにスイッチ素子はオン（導通）する。
変抵抗素子５３の構成例を示す図である。図８に示す可
変抵抗素子は、端子Ｐ３と端子Ｐ４との間に抵抗素子Ｒ
０、抵抗素子Ｒ１、Ｒ２、Ｒ３およびＲ４が直列接続さ
れている。抵抗素子Ｒ０と抵抗素子Ｒ１との接続点と、
端子Ｐ４との間にスイッチ素子ＳＷＢ０、ＳＷＢ１、Ｓ
ＷＢ２およびＳＷＢ３が直列接続されている。抵抗素子
Ｒ１とＲ２との接続点とスイッチ素子ＳＷＢ０とＳＷＢ
１との接続点が直結されており、抵抗素子Ｒ２とＲ３と
の接続点とスイッチ素子ＳＷＢ１とＳＷＢ２との接続点
が直結されており、抵抗素子Ｒ３とＲ４との接続点とス
イッチ素子ＳＷＢ２とＳＷＢ３との接続点が直結されて
いる。スイッチ素子には、例えばＭＯＳトランジスタを
用いる。スイッチ素子ＳＷＢ０、ＳＷＢ１、ＳＷＢ２お
よびＳＷＢ３の各制御電極には、デコーダ３１’が生成
して出力する４ビット制御信号［Ｄ０Ｄ１Ｄ２Ｄ３］の
各ビットＤ０、Ｄ１、Ｄ２およびＤ３をインバータによ
って反転した信号が印加される。ビット“１”のときに
スイッチ素子はオフ（非導通）となり、ビット“０”の
ときにスイッチ素子はオン（導通）する。
【００６０】抵抗素子Ｒ０、Ｒ１、Ｒ２、Ｒ３およびＲ
４は、例えば、Ｒ０＝１６ｋΩ、Ｒ１＝８ｋΩ、Ｒ２＝
１６ｋΩ、Ｒ３＝３２ｋΩ、Ｒ４＝６４ｋΩに設定す
る。すなわち、各抵抗値はＲ１の抵抗値を基本にしてＲ
２〜Ｒ４の抵抗値は２の累乗で重み付ける。いま、デコ
ーダ３１’が制御信号［０００１］を出力した場合を考
える。このときスイッチ素子ＳＷＢ４がオフになり、他
のスイッチ素子はオンするから、端子Ｐ１と端子Ｐ２と
の間の抵抗値Ｒ’は、 Ｒ’＝Ｒ０＋Ｒ４・・・（１８） を満足する値となる。（１８）式のＲ０およびＲ４に上
述した抵抗値を代入すると、合成された抵抗値Ｒ’は
Ｒ’＝８０ｋΩとなる。
４は、例えば、Ｒ０＝１６ｋΩ、Ｒ１＝８ｋΩ、Ｒ２＝
１６ｋΩ、Ｒ３＝３２ｋΩ、Ｒ４＝６４ｋΩに設定す
る。すなわち、各抵抗値はＲ１の抵抗値を基本にしてＲ
２〜Ｒ４の抵抗値は２の累乗で重み付ける。いま、デコ
ーダ３１’が制御信号［０００１］を出力した場合を考
える。このときスイッチ素子ＳＷＢ４がオフになり、他
のスイッチ素子はオンするから、端子Ｐ１と端子Ｐ２と
の間の抵抗値Ｒ’は、 Ｒ’＝Ｒ０＋Ｒ４・・・（１８） を満足する値となる。（１８）式のＲ０およびＲ４に上
述した抵抗値を代入すると、合成された抵抗値Ｒ’は
Ｒ’＝８０ｋΩとなる。
【００６１】次に、図７に示す実施の形態２によるアク
ティブフィルタの具体的な動作例を説明する。一例とし
て、「状態１」のウィーンブリッジ発振回路において、
第２可変抵抗素子５２および第２可変抵抗素子５３抵抗
値Ｒ’をＲ’＝８０ｋΩに設定し、第１抵抗素子１１’
の抵抗値を２ｒ’とし、第２抵抗素子１２’の抵抗値を
ｒ’としてｒ’＝１０ｋΩに設定し、第２容量素子５５
および第３容量素子５６の容量値を共にＣ’としてＣ’
＝６０ｐＦに設定した場合を考える。この場合、リセッ
ト時に出力端子２８’から得られる発振出力の発振周波
数ｆｏ’は、（１５）式から、 ｆｏ’＝３３．２ｋＨｚ・・・（１９） となる。第２可変抵抗素子５２および第３可変抵抗素子
５３を図８に示す回路によって構成すると、端子Ｐ３と
端子Ｐ４との間の抵抗値Ｒ’がＲ’＝８０ｋΩを満足す
る制御信号は［０００１］となる。この制御信号［００
０１］に対応するカウント値ｋ’は、図４に示すテーブ
ルからｋ’＝１０である。目下のところ設計時を考えて
いるから、このカウント値ｋ’は設計時のカウント値
ｍ’に等しい。したがって、 ｍ’＝１０・・・（２０） が成り立つ。（１９）式および（２０）式の値を（１
７）式に代入すると、クロック周波数ｆｃｋ’は、 ｆｃｋ’＝６６４ｋＨｚ・・・（２１） となる。
ティブフィルタの具体的な動作例を説明する。一例とし
て、「状態１」のウィーンブリッジ発振回路において、
第２可変抵抗素子５２および第２可変抵抗素子５３抵抗
値Ｒ’をＲ’＝８０ｋΩに設定し、第１抵抗素子１１’
の抵抗値を２ｒ’とし、第２抵抗素子１２’の抵抗値を
ｒ’としてｒ’＝１０ｋΩに設定し、第２容量素子５５
および第３容量素子５６の容量値を共にＣ’としてＣ’
＝６０ｐＦに設定した場合を考える。この場合、リセッ
ト時に出力端子２８’から得られる発振出力の発振周波
数ｆｏ’は、（１５）式から、 ｆｏ’＝３３．２ｋＨｚ・・・（１９） となる。第２可変抵抗素子５２および第３可変抵抗素子
５３を図８に示す回路によって構成すると、端子Ｐ３と
端子Ｐ４との間の抵抗値Ｒ’がＲ’＝８０ｋΩを満足す
る制御信号は［０００１］となる。この制御信号［００
０１］に対応するカウント値ｋ’は、図４に示すテーブ
ルからｋ’＝１０である。目下のところ設計時を考えて
いるから、このカウント値ｋ’は設計時のカウント値
ｍ’に等しい。したがって、 ｍ’＝１０・・・（２０） が成り立つ。（１９）式および（２０）式の値を（１
７）式に代入すると、クロック周波数ｆｃｋ’は、 ｆｃｋ’＝６６４ｋＨｚ・・・（２１） となる。
【００６２】この条件の下でスイッチ素子を切り換えて
状態２のローパスフィルタ（ＬＰＦ）を実現する。この
ＬＰＦにおいて、第１可変抵抗素子５１および第２可変
抵抗素子５２の抵抗値が共にＲ’であり、第１容量素子
５４、第２容量素子５５および第３容量素子５６の容量
値が全てＣ’である場合、カットオフ周波数ｆｃ’は次
の（２２）式のようになる。 ｆｃ’＝１／√（２π・２Ｃ’・Ｃ’・Ｒ’・Ｒ’）・・・（２２）
状態２のローパスフィルタ（ＬＰＦ）を実現する。この
ＬＰＦにおいて、第１可変抵抗素子５１および第２可変
抵抗素子５２の抵抗値が共にＲ’であり、第１容量素子
５４、第２容量素子５５および第３容量素子５６の容量
値が全てＣ’である場合、カットオフ周波数ｆｃ’は次
の（２２）式のようになる。 ｆｃ’＝１／√（２π・２Ｃ’・Ｃ’・Ｒ’・Ｒ’）・・・（２２）
【００６３】ＬＰＦを構成する抵抗素子や容量素子の抵
抗値や容量値を、状態１と同様に、Ｒ＝８０ｋΩ、Ｃ＝
６０ｐＦに設定すると、カットオフ周波数ｆｃ’は（２
２）式から、 ｆｃ’＝２３．４ｋＨｚ・・・（２３） となる。
抗値や容量値を、状態１と同様に、Ｒ＝８０ｋΩ、Ｃ＝
６０ｐＦに設定すると、カットオフ周波数ｆｃ’は（２
２）式から、 ｆｃ’＝２３．４ｋＨｚ・・・（２３） となる。
【００６４】この実施の形態２によるアクティブフィル
タにおいても、図６に示す動作を示すタイムチャートが
適合する。アクティブフィルタを構成する抵抗素子や容
量素子の抵抗値や容量値が上記した設計時と同じ値の場
合、発振出力波形は図６中に破線で示すようになる。こ
のときのカウント値ｋ’は、ｋ’＝１０（＝ｍ’）であ
る。このアクティブフィルタを組み込んだ集積回路装置
を製造したとき、製造バラツキに起因して抵抗値が１５
％増加してＲ＝９２ｋΩになり、容量値が１３％増加し
てＣ＝６８ｐＦになった場合、「状態１」のウィーンブ
リッジ発振回路の発振周波数ｆｏ’は（１５）式より、 ｆｏ’＝２５．５ｋＨｚ・・・（２４） となる。これは設計時の発振周波数を表す（１９）式の
値に比べて２３％減少した値である。このとき、状態２
のアクティブフィルタのカットオフ周波数ｆｃ’は（２
２）式より、 ｆｃ’＝１８ｋＨｚ・・・（２５） となる。これは設計時のカットオフ周波数を表す（２
３）式の値に比べて２３％減少した値である。
タにおいても、図６に示す動作を示すタイムチャートが
適合する。アクティブフィルタを構成する抵抗素子や容
量素子の抵抗値や容量値が上記した設計時と同じ値の場
合、発振出力波形は図６中に破線で示すようになる。こ
のときのカウント値ｋ’は、ｋ’＝１０（＝ｍ’）であ
る。このアクティブフィルタを組み込んだ集積回路装置
を製造したとき、製造バラツキに起因して抵抗値が１５
％増加してＲ＝９２ｋΩになり、容量値が１３％増加し
てＣ＝６８ｐＦになった場合、「状態１」のウィーンブ
リッジ発振回路の発振周波数ｆｏ’は（１５）式より、 ｆｏ’＝２５．５ｋＨｚ・・・（２４） となる。これは設計時の発振周波数を表す（１９）式の
値に比べて２３％減少した値である。このとき、状態２
のアクティブフィルタのカットオフ周波数ｆｃ’は（２
２）式より、 ｆｃ’＝１８ｋＨｚ・・・（２５） となる。これは設計時のカットオフ周波数を表す（２
３）式の値に比べて２３％減少した値である。
【００６５】「状態１」のウィーンブリッジ発振回路の
発振周波数ｆｏ’が（２５）式に示す値に変化した場合
の発振出力波形が図６中に実線で示されている。このと
きのカウンタ３０’がカウントするカウント値ｋ’は
ｋ’＝１３である。このカウント値ｋ’＝１３に基づい
て、デコーダ３１’は図４に示すテーブルから対応する
制御信号［０１１０］を出力して、図８に示す回路を制
御して可変抵抗素子の抵抗値を変更する。この場合、Ｒ
０、Ｒ１、Ｒ２、Ｒ３およびＲ４の容量値も製造バラツ
キに起因して１５％増加しているから、変更後の抵抗値
Ｒ’は、 Ｒ’＝Ｒ０＋Ｒ２＋Ｒ３ ＝１８．４＋１８．４＋３６．８ ＝７３．６ｐＦ・・・（２６） となる。この変更後の抵抗値Ｒ’を有する「状態２」の
ＬＰＦのカットオフ周波数ｆｃ’は、（２２）式から、 ｆｃ’＝２２．６ｋＨｚ・・・（２７） となる。この値を設計時のカットオフ周波数ｆｃ’を表
す（２３）式と比べると、３％減少した値である。可変
容量素子の容量値を変更する前のカットオフ周波数ｆ
ｃ’は（２５）式に示したように設計時のカットオフ周
波数に比べて２３％減少した値であったから、この実施
の形態２によるアクティブフィルタでは、カットオフ周
波数ｆｃ’の変動が２３−３＝２０％ポイント改善され
ている。
発振周波数ｆｏ’が（２５）式に示す値に変化した場合
の発振出力波形が図６中に実線で示されている。このと
きのカウンタ３０’がカウントするカウント値ｋ’は
ｋ’＝１３である。このカウント値ｋ’＝１３に基づい
て、デコーダ３１’は図４に示すテーブルから対応する
制御信号［０１１０］を出力して、図８に示す回路を制
御して可変抵抗素子の抵抗値を変更する。この場合、Ｒ
０、Ｒ１、Ｒ２、Ｒ３およびＲ４の容量値も製造バラツ
キに起因して１５％増加しているから、変更後の抵抗値
Ｒ’は、 Ｒ’＝Ｒ０＋Ｒ２＋Ｒ３ ＝１８．４＋１８．４＋３６．８ ＝７３．６ｐＦ・・・（２６） となる。この変更後の抵抗値Ｒ’を有する「状態２」の
ＬＰＦのカットオフ周波数ｆｃ’は、（２２）式から、 ｆｃ’＝２２．６ｋＨｚ・・・（２７） となる。この値を設計時のカットオフ周波数ｆｃ’を表
す（２３）式と比べると、３％減少した値である。可変
容量素子の容量値を変更する前のカットオフ周波数ｆ
ｃ’は（２５）式に示したように設計時のカットオフ周
波数に比べて２３％減少した値であったから、この実施
の形態２によるアクティブフィルタでは、カットオフ周
波数ｆｃ’の変動が２３−３＝２０％ポイント改善され
ている。
【００６６】一般に半導体集積回路装置においては、抵
抗素子の方が容量素子よりもレイアウト面積が小さくて
済む。したがって、実施の形態２では抵抗値を可変する
ようにしているから、アクティブフィルタのレイアウト
面積を、容量値を可変する実施の形態１の場合よりも小
さくすることができる。
抗素子の方が容量素子よりもレイアウト面積が小さくて
済む。したがって、実施の形態２では抵抗値を可変する
ようにしているから、アクティブフィルタのレイアウト
面積を、容量値を可変する実施の形態１の場合よりも小
さくすることができる。
【００６７】上述した実施の形態１および２によるアク
ティブフィルタでは、状態１としてウィーンブリッジ発
振回路を採用し、状態２としてローパスフィルタ（ＬＰ
Ｆ）を採用した例を示した。しかしながら、この発明に
係るアクティブフィルタは、これに限らず、状態１とし
てＴ型ブリッジ発振回路、位相発振回路などを採用する
ことができ、状態２としてハイパスフィルタ（ＨＰ
Ｆ）、バンドパスフィルタ（ＢＰＦ）などのフィルタを
採用することができる。また、演算増幅器を１個使用す
るアクティブフィルタに限らず、この発明は、ステート
・バリアブル型フィルタのように複数個の演算増幅器を
使用するアクティブフィルタにも適用することができ
る。
ティブフィルタでは、状態１としてウィーンブリッジ発
振回路を採用し、状態２としてローパスフィルタ（ＬＰ
Ｆ）を採用した例を示した。しかしながら、この発明に
係るアクティブフィルタは、これに限らず、状態１とし
てＴ型ブリッジ発振回路、位相発振回路などを採用する
ことができ、状態２としてハイパスフィルタ（ＨＰ
Ｆ）、バンドパスフィルタ（ＢＰＦ）などのフィルタを
採用することができる。また、演算増幅器を１個使用す
るアクティブフィルタに限らず、この発明は、ステート
・バリアブル型フィルタのように複数個の演算増幅器を
使用するアクティブフィルタにも適用することができ
る。
【００６８】
【発明の効果】以上のように、この発明に係るアクティ
ブフィルタによれば、フィルタ回路および発振回路の双
方を実現することのできる回路構成とし、発振回路が出
力する発振周波数に基づいてアクティブフィルタを構成
する抵抗素子または容量素子の抵抗値または容量値を可
変することができるように構成したので、製造バラツキ
に起因して変動する抵抗値や容量値を設計値に近づくよ
うに再設定することが可能になるから、カットオフ周波
数のバラツキを抑えることができる。
ブフィルタによれば、フィルタ回路および発振回路の双
方を実現することのできる回路構成とし、発振回路が出
力する発振周波数に基づいてアクティブフィルタを構成
する抵抗素子または容量素子の抵抗値または容量値を可
変することができるように構成したので、製造バラツキ
に起因して変動する抵抗値や容量値を設計値に近づくよ
うに再設定することが可能になるから、カットオフ周波
数のバラツキを抑えることができる。
【図１】実施の形態１によるアクティブフィルタを示す
図である。
図である。
【図２】図１に示すアクティブフィルタが実現するウィ
ーンブリッジ発振回路を示す図である。
ーンブリッジ発振回路を示す図である。
【図３】図１に示すアクティブフィルタが実現するロー
パスフィルタ（ＬＰＦ）を示す図である。
パスフィルタ（ＬＰＦ）を示す図である。
【図４】カウント値と制御信号との関係を示すテーブル
である。
である。
【図５】可変容量素子の構成例を示す図である。
【図６】アクティブフィルタの動作を示すタイムチャー
トである。
トである。
【図７】実施の形態２によるアクティブフィルタを示す
図である。
図である。
【図８】可変抵抗素子の構成例を示す図である。
【図９】従来のアクティブフィルタの回路例を示す図で
ある。
ある。
１０ 演算増幅器 １１ 第１抵抗素子 １２ 第２抵抗素子 １３ 第５抵抗素子 １４ 第４抵抗素子 １５ 第３抵抗素子 １６ 第１可変容量素子 １７ 第２可変容量素子 １８ 第３可変容量素子 １９ 第１スイッチ素子 ２０ 第８スイッチ素子 ２１ 第７スイッチ素子 ２２ 第６スイッチ素子 ２３ 第４スイッチ素子 ２４ 第５スイッチ素子 ２５ 第３スイッチ素子 ２６ 第２スイッチ素子 ２７ 入力端子（ＩＮ） ２８ 出力端子（ＯＵＴ） ２９ クロック入力端子（ＣＬＫ） ３０ カウンタ ３１ デコーダ １０’ 演算増幅器 ５１ 第１可変抵抗素子 ５２ 第２可変抵抗素子 ５３ 第３可変抵抗素子 ５４ 第１容量素子 ５５ 第２容量素子 ５６ 第３容量素子 ２７’ 入力端子（ＩＮ） ２８’ 出力端子（ＯＵＴ） ２９’ クロック入力端子（ＣＬＫ） ３０’ カウンタ ３１’ デコーダ
Claims (12)
- 【請求項１】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ手段と、 演算増幅器の出力側に接続され、スイッチ手段によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントしデコードする制御手段
とを備えることで、デコード手段の出力に従い前記可変
抵抗素子の可変抵抗値或いは容量素子の可変容量値の少
なくとも一方を制御することによりアクティブフィルタ
のカットオフ周波数のばらつきを抑制するよう構成した
アクティブフィルタにおいて、 前記発振回路がウィーンブリッジ発振回路からなること
を特徴とするアクティブフィルタ。 - 【請求項２】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ手段と、 演算増幅器の出力側に接続され、スイッチ手段によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントしデコードする制御手段
とを備えることで、デコード手段の出力に従い前記可変
抵抗素子の可変抵抗値或いは容量素子の可変容量値の少
なくとも一方を制御することによりアクティブフィルタ
のカットオフ周波数のばらつきを抑制するよう構成する
とともに、制御手段は、演算増幅器の出力側に接続さ
れ、スイッチ手段によりアクティブフィルタ回路が発振
回路にスイッチされた際、前記演算増幅器の出力信号の
周波数を発振回路の発振出力信号の周波数としてカウン
トする手段と、このカウンタの出力側に接続され、カウ
ント値をデコードする手段とからなるアクティブフィル
タにおいて、 前記カウント手段が、発振回路の発振出力信号およびク
ロック信号が入力され、前記発振出力信号が正負いずれ
か一方の側にある期間のクロックをカウントしてカウン
ト値を出力するカウンタからなることを特徴とするアク
ティブフィルタ。 - 【請求項３】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ手段と、 演算増幅器の出力側に接続され、スイッチ手段によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントしデコードする制御手段
とを備えることで、デコード手段の出力に従い前記可変
抵抗素子の可変抵抗値或いは容量素子の可変容量値の少
なくとも一方を制御することによりアクティブフィルタ
のカットオフ周波数のばらつきを抑制するよう構成する
とともに、制御手段は、演算増幅器の出力側に接続さ
れ、スイッチ手段によりアクティブフィルタ回路が発振
回路にスイッチされた際、前記演算増幅器の出力信号の
周波数を発振回路の発振出力信号の周波数としてカウン
トする手段と、このカウンタの出力側に接続され、カウ
ント値をデコードする手段とからなるアクティブフィル
タにおいて、 前記デコード手段が、カウント値と制御信号との対応関
係を格納したテーブルを備え、入力されたカウント値に
対応する制御信号を出力するデコーダからなることを特
徴とするアクティブフィルタ。 - 【請求項４】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ素子と、 演算増幅器の出力側に接続され、スイッチ素子によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントするカウンタと、 このカウンタの出力側に接続され、カウント値をデコー
ドするデコーダとを備えることで、このデコーダの出力
に従い前記可変抵抗素子の可変抵抗値或いは容量素子の
可変容量値の少なくとも一方を制御することによりアク
ティブフィルタのカットオフ周波数のばらつきを抑制す
るよう構成したアクティブフィルタにおいて、 前記カウンタが、発振回路の発振出力信号およびクロッ
ク信号が入力され、前記発振出力信号が正負いずれか一
方の側にある期間のクロックをカウントしてカウント値
を出力するカウンタからなることを特徴とするアクティ
ブフィルタ。 - 【請求項５】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ素子と、 演算増幅器の出力側に接続され、スイッチ素子によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントするカウンタと、 このカウンタの出力側に接続され、カウント値をデコー
ドするデコーダとを備えることで、このデコーダの出力
に従い前記可変抵抗素子の可変抵抗値或いは容量素子の
可変容量値の少なくとも一方を制御することによりアク
ティブフィルタのカットオフ周波数のばらつきを抑制す
るよう構成したアクティブフィルタにおいて、 前記デコーダが、カウント値と制御信号との対応関係を
格納したテーブルを備え、入力されたカウント値に対応
する制御信号を出力するデコーダからなることを特徴と
するアクティブフィルタ。 - 【請求項６】 演算増幅器と、抵抗素子と、容量素子と
を含み、この抵抗素子及び容量素子の少なくとも一方が
可変抵抗素子或いは可変容量素子であるアクティブフィ
ルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のスイッチ素子と、 演算増幅器の出力側に接続され、スイッチ素子によりア
クティブフィルタ回路が発振回路にスイッチされた際、
前記演算増幅器の出力信号の周波数を発振回路の発振出
力信号の周波数としてカウントするカウンタと、 このカウンタの出力側に接続され、カウント値をデコー
ドするデコーダとを備えることで、このデコーダの出力
に従い前記可変抵抗素子の可変抵抗値或いは容量素子の
可変容量値の少なくとも一方を制御することによりアク
ティブフィルタのカットオフ周波数のばらつきを抑制す
るよう構成したアクティブフィルタにおいて、 前記発振回路がウィーンブリッジ発振回路からなること
を特徴とするアクティブフィルタ。 - 【請求項７】 演算増幅器と、可変抵抗素子と、容量素
子とを含むアクティブフィルタであって、 アクティブフィルタ回路を発振回路にスイッチするため
のMOS トランジスタとこのMOS トランジスタのゲート電
極にゲート信号を印加するゲート信号発生回路とを含む
スイッチ回路と、 演算増幅器の出力側及びクロック信号入力端子に接続さ
れ、スイッチ素子によりアクティブフィルタ回路が発振
回路にスイッチされた際、前記発振出力信号が正負いず
れか一方の側にある期間のクロックをカウントするカウ
ンタと、 このカウンタの出力側に接続されると共に、カウント値
と制御信号との対応関係を格納したテーブルを備え、入
力されたカウント値に対応する制御信号を出力するデコ
ーダとを備えることで、このデコーダの出力に従い前記
可変抵抗素子の可変抵抗値を制御することによりアクテ
ィブフィルタのカットオフ周波数のばらつきを抑制する
よう構成したアクティブフィルタ。 - 【請求項８】 発振回路がウィーンブリッジ発振回路か
らなる請求項７記載のアクティブフィルタ。 - 【請求項９】 アクティブフィルタ回路が、ローパスフ
ィルタ回路、ハイパスフィルタ回路およびバンドパスフ
ィルタ回路のうちのいずれか一つである請求項７記載の
アクティブフィルタ。 - 【請求項１０】 演算増幅器と、抵抗素子と、可変容量
素子とを含むアクティブフィルタにおいて、 アクティブフィルタ回路を発振回路にスイッチするため
のMOS トランジスタとこのMOS トランジスタのゲート電
極にゲート信号を印可するゲート信号発生回路とを含む
スイッチ回路と、 演算増幅器の出力側及びクロック信号入力端子に接続さ
れ、スイッチ素子によりアクティブフィルタ回路が発振
回路にスイッチされた際、前記発振出力信号が正負いず
れか一方の側にある期間のクロックをカウントするカウ
ンタと、 このカウンタの出力側に接続されると共に、カウント値
と制御信号との対応関係を格納したテーブルを備え、入
力されたカウント値に対応する制御信号を出力するデコ
ーダとを備えることで、このデコーダの出力に従い前記
可変容量素子の可変容量値を制御することによりアクテ
ィブフィルタのカットオフ周波数のばらつきを抑制する
よう構成したアクティブフィルタ。 - 【請求項１１】 発振回路がウィーンブリッジ発振回路
からなる請求項１０記載のアクティブフィルタ。 - 【請求項１２】 アクティブフィルタ回路が、ローパス
フィルタ回路、ハイパスフィルタ回路およびバンドパス
フィルタ回路のうちのいずれか一つである請求項１０記
載のアクティブフィルタ。
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|---|---|---|---|
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Cited By (1)
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|---|---|---|---|---|
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- 1997-12-15 JP JP09345592A patent/JP3114680B2/ja not_active Expired - Fee Related
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1998
- 1998-12-15 US US09/210,729 patent/US6366161B1/en not_active Expired - Lifetime
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