JP3114675B2 - Method for manufacturing semiconductor device - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、バイポーラトランジスタおよびＣＭ
ＯＳトランジスタを同一基板上に形成した複合型ＬＳＩ
において、バイポーラトランジスタのエミッタ電極の製
造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a bipolar transistor and a CM.
Composite LSI with OS transistor formed on the same substrate
And a method for manufacturing an emitter electrode of a bipolar transistor.
【０００２】[0002]
【従来の技術】高駆動能力を有するバイポーラトランジ
スタと高集積化に適したＣＭＯＳトランジスタを同一チ
ップ上に形成するＢｉＣＭＯＳ技術は、ディジタルおよ
びアナログ回路が混在するＬＳＩの低電圧化、高速化を
実現する手法として注目されている。2. Description of the Related Art BiCMOS technology in which a bipolar transistor having a high driving capability and a CMOS transistor suitable for high integration are formed on the same chip realizes a low voltage and high speed of an LSI in which digital and analog circuits are mixed. It is attracting attention as a method.
【０００３】図１３乃至図１６は、従来提案されている
ＢｉＣＭＯＳ構造を有する半導体装置の製造方法につい
てその主要工程を工程順に半導体装置の断面を模式的に
示した工程断面図である。図１３乃至図１６を参照し
て、従来の半導体装置の製造方法について説明する。FIGS. 13 to 16 are process cross-sectional views schematically showing a cross section of a semiconductor device in the order of steps in a method of manufacturing a semiconductor device having a BiCMOS structure conventionally proposed. A conventional method of manufacturing a semiconductor device will be described with reference to FIGS.
【０００４】まず、図１３に示すように、Ｐ型シリコン
基板１上にＬＯＣＯＳ法により厚さ３００〜６００ｎｍ
（３０００〜６０００オングストローム）のフィールド
酸化膜２を形成して素子領域を画定した後、厚さ２０〜
５０ｎｍの酸化膜３を形成する。その後、バイポーラト
ランジスタのコレクタ引き出し領域４、Ｎ型埋め込みコ
レクタ領域５、ベース領域６、Ｐ型ウェル７、Ｎ型ウェ
ル８を形成する。First, as shown in FIG. 13, a thickness of 300 to 600 nm is formed on a P-type silicon substrate 1 by a LOCOS method.
After forming the field oxide film 2 (3000 to 6000 angstroms) to define an element region, the thickness is 20 to
An oxide film 3 having a thickness of 50 nm is formed. Thereafter, a collector extraction region 4, an N-type buried collector region 5, a base region 6, a P-type well 7, and an N-type well 8 of the bipolar transistor are formed.
【０００５】次に、図１４に示すように、全面に成長し
た厚さ１５０〜３００ｎｍの多結晶シリコン層をパター
ニングしてゲート電極９を形成した後、全面に厚さ１０
０〜１５０ｎｍの酸化膜を成長した後で異方性エッチン
グを行い、ゲート電極９の側壁にサイドウォール１６を
形成する。次に、ＮＭＯＳのソース領域、ドレイン領域
１７およびゲート電極９へヒ素をドーズ量２〜４×１０
15ｃｍ-2でイオン注入する。一方、ＰＭＯＳのソース領
域、ドレイン領域１８およびゲート電極９とバイポーラ
トランジスタの外部ベース領域１９へはボロンをドーズ
量１〜５×１０15ｃｍ-2でイオン注入する。その後、熱
処理を行ってイオン注入した不純物を活性化する。Next, as shown in FIG. 14, a polycrystalline silicon layer having a thickness of 150 to 300 nm grown on the entire surface is patterned to form a gate electrode 9, and then a gate electrode 9 is formed on the entire surface.
After growing an oxide film of 0 to 150 nm, anisotropic etching is performed to form a sidewall 16 on the side wall of the gate electrode 9. Next, arsenic is dosed to the source region, drain region 17 and gate electrode 9 of the NMOS at a dose of 2 to 4 × 10 4.
Implant at 15 cm -2 . On the other hand, boron is ion-implanted into the source region, the drain region 18 and the gate electrode 9 of the PMOS and the external base region 19 of the bipolar transistor at a dose of 1 to 5 × 10 15 cm −2 . Thereafter, heat treatment is performed to activate the ion-implanted impurities.
【０００６】次に、図１５に示すように、全面に成長し
た厚さ１００〜１５０ｎｍの酸化膜１０にエミッタコン
タクト１１を開口した後、エミッタコンタクト１１を含
む基板表面全面に、厚さ１５０〜２００ｎｍの多結晶シ
リコン層２９を成長し、これにヒ素をドーズ量１〜２×
１０16ｃｍ-2でイオン注入する。その後、多結晶シリコ
ン層２９をパターニングして、エミッタ電極１４を形成
する。その後、熱処理を行って、イオン注入した不純物
を活性化する。この時、バイポーラトランジスタのエミ
ッタ電極１４では、多結晶シリコン層２９からベース領
域６へヒ素が拡散してエミッタ領域２０が形成される。Next, as shown in FIG. 15, after an emitter contact 11 is opened in an oxide film 10 having a thickness of 100 to 150 nm grown on the entire surface, a 150 to 200 nm thickness is formed on the entire surface of the substrate including the emitter contact 11. Is grown, and arsenic is doped with a dose of 1-2 ×.
Ion implantation is performed at 10 16 cm -2 . After that, the polycrystalline silicon layer 29 is patterned to form the emitter electrode 14. Thereafter, heat treatment is performed to activate the ion-implanted impurities. At this time, in the emitter electrode 14 of the bipolar transistor, arsenic diffuses from the polycrystalline silicon layer 29 to the base region 6 to form the emitter region 20.
【０００７】次に、全面に成長した層間絶縁膜２２に、
コンタクト２３を開口した後、タングステン層によるプ
ラグ２４を形成し、金属配線２５を形成すると、図１６
に示す半導体装置が得られる。Next, the interlayer insulating film 22 grown on the entire surface is
After the contact 23 is opened, a plug 24 of a tungsten layer is formed, and a metal wiring 25 is formed.
Is obtained.
【０００８】しかしながら、上記に示した方法で形成し
たＢｉＣＭＯＳ構造では、以下に示す理由で、ＭＯＳの
ソース、ドレイン領域１７、１８がゲート電極の表面に
シリサイド層を形成して低抵抗化するプロセスを適用す
ることができない。However, in the BiCMOS structure formed by the method described above, the process of forming the silicide layer on the surface of the gate electrode of the MOS source / drain regions 17 and 18 to lower the resistance is performed for the following reason. Cannot be applied.
【０００９】シリサイド層を形成するには、図１４にお
いて、ＭＯＳのソース、ドレイン領域１７、１９上の酸
化膜３を除去した後、全面にスパッタ法でチタンを成膜
し、熱処理を加えるが、この際、バイポーラトランジス
タのベース領域６および外部ベース領域１９の全面に亘
ってシリサイド層が形成されてしまい、その後の工程で
形成するエミッタ領域２０とベース領域６とが短絡する
ためである。In order to form a silicide layer, in FIG. 14, after removing the oxide film 3 on the source and drain regions 17 and 19 of the MOS, a titanium film is formed on the entire surface by a sputtering method and heat treatment is applied. At this time, a silicide layer is formed over the entire surface of the base region 6 and the external base region 19 of the bipolar transistor, and the emitter region 20 and the base region 6 formed in a subsequent process are short-circuited.
【００１０】このため、上記した問題を解決するため、
Ａｌｉ等が文献（ＩＥＥＥ １９９０ Ｂipolar Ｃircui
ts and Ｔechnology Ｍeeting Ｄigest, pp.154）で提
案している方法を以下に説明する。図１７乃至図１９
は、シリサイド層形成プロセスを組み込んだ従来の半導
体装置の製造方法の主要工程を工程順に模式的に示した
工程断面図である。図１７乃至図１９を参照して、従来
の半導体装置の製造方法について説明する。Therefore, in order to solve the above-mentioned problem,
Ali et al. (IEEE 1990 Bipolar Circui)
The method proposed in ts and Technology Meeting Digest, pp. 154) will be described below. 17 to 19
FIG. 2 is a process cross-sectional view schematically showing main steps of a conventional method of manufacturing a semiconductor device incorporating a silicide layer forming process in the order of processes. A conventional method for manufacturing a semiconductor device will be described with reference to FIGS.
【００１１】まず、図１３に示した工程の後、バイポー
ラトランジスタ部の酸化膜３を除去した後、全面に成長
した厚さ１５０〜２００ｎｍの多結晶シリコン層をパタ
ーニングしてＭＯＳのゲート電極９と同時にバイポーラ
トランジスタのエミッタ電極１４を形成する。その後、
全面に成長した厚さ１００〜１５０ｎｍの酸化膜をエッ
チバックしサイドウォール１６を形成する。次に、ＮＭ
ＯＳのソース、ドレイン領域１７およびゲート電極９さ
らにバイポーラトランジスタのエミッタ電極１４へヒ素
をドーズ量１〜２×１０16ｃｍ-2でイオン注入する。一
方、ＰＭＯＳのソース領域、ドレイン領域１８およびゲ
ート電極９とバイポーラトランジスタの外部ベース領域
１９へボロンをドーズ量１〜５×１０15ｃｍ-2でイオン
注入する。その後、熱処理を行ってイオン注入した不純
物を活性化する。この時、バイポーラトランジスタのエ
ミッタ電極１４では多結晶シリコン層からベース領域６
へヒ素が拡散してエミッタ領域２０が形成される（図１
７参照）。First, after the step shown in FIG. 13, the oxide film 3 in the bipolar transistor portion is removed, and a polycrystalline silicon layer having a thickness of 150 to 200 nm grown on the entire surface is patterned to form a gate electrode 9 for MOS. At the same time, the emitter electrode 14 of the bipolar transistor is formed. afterwards,
An oxide film having a thickness of 100 to 150 nm grown on the entire surface is etched back to form a sidewall 16. Next, NM
Arsenic is ion-implanted into the source / drain region 17 of the OS, the gate electrode 9 and the emitter electrode 14 of the bipolar transistor at a dose of 1-2 × 10 16 cm −2 . On the other hand, boron is ion-implanted into the source region, the drain region 18 and the gate electrode 9 of the PMOS, and the external base region 19 of the bipolar transistor at a dose of 1 to 5 × 10 15 cm −2 . Thereafter, heat treatment is performed to activate the ion-implanted impurities. At this time, at the emitter electrode 14 of the bipolar transistor, the base region 6 is removed from the polycrystalline silicon layer.
Arsenic diffuses to form an emitter region 20 (FIG. 1).
7).
【００１２】次に、図１８に示すように、スパッタ法等
で成膜した２０ｎｍ程度の厚さのチタンを熱処理してＭ
ＯＳのソース、ドレイン領域１７、１８およびゲート電
極９、バイポーラトランジスタのエミッタ電極１４およ
び外部ベース領域１９の表面にシリサイド層２１を形成
する。Next, as shown in FIG. 18, a titanium film having a thickness of about 20 nm,
A silicide layer 21 is formed on the surfaces of the source and drain regions 17 and 18 of the OS, the gate electrode 9, the emitter electrode 14 of the bipolar transistor, and the external base region 19.
【００１３】次に、全面に成長した層間絶縁膜２２にコ
ンタクト２３を開口した後、タングステン層によるプラ
グ２４を形成し、金属配線２５を形成すると、図１９に
示す半導体装置が得られる。Next, after opening a contact 23 in the interlayer insulating film 22 grown on the entire surface, a plug 24 of a tungsten layer is formed, and a metal wiring 25 is formed. Thus, a semiconductor device shown in FIG. 19 is obtained.
【００１４】この製造方法によれば、バイポーラトラン
ジスタのベース領域６上がエミッタ電極１４で覆われて
いるので、図１３乃至図１６を参照して説明した従来の
半導体装置の製造方法とは異なり、ベース・エミッタ間
の短絡を生じることなく、シリサイド層２１を形成する
ことができる。According to this manufacturing method, since the base region 6 of the bipolar transistor is covered with the emitter electrode 14, unlike the conventional method of manufacturing a semiconductor device described with reference to FIGS. The silicide layer 21 can be formed without causing a short circuit between the base and the emitter.
【００１５】[0015]
【発明が解決しようとする課題】しかしながら、図１７
乃至図１９を参照して説明した従来の半導体装置の製造
方法は、次のような問題点を有する。However, FIG.
The conventional method of manufacturing a semiconductor device described with reference to FIG. 19 has the following problems.
【００１６】エミッタ電極１４からベース領域６へヒ素
を拡散し、エミッタ領域２０を形成するには、エミッタ
電極に注入するヒ素のドーズ量を、１〜２×１０16ｃｍ
-2と高くしなければならない。一方、シリサイド層の抵
抗は、多結晶シリコン層へのヒ素注入量の影響を強く受
け、ヒ素ドーズ量とは図２０に示すような関係（ヒ素の
ドーズ量が高くなると層抵抗が増大する）がある。In order to diffuse arsenic from the emitter electrode 14 to the base region 6 and form the emitter region 20, the dose of arsenic implanted into the emitter electrode is set to 1 to 2 × 10 16 cm.
Must be as high as -2 . On the other hand, the resistance of the silicide layer is strongly affected by the amount of arsenic implanted into the polycrystalline silicon layer, and has a relationship with the arsenic dose as shown in FIG. 20 (the layer resistance increases as the arsenic dose increases). is there.
【００１７】このため、多結晶シリコン層へのヒ素注入
量が１〜２×１０16ｃｍ-2と高いＮＭＯＳのゲート電極
およびソース、ドレイン領域やバイポーラのエミッタ電
極でシリサイド反応が抑制されて、シリサイド膜厚が薄
くなり、ＢＦ2 が注入されているＰＭＯＳ部のゲート電
極やソース、ドレイン領域のシリサイド層よりも高抵抗
となり、ＮＭＯＳトランジスタやバイポーラトランジス
タの電流駆動能力の低下を生じる。Therefore, the amount of arsenic implanted into the polycrystalline silicon layer is as high as 1 to 2 × 10 16 cm −2, and the silicide reaction is suppressed at the NMOS gate electrode, the source and drain regions, and the bipolar emitter electrode. The film thickness becomes thinner and the resistance becomes higher than that of the gate electrode of the PMOS portion into which BF 2 is implanted and the silicide layers of the source and drain regions, and the current driving capability of the NMOS transistor and the bipolar transistor is reduced.
【００１８】また、細い配線としても用いられるゲート
電極やＮ型ソース、ドレイン領域１７の幅が０．３μｍ
程度に狭くなると、シリサイド層が断線し、配線の抵抗
が急激に増加するという問題がある。Further, the width of the gate electrode or N-type source / drain region 17 which is also used as a thin wiring is 0.3 μm.
If the width is too small, there is a problem that the silicide layer is disconnected, and the resistance of the wiring increases rapidly.
【００１９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ＢｉＣＭＯＳプ
ロセスで低抵抗のシリサイド層を安定して形成可能とす
る半導体装置の製造方法を提供することにある。Accordingly, the present invention has been made in view of the above problems, and an object of the present invention is to provide a method of manufacturing a semiconductor device capable of stably forming a low-resistance silicide layer in a BiCMOS process. It is in.
【００２０】[0020]
【課題を解決するための手段】前記目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上
に、第１の多結晶シリコン層を用いて相補型ＭＯＳトラ
ンジスタのゲート電極を形成する工程と、全面に第１の
絶縁膜を形成する工程と、前記第１の絶縁膜に前記半導
体基板に達するエミッタ開口部を形成する工程と、前記
エミッタ開口部を含む前記半導体基板表面に不純物を高
濃度に含む第２の多結晶シリコン層と第２の絶縁膜を形
成する工程と、前記第２の絶縁膜と前記第２の多結晶シ
リコン層をパターニングしバイポーラトランジスタのエ
ミッタ電極を形成する工程と、全面に第３の絶縁膜を形
成する工程と、前記第３から第１の絶縁膜に対して異方
性ドライエッチを行って前記ゲート電極およびエミッタ
電極側壁にサイドウォールを形成する工程と、不純物を
導入して前記ＭＯＳのゲート電極およびソース、ドレイ
ン領域とともにバイポーラの外部ベースを形成する工程
と、全面に高融点金属膜を皮膜する工程と、熱処理を行
って前記高融点金属膜と前記ゲート電極およびソース、
ドレイン領域とともに外部ベース領域の表面に高融点金
属膜シリサイド層を形成する工程と、を備えている。In order to achieve the above object, a method of manufacturing a semiconductor device according to the present invention comprises forming a gate electrode of a complementary MOS transistor on a semiconductor substrate using a first polycrystalline silicon layer. Forming a first insulating film over the entire surface; forming an emitter opening reaching the semiconductor substrate in the first insulating film; and forming an impurity on the surface of the semiconductor substrate including the emitter opening. Forming a second polycrystalline silicon layer and a second insulating film containing a high concentration of, and patterning the second insulating film and the second polycrystalline silicon layer to form an emitter electrode of a bipolar transistor Forming a third insulating film on the entire surface; performing anisotropic dry etching on the third to first insulating films to form sidewalls on the side walls of the gate electrode and the emitter electrode. Forming a bipolar external base together with the gate electrode, source and drain regions of the MOS by introducing impurities, coating a refractory metal film over the entire surface, and performing a heat treatment. A refractory metal film, the gate electrode and the source,
Forming a refractory metal film silicide layer on the surface of the external base region together with the drain region.
【００２１】また、本発明の半導体装置の製造方法は、
半導体基板上に、第１の多結晶シリコン層を用いて相補
型ＭＯＳトランジスタのゲート電極を形成する工程と、
全面に第１の絶縁膜と第３の多結晶シリコン層を形成す
る工程と、前記第１の絶縁膜および前記第３の多結晶シ
リコン層に前記半導体基板に達するエミッタ開口部を形
成する工程と、前記エミッタ開口部を含む前記半導体基
板表面に不純物を高濃度に含む第２の多結晶シリコン層
と第２の絶縁膜を形成する工程と、前記第２の絶縁膜と
前記第２および第３の多結晶シリコン層をパターニング
しバイポーラトランジスタのエミッタ電極を形成する工
程と、全面に第３の絶縁膜を形成する工程と、前記第３
から第１の絶縁膜に対して異方性エッチを行って前記ゲ
ート電極およびエミッタ電極側壁にサイドウォールを形
成する工程と、不純物を導入して前記ＭＯＳのゲート電
極およびソース、ドレイン領域とともにバイポーラの外
部ベースを形成する工程と、全面に高融点金属膜を皮膜
する工程と、熱処理を行って前記高融点金属膜と前記ゲ
ート電極およびソース、ドレイン領域とともに外部ベー
ス領域の表面に高融点金属膜シリサイド層を形成する工
程とを備えている。Further, the method of manufacturing a semiconductor device according to the present invention
Forming a gate electrode of a complementary MOS transistor on the semiconductor substrate using the first polycrystalline silicon layer;
Forming a first insulating film and a third polycrystalline silicon layer on the entire surface, and forming an emitter opening reaching the semiconductor substrate in the first insulating film and the third polycrystalline silicon layer; Forming a second polycrystalline silicon layer containing a high concentration of impurities and a second insulating film on the surface of the semiconductor substrate including the emitter opening; and forming the second insulating film and the second and third insulating films. Patterning the polycrystalline silicon layer to form an emitter electrode of the bipolar transistor; forming a third insulating film over the entire surface;
Forming an anisotropic etch on the first insulating film to form sidewalls on the side walls of the gate electrode and the emitter electrode; and introducing an impurity to form a bipolar transistor together with the gate electrode and the source and drain regions of the MOS. A step of forming an external base, a step of coating a refractory metal film on the entire surface, and performing a heat treatment to form a refractory metal film silicide on the surface of the external base region together with the refractory metal film, the gate electrode, and the source and drain regions. Forming a layer.
【００２２】[0022]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、バイポーラトランジスタおよびＣＭＯＳトランジス
タを同一基板上に形成したＢｉＣＭＯＳ半導体装置の製
造方法において、バイポーラトランジスタのエミッタ電
極となる多結晶シリコン層へ高濃度の不純物を導入した
後、この表面を絶縁膜で覆い、ＭＯＳのソース、ドレイ
ンとともにバイポーラトランジスタの外部ベース領域を
形成し、その後、高融点金属シリサイド層の形成を行
う、ようにしたものである。Embodiments of the present invention will be described below. According to a preferred embodiment of the present invention, in a method of manufacturing a BiCMOS semiconductor device in which a bipolar transistor and a CMOS transistor are formed on the same substrate, a high-concentration impurity is introduced into a polycrystalline silicon layer serving as an emitter electrode of the bipolar transistor. Thereafter, the surface is covered with an insulating film, an external base region of the bipolar transistor is formed together with the source and drain of the MOS, and then a refractory metal silicide layer is formed.
【００２３】すなわち、本発明の実施の形態において
は、ＮＭＯＳで構成するゲート電極およびソース、ドレ
イン領域へは、低抵抗のシリサイド層が形成可能な濃度
で不純物を導入し、一方、バイポーラトランジスタへ
は、エミッタ領域形成のために、十分な量の不純物を導
入した後、エミッタ電極上に酸化膜を設ける。このた
め、ＮＭＯＳのゲート電極およびソース、ドレイン領域
上に低抵抗のシリサイド層を形成することができ、トラ
ンジスタの電流駆動能力低減を防止できる。さらに、バ
イポーラのエミッタ電極上には、抵抗の高いシリサイド
層が形成されないため、電流駆動能力の低減が防止でき
る。That is, in the embodiment of the present invention, impurities are introduced into the gate electrode and the source / drain regions constituted by the NMOS at a concentration capable of forming a low-resistance silicide layer, while the impurity is introduced into the bipolar transistor. After introducing a sufficient amount of impurities to form an emitter region, an oxide film is provided on the emitter electrode. For this reason, a low-resistance silicide layer can be formed over the gate electrode and the source and drain regions of the NMOS, and a reduction in the current driving capability of the transistor can be prevented. Further, since no high-resistance silicide layer is formed on the bipolar emitter electrode, a reduction in current driving capability can be prevented.
【００２４】より詳細には、本発明の半導体装置の製造
方法は、その好ましい実施の形態において、（ａ）半導
体基板上に第１の多結晶シリコン層を用いて相補型ＭＯ
Ｓトランジスタのゲート電極（図２の９）を形成する工
程と、（ｂ）全面に第１の絶縁膜（図２の１０）を形成
する工程と、（ｃ）第１の絶縁膜（図２の１０）に半導
体基板にまで達するエミッタ開口部（図２の１１）を形
成する工程と、（ｄ）エミッタ開口部を含む半導体基板
表面に、不純物を高濃度に含む第２の多結晶シリコン層
（図３の１２）とその上に第２の絶縁膜（図３の１３）
を形成する工程と、（ｅ）第２の絶縁膜（図３の１３）
と第２の多結晶シリコン層（図３の１２）をパターニン
グし、バイポーラトランジスタのエミッタ電極（図４の
１４）を形成する工程と、（ｆ）全面に第３の絶縁膜
（図４の１５）を形成する工程と、（ｇ）第３、第２及
び第１の絶縁膜（図４の１５、１３、１０）に対して異
方性ドライエッチを行って、ゲート電極およびエミッタ
電極側壁にサイドウォール（図５の１６）を形成する工
程と、（ｈ）不純物を導入して、ＭＯＳトランジスタの
ゲート電極（図５の９）およびソース、ドレイン領域
（図５の１７、１８）とともに、バイポーラトランジス
タの外部ベース（図５の１９）を形成する工程と、
（ｉ）全面に高融点金属膜を皮膜する工程と、（ｊ）熱
処理を行って高融点金属膜と前記ゲート電極およびソー
ス、ドレイン領域とともに、外部ベース領域の表面に、
高融点金属膜シリサイド層（図６の２１）を形成する工
程と、を含む。More specifically, in a preferred embodiment of the method of manufacturing a semiconductor device according to the present invention, there are provided: (a) a complementary MO using a first polycrystalline silicon layer on a semiconductor substrate;
Forming a gate electrode (9 in FIG. 2) of the S transistor; (b) forming a first insulating film (10 in FIG. 2) on the entire surface; and (c) forming a first insulating film (FIG. 2). (10) forming an emitter opening (11 in FIG. 2) reaching the semiconductor substrate; and (d) forming a second polycrystalline silicon layer containing impurities at a high concentration on the surface of the semiconductor substrate including the emitter opening. (12 in FIG. 3) and a second insulating film (13 in FIG. 3) thereon.
And (e) a second insulating film (13 in FIG. 3).
And a second polycrystalline silicon layer (12 in FIG. 3) are patterned to form an emitter electrode (14 in FIG. 4) of the bipolar transistor; and (f) a third insulating film (15 in FIG. And (g) performing anisotropic dry etching on the third, second, and first insulating films (15, 13, and 10 in FIG. 4) to form a gate electrode and an emitter electrode side wall. Forming a sidewall (16 in FIG. 5); and (h) introducing an impurity to form a bipolar transistor together with the gate electrode (9 in FIG. 5) and the source and drain regions (17 and 18 in FIG. 5) of the MOS transistor. Forming an external base (19 in FIG. 5) of the transistor;
(I) a step of coating a refractory metal film on the entire surface; and (j) a heat treatment to form a refractory metal film on the surface of the external base region together with the gate electrode, source and drain regions.
Forming a refractory metal film silicide layer (21 in FIG. 6).
【００２５】また本発明の半導体装置の製造方法は、そ
の好ましい別の実施の形態として、（ａ）半導体基板上
に、第１の多結晶シリコン層を用いて相補型ＭＯＳトラ
ンジスタのゲート電極（図７の９）を形成する工程と、
（ｂ）全面に第１の絶縁膜（図８の１０）と第３の多結
晶シリコン層（図８の２７）を形成する工程と、（ｃ）
第１の絶縁膜（図８の１０）および第３の多結晶シリコ
ン層（図８の２７）に前記半導体基板に達するエミッタ
開口部（図８の１１）を形成する工程と、（ｄ）エミッ
タ開口部（図８の１１）を含む半導体基板表面に不純物
を高濃度に含む第２の多結晶シリコン層（図９の１２）
と第２の絶縁膜（図９の１３）を形成する工程と、
（ｄ）第２の絶縁膜（図９の１３）と第２の多結晶シリ
コン層（図９の１２）および第３の多結晶シリコン層
（図９の２７）をパターニングし、バイポーラトランジ
スタのエミッタ電極（図１０の１４）を形成する工程
と、（ｅ）全面に第３の絶縁膜（図１０の１５）を形成
する工程と、（ｆ）第３、第２、第１の絶縁膜に対して
異方性エッチを行って、ゲート電極およびエミッタ電極
側壁にサイドウォール（図１１の１６）を形成する工程
と、（ｇ）不純物を導入してＭＯＳトランジスタのゲー
ト電極およびソース、ドレイン領域（図１１の１７、１
８）とともにバイポーラトランジスタの外部ベース（図
１１の１９）を形成する工程と、（ｈ）全面に高融点金
属膜を皮膜する工程と、（ｉ）熱処理を行って高融点金
属膜とゲート電極およびソース、ドレイン領域とともに
外部ベース領域の表面に高融点金属膜シリサイド層（図
１２の２１）を形成する工程と、を含む。In another preferred embodiment of the method of manufacturing a semiconductor device according to the present invention, there are provided (a) a gate electrode of a complementary MOS transistor using a first polycrystalline silicon layer on a semiconductor substrate; Forming 7-9);
(B) forming a first insulating film (10 in FIG. 8) and a third polycrystalline silicon layer (27 in FIG. 8) on the entire surface; and (c).
Forming an emitter opening (11 in FIG. 8) reaching the semiconductor substrate in the first insulating film (10 in FIG. 8) and the third polycrystalline silicon layer (27 in FIG. 8); A second polycrystalline silicon layer (12 in FIG. 9) containing impurities at a high concentration on the surface of the semiconductor substrate including the opening (11 in FIG. 8).
Forming a second insulating film (13 in FIG. 9);
(D) patterning the second insulating film (13 in FIG. 9), the second polycrystalline silicon layer (12 in FIG. 9) and the third polycrystalline silicon layer (27 in FIG. 9) to form an emitter of the bipolar transistor; Forming an electrode (14 in FIG. 10), (e) forming a third insulating film (15 in FIG. 10) on the entire surface, and (f) forming a third, second, and first insulating film. Anisotropic etching is performed to form sidewalls (16 in FIG. 11) on the side walls of the gate electrode and the emitter electrode, and (g) a gate electrode and source / drain regions ( 17, 17 in FIG.
8) together with the step of forming an external base (19 in FIG. 11) of the bipolar transistor, (h) a step of coating a refractory metal film on the entire surface, and (i) a heat treatment to perform the refractory metal film, the gate electrode and Forming a refractory metal film silicide layer (21 in FIG. 12) on the surface of the external base region together with the source and drain regions.
【００２６】本発明の別の実施の形態においては、上記
工程（ａ）で、フィールド酸化膜の上に容量素子の下部
電極（図７の２６）を第１の多結晶シリコン層を用いて
形成し、上記工程（ｂ）の第１の絶縁膜（図８の１０）
を容量絶縁膜として用い、第３の多結晶シリコン層（図
８の２７）を上部電極として用い、さらに、上記工程
（ｊ）において、下部電極表面に高融点金属膜シリサイ
ド層（図１２の２１）を形成することにより、容量素子
を同時に形成することができる。In another embodiment of the present invention, in the above step (a), a lower electrode (26 in FIG. 7) of the capacitor is formed on the field oxide film using the first polycrystalline silicon layer. Then, the first insulating film of the above step (b) (10 in FIG. 8)
Used as the capacitor insulating film, using a third polycrystalline silicon layer (27 in FIG. 8) as the upper electrode, and further, in the step (j), a refractory metal film silicide layer on the lower electrode surface (in FIG. 1 2 By forming 21), a capacitor can be formed simultaneously.
【００２７】[0027]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【００２８】［実施例１］図１乃至図６は、本発明の半
導体装置の製造方法の第１の実施例の主要工程の断面を
模式的に示す工程断面図である。[Embodiment 1] FIGS. 1 to 6 are process cross-sectional views schematically showing cross sections of main steps of a first embodiment of a method of manufacturing a semiconductor device according to the present invention.
【００２９】まず、図１に示すように、Ｐ型シリコン基
板１上に、ＬＯＣＯＳ法により、厚さ３００〜６００ｎ
ｍ（３０００〜６０００オングストローム）のフィール
ド酸化膜２を形成して、素子領域を画定した後、厚さ２
０〜５０ｎｍの酸化膜３を形成する。その後、バイポー
ラトランジスタのコレクタ引き出し領域４、Ｎ型埋め込
みコレクタ領域５、ベース領域６、Ｐ型ウェル７、Ｎ型
ウェル８を形成する。First, as shown in FIG. 1, a P-type silicon substrate 1 is formed on a P-type silicon substrate 1 by a LOCOS method to a thickness of 300 to 600 nm.
m (3000-6000 angstroms) of field oxide film 2 to define an element region,
An oxide film 3 having a thickness of 0 to 50 nm is formed. Thereafter, a collector extraction region 4, an N-type buried collector region 5, a base region 6, a P-type well 7, and an N-type well 8 of the bipolar transistor are formed.
【００３０】次に、図２に示すように、全面に成長した
厚さ１５０〜３００ｎｍの多結晶シリコン層をパターニ
ングして、ゲート電極９を形成した後、全面に厚さ３０
〜６０ｎｍの酸化膜１０を成長する。その後、パイポー
ラトランジスタ（ｎｐｎトランジスタ）形成領域におい
て、酸化膜３および酸化膜１０に、Ｐ型シリコン基板１
に達するエミッタコンタクト１１を開口する。Next, as shown in FIG. 2, a polycrystalline silicon layer having a thickness of 150 to 300 nm grown on the entire surface is patterned to form a gate electrode 9 and then a thickness of 30 nm is formed on the entire surface.
An oxide film 10 of about 60 nm is grown. Thereafter, in a region where a bipolar transistor (npn transistor) is formed, oxide film 3 and oxide film 10
The emitter contact 11 reaching the opening is opened.
【００３１】次に、図３に示すように、酸化膜ウェット
エッチングを行って、エミッタコンタクト１１部の基板
表面の自然酸化膜を除去した後に、エミッタコンタクト
１１を含む基板全面に、厚さ１５０〜２００ｎｍの多結
晶シリコン層１２を成長する。その後、多結晶シリコン
層１２へ、ドーズ量１〜５×１０16ｃｍ-2でヒ素をイオ
ン注入し、この上に、厚さ１５０〜２００ｎｍの酸化膜
１３を形成する。Next, as shown in FIG. 3, after performing a wet etching of the oxide film to remove a natural oxide film on the substrate surface of the emitter contact 11, the entire surface of the substrate including the emitter contact 11 has a thickness of 150 to 150 nm. A 200 nm polycrystalline silicon layer 12 is grown. Thereafter, arsenic is ion-implanted into the polycrystalline silicon layer 12 at a dose of 1 to 5 × 10 16 cm −2 , and an oxide film 13 having a thickness of 150 to 200 nm is formed thereon.
【００３２】次に、図４に示すように、全面に、酸化膜
１３、多結晶シリコン層１２をパターニングして、バイ
ポーラトランジスタのエミッタ電極１４を形成した後、
全面に、厚さ３０〜６０ｎｍの酸化膜１５を形成する。Next, as shown in FIG. 4, an oxide film 13 and a polysilicon layer 12 are patterned on the entire surface to form an emitter electrode 14 of a bipolar transistor.
An oxide film 15 having a thickness of 30 to 60 nm is formed on the entire surface.
【００３３】次に、図５に示すように、上記酸化膜に対
して、異方性のエッチングを行ない、ゲート電極９およ
びエミッタ電極１４の側壁に、サイドウォール１６を形
成した後、ＮＭＯＳのソース領域、ドレイン領域１７お
よびゲート電極９へヒ素を１〜５×１０15ｃｍ-2でイオ
ン注入する。一方、ＰＭＯＳのソース領域、ドレイン領
域１８およびゲート電極９と、バイポーラトランジスタ
の外部ベース領域１９へボロンを１〜５×１０15ｃｍ-2
でイオン注入する。その後、熱処理を行って、イオン注
入した不純物を活性化する。この時、バイポーラトラン
ジスタのエミッタ電極１４では、多結晶シリコン層１２
からＰ型シリコン基板１へヒ素が拡散し、エミッタ領域
２０が形成される。Next, as shown in FIG. 5, the oxide film is anisotropically etched to form sidewalls 16 on the side walls of the gate electrode 9 and the emitter electrode 14, and then the source of the NMOS is formed. Arsenic is ion-implanted into the region, the drain region 17 and the gate electrode 9 at 1 to 5 × 10 15 cm −2 . On the other hand, boron is applied to the source region, the drain region 18 and the gate electrode 9 of the PMOS and the external base region 19 of the bipolar transistor by 1 to 5 × 10 15 cm −2.
Ion implantation. Thereafter, heat treatment is performed to activate the ion-implanted impurities. At this time, the emitter electrode 14 of the bipolar transistor is
Diffuses into the P-type silicon substrate 1 to form an emitter region 20.
【００３４】次に、スパッタ法等で成膜した５０ｎｍ程
度の厚さのチタンを熱処理して、ＭＯＳのソース、ドレ
イン領域１７、１８およびゲート電極９、バイポーラト
ランジスタの外部ベース領域１９の表面に、シリサイド
層２１を形成する。Next, a titanium film having a thickness of about 50 nm formed by a sputtering method or the like is subjected to a heat treatment so that the source and drain regions 17, 18 of the MOS, the gate electrode 9, and the surface of the external base region 19 of the bipolar transistor are formed. A silicide layer 21 is formed.
【００３５】ここで、Ｎ型不純物を含むＮＭＯＳのゲー
ト電極９およびＮ型ソース、ドレイン領域１７の不純物
注入量は、２〜４×１０15ｃｍ-2と低いため、図２０に
も示したように、シリサイド層の抵抗を１０Ω（オー
ム）以下に低くできる。Since the amount of impurity implantation into the gate electrode 9 and the N-type source / drain regions 17 of the NMOS containing N-type impurities is as low as 2 to 4 × 10 15 cm −2 , as shown in FIG. In addition, the resistance of the silicide layer can be reduced to 10Ω (ohm) or less.
【００３６】一方、ヒ素注入量が１〜２×１０16ｃｍ-2
と高いバイポーラトランジスタのエミッタ電極上には、
絶縁膜が設けられているので、抵抗値が高いシリサイド
層は形成されない。On the other hand, the arsenic injection amount is 1-2 × 10 16 cm −2.
And high on the emitter electrode of the bipolar transistor,
Since the insulating film is provided, a silicide layer having a high resistance value is not formed.
【００３７】次に、全面に成長した層間絶縁膜２２に、
コンタクト２３を開口した後、タングステン層によるプ
ラグ２４を形成し、金属配線２５を形成すると、図６に
示す半導体装置が得られる。Next, the interlayer insulating film 22 grown on the entire surface is
After the contact 23 is opened, a plug 24 of a tungsten layer is formed, and a metal wiring 25 is formed. Thus, the semiconductor device shown in FIG. 6 is obtained.
【００３８】［実施例２］ 図７乃至図１３は、本発明の半導体装置の製造方法の第
２の実施例の主要工程を工程順に示した工程断面図であ
る。図７乃至図１３を参照して、本発明の第２の実施例
について説明する。[0038] [Embodiment 2] FIGS. 7 to 1 3 are process sectional views showing a process sequence main steps of a second embodiment of a method of manufacturing a semiconductor device of the present invention. 7 to with reference to Figures 1 to 3, a description will be given of a second embodiment of the present invention.
【００３９】まず、上記第１の実施例の説明で参照した
図１の工程の後、全面に成長した厚さ１５０〜２００ｎ
ｍの多結晶シリコン層をパターニングしてＭＯＳのゲー
ト電極を形成するとともに、フィールド酸化膜２の上に
容量素子の下部電極２６を形成する（図７参照）。First, after the step of FIG. 1 referred to in the description of the first embodiment, a thickness of 150 to 200 n
The gate electrode of the MOS is formed by patterning the polycrystalline silicon layer of m, and the lower electrode 26 of the capacitive element is formed on the field oxide film 2 (see FIG. 7).
【００４０】次に、図８に示すように、全面に、厚さ３
０〜６０ｎｍの酸化膜１０および厚さ３０〜６０ｎｍの
多結晶シリコン層２７を成長する。その後、酸化膜３お
よび１０、多結晶シリコン層２７に、Ｐ型シリコン基板
１に達するエミッタコンタクト１１を開口する。Next, as shown in FIG.
An oxide film 10 having a thickness of 0 to 60 nm and a polycrystalline silicon layer 27 having a thickness of 30 to 60 nm are grown. After that, an emitter contact 11 reaching the P-type silicon substrate 1 is opened in the oxide films 3 and 10 and the polycrystalline silicon layer 27.
【００４１】次に、図９に示すように、エミッタコンタ
クト１１を含めた基板全面に成膜した厚さ１５０〜２０
０ｎｍの多結晶シリコン層１２に、ドーズ量１〜５×１
０16ｃｍ-2でヒ素をイオン注入した後、厚さ１５０〜２
００ｎｍの酸化膜１３を成長する。なお、多結晶シリコ
ン層１２の成膜前に、酸化膜ウェットエッチングを行っ
て、エミッタコンタクト１１部の基板表面酸化膜を除去
しても、多結晶シリコン層２７がマスクとして作用する
ため、容量素子の絶縁膜として用いる酸化膜１０の膜厚
が薄くなることを防ぐことができる。Next, as shown in FIG. 9, a film having a thickness of 150 to 20 formed on the entire surface of the substrate including the emitter contact 11 is formed.
A dose of 1 to 5 × 1 is applied to the 0 nm polycrystalline silicon layer 12.
After arsenic ion implantation at 0 16 cm -2 ,
A 00 nm oxide film 13 is grown. Even if the oxide film is wet-etched before the polycrystalline silicon layer 12 is formed to remove the oxide film on the substrate surface at the emitter contact 11, the polycrystalline silicon layer 27 functions as a mask. It is possible to prevent the thickness of the oxide film 10 used as the insulating film from becoming thin.
【００４２】次に、図１０に示すように、全面に酸化膜
１３、多結晶シリコン層１２および２７をパターニング
して、容量素子の上部電極２８と、バイポーラトランジ
スタのエミッタ電極１４を形成した後、全面に厚さ３０
〜６０ｎｍの酸化膜１５を成長する。Next, as shown in FIG. 10, an oxide film 13, polycrystalline silicon layers 12 and 27 are patterned on the entire surface to form an upper electrode 28 of a capacitor and an emitter electrode 14 of a bipolar transistor. Thickness 30 on the whole surface
An oxide film 15 of about 60 nm is grown.
【００４３】次に、図１１に示すように、酸化膜１５に
対して、異方性のエッチングを行い、ゲート電極９、エ
ミッタ電極１４および容量素子の上下電極２６、２８の
側壁にサイドウォール１６を形成した後、ＮＭＯＳのソ
ース領域、ドレイン領域１７、ゲート電極９、および容
量素子の下部電極２６の一部へヒ素をドーズ量１〜５×
１０15ｃｍ-2でイオン注入する。一方、ＰＭＯＳのソー
ス領域、ドレイン領域１８およびゲート電極９とバイポ
ーラトランジスタの外部ベース領域１９へボロンを１〜
５×１０15ｃｍ-2でイオン注入する。その後、熱処理を
行ってイオン注入した不純物を活性化する。この時、バ
イポーラトランジスタのエミッタ電極１４では多結晶シ
リコン層１２からＰ型シリコン基板１へヒ素が拡散し、
エミッタ領域２０が形成される。Next, as shown in FIG. 11, the oxide film 15 is anisotropically etched to form sidewalls 16 on the side walls of the gate electrode 9, the emitter electrode 14, and the upper and lower electrodes 26 and 28 of the capacitor. Is formed, arsenic is implanted into the source region, drain region 17, gate electrode 9, and part of the lower electrode 26 of the capacitor in a dose of 1 to 5 ×.
Ion implantation is performed at 10 15 cm -2 . On the other hand, boron is applied to the source region, drain region 18 and gate electrode 9 of the PMOS and the external base region 19 of the bipolar transistor.
Ion implantation is performed at 5 × 10 15 cm −2 . Thereafter, heat treatment is performed to activate the ion-implanted impurities. At this time, arsenic diffuses from the polysilicon layer 12 to the P-type silicon substrate 1 at the emitter electrode 14 of the bipolar transistor,
An emitter region 20 is formed.
【００４４】次に、スパッタ法等で成膜した５０ｎｍ程
度の厚さのチタンを熱処理して、ＭＯＳのソース、ドレ
イン領域１７、１８およびゲート電極９、容量素子の下
部電極２６およびバイポーラトランジスタの外部ベース
領域１９の表面にシリサイド層２１を形成する。Next, a titanium film having a thickness of about 50 nm formed by a sputtering method or the like is heat-treated, so that the source / drain regions 17 and 18 and the gate electrode 9 of the MOS, the lower electrode 26 of the capacitor, and the outside of the bipolar transistor are formed. A silicide layer 21 is formed on the surface of the base region 19.
【００４５】次に、全面に成長した層間絶縁膜２２にコ
ンタクト２３を開口した後、タングステン層によるプラ
グ２４を形成し、金属配線２５を形成すると図１２に示
す半導体装置が得られる。Next, after opening a contact 23 in the interlayer insulating film 22 grown on the entire surface, a plug 24 of a tungsten layer is formed, and a metal wiring 25 is formed. Thus, the semiconductor device shown in FIG. 12 is obtained.
【００４６】上記製造方法によれば、バイポーラトラン
ジスタを形成するのと同じ工程で容量素子も形成でき
る。また、バイポーラトランジスタのエミッタ電極用の
多結晶シリコン成長前にウェットエッチングによる前処
理を行っても下層の酸化膜は多結晶シリコン層で保護さ
れるため膜厚が薄くなることがない。このため、容量素
子の特性ばらつきが低減できる。According to the above-described manufacturing method, a capacitive element can be formed in the same step as that for forming a bipolar transistor. Further, even if a pre-treatment by wet etching is performed before the growth of polycrystalline silicon for the emitter electrode of the bipolar transistor, the underlying oxide film is protected by the polycrystalline silicon layer so that the film thickness does not become thin. For this reason, variation in the characteristics of the capacitor can be reduced.
【００４７】[0047]
【発明の効果】以上のように本発明によれば、下記に示
す効果を奏する。As described above, according to the present invention, the following effects can be obtained.
【００４８】本発明の第の効果は、ＮＭＯＳのゲート電
極、およびソース、ドレイン領域上に低抵抗のシリサイ
ド層を形成することを可能とすると共にトランジスタの
電流駆動能力の低下を回避することができる、というこ
とである。The second effect of the present invention is that it is possible to form a low-resistance silicide layer on the NMOS gate electrode and the source and drain regions, and to avoid a reduction in the current driving capability of the transistor. ,That's what it means.
【００４９】その理由は、本発明においては、ＮＭＯＳ
を構成するゲート電極、およびソース、ドレイン領域へ
は低抵抗のシリサイド層が形成可能な濃度でヒ素を導入
し、一方、バイポーラトランジスタへはエミッタ領域形
成のために十分な量のヒ素を導入した後で、エミッタ電
極上に酸化膜を設ける、ようにしたことによる。The reason is that, in the present invention, the NMOS
After introducing arsenic into the gate electrode and the source and drain regions constituting the semiconductor layer at a concentration capable of forming a low-resistance silicide layer, while introducing a sufficient amount of arsenic into the bipolar transistor to form the emitter region. This is because an oxide film is provided on the emitter electrode.
【００５０】本発明の第２の効果は、バイポーラのエミ
ッタ電極上には抵抗の高いシリサイド層が形成されない
ため、電流駆動能力の劣化が生じない、ということであ
る。A second effect of the present invention is that a high-resistance silicide layer is not formed on the bipolar emitter electrode, so that the current driving capability does not deteriorate.
【図１】本発明の半導体装置の製造方法の第１の実施例
における第１の工程断面図である。FIG. 1 is a sectional view of a first step in a first embodiment of a method for manufacturing a semiconductor device of the present invention.
【図２】本発明の半導体装置の製造方法の第１の実施例
における第２の工程断面図である。FIG. 2 is a sectional view of a second step in the first embodiment of the method for manufacturing a semiconductor device of the present invention;
【図３】本発明の半導体装置の製造方法の第１の実施例
における第３の工程断面図である。FIG. 3 is a sectional view of a third step in the first embodiment of the method for manufacturing a semiconductor device of the present invention;
【図４】本発明の半導体装置の製造方法の第１の実施例
における第４の工程断面図である。FIG. 4 is a sectional view of a fourth step in the first embodiment of the method for manufacturing a semiconductor device of the present invention;
【図５】本発明の半導体装置の製造方法の第１の実施例
における第５の工程断面図である。FIG. 5 is a fifth process sectional view in the first example of the method for manufacturing a semiconductor device according to the present invention;
【図６】本発明の半導体装置の製造方法の第１の実施例
における第６の工程断面図である。FIG. 6 is a sectional view showing a sixth step in the first embodiment of the method for manufacturing a semiconductor device of the present invention;
【図７】本発明の半導体装置の製造方法の第２の実施例
における第１の工程断面図である。FIG. 7 is a sectional view of a first step in a second embodiment of the method of manufacturing a semiconductor device according to the present invention;
【図８】本発明の半導体装置の製造方法の第２の実施例
における第２の工程断面図である。FIG. 8 is a sectional view of a second step in the second embodiment of the method for manufacturing a semiconductor device of the present invention.
【図９】本発明の半導体装置の製造方法の第２の実施例
における第３の工程断面図である。FIG. 9 is a sectional view showing a third step in the second embodiment of the method for manufacturing a semiconductor device of the present invention;
【図１０】本発明の半導体装置の製造方法の第２の実施
例における第４の工程断面図である。FIG. 10 is a sectional view showing a fourth step in the second embodiment of the method for manufacturing a semiconductor device of the present invention;
【図１１】本発明の半導体装置の製造方法の第２の実施
例における第５の工程断面図である。FIG. 11 is a fifth process sectional view in the second example of the method of manufacturing a semiconductor device according to the present invention;
【図１２】本発明の半導体装置の製造方法の第２の実施
例における第６の工程断面図である。FIG. 12 is a sectional view showing a sixth step in the second embodiment of the method for manufacturing a semiconductor device of the present invention;
【図１３】従来の半導体装置の製造方法における第１の
工程断面図である。FIG. 13 is a first process sectional view in a conventional method for manufacturing a semiconductor device.
【図１４】従来の半導体装置の製造方法における第２の
工程断面図である。FIG. 14 is a sectional view of a second step in the conventional method of manufacturing a semiconductor device.
【図１５】従来の半導体装置の製造方法における第３の
工程断面図である。FIG. 15 is a sectional view of a third step in the conventional method of manufacturing a semiconductor device.
【図１６】従来の半導体装置の製造方法における第４の
工程断面図である。FIG. 16 is a sectional view of a fourth step in the conventional method of manufacturing a semiconductor device.
【図１７】別の従来の半導体装置の製造方法における第
１の工程断面図である。FIG. 17 is a first step cross-sectional view in another conventional method for manufacturing a semiconductor device.
【図１８】別の従来の半導体装置の製造方法における第
２の工程断面図である。FIG. 18 is a sectional view of a second step in another conventional method for manufacturing a semiconductor device.
【図１９】別の従来の半導体装置の製造方法における第
３の工程断面図である。FIG. 19 is a sectional view of a third step in another conventional method for manufacturing a semiconductor device.
【図２０】シリサイド層の抵抗とヒ素注入量の関係を示
す図である。FIG. 20 is a diagram showing the relationship between the resistance of a silicide layer and the amount of arsenic implanted.
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ 酸化膜 ４ Ｎ型コレクタ引き出し領域 ５ Ｎ型埋め込みコレクタ領域 ６ ベース領域 ７ Ｐ型ウェル領域 ８ Ｎ型ウェル領域 ９ ゲート電極 １０ 酸化膜 １１ エミッタコンタクト １２ 多結晶シリコン層 １３ 酸化膜 １４ エミッタ電極 １５ 酸化膜 １６ サイドウォール １７ Ｎ型ソース、ドレイン領域 １８ Ｐ型ソース、ドレイン領域 １９ 外部ベース領域 ２０ エミッタ領域 ２１ シリサイド層 ２２ 層間絶縁膜 ２３ コンタクト ２４ Ｗプラグ ２５ 金属配線 ２６ 容量下部電極 ２７ 多結晶シリコン層 ２８ 容量上部電極 ２９ 多結晶シリコン層 Reference Signs List 1 P-type silicon substrate 2 Field oxide film 3 Oxide film 4 N-type collector lead-out region 5 N-type buried collector region 6 Base region 7 P-type well region 8 N-type well region 9 Gate electrode 10 Oxide film 11 Emitter contact 12 Polycrystalline silicon Layer 13 Oxide film 14 Emitter electrode 15 Oxide film 16 Side wall 17 N-type source / drain region 18 P-type source / drain region 19 External base region 20 Emitter region 21 Silicide layer 22 Interlayer insulating film 23 Contact 24 W plug 25 Metal wiring 26 Capacitance lower electrode 27 Polycrystalline silicon layer 28 Capacitance upper electrode 29 Polycrystalline silicon layer
Claims (3)
コン層を用いて相補型ＭＯＳトランジスタのゲート電極
を形成する工程と、 （ｂ）全面に第１の絶縁膜を形成する工程と、 （ｃ）前記第１の絶縁膜に前記半導体基板に達するエミ
ッタ開口部を形成する工程と、 （ｄ）前記エミッタ開口部を含む前記半導体基板表面に
不純物を高濃度に含む第２の多結晶シリコン層と第２の
絶縁膜を形成する工程と、 （ｅ）前記第２の絶縁膜と前記第２の多結晶シリコン層
をパターニングしバイポーラトランジスタのエミッタ電
極を形成する工程と、 （ｆ）全面に第３の絶縁膜を形成する工程と、 （ｇ）前記第３から第１の絶縁膜に対して異方性ドライ
エッチを行って前記ゲート電極およびエミッタ電極側壁
にサイドウォールを形成する工程と、 （ｈ）不純物を導入して前記ＭＯＳトランジスタのゲー
ト電極およびソース、ドレイン領域とともにバイポーラ
トランジスタの外部ベースを形成する工程と、 （ｉ）全面に高融点金属膜を皮膜する工程と、 （ｊ）熱処理を行って前記高融点金属膜と前記ゲート電
極およびソース、ドレイン領域とともに外部ベース領域
の表面に高融点金属膜シリサイド層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。(A) forming a gate electrode of a complementary MOS transistor on a semiconductor substrate using a first polycrystalline silicon layer; and (b) forming a first insulating film over the entire surface. (C) a step of forming an emitter opening reaching the semiconductor substrate in the first insulating film; and (d) a second layer containing a high concentration of impurities on a surface of the semiconductor substrate including the emitter opening. Forming a crystalline silicon layer and a second insulating film; (e) patterning the second insulating film and the second polycrystalline silicon layer to form an emitter electrode of a bipolar transistor; (f) Forming a third insulating film on the entire surface; and (g) forming an anisotropic dry etch on the third to first insulating films to form sidewalls on the side walls of the gate electrode and the emitter electrode. And (h A) forming an external base of the bipolar transistor together with the gate electrode, source and drain regions of the MOS transistor by introducing impurities; (i) coating a refractory metal film on the entire surface; and (j) performing heat treatment. Forming a refractory metal film silicide layer on the surface of an external base region together with the refractory metal film, the gate electrode, and the source and drain regions.
コン層を用いて相補型ＭＯＳトランジスタのゲート電極
を形成する工程と、 （ｂ）全面に第１の絶縁膜と第３の多結晶シリコン層を
形成する工程と、 （ｃ）前記第１の絶縁膜および前記第３の多結晶シリコ
ン層に前記半導体基板に達するエミッタ開口部を形成す
る工程と、 （ｄ）前記エミッタ開口部を含む前記半導体基板表面に
不純物を高濃度に含む第２の多結晶シリコン層と第２の
絶縁膜を形成する工程と、 （ｅ）前記第２の絶縁膜と前記第２および第３の多結晶
シリコン層をパターニングしバイポーラトランジスタの
エミッタ電極を形成する工程と、 （ｆ）全面に第３の絶縁膜を形成する工程と、 （ｇ）前記第３から第１の絶縁膜に対して異方性エッチ
を行って前記ゲート電極およびエミッタ電極側壁にサイ
ドウォールを形成する工程と、 （ｈ）不純物を導入して前記ＭＯＳトランジスタのゲー
ト電極およびソース、ドレイン領域とともにバイポーラ
トランジスタの外部ベースを形成する工程と、 （ｉ）全面に高融点金属膜を皮膜する工程と、 （ｊ）熱処理を行って前記高融点金属膜と前記ゲート電
極およびソース、ドレイン領域とともに外部ベース領域
の表面に高融点金属膜シリサイド層を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。(A) forming a gate electrode of a complementary MOS transistor on a semiconductor substrate using a first polycrystalline silicon layer; and (b) forming a first insulating film and a third Forming a polycrystalline silicon layer; (c) forming an emitter opening reaching the semiconductor substrate in the first insulating film and the third polycrystalline silicon layer; and (d) forming the emitter opening. Forming a second polycrystalline silicon layer containing an impurity at a high concentration and a second insulating film on the surface of the semiconductor substrate including: (e) the second insulating film and the second and third polycrystalline silicon layers; Patterning a crystalline silicon layer to form an emitter electrode of a bipolar transistor; (f) forming a third insulating film over the entire surface; and (g) anisotropically forming the third to first insulating films. Performing a conductive etch to form the gate electrode (H) forming an external base of the bipolar transistor together with the gate electrode and the source and drain regions of the MOS transistor by introducing impurities; and (i) forming a high level over the entire surface. (J) performing a heat treatment to form a refractory metal film silicide layer on the surface of the external base region together with the refractory metal film, the gate electrode, and the source and drain regions. A method for manufacturing a semiconductor device, comprising:
に容量素子の下部電極を前記第１の多結晶シリコン層を
用いて形成し、 前記工程（ｂ）の前記第１の絶縁膜を容量絶縁膜として
用い、前記第３の多結晶シリコン層を上部電極として用
い、 さらに、前記工程（ｊ）において、前記下部電極表面に
高融点金属膜シリサイド層を形成する、ことにより、容
量素子を前記半導体基板に同時に形成する、ことを特徴
とする請求項２記載の半導体装置の製造方法。3. In the step (a), a lower electrode of a capacitor is formed on the field oxide film using the first polycrystalline silicon layer, and the first insulating film in the step (b) is formed. Is used as a capacitor insulating film, the third polycrystalline silicon layer is used as an upper electrode, and a refractory metal film silicide layer is formed on the surface of the lower electrode in the step (j). 3. The method of manufacturing a semiconductor device according to claim 2, wherein the semiconductor device is simultaneously formed on the semiconductor substrate.
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|---|---|---|---|
| JP09316091A JP3114675B2 (en) | 1997-10-31 | 1997-10-31 | Method for manufacturing semiconductor device |
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|---|---|---|---|
| JP09316091A JP3114675B2 (en) | 1997-10-31 | 1997-10-31 | Method for manufacturing semiconductor device |
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| JPH11135657A JPH11135657A (en) | 1999-05-21 |
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|---|---|---|---|---|
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1997
- 1997-10-31 JP JP09316091A patent/JP3114675B2/en not_active Expired - Fee Related
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| JPH11135657A (en) | 1999-05-21 |
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