JP3111969B2 - Semiconductor device - Google Patents
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- JP3111969B2 JP3111969B2 JP10047931A JP4793198A JP3111969B2 JP 3111969 B2 JP3111969 B2 JP 3111969B2 JP 10047931 A JP10047931 A JP 10047931A JP 4793198 A JP4793198 A JP 4793198A JP 3111969 B2 JP3111969 B2 JP 3111969B2
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置に関し、
特に高出力の電界効果トランジスタ(FET)の構造に
関する。The present invention relates to a semiconductor device,
In particular, it relates to the structure of a high-output field effect transistor (FET).
【0002】[0002]
【従来の技術】従来、この高出力FETについては、例
えば特開平8−274116号公報などで知られてい
る。2. Description of the Related Art Hitherto, such a high-output FET has been known, for example, from Japanese Patent Application Laid-Open No. 8-274116.
【0003】図5(a),(b)は、それぞれ従来の一
例を説明するための高出力FETの平面図およびそのA
−A’,B−B’線断面図である。まず、図5(a)に
示すように、半導体基板100の表面部に形成された活
性領域101にソースフィンガー電極41とゲートフィ
ンガー電極51とドレインフィンガー電極31からなる
単位FETが複数個設けられている。この半導体基板1
00は、例えば半絶縁性GaAs基板上にn型GaAs
層を形成したものが用いられる。FIGS. 5 (a) and 5 (b) are a plan view of a high-power FET for explaining one example of the prior art and its A, respectively.
It is a sectional view taken on the line -A ', BB'. First, as shown in FIG. 5A, a plurality of unit FETs each including a source finger electrode 41, a gate finger electrode 51, and a drain finger electrode 31 are provided in an active region 101 formed on the surface of a semiconductor substrate 100. I have. This semiconductor substrate 1
00 is, for example, n-type GaAs on a semi-insulating GaAs substrate.
What formed the layer is used.
【0004】これら単位FETにおける各フィンガー電
極の配置は、繰り返し構造を持っており、ドレインフィ
ンガー電極31の次にゲートフィンガー電極51,ソー
スフィンガー電極41と続き、さらにゲートフィンガー
電極51,ドレインフィンガー電極31のような周期で
配置される。各ドレインフィンガー電極31は、ドレイ
ンバスバー32を介し、図示しないボンディング線を接
続するためのドレイン電極パッド33に接続される。ま
た、各ソースフィンガー電極41は、ソース電極パッド
43に接続される。これらドレインフィンガー電極31
およびソースフィンガー電極41は、それぞれ各パッド
33,43に結合されることにより、櫛歯状構造をな
し、しかも互いに向かいあっている。一方、ゲートフィ
ンガー電極51は、ゲートバスバー52で連結され、ゲ
ート引き出し線54を介するとともに、前述したドレイ
ン電極パッド33と同数のゲート電極パッド53に接続
される。また、ソース電極パッド43は、半導体基板1
00の表面部および裏面の導体層を接続するために基板
を貫通したバイアホール61内の金属層62により裏面
の導体層と接続され、接地される。The arrangement of each finger electrode in these unit FETs has a repeating structure. The drain finger electrode 31 is followed by the gate finger electrode 51 and the source finger electrode 41, and further, the gate finger electrode 51 and the drain finger electrode 31 are arranged. Are arranged in a cycle such as Each drain finger electrode 31 is connected via a drain bus bar 32 to a drain electrode pad 33 for connecting a bonding line (not shown). Each source finger electrode 41 is connected to a source electrode pad 43. These drain finger electrodes 31
The source finger electrode 41 is connected to the pads 33 and 43, respectively, thereby forming a comb-like structure and facing each other. On the other hand, the gate finger electrodes 51 are connected by a gate bus bar 52, and are connected to the same number of gate electrode pads 53 as the drain electrode pads 33 through the gate lead lines 54. The source electrode pad 43 is connected to the semiconductor substrate 1.
In order to connect the front surface portion and the backside conductor layer, the metal layer 62 in the via hole 61 penetrating the substrate is connected to the backside conductor layer and grounded.
【0005】要するに、かかる高出力FETの電極構造
においては、ドレイン電極パッド33の中心位置に対
し、ゲート引き出し線54の位置が活性領域101を挟
んで対向するように(1対1対応)配置されており、さ
らにゲート引き出し線54の位置はドレインフィンガー
電極31に対向する位置に配置されている。In short, in the electrode structure of such a high-output FET, the position of the gate lead line 54 is arranged so as to face the center position of the drain electrode pad 33 with the active region 101 interposed therebetween (one-to-one correspondence). Further, the position of the gate lead line 54 is arranged at a position facing the drain finger electrode 31.
【0006】ついで、図5(b)に示すように、高出力
FETの断面についてみると、前述した半導体基板10
0を形成する半絶縁性GaAs基板103上に設けたn
型GaAs層104の上に形成したソースフィンガー電
極41は、ソース電極パッド43および基板に形成され
るバイアホール61,その内部に設けられる第2の金属
層62を介して、実際の接地面である基板裏面の第1の
金属層70に接続される。Next, as shown in FIG. 5 (b), the cross section of the high-power FET shows the semiconductor substrate 10 described above.
N provided on a semi-insulating GaAs substrate 103 for forming 0
The source finger electrode 41 formed on the GaAs layer 104 is an actual ground plane via the source electrode pad 43, the via hole 61 formed in the substrate, and the second metal layer 62 provided therein. It is connected to the first metal layer 70 on the back surface of the substrate.
【0007】この電極41は、第1金属層70からの距
離が大きいと、ミリ波帯での寄生発振を起すのに十分な
ソースインダクタンスを持つことになる。このため、前
述した特開平8−274116号公報においては、この
ソースインダクタンスを低減する構造とするにあたり、
ソース電極パッド43をゲート電極パッド53と活性領
域101の間に配している。これにより、ソースインダ
クタンスを十分に低減し、単位FETのソースインダク
タンスによる直列帰還量を減少させ、寄生発振を抑制し
ている。When the distance from the first metal layer 70 is large, the electrode 41 has a sufficient source inductance to cause parasitic oscillation in the millimeter wave band. For this reason, in the above-mentioned Japanese Patent Application Laid-Open No. Hei 8-274116, in order to reduce the source inductance,
Source electrode pad 43 is arranged between gate electrode pad 53 and active region 101. Thus, the source inductance is sufficiently reduced, the amount of series feedback due to the source inductance of the unit FET is reduced, and the parasitic oscillation is suppressed.
【0008】しかしながら、高出力FETにおいては、
上述したようなモードに加えて、大きな出力を得るため
に単位FETを多数個並列に並べるため、FET間の同
期現象によりミリ波の発振を引き起すモードが存在す
る。However, in a high output FET,
In addition to the above-described modes, there is a mode in which a large number of unit FETs are arranged in parallel in order to obtain a large output, so that a synchronization phenomenon between the FETs causes millimeter wave oscillation.
【0009】図6は従来の高出力FETにおいてミリ波
の寄生発振のメカニズムを説明するための模式図であ
る。図6に示すように、模式的に示す高出力FETは、
単位FET201がソースバスバー242,ドレインバ
スバー232,ゲートバスバー252により複数個並列
接続されたものとなる。FIG. 6 is a schematic diagram for explaining the mechanism of millimeter wave parasitic oscillation in a conventional high-output FET. As shown in FIG. 6, a high-output FET schematically shown is:
A plurality of unit FETs 201 are connected in parallel by a source bus bar 242, a drain bus bar 232, and a gate bus bar 252.
【0010】ここで、ミリ波に対しては、各単位FET
間の位相差が十分大きくなるので、1つの単位FET2
01のドレイン電極での発振信号はその発振周波数での
位相にして、nπ(n=1、2、3、・・・)離れたF
ET間では、逆相もしくは同相となり、同期することに
なる。すなわち、単位FETに比較して、他のFETか
らの入射信号により発振の閾値が下がることになる。し
たがって、複数の単位FETが規則正しく数多く分布し
ているため、最終的には並列接続されたFET群全体が
同期し、定常波を形成することになる。なお、各バスバ
ー端は、オープン条件であるので、通常最外郭の単位F
ETを腹とし、n=1、2、3・・・を節の数とした条
件で発振を起こすことになる。Here, for millimeter waves, each unit FET
Since the phase difference between them becomes sufficiently large, one unit FET 2
The oscillation signal at the drain electrode of No. 01 has a phase at the oscillation frequency, and is Fπ apart by nπ (n = 1, 2, 3,...).
Between the ETs, the phases are reversed or in-phase, and are synchronized. That is, as compared with the unit FET, the threshold value of the oscillation is lowered by the incident signal from another FET. Therefore, since a large number of unit FETs are regularly distributed, the whole FET group connected in parallel eventually synchronizes to form a standing wave. Since the end of each bus bar is open, usually the outermost unit F
Oscillation will occur under the condition that ET is an antinode and n = 1, 2, 3,...
【0011】この際の発振周波数は、並列に接続された
FETのサイズによっており、接続ピッチや接続されて
いる1フィンガー分の単位FETの容量によって決定さ
れる。つまり、FETの電極のサイズおよびFETの容
量を決定するゲート幅によって基本周波数が決定され
る。The oscillation frequency at this time depends on the size of the FETs connected in parallel, and is determined by the connection pitch and the capacitance of the unit FET for one finger connected. That is, the fundamental frequency is determined by the size of the electrode of the FET and the gate width that determines the capacitance of the FET.
【0012】図7(a),(b)はそれぞれ従来のGa
AsMESFETにおけるゲートフィンガー数と発振周
波数の特性図およびゲートフィンガー長と発振周波数の
特性図である。図7(a)に示すように、かかる特性
は、ゲート長が0.5ミクロン、ゲートピッチが20ミ
クロンのGaAsMESFETにおいて、ゲートフィン
ガー長を80ミクロンおよび125ミクロンの2種類に
固定したとき、基本発振周波数(最低周波数)GHzの
ゲートフィンガー数依存性の測定値を示す。これは、前
述した容量値が変化することに対応し、発振周波数が全
ゲート幅の平方根、すなわちゲートフィンガー数に反比
例して変化することを表わしている。FIGS. 7A and 7B show conventional Ga.
It is a characteristic diagram of the number of gate fingers and an oscillation frequency, and a characteristic diagram of a gate finger length and an oscillation frequency in an AsMESFET. As shown in FIG. 7A, in a GaAs MESFET having a gate length of 0.5 μm and a gate pitch of 20 μm, when the gate finger length is fixed to two types of 80 μm and 125 μm, the basic oscillation The measured value of the frequency (lowest frequency) GHz dependence on the number of gate fingers is shown. This indicates that the oscillation frequency changes in inverse proportion to the square root of the total gate width, that is, the number of gate fingers, corresponding to the change in the capacitance value described above.
【0013】つぎに、図7(b)に示すように、この特
性は、ゲートフィンガー数を12本に固定し、ゲートフ
ィンガー長を変化させたときの基本発振周波数特性であ
り、この場合も図7(a)と同様に、全ゲート幅の平方
根、すなわちゲートフィンガー長に反比例して変化す
る。Next, as shown in FIG. 7B, this characteristic is a fundamental oscillation frequency characteristic when the number of gate fingers is fixed to 12 and the gate finger length is changed. Similarly to 7 (a), it changes in inverse proportion to the square root of the total gate width, that is, the gate finger length.
【0014】また、図8(a),(b)はそれぞれ図5
におけるゲート引き出し線の拡大平面図およびその等価
回路図である。図8(a)に示すように、ゲート引き出
し線(長さL1)54は、A面でゲートバスバーに連結
されるとともに、その反対側の面ではゲート電極パッド
(長さL2、幅W)53に接続され、ソース電極パッド
43とはエアブリッジ構造で交差している。FIGS. 8A and 8B respectively show FIGS.
FIG. 2 is an enlarged plan view of a gate lead line and an equivalent circuit diagram thereof. As shown in FIG. 8A, a gate lead line (length L1) 54 is connected to the gate bus bar on the A side, and a gate electrode pad (length L2, width W) 53 on the opposite side. And intersects with the source electrode pad 43 in an air bridge structure.
【0015】また、図8(b)に示すように、ゲートバ
スバーに連結されるA面から見た等価回路は、引き出し
線部分が2つのエリアに分かれ、エアブリッジ部分によ
る容量値が30fF(フェムト・ファラッド)程度とな
る。As shown in FIG. 8B, the equivalent circuit viewed from the side A connected to the gate bus bar has a lead line portion divided into two areas, and the capacitance value of the air bridge portion is 30 fF (femto・ Farad).
【0016】図9は図8においてゲート電極パッドの長
さ,幅を固定したときの引き出し線の長さとショートと
なる周波数の特性図である。図9に示すように、この特
性は、ゲート電極パッド53の長さL2を80ミクロン
(μm)、幅Wを80ミクロン、エアブリッジの容量値
を30fF、半導体基板を形成するGaAs基板の厚さ
を50ミクロンとしたとき、前述した図8のA面から見
てショートとなる周波数のL1(引き出し線長)依存性
を示している。特に、引き出し線とゲート電極パッドか
らなる電極構造においてショートとなる周波数と、前述
の図6で示したゲート引き出し線の間隔で決まる発振の
空間的周期とが近い場合、発振の閾値は低く、すなわち
発振を起し易くなる。FIG. 9 is a characteristic diagram of the length of the lead line and the short-circuit frequency when the length and width of the gate electrode pad in FIG. 8 are fixed. As shown in FIG. 9, this characteristic is such that the length L2 of the gate electrode pad 53 is 80 μm (μm), the width W is 80 μm, the capacitance value of the air bridge is 30 fF, and the thickness of the GaAs substrate forming the semiconductor substrate is When L is set to 50 microns, the L1 (lead line length) dependence of the frequency at which a short-circuit occurs when viewed from the plane A in FIG. In particular, when the frequency at which a short circuit occurs in the electrode structure composed of the lead line and the gate electrode pad is close to the spatial period of oscillation determined by the interval between the gate lead lines shown in FIG. 6, the oscillation threshold is low, that is, Oscillation is likely to occur.
【0017】ところが、通常の高出力FETは基本波に
対して最適なパターン設計をしているため、ゲート引き
出し線の位置は発振に関して最適化されておらず、その
結果ゲート引き出し線によりミリ波の寄生発振の閾値を
下げてしまうことになる。However, since a normal high-output FET has an optimal pattern design with respect to the fundamental wave, the position of the gate lead line is not optimized with respect to oscillation. This will lower the threshold value of the parasitic oscillation.
【0018】また、前述の図5で説明したように、通常
の高出力FETは、ドレイン電極パッド33の中心位置
に対し、ゲート引き出し線54の位置が活性領域101
を挟んで丁度対向するように(1対1対応)配置されて
おり、しかもゲート引き出し線54の位置は丁度ドレイ
ンフィンガー電極31に対向する位置に配置されている
ため、ゲート引き出し線1本あたりのゲートフィンガー
電極51の本数は〔4n−2〕本(n=1、2、3・・
・)という制限があり、パターン配置上の制約も生じて
いた。As described with reference to FIG. 5, in the ordinary high-output FET, the position of the gate lead line 54 is set to the active region 101 with respect to the center position of the drain electrode pad 33.
Are arranged so as to directly oppose each other (corresponding to one-to-one), and the position of the gate lead line 54 is located just opposite to the drain finger electrode 31. The number of the gate finger electrodes 51 is [4n-2] (n = 1, 2, 3,...).
・), And restrictions on the pattern arrangement have also arisen.
【0019】[0019]
【発明が解決しようとする課題】上述した従来の高出力
FETは、単位フィンガー電極を横方向に複数個並列に
接続し且つドレイン電極パッドとゲート引き出し線とを
1対1に完全対向させているため、並列接続された複数
個のFET間における発振が同期してしまうという欠点
がある。すなわち、横方向に並列に多数個接続された他
のFETが規則正しく分布するため、FETパターン全
体を共振器として発振するような定在波が生じるためで
ある。しかも、ゲート電極パッドおよびゲート引き出し
線の構造により、より一層発振条件を強めるように作用
していたためである。In the above-mentioned conventional high-output FET, a plurality of unit finger electrodes are connected in parallel in the lateral direction, and the drain electrode pad and the gate lead line are completely opposed to each other in one-to-one correspondence. Therefore, there is a disadvantage that the oscillations between a plurality of FETs connected in parallel are synchronized. In other words, because a large number of other FETs connected in parallel in the horizontal direction are regularly distributed, a standing wave that oscillates using the entire FET pattern as a resonator is generated. In addition, the structure of the gate electrode pad and the gate lead line works to further enhance the oscillation conditions.
【0020】また、従来の高出力FETは、ゲート引き
出し線の位置をドレイン電極パッドの中心位置およびド
レインフィンガー電極位置に合わせているため、引き出
し線配置の設計性を悪化させるという欠点がある。Further, in the conventional high-output FET, the position of the gate lead line is adjusted to the center position of the drain electrode pad and the position of the drain finger electrode.
【0021】本発明の目的は、上述したようなミリ波寄
生発振を抑制して信頼性を高めると同時に、ゲート引き
出し線の設計性を向上させることのできる半導体装置を
提供することにある。An object of the present invention is to provide a semiconductor device capable of improving reliability by suppressing the above-described millimeter wave parasitic oscillation and improving the design of a gate lead line.
【0022】[0022]
【課題を解決するための手段】本発明の半導体装置は、
表面部に活性領域を形成し且つ裏面に第1の導体層を形
成するとともに、前記表面部及び裏面の接続をバイアホ
ールを介して行う半導体基板と、前記半導体基板の前記
活性領域上に交互に1つ宛配置された複数のドレインフ
ィンガー電極及び複数のソースフィンガー電極並びに前
記複数のドレインフィンガー電極及び前記複数のソース
フィンガー電極のうち隣接するドレインフィンガー電極
及びソースフィンガー電極間にそれぞれ1つ宛配置され
た複数のゲートフィンガー電極と、前記活性領域の外側
に配置されるとともに、前記複数のドレインフィンガー
電極を連結する複数のドレイン電極パッドと、前記活性
領域を挟んで前記複数のドレイン電極パッドとは反対側
に配置され且つ前記複数のゲートフィンガー電極を連結
するゲートバスバーと、前記ゲートバスバーよりも前記
活性領域から離れて配置され、前記複数のソースフィン
ガー電極を連結する複数のソース電極パッドと、前記複
数のソース電極パッドを間に挟むように前記ゲートバス
バーから離れて配置された複数のゲート電極パッドと、
前記ゲートバスバー及び前記複数のゲート電極パッドを
連結するにあたり、前記複数のドレイン電極パッドの個
数とは異なる数の本数で接続した複数のゲート引き出し
線とを有し、前記複数のソース電極パッド及び前記半導
体基板の前記第1の導体層を前記バイアホール内に形成
した第2の導体層で接続して構成される。According to the present invention, there is provided a semiconductor device comprising:
A semiconductor substrate for forming an active region on a front surface portion and forming a first conductor layer on a back surface, and connecting the front surface portion and the back surface via holes, and alternately on the active region of the semiconductor substrate; A plurality of drain finger electrodes and a plurality of source finger electrodes arranged one by one, and one each of the plurality of drain finger electrodes and the plurality of source finger electrodes are arranged between adjacent drain finger electrodes and the source finger electrodes. A plurality of gate finger electrodes, a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes, and the plurality of drain electrode pads opposite to each other across the active region. Gate bus bar arranged on the side and connecting the plurality of gate finger electrodes And a plurality of source electrode pads arranged farther from the active region than the gate bus bar and connecting the plurality of source finger electrodes, and separated from the gate bus bar so as to sandwich the plurality of source electrode pads therebetween. A plurality of gate electrode pads arranged,
In connecting the gate bus bar and the plurality of gate electrode pads, the plurality of gate electrode lines have a plurality of gate lead lines connected in a number different from the number of the plurality of drain electrode pads, and the plurality of source electrode pads and the plurality of The semiconductor substrate is configured by connecting the first conductor layer with a second conductor layer formed in the via hole.
【0023】この半導体装置における複数のゲート引き
出し線の各々は、1つもしくは複数のゲート電極パッド
と接続され且つ前記1つもしくは複数のゲート電極パッ
ドの間隔を前記複数のドレイン電極パッドの間隔と異ら
せて形成される。Each of the plurality of gate lead lines in the semiconductor device is connected to one or more gate electrode pads, and a distance between the one or more gate electrode pads is different from a distance between the plurality of drain electrode pads. Formed.
【0024】また、本発明の半導体装置は、表面部に活
性領域を形成し且つ裏面に第1の導体層を形成するとと
もに、前記表面部及び裏面の接続をバイアホールを介し
て行う半導体基板と、前記半導体基板の前記活性領域上
に交互に1つ宛配置された複数のドレインフィンガー電
極及び複数のソースフィンガー電極並びに前記複数のド
レインフィンガー電極及び前記複数のソースフィンガー
電極のうち隣接するドレインフィンガー電極及びソース
フィンガー電極間にそれぞれ1つ宛配置された複数のゲ
ートフィンガー電極と、前記活性領域の外側に配置され
るとともに、前記複数のドレインフィンガー電極を連結
する複数のドレイン電極パッドと、前記活性領域を挟ん
で前記複数のドレイン電極パッドとは反対側に配置され
且つ前記複数のゲートフィンガー電極を連結するゲート
バスバーと、前記ゲートバスバーよりも前記活性領域か
ら離れて配置され、前記複数のソースフィンガー電極を
連結する複数のソース電極パッドと、前記複数のソース
電極パッドを間に挟むように前記ゲートバスバーから離
れて配置された複数のゲート電極パッドと、前記ゲート
バスバー及び前記複数のゲート電極パッドを連結する複
数のゲート引き出し線とを有し、前記複数のソース電極
パッド及び前記半導体基板の前記第1の導体層を前記バ
イアホール内に形成した第2の導体層で接続するととも
に、前記複数のゲート引き出し線の前記ゲートバスバー
への連結位置を、前記複数のドレインフィンガー電極と
前記ゲートバスバーを間に挟んで対向する位置とは異ら
せて構成される。In addition, the semiconductor device of the present invention has a semiconductor substrate in which an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via a via hole. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the active region of the semiconductor substrate, and an adjacent drain finger electrode among the plurality of drain finger electrodes and the plurality of source finger electrodes And a plurality of gate finger electrodes each arranged between the source finger electrodes, a plurality of drain electrode pads disposed outside the active region and connecting the plurality of drain finger electrodes, and the active region. Are arranged on the opposite side of the plurality of drain electrode pads with the A gate bus bar connecting the finger fingers; a plurality of source electrode pads arranged farther from the active region than the gate bus bar and connecting the plurality of source finger electrodes; A plurality of gate electrode pads disposed apart from the gate bus bar, and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads, the plurality of source electrode pads and the semiconductor The first conductor layer of the substrate is connected by a second conductor layer formed in the via hole, and a connection position of the plurality of gate leads to the gate bus bar is determined by the plurality of drain finger electrodes and the plurality of drain finger electrodes. It is configured differently from the position facing the gate bus bar.
【0025】さらに、本発明の半導体装置は、表面部に
活性領域を形成し且つ裏面に第1の導体層を形成すると
ともに、前記表面部及び裏面の接続をバイアホールを介
して行う半導体基板と、前記半導体基板の前記活性領域
上に交互に1つ宛配置された複数のドレインフィンガー
電極及び複数のソースフィンガー電極並びに前記複数の
ドレインフィンガー電極及び前記複数のソースフィンガ
ー電極のうち隣接するドレインフィンガー電極及びソー
スフィンガー電極間にそれぞれ1つ宛配置された複数の
ゲートフィンガー電極と、前記活性領域の外側に配置さ
れるとともに、前記複数のドレインフィンガー電極を連
結する複数のドレイン電極パッドと、前記活性領域を挟
んで前記複数のドレイン電極パッドとは反対側に配置さ
れ且つ前記複数のゲートフィンガー電極を連結するゲー
トバスバーと、前記ゲートバスバーよりも前記活性領域
から離れて配置され、前記複数のソースフィンガー電極
を連結する複数のソース電極パッドと、前記複数のソー
ス電極パッドを間に挟むように前記ゲートバスバーから
離れて配置された複数のゲート電極パッドと、前記ゲー
トバスバー及び前記複数のゲート電極パッドを連結する
複数のゲート引き出し線とを有し、ゲート幅をWg(m
m)としたとき、前記ゲート幅によって決定される基本
発振周波数〔68×(Wgの平方根)GHz〕と、前記
複数のゲート引き出し線及び前記複数のゲート電極パッ
ドからなる電極構造の前記ゲートバスバーとの接合場所
から見たインピーダンスがショートとなる周波数とが一
致しないようにして、ミリ波寄生発振を防止するように
構成される。Further, the semiconductor device of the present invention has a semiconductor substrate in which an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via a via hole. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the active region of the semiconductor substrate, and an adjacent drain finger electrode among the plurality of drain finger electrodes and the plurality of source finger electrodes And a plurality of gate finger electrodes each arranged between the source finger electrodes, a plurality of drain electrode pads disposed outside the active region and connecting the plurality of drain finger electrodes, and the active region. Are arranged on the opposite side of the plurality of drain electrode pads with the A gate bus bar connecting the plurality of source finger electrodes, a plurality of source electrode pads arranged farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and the plurality of source electrode pads interposed therebetween. A plurality of gate electrode pads disposed apart from the gate bus bar, and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads, and having a gate width of Wg (m
m), the basics determined by the gate width
The oscillation frequency [68 × (square root of Wg) GHz], the plurality of gate lead lines and the plurality of gate electrode pads;
Frequency impedance is ing and short as seen from the joint location <br/> of said gate bus bar electrode structure consisting of soil one
It is configured to prevent millimeter wave parasitic oscillation .
【0026】また、本発明の半導体装置は、表面部に活
性領域を形成し且つ裏面に第1の導体層を形成するとと
もに、前記表面部及び裏面の接続をバイアホールを介し
て行う半導体基板と、前記半導体基板の前記活性領域上
に交互に1つ宛配置された複数のドレインフィンガー電
極及び複数のソースフィンガー電極並びに前記複数のド
レインフィンガー電極及び前記複数のソースフィンガー
電極のうち隣接するドレインフィンガー電極及びソース
フィンガー電極間にそれぞれ1つ宛配置された複数のゲ
ートフィンガー電極と、前記活性領域の外側に配置され
るとともに、前記複数のドレインフィンガー電極を連結
する複数のドレイン電極パッドと、前記活性領域を挟ん
で前記複数のドレイン電極パッドとは反対側に配置され
且つ前記複数のゲートフィンガー電極を連結するゲート
バスバーと、前記ゲートバスバーよりも前記活性領域か
ら離れて配置され、前記複数のソースフィンガー電極を
連結する複数のソース電極パッドと、前記複数のソース
電極パッドを間に挟むように前記ゲートバスバーから離
れて配置された複数のゲート電極パッドと、前記ゲート
バスバー及び前記複数のゲート電極パッドを連結する複
数のゲート引き出し線とを有し、前記複数のゲート引き
出し線,前記複数のゲート電極パッドの各々からなる電
極部分の前記ゲートバスバーとの接合場所から見たイン
ピーダンスがショートとなる周波数を、ゲート引き出し
線1本あたりのゲート幅Wg(mm)から決定される基
本発振周波数〔68×(Wgの平方根)GHz〕の自然
数の平方根の倍数とは異なる周波数とするように構成さ
れる。The semiconductor device according to the present invention may further comprise a semiconductor substrate having an active region formed on a front surface portion and a first conductor layer formed on a back surface, and connecting the front surface portion and the back surface via a via hole. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the active region of the semiconductor substrate, and an adjacent drain finger electrode among the plurality of drain finger electrodes and the plurality of source finger electrodes And a plurality of gate finger electrodes each arranged between the source finger electrodes, a plurality of drain electrode pads disposed outside the active region and connecting the plurality of drain finger electrodes, and the active region. Are arranged on the opposite side of the plurality of drain electrode pads with the A gate bus bar connecting the finger fingers; a plurality of source electrode pads arranged farther from the active region than the gate bus bar and connecting the plurality of source finger electrodes; A plurality of gate electrode pads arranged apart from the gate bus bar, and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads. The frequency at which the impedance of the electrode portion formed of each of the gate electrode pads becomes short when viewed from the junction with the gate bus bar is determined as the fundamental oscillation frequency determined from the gate width Wg (mm) per gate lead line [ 68 × nature of (the square root of the Wg) GHz]
The frequency is configured to be different from a multiple of the square root of the number .
【0027】また、本発明の半導体装置は、表面部に活
性領域を形成し且つ裏面に第1の導体層を形成するとと
もに、前記表面部及び裏面の接続をバイアホールを介し
て行う半導体基板と、前記半導体基板の前記活性領域上
に交互に1つ宛配置された複数のドレインフィンガー電
極及び複数のソースフィンガー電極並びに前記複数のド
レインフィンガー電極及び前記複数のソースフィンガー
電極のうち隣接するドレインフィンガー電極及びソース
フィンガー電極間にそれぞれ1つ宛配置された複数のゲ
ートフィンガー電極と、前記活性領域の外側に配置され
るとともに、前記複数のドレインフィンガー電極を連結
する複数のドレイン電極パッドと、前記活性領域を挟ん
で前記複数のドレイン電極パッドとは反対側に配置され
且つ前記複数のゲートフィンガー電極を連結するゲート
バスバーと、前記ゲートバスバーよりも前記活性領域か
ら離れて配置され、前記複数のソースフィンガー電極を
連結する複数のソース電極パッドと、前記複数のソース
電極パッドを間に挟むように前記ゲートバスバーから離
れて配置された複数のゲート電極パッドと、前記ゲート
バスバー及び前記複数のゲート電極パッドを連結する複
数のゲート引き出し線とを有し、ゲート引き出し線1本
あたりのゲート幅をwg(mm)としたとき、前記複数
のゲート引き出し線,前記複数のゲート電極パッドの各
々からなる電極部分の前記ゲートバスバーとの接続面か
ら見たインピーダンスがショートとなる周波数が、10
0/(wgの平方根)GHz以上であるように構成され
る。The semiconductor device according to the present invention may further comprise a semiconductor substrate having an active region formed on a front surface portion and a first conductor layer formed on a back surface, and connecting the front surface portion and the back surface via a via hole. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the active region of the semiconductor substrate, and an adjacent drain finger electrode among the plurality of drain finger electrodes and the plurality of source finger electrodes And a plurality of gate finger electrodes each arranged between the source finger electrodes, a plurality of drain electrode pads disposed outside the active region and connecting the plurality of drain finger electrodes, and the active region. Are arranged on the opposite side of the plurality of drain electrode pads with the A gate bus bar connecting the finger fingers; a plurality of source electrode pads arranged farther from the active region than the gate bus bar and connecting the plurality of source finger electrodes; A plurality of gate electrode pads arranged apart from the gate bus bar, and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads, and a gate width per gate lead line Is defined as wg (mm) , the frequency at which the impedance of the electrode portion composed of each of the plurality of gate lead lines and the plurality of gate electrode pads is short-circuited when viewed from the connection surface with the gate bus bar is 10
It is configured to be 0 / (square root of wg) GHz or more.
【0028】[0028]
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。Next, embodiments of the present invention will be described with reference to the drawings.
【0029】図1は本発明の一実施の形態を説明するた
めの高出力FETにおける基板上の電極部の平面図であ
る。図1に示すように、本実施の形態は、基板上の電極
部を主として示し、基板およびその断面構造について
は、前述した従来例の図5(a),(b)と同様である
ため、表示を省略している。したがって、本実施の形態
においても、GaAs基板上の表面部に活性領域101
を形成し、裏面に第1の導体層70を形成するととも
に、表面部と裏面の接続をバイアホール61を介して行
うドレインフィンガー電極,ソースフィンガー電極,ゲ
ートフィンガー電極からなるGaAsMESFETを例
にとっている。FIG. 1 is a plan view of an electrode portion on a substrate in a high-output FET for explaining an embodiment of the present invention. As shown in FIG. 1, this embodiment mainly shows an electrode portion on a substrate, and the substrate and its cross-sectional structure are the same as those in FIGS. 5A and 5B of the conventional example described above. The display is omitted. Therefore, also in the present embodiment, the active region 101 is formed on the surface of the GaAs substrate.
And a GaAs MESFET composed of a drain finger electrode, a source finger electrode, and a gate finger electrode for forming the first conductor layer 70 on the back surface and connecting the front surface portion and the back surface via the via hole 61.
【0030】また、この活性領域101上には、複数の
ドレインフィンガー電極31と、複数のソースフィンガ
ー電極41とを備え、これらドレインフィンガー電極3
1及びソースフィンガー電極41のうち隣接するドレイ
ンフィンガー電極31,ソースフィンガー電極41間に
1つ宛ゲートフィンガー電極51を有している。しか
も、活性領域101の外側には、ドレインバスバー32
を介してドレインフィンガー電極41を連結するための
複数のドレイン電極パッド33を形成している。このド
レイン電極パッド33は、ゲートフィンガー電極51が
6本毎に1つずつ形成されている。さらに、活性領域1
01を挟んでドレイン電極パッド33とは反対側に、ゲ
ートフィンガー電極51を連結するためのゲートバスバ
ー52と、このゲートバスバー52よりも活性領域10
1から遠く離れて配置され且つソースフィンガー電極4
1を連結するための複数のソース電極パッド43と、ソ
ース電極パッド43を間に挟むようにゲートバスバー5
2から離れた複数のゲート電極パッド53とが配置され
る。これらゲートバスバー52とゲート電極パッド53
とは、ドレイン電極パッド33の個数とは異なる数のゲ
ート引き出し線54により連結している。On the active region 101, a plurality of drain finger electrodes 31 and a plurality of source finger electrodes 41 are provided.
A gate finger electrode 51 is provided between the drain finger electrode 31 and the source finger electrode 41, which are adjacent to each other. Further, the drain bus bar 32 is provided outside the active region 101.
A plurality of drain electrode pads 33 for connecting the drain finger electrodes 41 through the holes are formed. In the drain electrode pad 33, one for every six gate finger electrodes 51 is formed. Further, active region 1
A gate bus bar 52 for connecting a gate finger electrode 51 on the opposite side of the drain electrode pad 33 with respect to the gate bus bar 01, and the active region 10
1 and a source finger electrode 4
1 and a plurality of source electrode pads 43 for connecting the gate busbars 5 with the source electrode pad 43 interposed therebetween.
A plurality of gate electrode pads 53 distant from 2 are arranged. The gate bus bar 52 and the gate electrode pad 53
Are connected by the number of gate lead lines 54 different from the number of the drain electrode pads 33.
【0031】上述した高出力FETは、このような各電
極構造および配置を取るとともに、ソース電極パッド4
3と半導体基板の裏面に形成する第1の金属層とを基板
に形成したバイアホール61内の第2の金属層62で接
続し、第1の金属層を接地するようにしている。The above-described high-output FET has such electrode structures and arrangements, and the source electrode pad 4
3 and a first metal layer formed on the back surface of the semiconductor substrate are connected by a second metal layer 62 in a via hole 61 formed in the substrate, and the first metal layer is grounded.
【0032】ここで、本実施の形態における高出力FE
Tと、前述した図5の従来例との差異を述べると、本実
施の形態では、ゲート引き出し線54がドレイン電極3
3とは対応するように形成されていない点にあり、対を
なしていない点である。また、本実施の形態では、ゲー
ト引き出し線54がドレインフィンガー電極31とも対
応した位置にないことである。Here, the high output FE in the present embodiment
The difference between T and the conventional example of FIG. 5 described above is as follows. In this embodiment, the gate lead line 54 is
3 is a point which is not formed so as to correspond, and which is not paired. In the present embodiment, the gate lead line 54 is not located at a position corresponding to the drain finger electrode 31.
【0033】図2は図1において活性領域上の中心部よ
りドレイン電極パッド側を省略した基板上電極部の拡大
平面図である。図2に示すように、隣接するゲート引き
出し線54間の距離は、ゲート電極パッド53の繰り返
し周期およびドレインフィンガー電極31の繰り返し周
期とも無関係に形成し、ミリ波寄生発振周波数が起らな
い条件へ任意に変更するものである。すなわち、ゲート
引き出し線54間の距離が重要であり、1つのゲート引
き出し線54に対して2つのゲート電極パッド53を設
けてもよい。以下、このゲート引き出し線54間の距離
(間隔)について図3を基に説明する。FIG. 2 is an enlarged plan view of the electrode portion on the substrate in which the drain electrode pad side is omitted from the central portion on the active region in FIG. As shown in FIG. 2, the distance between the adjacent gate lead lines 54 is formed independently of the repetition period of the gate electrode pad 53 and the repetition period of the drain finger electrode 31, and is set under the condition that the millimeter wave parasitic oscillation frequency does not occur. It is arbitrarily changed. That is, the distance between the gate lead lines 54 is important, and two gate electrode pads 53 may be provided for one gate lead line 54. Hereinafter, the distance (interval) between the gate lead lines 54 will be described with reference to FIG.
【0034】図3は図1において引き出し線間隔の決定
方法を説明するための図2と同様の基板上電極部の拡大
平面図である。図3に示すように、この電極部は、前述
した図2の電極部と比較し、ゲート引き出し線54の位
置や間隔を変更した例であり、ゲート電極53の間隔も
異ならせている。ここではゲート引き出し線54とゲー
ト電極パッド53からなる電極構造のA面から見たイン
ピーダンスを考える。FIG. 3 is an enlarged plan view of the electrode portion on the substrate, similar to FIG. 2, for explaining the method of determining the lead line interval in FIG. As shown in FIG. 3, this electrode portion is an example in which the position and the interval of the gate lead line 54 are changed as compared with the above-described electrode portion of FIG. 2, and the interval between the gate electrodes 53 is also different. Here, the impedance of the electrode structure composed of the gate lead line 54 and the gate electrode pad 53 as viewed from the A side is considered.
【0035】このインピーダンスは、前述した従来例に
おける図9の引き出し線の長さL1の決定にあたり、5
0ミクロン厚のGaAs基板上に形成された80μm×
100μmの寸法のゲートパッド電極53に対し、20
μm幅のゲート引き出し線54の長さL1と、インピー
ダンスがショートと見える周波数との関係を示してい
た。この関係から、本実施の形態においては、ゲート引
き出し線54の長さL1を150μmとすると、周波数
が71GHzでショートとなることが分かる。In determining the length L1 of the lead line in FIG.
80 μm × formed on a GaAs substrate having a thickness of 0 μm
For a gate pad electrode 53 having a size of 100 μm, 20
The relationship between the length L1 of the gate lead line 54 having a width of μm and the frequency at which the impedance appears to be short-circuited is shown. From this relationship, it can be seen that, in the present embodiment, when the length L1 of the gate lead-out line 54 is 150 μm, the frequency becomes short at 71 GHz.
【0036】なお、等価回路は、前述した図8(b)に
示すとおりである。The equivalent circuit is as shown in FIG.
【0037】図4は図3における引き出し線間隔決定の
際の基本発振周波数とゲート幅の関係を表わす特性図で
ある。図4に示すように、この特性は基本発振周波数と
ゲート幅の関係を表わすが、0.92mmのゲート幅で
前述したショートとなる周波数fの発振が起こる。この
とき、ゲートフィンガー電極51の長さが90μmであ
った場合、例えば10本のゲートフィンガー電極51ご
とに1本のゲート引き出し線54を形成すると、発振の
閾値が下がり、ミリ波発信が容易に起こる。また、ゲー
ト幅0.92mmの整数倍の周期として選択した場合、
発振の閾値が下がることになる。FIG. 4 is a characteristic diagram showing the relationship between the fundamental oscillation frequency and the gate width when the lead line spacing is determined in FIG. As shown in FIG. 4, this characteristic indicates the relationship between the fundamental oscillation frequency and the gate width. At the gate width of 0.92 mm, the short-circuit frequency f described above occurs. At this time, when the length of the gate finger electrode 51 is 90 μm, for example, if one gate lead line 54 is formed for every ten gate finger electrodes 51, the oscillation threshold value is lowered, and the millimeter wave transmission is easily performed. Occur. Also, when the period is selected as an integral multiple of the gate width of 0.92 mm,
The oscillation threshold will be reduced.
【0038】このような場合、発振を抑制するには、ゲ
ート引き出し線54の間隔を変化させ、ゲート引き出し
線54の1本あたりのゲート幅を0.92mmの整数倍
とは異なる周期に設定する必要がある。しかし、本実施
の形態による構造によれば、ゲート引き出し線54の位
置を任意に選択できるので、容易にミリ波の寄生発振を
抑制することができる。In such a case, in order to suppress the oscillation, the interval between the gate lead lines 54 is changed, and the gate width per one of the gate lead lines 54 is set to a period different from an integral multiple of 0.92 mm. There is a need. However, according to the structure of the present embodiment, the position of the gate lead line 54 can be arbitrarily selected, so that the parasitic oscillation of the millimeter wave can be easily suppressed.
【0039】次に、本発明の他の実施の形態について、
前述した図3および図4を参照し説明する。前述した一
実施の形態においては、ゲート幅による基本発振周波数
と、ゲート引き出し線のA面からみたインピーダンスが
ショートとなる周波数とが一致しないようにすることに
主眼を置いていた。Next, another embodiment of the present invention will be described.
This will be described with reference to FIGS. 3 and 4 described above. In the above-described embodiment, the main focus has been to prevent the fundamental oscillation frequency based on the gate width from coincident with the frequency at which the impedance viewed from the A side of the gate lead line becomes short-circuited.
【0040】しかし、前述したように、実際には基本発
振周波数に対し他のノード数で発振する可能性がある。
すなわち、かかる場合には、発振周波数がゲート幅の平
方根に反比例するので、単位ゲート幅の基本発振周波数
に対しn(n=1、2、3・・・)の平方根倍の周波数
を生ずる可能性がある。ところが、高出力FETの増幅
しうる周波数には限界があるので、通常は2倍周期の周
波数以上にゲート引き出し線を設計すれば、発振の閾値
を著しく下げることはない。However, as described above, there is a possibility that oscillation may actually occur at a different number of nodes from the fundamental oscillation frequency.
That is, in such a case, since the oscillation frequency is inversely proportional to the square root of the gate width, there is a possibility that a frequency which is square root times n (n = 1, 2, 3,...) With respect to the basic oscillation frequency of the unit gate width is generated. There is. However, since there is a limit to the frequency at which the high-output FET can amplify, normally, if the gate lead line is designed to have a frequency of twice or more, the oscillation threshold will not be significantly reduced.
【0041】つまり、図3において、1本あたりのゲー
ト引き出し線54が受持つゲートフィンガー電極51の
総ゲート幅に対応する基本発振周波数に対し、A面から
見たインピーダンスがショートとなる周波数を2の平方
根倍以上、出来れば3の平方根倍以上の周波数となるよ
うに、ゲート引き出し線長L1を短縮すればよい。That is, in FIG. 3, the frequency at which the impedance viewed from the A side is short-circuited to the fundamental oscillation frequency corresponding to the total gate width of the gate finger electrode 51 covered by one gate lead line 54 is 2 The gate lead line length L1 may be shortened so that the frequency becomes equal to or more than the square root of, and preferably equal to or more than the square root of 3.
【0042】前述した図4からも明らかなように、f=
68×(Wg)-0.5の式より、単位ゲート幅での周波数
を2倍周期以上にするには、約100(Wg)-0.5(G
Hz)以上に、また3倍周期以上にするには、約120
(Wg)-0.5(GHz)以上にする必要がある。As is clear from FIG. 4 described above, f =
From the equation of 68 × (Wg) -0.5, to make the frequency at the unit gate width twice or more cycle, about 100 (Wg) -0.5 (G
Hz) or more than three times the period,
(Wg) -0.5 (GHz) or more.
【0043】これらのことから、図4および引き出し線
54がショートとなる周波数と引き出し線長L1の関係
(前述した図9参照)などを参照すると、単位ゲート幅
Wgが1.2mmの場合には、基本発振周波数が91G
Hz以上、すなわちゲート引き出し線長L1は91μm
以下とする必要がある。出来れば、この周波数は109
GHz以上、すなわちゲート引き出し線長L1は60μ
m以下とする必要がある。Based on these facts, referring to FIG. 4 and the relationship between the frequency at which the lead line 54 becomes short-circuited and the lead line length L1 (see FIG. 9 described above), when the unit gate width Wg is 1.2 mm, , The basic oscillation frequency is 91G
Hz or more, that is, the gate lead line length L1 is 91 μm
It is necessary to: If possible, this frequency should be 109
GHz or more, that is, the gate lead line length L1 is 60 μm.
m or less.
【0044】要するに、上述した二つの実施の形態にお
いては、ゲート引き出し線位置を発振の定在波パターン
の空間距離とは異なる距離とすることにあり、そのため
に通常のドレイン電極パッドあるいはゲートフィンガー
電極の位置関係とは異なる位置にゲート引き出し線を配
置したものである。また、ゲート引き出し線およびゲー
ト電極パッドからなる電極パターンがショートとなる周
波数を、引き出し線1本あたりのゲート幅から決まる発
振可能な周波数に比較して、十分大きな値になるように
することにある。In short, in the above-described two embodiments, the position of the gate lead line is set to a distance different from the spatial distance of the oscillation standing wave pattern. The gate lead line is arranged at a position different from the positional relationship of FIG. Another object of the present invention is to make the frequency at which the electrode pattern including the gate lead line and the gate electrode pad is short-circuited a sufficiently large value as compared with the oscillating frequency determined by the gate width per lead line. .
【0045】すなわち、本発明においては、ゲート引き
出し線の位置をドレイン電極パッドの位置とは関係なく
形成することにより、ミリ波の寄生発振の抑制が容易に
なる。That is, in the present invention, by forming the position of the gate lead line irrespective of the position of the drain electrode pad, it is easy to suppress the millimeter wave parasitic oscillation.
【0046】しかるに、FETのミリ波の発振周波数
は、前述した図7(a),(b)のごとく、全ゲート幅
によってほぼ決定され、測可能である。また、固有な基
本発振周波数は、ゲート引き出し線1本あたりのゲート
幅に対して、同様に図7(a),(b)から求まる周波
数であるので、ゲート引き出し線およびゲート電極パッ
ドからなる電極パターンのA面から見たインピーダンス
がショートとなる周波数そのものが基本発振周波数に近
い場合、あるいは基本発振周波数のn(n=1、2、3
・・・)の平方根倍に近い場合は、著しく発振の閾値を
下げる。However, as shown in FIGS. 7A and 7B, the oscillation frequency of the millimeter wave of the FET is almost determined by the entire gate width and can be measured. Also, the unique fundamental oscillation frequency is a frequency similarly determined from FIGS. 7A and 7B with respect to the gate width per gate lead line, and thus the electrode composed of the gate lead line and the gate electrode pad is used. When the frequency at which the impedance is short-circuited as viewed from the surface A of the pattern is close to the fundamental oscillation frequency, or n (n = 1, 2, 3) of the fundamental oscillation frequency
..), The oscillation threshold is significantly reduced.
【0047】しかし、本発明では、定常発振パターンの
空間距離とは異なる距離にゲート引き出し線を設けるた
め、発振の閾値を下げず、発振の定在波を抑制すること
ができる。However, in the present invention, since the gate lead-out line is provided at a distance different from the spatial distance of the steady oscillation pattern, the oscillation standing wave can be suppressed without lowering the oscillation threshold.
【0048】[0048]
【発明の効果】以上説明したように、本発明は、ゲート
引き出し線の位置を自由に選べるため、寄生発振を抑制
することができる構造を容易に実現でき、信頼性を高め
ることができるという効果がある。As described above, according to the present invention, since the position of the gate lead line can be freely selected, a structure capable of suppressing the parasitic oscillation can be easily realized, and the reliability can be improved. There is.
【0049】また、本発明は、ゲート引き出し線および
ゲート電極パッドの電気的特性を設定するにあたり、ミ
リ波の寄生発振の閾値を下げることなく設定できるの
で、設計の自由度を向上させることができるという効果
がある。According to the present invention, the electrical characteristics of the gate lead lines and the gate electrode pads can be set without lowering the threshold value of the millimeter wave parasitic oscillation, so that the degree of freedom in design can be improved. This has the effect.
【図1】本発明の一実施の形態を説明するための高出力
FETにおける基板上の電極部の平面図である。FIG. 1 is a plan view of an electrode portion on a substrate in a high-output FET for explaining an embodiment of the present invention.
【図2】図1において活性領域上の中心部よりドレイン
電極パッド側を省略した基板上電極部の拡大平面図であ
る。FIG. 2 is an enlarged plan view of an electrode portion on a substrate in which a drain electrode pad side is omitted from a center portion on an active region in FIG. 1;
【図3】図1において引き出し線間隔の決定方法を説明
するための図2と同様の基板上電極部の拡大平面図であ
る。FIG. 3 is an enlarged plan view of an on-substrate electrode portion similar to FIG. 2 for explaining a method of determining a lead line interval in FIG. 1;
【図4】図3における引き出し線間隔決定の際の基本発
振周波数とゲート幅の関係を表わす特性図である。FIG. 4 is a characteristic diagram showing a relationship between a fundamental oscillation frequency and a gate width in determining a lead line interval in FIG.
【図5】従来の一例を説明するための高出力FETの平
面およびそのA−A’,B−B’線断面を表わす図であ
る。FIG. 5 is a diagram illustrating a plane of a high-output FET and a cross section taken along line AA ′ and BB ′ thereof for explaining an example of the related art.
【図6】従来の高出力FETにおいてミリ波の寄生発振
のメカニズムを説明するための模式図である。FIG. 6 is a schematic diagram for explaining a mechanism of parasitic oscillation of a millimeter wave in a conventional high-output FET.
【図7】従来のGaAsMESFETにおけるゲートフ
ィンガー数と発振周波数の特性およびゲートフィンガー
長と発振周波数の特性を表わす図である。FIG. 7 is a diagram showing characteristics of the number of gate fingers and an oscillation frequency, and characteristics of a gate finger length and an oscillation frequency in a conventional GaAs MESFET.
【図8】図5におけるゲート引き出し線の拡大平面およ
びその等価回路を表わす図である。8 is a diagram illustrating an enlarged plane of a gate lead line in FIG. 5 and an equivalent circuit thereof.
【図9】図8においてゲート電極パッドの長さ,幅を固
定したときの引き出し線の長さおよびショートとなる周
波数の関係を表わす特性図である。FIG. 9 is a characteristic diagram showing the relationship between the length of a lead line and the frequency of a short circuit when the length and width of a gate electrode pad are fixed in FIG.
31 ドレインフィンガ電極 32 ドレインバスバー 33 ドレイン電極パッド 41 ソースフィンガ電極 43 ソース電極パッド 51 ゲートフィンガ電極 52 ゲートバスバー 53 ゲート電極パッド 54 ゲート引き出し線 61 バイアホール 62 第2の金属層 70 第1の金属層 100 半導体基板 101 活性領域 Reference Signs List 31 drain finger electrode 32 drain bus bar 33 drain electrode pad 41 source finger electrode 43 source electrode pad 51 gate finger electrode 52 gate bus bar 53 gate electrode pad 54 gate lead line 61 via hole 62 second metal layer 70 first metal layer 100 Semiconductor substrate 101 active region
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 H01L 29/808 H01L 29/812 ──────────────────────────────────────────────────続 き Continued on the front page (58) Fields surveyed (Int.Cl. 7 , DB name) H01L 21/337 H01L 21/338 H01L 27/095 H01L 29/778 H01L 29/80 H01L 29/808 H01L 29 / 812
Claims (6)
1の導体層を形成するとともに、前記表面部及び裏面の
接続をバイアホールを介して行う半導体基板と、前記半
導体基板の前記活性領域上に交互に1つ宛配置された複
数のドレインフィンガー電極及び複数のソースフィンガ
ー電極並びに前記複数のドレインフィンガー電極及び前
記複数のソースフィンガー電極のうち隣接するドレイン
フィンガー電極及びソースフィンガー電極間にそれぞれ
1つ宛配置された複数のゲートフィンガー電極と、前記
活性領域の外側に配置されるとともに、前記複数のドレ
インフィンガー電極を連結する複数のドレイン電極パッ
ドと、前記活性領域を挟んで前記複数のドレイン電極パ
ッドとは反対側に配置され且つ前記複数のゲートフィン
ガー電極を連結するゲートバスバーと、前記ゲートバス
バーよりも前記活性領域から離れて配置され、前記複数
のソースフィンガー電極を連結する複数のソース電極パ
ッドと、前記複数のソース電極パッドを間に挟むように
前記ゲートバスバーから離れて配置された複数のゲート
電極パッドと、前記ゲートバスバー及び前記複数のゲー
ト電極パッドを連結するにあたり、前記複数のドレイン
電極パッドの個数とは異なる数の本数で接続した複数の
ゲート引き出し線とを有し、前記複数のソース電極パッ
ド及び前記半導体基板の前記第1の導体層を前記バイア
ホール内に形成した第2の導体層で接続することを特徴
とする半導体装置。A semiconductor substrate for forming an active region on a front surface portion and forming a first conductor layer on a back surface, and connecting the front surface portion and the back surface via a via hole; A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the region, and a plurality of drain finger electrodes and a plurality of source finger electrodes, respectively, between the adjacent drain finger electrodes and the source finger electrodes among the plurality of drain finger electrodes and the plurality of source finger electrodes; A plurality of gate finger electrodes arranged to one; a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes; and the plurality of drains sandwiching the active region. An electrode pad is disposed on the opposite side and connects the plurality of gate finger electrodes. A gate bus bar, a plurality of source electrode pads disposed farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and a plurality of source electrode pads from the gate bus bar so as to sandwich the plurality of source electrode pads. A plurality of gate electrode pads arranged apart from each other, and a plurality of gate lead lines connected by a number different from the number of the plurality of drain electrode pads in connecting the gate bus bar and the plurality of gate electrode pads. Wherein the plurality of source electrode pads and the first conductor layer of the semiconductor substrate are connected by a second conductor layer formed in the via hole.
1つもしくは複数のゲート電極パッドと接続され且つ前
記1つもしくは複数のゲート電極パッドの間隔を前記複
数のドレイン電極パッドの間隔と異らせた請求項1記載
の半導体装置。2. Each of the plurality of gate leads is
2. The semiconductor device according to claim 1, wherein said semiconductor device is connected to one or more gate electrode pads, and an interval between said one or more gate electrode pads is different from an interval between said plurality of drain electrode pads.
1の導体層を形成するとともに、前記表面部及び裏面の
接続をバイアホールを介して行う半導体基板と、前記半
導体基板の前記活性領域上に交互に1つ宛配置された複
数のドレインフィンガー電極及び複数のソースフィンガ
ー電極並びに前記複数のドレインフィンガー電極及び前
記複数のソースフィンガー電極のうち隣接するドレイン
フィンガー電極及びソースフィンガー電極間にそれぞれ
1つ宛配置された複数のゲートフィンガー電極と、前記
活性領域の外側に配置されるとともに、前記複数のドレ
インフィンガー電極を連結する複数のドレイン電極パッ
ドと、前記活性領域を挟んで前記複数のドレイン電極パ
ッドとは反対側に配置され且つ前記複数のゲートフィン
ガー電極を連結するゲートバスバーと、前記ゲートバス
バーよりも前記活性領域から離れて配置され、前記複数
のソースフィンガー電極を連結する複数のソース電極パ
ッドと、前記複数のソース電極パッドを間に挟むように
前記ゲートバスバーから離れて配置された複数のゲート
電極パッドと、前記ゲートバスバー及び前記複数のゲー
ト電極パッドを連結する複数のゲート引き出し線とを有
し、前記複数のソース電極パッド及び前記半導体基板の
前記第1の導体層を前記バイアホール内に形成した第2
の導体層で接続するとともに、前記複数のゲート引き出
し線の前記ゲートバスバーへの連結位置を、前記複数の
ドレインフィンガー電極と前記ゲートバスバーを間に挟
んで対向する位置とは異らせたことを特徴とする半導体
装置。3. A semiconductor substrate, wherein an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via via holes. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the region, and a plurality of drain finger electrodes and a plurality of source finger electrodes, respectively, between the adjacent drain finger electrodes and the source finger electrodes among the plurality of drain finger electrodes and the plurality of source finger electrodes; A plurality of gate finger electrodes arranged to one; a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes; and the plurality of drains sandwiching the active region. An electrode pad is disposed on the opposite side and connects the plurality of gate finger electrodes. A gate bus bar, a plurality of source electrode pads disposed farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and a plurality of source electrode pads from the gate bus bar so as to sandwich the plurality of source electrode pads. A plurality of gate electrode pads arranged apart from each other, and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads, wherein the plurality of source electrode pads and the first of the semiconductor substrate are provided. A second conductor layer formed in the via hole;
And the connecting position of the plurality of gate leads to the gate bus bar is different from the position facing the plurality of drain finger electrodes and the gate bus bar. Characteristic semiconductor device.
1の導体層を形成するとともに、前記表面部及び裏面の
接続をバイアホールを介して行う半導体基板と、前記半
導体基板の前記活性領域上に交互に1つ宛配置された複
数のドレインフィンガー電極及び複数のソースフィンガ
ー電極並びに前記複数のドレインフィンガー電極及び前
記複数のソースフィンガー電極のうち隣接するドレイン
フィンガー電極及びソースフィンガー電極間にそれぞれ
1つ宛配置された複数のゲートフィンガー電極と、前記
活性領域の外側に配置されるとともに、前記複数のドレ
インフィンガー電極を連結する複数のドレイン電極パッ
ドと、前記活性領域を挟んで前記複数のドレイン電極パ
ッドとは反対側に配置され且つ前記複数のゲートフィン
ガー電極を連結するゲートバスバーと、前記ゲートバス
バーよりも前記活性領域から離れて配置され、前記複数
のソースフィンガー電極を連結する複数のソース電極パ
ッドと、前記複数のソース電極パッドを間に挟むように
前記ゲートバスバーから離れて配置された複数のゲート
電極パッドと、前記ゲートバスバー及び前記複数のゲー
ト電極パッドを連結する複数のゲート引き出し線とを有
し、ゲート幅をWg(mm)としたとき、前記ゲート幅
によって決定される基本発振周波数〔68×(Wgの平
方根)GHz〕と、前記複数のゲート引き出し線及び前
記複数のゲート電極パッドからなる電極構造の前記ゲー
トバスバーとの接合場所から見たインピーダンスがショ
ートとなる周波数とが一致しないようにして、ミリ波寄
生発振を防止することを特徴とする半導体装置。4. A semiconductor substrate, wherein an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via via holes. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the region, and a plurality of drain finger electrodes and a plurality of source finger electrodes, respectively, between the adjacent drain finger electrodes and the source finger electrodes among the plurality of drain finger electrodes and the plurality of source finger electrodes; A plurality of gate finger electrodes arranged to one; a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes; and the plurality of drains sandwiching the active region. An electrode pad is disposed on the opposite side and connects the plurality of gate finger electrodes. A gate bus bar, a plurality of source electrode pads disposed farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and a plurality of source electrode pads from the gate bus bar so as to sandwich the plurality of source electrode pads. A plurality of gate electrode pads spaced apart from each other, and a plurality of gate lead lines connecting the gate bus bars and the plurality of gate electrode pads, wherein the gate width is Wg (mm);
[68 × (Wg flat)
GHz), the plurality of gate lead lines and the front
Serial impedance as viewed from the junction location and a plurality of said gate bus bar electrode structure composed of the gate electrode pad so as not to match the short and ing frequency, millimeter Namiyose
A semiconductor device for preventing raw oscillation .
1の導体層を形成するとともに、前記表面部及び裏面の
接続をバイアホールを介して行う半導体基板と、前記半
導体基板の前記活性領域上に交互に1つ宛配置された複
数のドレインフィンガー電極及び複数のソースフィンガ
ー電極並びに前記複数のドレインフィンガー電極及び前
記複数のソースフィンガー電極のうち隣接するドレイン
フィンガー電極及びソースフィンガー電極間にそれぞれ
1つ宛配置された複数のゲートフィンガー電極と、前記
活性領域の外側に配置されるとともに、前記複数のドレ
インフィンガー電極を連結する複数のドレイン電極パッ
ドと、前記活性領域を挟んで前記複数のドレイン電極パ
ッドとは反対側に配置され且つ前記複数のゲートフィン
ガー電極を連結するゲートバスバーと、前記ゲートバス
バーよりも前記活性領域から離れて配置され、前記複数
のソースフィンガー電極を連結する複数のソース電極パ
ッドと、前記複数のソース電極パッドを間に挟むように
前記ゲートバスバーから離れて配置された複数のゲート
電極パッドと、前記ゲートバスバー及び前記複数のゲー
ト電極パッドを連結する複数のゲート引き出し線とを有
し、前記複数のゲート引き出し線,前記複数のゲート電
極パッドの各々からなる電極部分の前記ゲートバスバー
との接合場所から見たインピーダンスがショートとなる
周波数を、ゲート引き出し線1本あたりのゲート幅Wg
(mm)から決定される基本発振周波数〔68×(Wg
の平方根)GHz〕の自然数の平方根の倍数とは異なる
周波数とすることを特徴とする半導体装置。5. A semiconductor substrate, wherein an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via via holes. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the region, and a plurality of drain finger electrodes and a plurality of source finger electrodes, respectively, between the adjacent drain finger electrodes and the source finger electrodes among the plurality of drain finger electrodes and the plurality of source finger electrodes; A plurality of gate finger electrodes arranged to one; a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes; and the plurality of drains sandwiching the active region. An electrode pad is disposed on the opposite side and connects the plurality of gate finger electrodes. A gate bus bar, a plurality of source electrode pads disposed farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and a plurality of source electrode pads from the gate bus bar so as to sandwich the plurality of source electrode pads. A plurality of gate electrode pads disposed apart from each other; and a plurality of gate lead lines connecting the gate bus bar and the plurality of gate electrode pads, each of the plurality of gate lead lines and the plurality of gate electrode pads being provided. The frequency at which the impedance, as viewed from the junction of the electrode portion consisting of the gate bus bar and the gate bus bar, becomes short is determined by the gate width Wg per gate lead line.
(Mm), the fundamental oscillation frequency [68 × (Wg
A frequency which is different from a multiple of the square root of a natural number of [square root of GHz] .
1の導体層を形成するとともに、前記表面部及び裏面の
接続をバイアホールを介して行う半導体基板と、前記半
導体基板の前記活性領域上に交互に1つ宛配置された複
数のドレインフィンガー電極及び複数のソースフィンガ
ー電極並びに前記複数のドレインフィンガー電極及び前
記複数のソースフィンガー電極のうち隣接するドレイン
フィンガー電極及びソースフィンガー電極間にそれぞれ
1つ宛配置された複数のゲートフィンガー電極と、前記
活性領域の外側に配置されるとともに、前記複数のドレ
インフィンガー電極を連結する複数のドレイン電極パッ
ドと、前記活性領域を挟んで前記複数のドレイン電極パ
ッドとは反対側に配置され且つ前記複数のゲートフィン
ガー電極を連結するゲートバスバーと、前記ゲートバス
バーよりも前記活性領域から離れて配置され、前記複数
のソースフィンガー電極を連結する複数のソース電極パ
ッドと、前記複数のソース電極パッドを間に挟むように
前記ゲートバスバーから離れて配置された複数のゲート
電極パッドと、前記ゲートバスバー及び前記複数のゲー
ト電極パッドを連結する複数のゲート引き出し線とを有
し、ゲート引き出し線1本あたりのゲート幅をwg(m
m)としたとき、前記複数のゲート引き出し線,前記複
数のゲート電極パッドの各々からなる電極部分の前記ゲ
ートバスバーとの接続面から見たインピーダンスがショ
ートとなる周波数が、100/(wgの平方根)GHz
以上であることを特徴とする半導体装置。6. A semiconductor substrate, wherein an active region is formed on a front surface portion and a first conductor layer is formed on a back surface, and the front surface portion and the back surface are connected via via holes. A plurality of drain finger electrodes and a plurality of source finger electrodes alternately arranged on the region, and a plurality of drain finger electrodes and a plurality of source finger electrodes, respectively, between the adjacent drain finger electrodes and the source finger electrodes among the plurality of drain finger electrodes and the plurality of source finger electrodes; A plurality of gate finger electrodes arranged to one; a plurality of drain electrode pads arranged outside the active region and connecting the plurality of drain finger electrodes; and the plurality of drains sandwiching the active region. An electrode pad is disposed on the opposite side and connects the plurality of gate finger electrodes. A gate bus bar, a plurality of source electrode pads disposed farther from the active region than the gate bus bar, and connecting the plurality of source finger electrodes, and a plurality of source electrode pads from the gate bus bar so as to sandwich the plurality of source electrode pads. A plurality of gate electrode pads disposed apart from each other, and a plurality of gate lead lines connecting the gate bus bar and the gate electrode pads, and a gate width per gate lead line is defined as wg (m
m) , the frequency at which the impedance of the electrode portion formed of each of the plurality of gate lead lines and the plurality of gate electrode pads is short-circuited when viewed from the connection surface with the gate bus bar is 100 / (square root of wg). ) GHz
A semiconductor device characterized by the above.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10047931A JP3111969B2 (en) | 1998-02-27 | 1998-02-27 | Semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP10047931A JP3111969B2 (en) | 1998-02-27 | 1998-02-27 | Semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11251333A JPH11251333A (en) | 1999-09-17 |
JP3111969B2 true JP3111969B2 (en) | 2000-11-27 |
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ID=12789127
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Application Number | Title | Priority Date | Filing Date |
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WO2017098578A1 (en) | 2015-12-08 | 2017-06-15 | 三菱電機株式会社 | Power amplifier |
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1998
- 1998-02-27 JP JP10047931A patent/JP3111969B2/en not_active Expired - Fee Related
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