JP3111938B2 - 半導体装置 - Google Patents
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5286—Arrangements of power or ground buses
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に用いら
れ、所定電位が与えられる配線の構造に関する。
れ、所定電位が与えられる配線の構造に関する。
【０００２】
【従来の技術】図４は、従来の半導体装置の第１の例を
示す平面レイアウト図である。この半導体装置１はＳＲ
ＡＭ等によく用いられるＰ型シリコン基板を用いた場合
の一例であり、チップの外周部であるスクライブ領域２
には、図中斜線で示すグランド電位（接地電位）を供給
するグランド線３が配設されている。一方、チップの内
部にも図示しない内部回路にグランド電位を供給するた
めのグランド線４が設けられ、グランド線４はスクライ
ブ領域にあるグランド線３とＰＡＤ４Ａ，４Ｂを介して
接続されている。
示す平面レイアウト図である。この半導体装置１はＳＲ
ＡＭ等によく用いられるＰ型シリコン基板を用いた場合
の一例であり、チップの外周部であるスクライブ領域２
には、図中斜線で示すグランド電位（接地電位）を供給
するグランド線３が配設されている。一方、チップの内
部にも図示しない内部回路にグランド電位を供給するた
めのグランド線４が設けられ、グランド線４はスクライ
ブ領域にあるグランド線３とＰＡＤ４Ａ，４Ｂを介して
接続されている。
【０００３】また、チップ内部には、内部回路に所定の
電源電位を供給するための電源線５が設けられ、電源線
５上に設けられたパッド５Ａ，５Ｂと図示しない外部の
リードフレームとの間のボンディング接続により、電源
線５は外部リードフレームと接続される。また、グラン
ド線３，４もこのグランド線上に設けられたパッド４
Ａ，４Ｂと外部リードフレーム間のボンディング接続に
より外部リードフレームと接続される。
電源電位を供給するための電源線５が設けられ、電源線
５上に設けられたパッド５Ａ，５Ｂと図示しない外部の
リードフレームとの間のボンディング接続により、電源
線５は外部リードフレームと接続される。また、グラン
ド線３，４もこのグランド線上に設けられたパッド４
Ａ，４Ｂと外部リードフレーム間のボンディング接続に
より外部リードフレームと接続される。
【０００４】なお、スクライブ領域に隣接して出力トラ
ンジスタ９Ａ〜９Ｆなどからなる入出力回路６が設けら
れ、この入出力回路６の各トランジスタは、この入出力
回路６の領域に配線されているグランド線７，電源線８
や、図示しない各信号線に接続されている。そして、こ
れらの各信号線は、図示しない各パッドに接続され、そ
れぞれのパッドを外部リードフレームにボンディング接
続することにより、出力トランジスタから所定の信号が
出力される。また、グランド線７及び電源線８は、それ
ぞれパッド７Ａ，８Ａと接続され、これら各パッドは対
応するそれぞれの外部リードフレームにボンディング接
続されることにより、グランド電位及び電源電位がそれ
ぞれ与えられる。
ンジスタ９Ａ〜９Ｆなどからなる入出力回路６が設けら
れ、この入出力回路６の各トランジスタは、この入出力
回路６の領域に配線されているグランド線７，電源線８
や、図示しない各信号線に接続されている。そして、こ
れらの各信号線は、図示しない各パッドに接続され、そ
れぞれのパッドを外部リードフレームにボンディング接
続することにより、出力トランジスタから所定の信号が
出力される。また、グランド線７及び電源線８は、それ
ぞれパッド７Ａ，８Ａと接続され、これら各パッドは対
応するそれぞれの外部リードフレームにボンディング接
続されることにより、グランド電位及び電源電位がそれ
ぞれ与えられる。
【０００５】図５は、従来の半導体装置の第２の例を示
す図である。この半導体装置１１はＤＲＡＭなどによく
用いられるＮ型シリコン基板を用いた場合の一例であ
り、図５（ａ）の符号１１Ａで表した領域部分を拡大し
た図５（ｃ）の平面レイアウト図に示すように、チップ
の外周部にあるスクライブ領域１２には基板にグランド
電位を供給するＳＵＢ配線１３が配設されている。ま
た、そのＳＵＢ配線１３に隣接して、後述する初段回路
用のグランド配線１４が配設されている。そして、ＳＵ
Ｂ配線１３とグランド配線１４はパッド１４Ａを介して
接続され、かつパッド１４Ａはグランドレベルに固定さ
れた外部リードフレームにボンディング接続される。こ
れにより、ＳＵＢ配線１３，グランド配線１４にはとも
にグランドレベルが供給される。
す図である。この半導体装置１１はＤＲＡＭなどによく
用いられるＮ型シリコン基板を用いた場合の一例であ
り、図５（ａ）の符号１１Ａで表した領域部分を拡大し
た図５（ｃ）の平面レイアウト図に示すように、チップ
の外周部にあるスクライブ領域１２には基板にグランド
電位を供給するＳＵＢ配線１３が配設されている。ま
た、そのＳＵＢ配線１３に隣接して、後述する初段回路
用のグランド配線１４が配設されている。そして、ＳＵ
Ｂ配線１３とグランド配線１４はパッド１４Ａを介して
接続され、かつパッド１４Ａはグランドレベルに固定さ
れた外部リードフレームにボンディング接続される。こ
れにより、ＳＵＢ配線１３，グランド配線１４にはとも
にグランドレベルが供給される。
【０００６】また、初段回路用として配線されたグラン
ド線１４に隣接して、例えばＰ型トランジスタＱ１，Ｑ
２及びＮ型トランジスタＱ３が直列接続された図５
（ｂ）に示すような回路構成の初段回路ブロック１５が
配設され、この場合、初段回路を構成するトランジスタ
Ｑ３のソースがグランド線１４と接続される。図５
（ｂ）に示す初段回路のアドレス端子は静電破壊防止素
子１６Ａを介してパッド１７Ａに接続される。また、こ
の初段回路に他のアドレス端子があれば同様に静電破壊
素子１６Ｂを介してパッド１７Ｂに接続される。そし
て、各パッド１７Ａ，１７Ｂが外部リードフレームと各
個にボンディング接続されることで、アドレス端子は外
部リードフレームに接続される。また、各静電破壊防止
素子１６Ａ，１６Ｂが、グランド線１４に接続されるこ
とで、アドレス端子から入力される静電気が阻止され、
したがってトランジスタの静電気による破壊を防止でき
るようになっている。
ド線１４に隣接して、例えばＰ型トランジスタＱ１，Ｑ
２及びＮ型トランジスタＱ３が直列接続された図５
（ｂ）に示すような回路構成の初段回路ブロック１５が
配設され、この場合、初段回路を構成するトランジスタ
Ｑ３のソースがグランド線１４と接続される。図５
（ｂ）に示す初段回路のアドレス端子は静電破壊防止素
子１６Ａを介してパッド１７Ａに接続される。また、こ
の初段回路に他のアドレス端子があれば同様に静電破壊
素子１６Ｂを介してパッド１７Ｂに接続される。そし
て、各パッド１７Ａ，１７Ｂが外部リードフレームと各
個にボンディング接続されることで、アドレス端子は外
部リードフレームに接続される。また、各静電破壊防止
素子１６Ａ，１６Ｂが、グランド線１４に接続されるこ
とで、アドレス端子から入力される静電気が阻止され、
したがってトランジスタの静電気による破壊を防止でき
るようになっている。
【０００７】
【発明が解決しようとする課題】近年、回路の動作の動
作が高速化されるにつれ、例えば図４の入出力回路６の
出力トランジスタの信号伝送時の反射ノイズの影響など
により安定動作をさせることが困難になってきた。そこ
で、例えば出力トランジスタを接地するグランド線７の
配線幅を太くしてグランド線７の電位の変動を抑えるこ
とが重要視されている。しかし、近年はチップサイズが
ますます縮小化される傾向にあり、グランド線などの所
定電位が与えられる配線の配線幅を太くすることができ
ず、動作が不安定になるという課題があった。
作が高速化されるにつれ、例えば図４の入出力回路６の
出力トランジスタの信号伝送時の反射ノイズの影響など
により安定動作をさせることが困難になってきた。そこ
で、例えば出力トランジスタを接地するグランド線７の
配線幅を太くしてグランド線７の電位の変動を抑えるこ
とが重要視されている。しかし、近年はチップサイズが
ますます縮小化される傾向にあり、グランド線などの所
定電位が与えられる配線の配線幅を太くすることができ
ず、動作が不安定になるという課題があった。
【０００８】また、図５に示す半導体装置では、初段回
路ブロック１５内の初段回路を接地するグランド線１４
が、初段回路との接続地点から離れた位置でパッド１４
Ａと接続され、かつ外部リードフレームとボンディング
接続されている。このため、初段回路の接地配線が弱
く、したがってその接地電位が不安定になるが、上述し
た理由によりグランド線１４の配線幅を太くできないこ
とから、回路を高速動作させた場合その接地電位の変動
により回路の誤動作を招くという課題があった、したが
って本発明は、半導体装置において、接地電位や電源電
位の変動を抑えることを目的とする。
路ブロック１５内の初段回路を接地するグランド線１４
が、初段回路との接続地点から離れた位置でパッド１４
Ａと接続され、かつ外部リードフレームとボンディング
接続されている。このため、初段回路の接地配線が弱
く、したがってその接地電位が不安定になるが、上述し
た理由によりグランド線１４の配線幅を太くできないこ
とから、回路を高速動作させた場合その接地電位の変動
により回路の誤動作を招くという課題があった、したが
って本発明は、半導体装置において、接地電位や電源電
位の変動を抑えることを目的とする。
【０００９】
【課題を解決するための手段】このような課題を解決す
るために本発明は、スクライブ領域（２）に配設された
所定電位の第１の配線（３）と、第１の配線に接続され
かつボンディング接続により外部リードフレームと接続
された第１のパッド（４Ａ、４Ｂ）と、前記第１のパッ
ドに接続されチップ内の内部回路に所定電位を供給する
第２の配線（４）と、内部回路とは別に設けられ複数の
トランジスタ（９Ａ〜９Ｆ）から構成された入出力回路
（６）と、複数のトランジスタの所定電位のノードに共
通接続された第３の配線（７）とを有する半導体装置に
おいて、複数のトランジスタの所定電位のノードと第１
の配線とを第１の配線部材（７１、７２、７４〜７７）
により接続するようにしたものである。また、第３の配
線は、ボンディング接続により外部リードフレームと接
続された第２のパッド（７Ａ）に接続され、第２のパッ
ドは、第２の配線部材（７３）により第１の配線に接続
されるものである。また、スクライブ領域（１２）に配
設された所定電位の第１の配線（１３）と、第１の配線
に接続されかつボンディング接続により外部リードフレ
ームと接続された第１のパッド（１４Ａ）と、チップ内
の内部回路へ信号を伝達する初段回路ブロック（１５）
と、第１のパッドに接続され初段回路ブロックに所定電
位を供給する第２の配線（１４）とを有する半導体装置
において、第１の配線と第２の配線との間にスリット
（１４２）が形成されるように第１の配線と第２の配線
間を複数の配線部材（１４１）で接続したものである。
また、配線部材をほぼ一定間隔で複数設けるものであ
る。また、スリットを初段回路ブロックの近傍に設ける
ものである。また、所定電位を、グランド電位または電
源電位としたものである。また、初段回路ブロックを第
２の配線に隣接して配設するものである。また、スリッ
トを複数形成したものである。
るために本発明は、スクライブ領域（２）に配設された
所定電位の第１の配線（３）と、第１の配線に接続され
かつボンディング接続により外部リードフレームと接続
された第１のパッド（４Ａ、４Ｂ）と、前記第１のパッ
ドに接続されチップ内の内部回路に所定電位を供給する
第２の配線（４）と、内部回路とは別に設けられ複数の
トランジスタ（９Ａ〜９Ｆ）から構成された入出力回路
（６）と、複数のトランジスタの所定電位のノードに共
通接続された第３の配線（７）とを有する半導体装置に
おいて、複数のトランジスタの所定電位のノードと第１
の配線とを第１の配線部材（７１、７２、７４〜７７）
により接続するようにしたものである。また、第３の配
線は、ボンディング接続により外部リードフレームと接
続された第２のパッド（７Ａ）に接続され、第２のパッ
ドは、第２の配線部材（７３）により第１の配線に接続
されるものである。また、スクライブ領域（１２）に配
設された所定電位の第１の配線（１３）と、第１の配線
に接続されかつボンディング接続により外部リードフレ
ームと接続された第１のパッド（１４Ａ）と、チップ内
の内部回路へ信号を伝達する初段回路ブロック（１５）
と、第１のパッドに接続され初段回路ブロックに所定電
位を供給する第２の配線（１４）とを有する半導体装置
において、第１の配線と第２の配線との間にスリット
（１４２）が形成されるように第１の配線と第２の配線
間を複数の配線部材（１４１）で接続したものである。
また、配線部材をほぼ一定間隔で複数設けるものであ
る。また、スリットを初段回路ブロックの近傍に設ける
ものである。また、所定電位を、グランド電位または電
源電位としたものである。また、初段回路ブロックを第
２の配線に隣接して配設するものである。また、スリッ
トを複数形成したものである。
【００１０】
【発明の実施の形態】以下、本発明について図面を参照
して説明する。図１は本発明に係る半導体装置の第１の
実施の形態を示す平面図である。同図において、この半
導体装置１には、この半導体チップ外周部のスクライブ
領域２に、グランド電位を供給する図中斜線で示すグラ
ンド線３が配設されている。一方、チップの内部にも図
示しない内部回路にグランド電位を供給するためのグラ
ンド線４が設けられ、グランド線４はスクライブ領域に
あるグランド線３とパッド４Ａ，４Ｂを介して電気的に
接続されている。
して説明する。図１は本発明に係る半導体装置の第１の
実施の形態を示す平面図である。同図において、この半
導体装置１には、この半導体チップ外周部のスクライブ
領域２に、グランド電位を供給する図中斜線で示すグラ
ンド線３が配設されている。一方、チップの内部にも図
示しない内部回路にグランド電位を供給するためのグラ
ンド線４が設けられ、グランド線４はスクライブ領域に
あるグランド線３とパッド４Ａ，４Ｂを介して電気的に
接続されている。
【００１１】また、チップ内部には、内部回路に所定の
電源電位を供給するための電源線５が設けられ、電源線
５上に設けられたパッド５Ａ，５Ｂと図示しない外部の
リードフレームとの間のボンディング接続により、電源
線５は外部リードフレームと電気的に接続されている。
また、グランド線３，４も、これらのグランド線上に設
けられた上述のパッド４Ａ，４Ｂと外部リードフレーム
間のボンディング接続により外部リードフレームと電気
的に接続される。
電源電位を供給するための電源線５が設けられ、電源線
５上に設けられたパッド５Ａ，５Ｂと図示しない外部の
リードフレームとの間のボンディング接続により、電源
線５は外部リードフレームと電気的に接続されている。
また、グランド線３，４も、これらのグランド線上に設
けられた上述のパッド４Ａ，４Ｂと外部リードフレーム
間のボンディング接続により外部リードフレームと電気
的に接続される。
【００１２】なお、スクライブ領域に隣接して出力トラ
ンジスタ９Ａ〜９Ｆなどからなる入出力回路６が設けら
れ、この入出力回路６の各トランジスタ９Ａ〜９Ｆは、
この入出力回路６の領域に配線されているグランド線７
及び電源線８や、図示しない各信号線に接続されてい
る。そして、これらの各信号線は、図示しない各パッド
に接続され、それぞれのパッドを外部リードフレームに
ボンディング接続することにより、トランジスタ９Ａ〜
９Ｆと外部リードフレームとは電気的に接続される。ま
た、グランド線７及び電源線８は、グランド線７及び電
源線８上にそれぞれ設けられたパッド７Ａ，８Ａと各外
部リードフレームとがボンディング接続されることで、
それぞれ外部リードフレームに電気的に接続される。
ンジスタ９Ａ〜９Ｆなどからなる入出力回路６が設けら
れ、この入出力回路６の各トランジスタ９Ａ〜９Ｆは、
この入出力回路６の領域に配線されているグランド線７
及び電源線８や、図示しない各信号線に接続されてい
る。そして、これらの各信号線は、図示しない各パッド
に接続され、それぞれのパッドを外部リードフレームに
ボンディング接続することにより、トランジスタ９Ａ〜
９Ｆと外部リードフレームとは電気的に接続される。ま
た、グランド線７及び電源線８は、グランド線７及び電
源線８上にそれぞれ設けられたパッド７Ａ，８Ａと各外
部リードフレームとがボンディング接続されることで、
それぞれ外部リードフレームに電気的に接続される。
【００１３】ここで、本実施の形態では、入出力回路６
の領域に配線され各トランジスタに接続されるグランド
線７を、各配線部材７１〜７７によりスクライブ領域２
のグランド線３に各個に接続する。このようにグランド
線７とスクライブ領域２のグランド線３との間が電気的
に接続されることで、入出力回路６のグランド線７の配
線が強化されてグランド電位が安定化する。この場合、
入出力用グランド線７は直接、内部用グランド線４に接
続するのではなく、スクライブ領域２のグランド線３を
利用して強化しているため、入出力用グランド線のノイ
ズは内部グランド線４に直接伝わらず、パッド４Ａ，４
Ｂで入出力用グランド線のノイズが弱められる。
の領域に配線され各トランジスタに接続されるグランド
線７を、各配線部材７１〜７７によりスクライブ領域２
のグランド線３に各個に接続する。このようにグランド
線７とスクライブ領域２のグランド線３との間が電気的
に接続されることで、入出力回路６のグランド線７の配
線が強化されてグランド電位が安定化する。この場合、
入出力用グランド線７は直接、内部用グランド線４に接
続するのではなく、スクライブ領域２のグランド線３を
利用して強化しているため、入出力用グランド線のノイ
ズは内部グランド線４に直接伝わらず、パッド４Ａ，４
Ｂで入出力用グランド線のノイズが弱められる。
【００１４】次に図２は本発明の第２の実施の形態を示
す図であり、半導体装置１１の要部を示す平面レイアウ
ト図である。同図において、この半導体チップには、チ
ップの外周部であるスクライブ領域１２に、基板にグラ
ンド電位を供給するＳＵＢ配線１３が配設されている。
また、そのＳＵＢ配線１３に隣接してグランド線１４が
配線されている。そして、ＳＵＢ配線１３とグランド配
線１４はパッド１４Ａを介して電気的に接続され、かつ
パッド１４Ａと外部リードフレームとがボンディング接
続されることで、各配線１３，１４は外部リードフレー
ムに電気的に接続される。
す図であり、半導体装置１１の要部を示す平面レイアウ
ト図である。同図において、この半導体チップには、チ
ップの外周部であるスクライブ領域１２に、基板にグラ
ンド電位を供給するＳＵＢ配線１３が配設されている。
また、そのＳＵＢ配線１３に隣接してグランド線１４が
配線されている。そして、ＳＵＢ配線１３とグランド配
線１４はパッド１４Ａを介して電気的に接続され、かつ
パッド１４Ａと外部リードフレームとがボンディング接
続されることで、各配線１３，１４は外部リードフレー
ムに電気的に接続される。
【００１５】また、グランド線１４に隣接して、初段回
路ブロック１５が配設され、この初段回路ブロック１５
内の初段回路の接地端子である図５（ｂ）のトランジス
タＱ３のソースがグランド線１４と電気的に接続され
る。また、図５（ｂ）に示す初段回路のアドレス端子は
静電破壊防止素子１６Ａを介してパッド１７Ａに接続さ
れる。また、この初段回路に他のアドレス端子があれば
同様に静電破壊素子１６Ｂを介してパッド１７Ｂに接続
される。そして、各パッド１７Ａ，１７Ｂが外部リード
フレームと各個にボンディング接続されることで、アド
レス端子は外部リードフレームに電気的に接続される。
また、各静電破壊防止素子１６Ａ，１６Ｂが、グランド
線１４に接続されることで、アドレス端子から入力され
る静電気が阻止され、したがってトランジスタの静電気
による破壊を防止できる。
路ブロック１５が配設され、この初段回路ブロック１５
内の初段回路の接地端子である図５（ｂ）のトランジス
タＱ３のソースがグランド線１４と電気的に接続され
る。また、図５（ｂ）に示す初段回路のアドレス端子は
静電破壊防止素子１６Ａを介してパッド１７Ａに接続さ
れる。また、この初段回路に他のアドレス端子があれば
同様に静電破壊素子１６Ｂを介してパッド１７Ｂに接続
される。そして、各パッド１７Ａ，１７Ｂが外部リード
フレームと各個にボンディング接続されることで、アド
レス端子は外部リードフレームに電気的に接続される。
また、各静電破壊防止素子１６Ａ，１６Ｂが、グランド
線１４に接続されることで、アドレス端子から入力され
る静電気が阻止され、したがってトランジスタの静電気
による破壊を防止できる。
【００１６】ここで、本実施の形態では、初段回路用と
して配線されたグランド線１４とスクライブ領域１２の
ＳＵＢ配線１３間を、初段回路ブロック１５の近傍にお
いて、複数のスリット部１４２が形成されるように配線
部材１４１で配線する。このように、グランド線１４と
スクライブ領域１２のグランド電位となっているＳＵＢ
配線１３間を配線部材１４１で配線して電気的に接続す
ることにより、初段回路にグランド電位を与えるグラン
ド線１４の配線が強化され、そのグランド電位が安定化
する。したがって回路を高速動作させてもそのグランド
電位が変動することがなく、回路の誤動作を確実に防止
できる。
して配線されたグランド線１４とスクライブ領域１２の
ＳＵＢ配線１３間を、初段回路ブロック１５の近傍にお
いて、複数のスリット部１４２が形成されるように配線
部材１４１で配線する。このように、グランド線１４と
スクライブ領域１２のグランド電位となっているＳＵＢ
配線１３間を配線部材１４１で配線して電気的に接続す
ることにより、初段回路にグランド電位を与えるグラン
ド線１４の配線が強化され、そのグランド電位が安定化
する。したがって回路を高速動作させてもそのグランド
電位が変動することがなく、回路の誤動作を確実に防止
できる。
【００１７】また、こうした半導体チップのダイシング
時には、特にスクライブ領域１２に設けたＳＵＢ配線１
３にダイシングのストレスによりクラックが生じる恐れ
があるが、スリット部１４１を設けることにより、ＳＵ
Ｂ配線１３のクラックがスリット部１４１で阻止され、
したがってそのクラックが初段回路用のグランド線１４
まで達することを防止できる。
時には、特にスクライブ領域１２に設けたＳＵＢ配線１
３にダイシングのストレスによりクラックが生じる恐れ
があるが、スリット部１４１を設けることにより、ＳＵ
Ｂ配線１３のクラックがスリット部１４１で阻止され、
したがってそのクラックが初段回路用のグランド線１４
まで達することを防止できる。
【００１８】図３は図２に示す半導体装置１１の断面を
示す図であり、図２中の符号Ａ−Ａ’で示す部分の断面
図である。この半導体装置１１は、Ｐ型の半導体基板２
１に、まずフィールド絶縁膜２２を形成した後、層間絶
縁膜２３を形成する。そして、その層間絶縁膜２３上に
初段回路用のグランド線１４を配線する。また、その層
間絶縁膜２３及びスクライブ領域１２に跨るようにＳＵ
Ｂ配線１３を配線し、配線された各配線１３，１４上を
ＳｉＯＮ（酸窒化シリコン）膜２４でカバーする。
示す図であり、図２中の符号Ａ−Ａ’で示す部分の断面
図である。この半導体装置１１は、Ｐ型の半導体基板２
１に、まずフィールド絶縁膜２２を形成した後、層間絶
縁膜２３を形成する。そして、その層間絶縁膜２３上に
初段回路用のグランド線１４を配線する。また、その層
間絶縁膜２３及びスクライブ領域１２に跨るようにＳＵ
Ｂ配線１３を配線し、配線された各配線１３，１４上を
ＳｉＯＮ（酸窒化シリコン）膜２４でカバーする。
【００１９】ここで、スクライブ領域１２に設けられた
ＳＵＢ配線１３は、半導体基板２１に基板電位を与える
ための配線であり、半導体基板２１の電位はＳＵＢ配線
１３の電位と等電位となる。なお、図３に示す第２の実
施の形態では、半導体基板２１としてＰ型基板を用いて
いるが、Ｎ型基板を用いるようにしても良い。その場合
は、ＳＵＢ配線に対しては半導体基板に与えるべき電源
電位ＶＣＣを与える。例えば、電源電位ＶＣＣであるＳ
ＵＢ配線を、図５（ｂ）の初段回路を構成するトランジ
スタＱ１のドレインに接続することができ、ＶＣＣ電源
線の強化を図ることが可能になる。
ＳＵＢ配線１３は、半導体基板２１に基板電位を与える
ための配線であり、半導体基板２１の電位はＳＵＢ配線
１３の電位と等電位となる。なお、図３に示す第２の実
施の形態では、半導体基板２１としてＰ型基板を用いて
いるが、Ｎ型基板を用いるようにしても良い。その場合
は、ＳＵＢ配線に対しては半導体基板に与えるべき電源
電位ＶＣＣを与える。例えば、電源電位ＶＣＣであるＳ
ＵＢ配線を、図５（ｂ）の初段回路を構成するトランジ
スタＱ１のドレインに接続することができ、ＶＣＣ電源
線の強化を図ることが可能になる。
【００２０】このように、スクライブ領域１２の所定電
位の配線と、スクライブ領域以外の領域にある例えば初
段回路に供給する上記所定電位と実質的に等しい電位の
配線とを、配線部材１４１により配線するようにしたの
で、初段回路に対しグランド電位または電源電位を安定
的に供給できる。
位の配線と、スクライブ領域以外の領域にある例えば初
段回路に供給する上記所定電位と実質的に等しい電位の
配線とを、配線部材１４１により配線するようにしたの
で、初段回路に対しグランド電位または電源電位を安定
的に供給できる。
【００２１】
【発明の効果】以上説明したように本発明によれば、ス
クライブ領域に配設され所定電位の第１の配線と、スク
ライブ領域以外の領域に配設され上記所定電位と実質的
に等しい電位の第２の配線とを電気的に接続するように
したので、半導体装置に例えば接地電位を供給するグラ
ンド線や電源電位を供給する電源線の配線を強化でき、
したがって半導体装置の接地電位や電源電位の変動を抑
えることができる。また、第２の配線を、内部回路の所
定電位を有する所定電位ノードに接続するようにしたの
で、内部回路の電位変動による誤動作を防止できる。ま
た、第２の配線を、内部回路を構成する初段回路の所定
電位ノードに接続するようにしたので、初段回路の電位
変動による誤動作を防止できる。また、第２の配線を、
内部回路を構成する出力トランジスタの所定電位ノード
に接続するようにしたので、出力トランジスタの安定動
作が可能になり、例えば高速信号伝送時に発生する反射
ノイズを阻止することができる。また、内部回路に所定
電位を与える第３の配線を、ボンディングパッドを介し
て第１の配線に接続するようにしたので、電源線のノイ
ズは内部回路の電源線に直接伝わらず、パッドで弱めら
れる。また、第１の配線と第２の配線とが隣接して設け
られる場合、第１の配線と第２の配線との間にスリット
が形成されるように第１の配線と第２の配線とを第４の
配線により接続するようにしたので、同様に半導体装置
の配線を強化できるとともに、半導体装置のダイシング
時のストレスにより第１の配線にクラックが生じた場
合、このクラックをスリットで阻止でき、第２の配線へ
の影響を防止できる。
クライブ領域に配設され所定電位の第１の配線と、スク
ライブ領域以外の領域に配設され上記所定電位と実質的
に等しい電位の第２の配線とを電気的に接続するように
したので、半導体装置に例えば接地電位を供給するグラ
ンド線や電源電位を供給する電源線の配線を強化でき、
したがって半導体装置の接地電位や電源電位の変動を抑
えることができる。また、第２の配線を、内部回路の所
定電位を有する所定電位ノードに接続するようにしたの
で、内部回路の電位変動による誤動作を防止できる。ま
た、第２の配線を、内部回路を構成する初段回路の所定
電位ノードに接続するようにしたので、初段回路の電位
変動による誤動作を防止できる。また、第２の配線を、
内部回路を構成する出力トランジスタの所定電位ノード
に接続するようにしたので、出力トランジスタの安定動
作が可能になり、例えば高速信号伝送時に発生する反射
ノイズを阻止することができる。また、内部回路に所定
電位を与える第３の配線を、ボンディングパッドを介し
て第１の配線に接続するようにしたので、電源線のノイ
ズは内部回路の電源線に直接伝わらず、パッドで弱めら
れる。また、第１の配線と第２の配線とが隣接して設け
られる場合、第１の配線と第２の配線との間にスリット
が形成されるように第１の配線と第２の配線とを第４の
配線により接続するようにしたので、同様に半導体装置
の配線を強化できるとともに、半導体装置のダイシング
時のストレスにより第１の配線にクラックが生じた場
合、このクラックをスリットで阻止でき、第２の配線へ
の影響を防止できる。
【図１】 本発明に係る半導体装置の第１の実施の形態
を示す平面レイアウト図である。
を示す平面レイアウト図である。
【図２】 半導体装置の第２の実施の形態を示す平面レ
イアウト図である。
イアウト図である。
【図３】 図２の半導体装置の断面を示す図である。
【図４】 従来装置の一例を示す平面レイアウト図であ
る。
る。
【図５】 従来装置の他の例を示す図である。
１，１１…半導体装置、２，１２…スクライブ領域、
３，４，７，１４…グランド線、５，８…電源線、１３
…ＳＵＢ配線、９Ａ〜９Ｆ…出力トランジスタ、４Ａ，
４Ｂ，５Ａ，５Ｂ，７Ａ，８Ａ，１４Ａ，１７Ａ，１７
Ｂ…パッド、６…入出力回路、１５…初段回路ブロッ
ク、２１…半導体基板、２２…フィールド絶縁膜、２３
…層間絶縁膜、２４…ＳｉＯＮ膜、Ｑ１〜Ｑ３…トラン
ジスタ。
３，４，７，１４…グランド線、５，８…電源線、１３
…ＳＵＢ配線、９Ａ〜９Ｆ…出力トランジスタ、４Ａ，
４Ｂ，５Ａ，５Ｂ，７Ａ，８Ａ，１４Ａ，１７Ａ，１７
Ｂ…パッド、６…入出力回路、１５…初段回路ブロッ
ク、２１…半導体基板、２２…フィールド絶縁膜、２３
…層間絶縁膜、２４…ＳｉＯＮ膜、Ｑ１〜Ｑ３…トラン
ジスタ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−254740（ＪＰ，Ａ) 特開 平７−297372（ＪＰ，Ａ) 特開 昭61−268034（ＪＰ，Ａ) 特開 平９−199670（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82,21/822 H01L 27/118,27/04
Claims (8)
- 【請求項１】 スクライブ領域に配設された所定電位の
第１の配線と、前記第１の配線に接続されかつボンディ
ング接続により外部リードフレームと接続された第１の
パッドと、前記第１のパッドに接続されチップ内の内部
回路に前記所定電位を供給する第２の配線と、前記内部
回路とは別に設けられ複数のトランジスタから構成され
た入出力回路と、前記複数のトランジスタの前記所定電
位のノードに共通接続された第３の配線とを有する半導
体装置において、前記複数のトランジスタの前記所定電
位のノードと前記第１の配線とを第１の配線部材により
接続したことを特徴とする半導体装置。 - 【請求項２】 請求項１において、前記第３の配線は、ボンディング接続により外部リード
フレームと接続された第２のパッドに接続され、前記第
２のパッドは、第２の配線部材により前記第１の配線に
接続されていることを特徴とする半導体装置。 - 【請求項３】 スクライブ領域に配設された所定電位の
第１の配線と、前記第１の配線に接続されかつボンディ
ング接続により外部リードフレームと接続された第１の
パッドと、チップ内の内部回路へ信号を伝達する初段回
路ブロックと、前記第１のパッドに接続され前記初段回
路ブロックに前記所定電位を供給する第２の配線とを有
する半導体装置において、前記第１の配線と第２の配線
との間にスリットが形成されるように前記第１の配線と
第２の配線間を複数の配線部材で接続したことを特徴と
する半導体装置。 - 【請求項４】 請求項３において、前記スリットを複数形成する ことを特徴とする半導体装
置。 - 【請求項５】 請求項３において、前記配線部材をほぼ一定間隔で複数設ける ことを特徴と
する半導体装置。 - 【請求項６】 請求項３において、前記スリットを前記初段回路ブロックの近傍に設ける こ
とを特徴とする半導体装置。 - 【請求項７】 請求項３において、前記初段回路ブロックは前記第２の配線に隣接して配設
される ことを特徴とする半導体装置。 - 【請求項８】 請求項１ないし請求項７の何れかの請求
項において、前記所定電位はグランド電位または電源電位である こと
を特徴とする半導体装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09250433A JP3111938B2 (ja) | 1997-09-16 | 1997-09-16 | 半導体装置 |
| US09/153,384 US6201308B1 (en) | 1997-09-16 | 1998-09-15 | Semiconductor chip having a low-noise ground line |
| KR1019980038219A KR100274564B1 (ko) | 1997-09-16 | 1998-09-16 | 저잡음 접지 라인을 구비한 반도체 칩 |
| US09/671,415 US6376920B1 (en) | 1997-09-16 | 2000-09-27 | Semiconductor chip having a low-noise ground line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09250433A JP3111938B2 (ja) | 1997-09-16 | 1997-09-16 | 半導体装置 |
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| Publication Number | Publication Date |
|---|---|
| JPH1197620A JPH1197620A (ja) | 1999-04-09 |
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Family
ID=17207815
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09250433A Expired - Fee Related JP3111938B2 (ja) | 1997-09-16 | 1997-09-16 | 半導体装置 |
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| JP (1) | JP3111938B2 (ja) |
| KR (1) | KR100274564B1 (ja) |
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| US6833557B1 (en) * | 2000-06-27 | 2004-12-21 | Agere Systems Inc. | Integrated circuit and a method of manufacturing an integrated circuit |
| JP2002299568A (ja) * | 2001-04-02 | 2002-10-11 | Fujitsu Ltd | Ｉｃチップ |
| US6646888B2 (en) * | 2001-10-02 | 2003-11-11 | International Business Machines Corporation | Low inductance multiple resistor EC capacitor pad |
| JP4056348B2 (ja) * | 2002-10-07 | 2008-03-05 | 株式会社ルネサステクノロジ | 集積回路チップモジュールおよび携帯電話機 |
| JP4202970B2 (ja) * | 2004-06-10 | 2008-12-24 | 株式会社東芝 | 半導体装置及びその製造方法、半導体装置の欠陥検出方法 |
| JP4949733B2 (ja) * | 2006-05-11 | 2012-06-13 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| JP6624912B2 (ja) * | 2015-02-05 | 2019-12-25 | エイブリック株式会社 | 半導体装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61268034A (ja) | 1985-05-22 | 1986-11-27 | Mitsubishi Electric Corp | 半導体装置 |
| US4924293A (en) * | 1985-05-24 | 1990-05-08 | Hitachi, Ltd. | Semiconductor integrated circuit device |
| JPH02211653A (ja) | 1989-02-10 | 1990-08-22 | Nec Corp | ウエハー |
| JPH02254740A (ja) | 1989-03-28 | 1990-10-15 | Matsushita Electron Corp | 半導体集積回路およびその製造に用いるマスク |
| JP2972494B2 (ja) * | 1993-06-30 | 1999-11-08 | 日本電気株式会社 | 半導体装置 |
| JPH07297372A (ja) | 1994-04-28 | 1995-11-10 | Citizen Watch Co Ltd | 半導体集積回路およびその製造方法およびその測定方法 |
| JP2826498B2 (ja) | 1996-01-17 | 1998-11-18 | 日本電気アイシーマイコンシステム株式会社 | 半導体装置 |
-
1997
- 1997-09-16 JP JP09250433A patent/JP3111938B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-15 US US09/153,384 patent/US6201308B1/en not_active Expired - Lifetime
- 1998-09-16 KR KR1019980038219A patent/KR100274564B1/ko not_active IP Right Cessation
-
2000
- 2000-09-27 US US09/671,415 patent/US6376920B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1197620A (ja) | 1999-04-09 |
| US6201308B1 (en) | 2001-03-13 |
| KR19990029843A (ko) | 1999-04-26 |
| KR100274564B1 (ko) | 2000-12-15 |
| US6376920B1 (en) | 2002-04-23 |
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