JP3105318B2 - Semiconductor integrated circuit device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、フリップフロップ構造
のメモリセルを有するスタティックＲＡＭ（ランダム・
アクセス・メモリ）等の半導体記憶装置等といった半導
体集積回路装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a static RAM (random RAM) having memory cells of a flip-flop structure.
The present invention relates to a semiconductor integrated circuit device such as a semiconductor storage device such as an access memory.

【０００２】[0002]

【従来の技術】従来、半導体集積回路装置の一つである
例えばスタテックＲＡＭのメモリライト（書込み）制御
方式では、反転ライトイネーブル信号ＷＥと入力データ
Ｄｉｎとの相互関係にてライトタイミング（書込み時
刻）が決定され、その反転ライトイネーブル信号ＷＥの
立上りによってメモリライトを行っている。ライトイネ
ーブル回路及びデータ入力回路には、それぞれ遅延成分
が付加されており、選択されたワード線の立上り以降
に、正しい書込みデータがメモリセルに書込まれるよう
に設計される。このような従来のスタテックＲＡＭの一
構成例を図２及び図３に示す。図２は、半導体集積回路
装置の一つである従来のスタテックＲＡＭのメモリセル
マトリクス部における概略の回路図である。2. Description of the Related Art Conventionally, in a memory write (write) control method of, for example, a static RAM, which is one of semiconductor integrated circuit devices, a write timing (write time) is determined by a correlation between an inverted write enable signal WE and input data Din. Is determined, and the memory write is performed by the rise of the inverted write enable signal WE. A delay component is added to each of the write enable circuit and the data input circuit, and the write enable circuit and the data input circuit are designed so that correct write data is written to the memory cells after the rise of the selected word line. FIGS. 2 and 3 show one configuration example of such a conventional static RAM. FIG. 2 is a schematic circuit diagram of a memory cell matrix section of a conventional static RAM, which is one of the semiconductor integrated circuit devices.

【０００３】このメモリセルマトリクス部では、複数の
ワード線ＷＬ１〜ＷＬｎと、複数対の相補的なビット線
ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対とを有し、
それらの各交差箇所には、メモリセル１₁₁〜１_n1，…，
１_1n〜１_nnがそれぞれ接続されている。各ビット線ＢＬ
１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対の一端には、負
荷用のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ
Ｓという）２_1a，２_1b〜２_na，２_nb対がそれぞれ接続さ
れ、他端には、各カラム線ＣＬ₁ 〜ＣＬ_n によってオ
ン，オフ動作する各トランスファゲート用のＮＭＯＳ３
_1a，３_1b〜３_na，３_nb対を介して相補的なデータ線ＤＢ
ａ，ＤＢｂ対が接続されている。データ線ＤＢａ，ＤＢ
ｂ対の一端には、図３に示すメモリライト制御回路がイ
ンバータ４，５を介して接続され、該データ線ＤＢａ，
ＤＢｂ対の他端には、図示しないデータ出力回路が接続
されている。This memory cell matrix section has a plurality of word lines WL1 to WLn and a plurality of pairs of complementary bit lines BL1a, BL1b to BLna, BLnb.
At each of these intersections, the memory cells ₁₁ 1 to 1 _n1,.
1 _1n to 1 _nn are connected respectively. Each bit line BL
1a, BL1b to BLna, BLnb are connected to one end of a load N-channel MOS transistor (hereinafter, referred to as NMO).
S _{referred) 2 1a, 2 1b ~2 na} , 2 nb pairs are connected respectively to the other end, on the respective column lines CL ₁ -CL _n, for each transfer gate off operation NMOS3
_1a , _31b to _3na , complementary data lines DB via _3nb pairs
a, DBb pair are connected. Data lines DBa, DB
The memory write control circuit shown in FIG. 3 is connected to one end of the pair b via the inverters 4 and 5, and
A data output circuit (not shown) is connected to the other end of the DBb pair.

【０００４】図３は、従来の図２のライト制御回路の構
成例を示す回路図である。このメモリライト制御回路
は、反転ライトイネーブル信号ＷＥを反転する複数段の
バッファ用インバータ１１〜１３を有し、その出力側に
は、ライトイネーブル遅延回路２０及び２入力ＮＡＮＤ
ゲート３０が接続されている。ライトイネーブル遅延回
路２０は、反転ライトイネーブル信号ＷＥを所定時間遅
らせる回路であり、複数段のインバータ２１〜２４及び
キャパシタ２５，２６で構成されている。２入力ＮＡＮ
Ｄゲート３０は、ライトイネーブル遅延回路２０の出力
と、インバータ１３の出力との否定論理積を求めて、反
転内部ライトイネーブル信号Ｗを出力する回路である。FIG. 3 is a circuit diagram showing a configuration example of the conventional write control circuit of FIG. This memory write control circuit has a plurality of stages of buffer inverters 11 to 13 for inverting the inverted write enable signal WE, and has on its output side a write enable delay circuit 20 and a two-input NAND circuit.
Gate 30 is connected. The write enable delay circuit 20 is a circuit for delaying the inverted write enable signal WE by a predetermined time, and includes a plurality of stages of inverters 21 to 24 and capacitors 25 and 26. 2-input NAN
The D gate 30 is a circuit that calculates the NAND of the output of the write enable delay circuit 20 and the output of the inverter 13 and outputs the inverted internal write enable signal W.

【０００５】また、データ書込み用の入力データＤｉｎ
は、２段のインバータ３１，３２に入力され、その出力
側にデータ入力遅延回路４０が接続されている。データ
入力遅延回路４０は、入力データＤｉｎを所定時間遅ら
せて内部入力データＤを出力する回路であり、複数段の
インバータ４１〜４４及びキャパシタ４５〜４８で構成
され、その出力側にトランスファゲート５０を介してラ
イトアンプ６０が接続されている。Also, input data Din for writing data
Is input to two-stage inverters 31 and 32, and a data input delay circuit 40 is connected to the output side. The data input delay circuit 40 is a circuit that delays the input data Din by a predetermined time and outputs the internal input data D, and is composed of a plurality of stages of inverters 41 to 44 and capacitors 45 to 48, and a transfer gate 50 is provided on the output side. The write amplifier 60 is connected via the power amplifier.

【０００６】トランスファゲート５０は、内部入力デー
タＤを反転するＰチャネル型ＭＯＳトランジスタ（以
下、ＰＭＯＳという）５１ａ及びＮＭＯＳ５１ｂからな
るＣＭＯＳインバータ５１と、該ＣＭＯＳインバータ５
１に流れる電源電流のオン，オフ制御を行うＰＭＯＳ５
２及びＮＭＯＳ５３と、反転内部ライトイネーブル信号
Ｗを反転してＮＭＯＳ５３をゲート制御するインバータ
５４とで、構成されている。ＰＭＯＳ５２は、反転内部
ライトイネーブル信号Ｗによってオン，オフ制御され
る。ＣＭＯＳインバータ５１の出力側には、該インバー
タ出力を増幅して図２のインバータ４へ供給するライト
アンプ６０が接続されている。The transfer gate 50 includes a CMOS inverter 51 composed of a P-channel MOS transistor (hereinafter referred to as PMOS) 51a and an NMOS 51b for inverting the internal input data D, and a CMOS inverter 5
PMOS5 for controlling on / off of the power supply current flowing in
2 and an NMOS 53, and an inverter 54 that inverts the inverted internal write enable signal W and gate-controls the NMOS 53. The PMOS 52 is turned on and off by an inverted internal write enable signal W. A write amplifier 60 that amplifies the output of the CMOS inverter 51 and supplies the amplified output to the inverter 4 in FIG. 2 is connected to the output side of the CMOS inverter 51.

【０００７】次に、図２及び図３の動作を図４を参照し
つつ説明する。図４は図３の動作タイムチャートであ
る。ｔ_wcはライトサイクル時間、ｔ_asはアドレスＡＤの
セットアップ時間、ｔ_dhはデータホールド時間（＝ライ
トマージン）、Ｒはワード線ＷＬ１〜ＷＬｎの活性化時
刻（例えば、立上り時刻）、６１は内部入力データＤの
誤書込み無しのときの波形、６２は誤書込みのおそれの
あるときの波形である。Next, the operation of FIGS. 2 and 3 will be described with reference to FIG. FIG. 4 is an operation time chart of FIG. t _wc is a write cycle time, t _as is an address AD setup time, t _dh is a data hold time (= write margin), R is an activation time (for example, a rise time) of the word lines WL1 to WLn, and 61 is an internal input. A waveform 62 when there is no erroneous writing of the data D, and a waveform 62 when there is a possibility of erroneous writing.

【０００８】次に、動作を説明する。例えば、図２のメ
モリセル１₁₁に入力データＤｉｎを書込む場合、アドレ
スＡＤが遷移した後、アドレスセットアップ時間ｔ_asを
おいて反転ライトイネーブル信号ＷＥを立下げる。反転
ライトイネーブル信号ＷＥが立下ると、それがライトイ
ネーブル遅延回路２０で遅延される。入力データＤｉｎ
をセットアップすると、該入力データＤｉｎがデータ入
力遅延回路４０で遅延される。Next, the operation will be described. For example, when writing the input data Din into the memory cell 1 ₁₁ in FIG. 2, lower after the address AD is shifted, the inverted write enable signal WE at the address setup time t _{the as} standing. When the inverted write enable signal WE falls, it is delayed by the write enable delay circuit 20. Input data Din
Is set up, the input data Din is delayed by the data input delay circuit 40.

【０００９】反転ライトイネーブル信号ＷＥがライトイ
ネーブル遅延回路２０で一定時間遅れ、ＮＡＮＤゲート
３０から出力される反転内部ライトイネーブル信号Ｗが
立下り、トランスファーゲート５０内のＰＭＯＳ５２及
びＮＭＯＳ５３がオンし、インバータ５１が動作状態と
なる。入力データＤｉｎがデータ入力遅延回路４０で遅
延され、その遅延された内部入力データＤが、インバー
タ５１で反転され、ライトアンプ６０で増幅された後、
インバータ４，５で相補的な書込みデータとなってデー
タ線ＤＢａ，ＤＢｂ対へ送られる。The inverted write enable signal WE is delayed by a predetermined time in the write enable delay circuit 20, the inverted internal write enable signal W output from the NAND gate 30 falls, the PMOS 52 and the NMOS 53 in the transfer gate 50 are turned on, and the inverter 51 is turned on. Is in the operating state. The input data Din is delayed by the data input delay circuit 40, and the delayed internal input data D is inverted by the inverter 51 and amplified by the write amplifier 60.
The inverters 4 and 5 supply complementary write data to the data lines DBa and DBb.

【００１０】アドレスＡＤが図示しないデコーダでデコ
ードされ、ワード線ＷＬ１が図４のＲ点で立下り、メモ
リセル１₁₁がアクセス可能状態になる。反転ライトイネ
ーブル信号ＷＥが立上ると、それがインバータ１１〜１
３及びＮＡＮＤゲート３０へ伝えられ、該ＮＡＮＤゲー
ト３０から出力される反転内部ライトイネーブル信号Ｗ
が直ちに立上り、トランスファゲート５０内のＰＭＯＳ
５２及びＮＭＯＳ５３がオフし、インバータ５１がオフ
状態となる。これにより、データ線ＤＢａ，ＤＢｂ対上
の書込みデータが、アドレスＡＤにより選択されたカラ
ム線ＣＬ１でオン状態となったトランスファゲート用Ｎ
ＭＯＳ３_1a，３_1bを介して、メモリセル１₁₁に書込まれ
る。The address AD is decoded by a decoder (not shown), the word line WL1 falls at the point R in FIG. 4, and the memory cell ₁₁₁ becomes accessible. When the inverted write enable signal WE rises, it is output to the inverters 11-1.
3 and the inverted internal write enable signal W output to the NAND gate 30 and output from the NAND gate 30.
Rises immediately and the PMOS in the transfer gate 50
52 and the NMOS 53 are turned off, and the inverter 51 is turned off. As a result, the write data on the pair of data lines DBa and DBb is turned on by the column line CL1 selected by the address AD.
Via MOS3 _1a, 3 _1b, are written in the memory cell 1 _11.

【００１１】メモリライト制御回路にライトイネーブル
遅延回路２０及びデータ入力遅延回路４０が設けられて
いる理由は、次のようである。例えば、反転ライトイネ
ーブル信号ＷＥが立下った後、図４のＲ点においてワー
ド線ＷＬ１〜ＷＬｎが立上がると、そのＲ点以前では前
アドレスＡＤのメモリセル１₁₁〜１_n1，…，１_1n〜１_nn
が選択されており、このＲ点以前に入力データＤｉｎを
遷移させると、該入力データＤｉｎが前アドレスＡＤの
メモリセルに書込まれてしまう。そのため、ライトイネ
ーブル遅延回路２０及びデータ入力遅延回路４０を設
け、ワード線ＷＬ１〜ＷＬｎの立上りに合わせて、反転
ライトイネーブル信号ＷＥ及び入力データＤｉｎをライ
トイネーブル遅延回路２０及びデータ入力遅延回路４０
でそれぞれ所定時間遅延させるようにしている。The reason why the write enable delay circuit 20 and the data input delay circuit 40 are provided in the memory write control circuit is as follows. For example, after the inverted write enable signal WE is down standing, the word line WL1~WLn rises at point R in FIG. 4, the R point earlier before the address AD of the memory cells _{1 11 ~1 n1, ..., 1} 1n ~ 1 _nn
Is selected, and if the input data Din transitions before the point R, the input data Din is written into the memory cell at the previous address AD. Therefore, the write enable delay circuit 20 and the data input delay circuit 40 are provided, and the inverted write enable signal WE and the input data Din are supplied to the write enable delay circuit 20 and the data input delay circuit 40 in accordance with rising of the word lines WL1 to WLn.
Are respectively delayed for a predetermined time.

【００１２】[0012]

【発明が解決しようとする課題】しかしながら、上記構
成の装置では、次のような課題があった。図３に示すよ
うに、メモリライト制御回路にライトイネーブル遅延回
路２０及びデータ入力遅延回路４０を設け、ワード線Ｗ
Ｌ１〜ＷＬｎの立上りに合わせて反転ライトイネーブル
信号ＷＥ及び入力データＤｉｎをそれぞれ所定時間遅延
させるようにしているため、実際に十分なデータホール
ド時間ｔ_dh（つまりライトマージン）を確保することが
難しい。そのため、反転内部ライトイネーブル信号Ｗの
立上りが遅すぎても、あるいは内部入力データＤの遷移
が速すぎても、誤書込みを起こすという問題がある。However, the apparatus having the above configuration has the following problems. As shown in FIG. 3, the write enable delay circuit 20 and the data input delay circuit 40 are provided in the memory write control circuit, and the word line W
Since the inverted write enable signal WE and the input data Din are each delayed for a predetermined time in accordance with the rise of L1 to WLn, it is difficult to actually secure a sufficient data hold time t _dh (that is, a write margin). Therefore, there is a problem that erroneous writing occurs even if the rising of the inverted internal write enable signal W is too slow or the transition of the internal input data D is too fast.

【００１３】即ち、図４のＲ２点以前で反転内部ライト
イネーブル信号Ｗが立上れば、その立上り時の内部入力
データＤがメモリセル１₁₁〜１_n1，…，１_1n〜１_nnに書
込まれるため、波形６１のように誤書込みが起らない。
しかし、回路定数の不都合等で、Ｒ１点以降で反転内部
ライトイネーブル信号Ｗが立上ると、波形６２のように
誤書込みのおそれがある。[0013] That is, Re rising inverted internal write enable signal W is at R2 points earlier 4, the rising internal input during data D in the memory cell 1 ₁₁ to 1 _n1, ..., written on 1 _1n to 1 _nn Therefore, erroneous writing does not occur unlike the waveform 61.
However, if the inverted internal write enable signal W rises after the point R1 due to an inconvenience of the circuit constant or the like, there is a possibility that an erroneous write like the waveform 62 occurs.

【００１４】本発明は、前記従来技術が持っていた課題
として、十分なデータホールド時間ｔ_dhを確保できない
ために、書込み動作において誤書込みのおそれが生じる
という点について解決した半導体集積回路装置を提供す
るものである。The present invention provides a semiconductor integrated circuit device which solves the problem of the prior art, in that a sufficient data hold time t _dh cannot be secured, so that erroneous writing may occur in a writing operation. Is what you do.

【００１５】[0015]

【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの請求項１に係る発明は、活性化信号
に基づいて活性化する転送回路を介して、データがメモ
リセルへ転送される半導体集積回路装置において、前記
転送回路に入力されるデータを所定時間遅延させる遅延
回路と、前記遅延回路の入力と出力とを比較する比較回
路と、制御信号が入力され、前記比較回路の比較結果に
応じて、該制御信号の電位レベルに応じた前記活性化信
号を前記転送回路に供給する活性化回路とを、有してい
る。 To solve the previous SL problems SUMMARY OF THE INVENTION, invention, the activation signal according to claim 1 of the present invention
Data is transferred via a transfer circuit that is activated based on
A semiconductor integrated circuit device transferred to a recell,
A delay that delays data input to the transfer circuit for a predetermined time
Circuit and a comparison circuit for comparing the input and output of the delay circuit.
And a control signal are input, and the comparison result of the comparison circuit is
The activation signal corresponding to the potential level of the control signal.
And an activation circuit for supplying a signal to the transfer circuit.
You.

【００１６】請求項２に係る発明は、請求項１の半導体
集積回路装置に、前記比較回路の比較結果に応じて、前
記転送回路から出力されている前記データを保持する保
持回路を設けている。 According to a second aspect of the present invention, there is provided a semiconductor device according to the first aspect.
The integrated circuit device is provided with a
A storage for holding the data output from the transfer circuit.
A holding circuit is provided.

【００１７】[0017]

【作用】本発明によれば、以上のように半導体集積回路
装置を構成したので、遅延回路の入，出力間に設けられ
た比較回路は、活性化回路を介して入力データ遷移区間
での転送回路の動作を禁止し、例えば、この区間で保持
回路を動作させる。これにより、保持回路は前サイクル
の書込みデータを保持し、データホールド時間ｔ_dhの常
に安定したマージン確保を行う。従って、前記課題を解
決できるのである。According to the present invention, since a semiconductor integrated circuit device as described above, the delay circuit input, comparator circuit provided between the output of the input data transition section through the activation circuit The operation of the transfer circuit is prohibited, and for example, the holding circuit is operated in this section. Thus, the holding circuit holds the write data of the previous cycle, and always secures a stable margin for the data hold time t _dh . Therefore, the above problem can be solved.

【００１８】[0018]

【実施例】図１は本発明の実施例を示す半導体集積回路
装置の一つであるスタテックＲＡＭにおけるメモリライ
ト制御回路の構成ブロック図、及び図５はその構成例を
示す回路図である。FIG. 1 is a block diagram showing a configuration of a memory write control circuit in a static RAM as one of semiconductor integrated circuit devices according to an embodiment of the present invention, and FIG. 5 is a circuit diagram showing an example of the configuration.

【００１９】図１のメモリライト制御回路は、例えば従
来の図２のようなメモリセルマトリクス部のライト制御
を行うもので、制御信号（例えば、反転ライトイネーブ
ル信号）ＷＥを反転する縦続接続された複数のインバー
タ７１〜７３を有し、その出力側に活性化回路（例え
ば、トランスファゲート制御回路）８０が接続されてい
る。トランスファゲート制御回路８０は、例えば２入力
ＮＡＮＤゲート８１で構成されている。The memory write control circuit shown in FIG. 1 performs, for example, write control of a conventional memory cell matrix section as shown in FIG. 2, and is cascaded to invert a control signal (eg, an inverted write enable signal ) WE. It has a plurality of inverters 71 to 73, and an activation circuit (eg,
If the transfer gate control circuit) 80 is connected. The transfer gate control circuit 80 is composed of, for example, a two-input NAND gate 81.

【００２０】また、入力データＤｉｎ側には、その入力
データＤｉｎを反転する縦続接続された複数のインバー
タ９１，９２が設けられ、その出力側に遅延回路（例え
ば、データ入力遅延回路）１００が設けられている。デ
ータ入力遅延回路１００は、図２のワード線ＷＬ１〜Ｗ
Ｌｎの活性化時刻（例えば、立上り時刻）等のタイミン
グをとるために入力データＤｉｎを所定時間遅延する回
路であり、この入，出力間には比較回路（例えば、一致
回路）１１０が接続されると共に、該データ入力遅延回
路１００の出力側に転送回路（例えば、トランスファゲ
ート）１２０が接続されている。一致回路１１０は、デ
ータ入力遅延回路１００の入力レベルと出力レベルの一
致／不一致を検出し、一致信号又は不一致信号を出力す
る回路であり、その出力側がトランスファゲート制御用
のトランスファゲート制御回路８０に接続されている。The input data Din side has its input
A plurality of cascaded inverters 91 and 92 for inverting data Din are provided, and a delay circuit (for example,
For example, a data input delay circuit ) 100 is provided. The data input delay circuit 100 is connected to the word lines WL1 to W
A circuit for delaying the input data Din for a predetermined time in order to set a timing such as an activation time (for example, a rising time) of Ln, and a comparison circuit (for example, a coincidence circuit ) 110 is connected between the input and the output. together, the transfer circuit to the output side of the data input delay circuit 100 (e.g., Toransufu § gate <br/> over g) 120 are connected. The match circuit 110 is a circuit that detects match / mismatch between an input level and an output level of the data input delay circuit 100 and outputs a match signal or a mismatch signal. The output side of the match circuit 110 is provided to a transfer gate control circuit 80 for transfer gate control. It is connected.

【００２１】トランスファゲート１２０は、トランスフ
ァゲート制御回路８０から出力される活性化信号（例え
ば、反転内部ライトイネーブル信号）Ｗに基づき、書込
み動作及び読出し動作を制御する回路であり、データ入
力遅延回路１００の出力を反転するＰＭＯＳ１２１ａ及
びＮＭＯＳ１２１ｂからなるＣＭＯＳインバータ１２１
と、該ＣＭＯＳインバータ１２１に対する電源電流の供
給を制御するＰＭＯＳ１２２及びＮＭＯＳ１２３と、反
転内部ライトイネーブル信号Ｗを反転してＮＭＯＳ１２
３をゲート制御するインバータ１２４とで、構成されて
いる。ＰＭＯＳ１２２は、反転内部ライトイネーブル信
号Ｗによりゲート制御される。このトランスファゲート
１２０は、書込みデータＤＡを書込みデータ線１２５へ
出力する機能を有している。The transfer gate 120 outputs an activation signal (for example, an output signal from the transfer gate control circuit 80).
If, based on the inverted internal write enable signal) W, a circuit for controlling the write operation and read operation, CMOS inverter 121 consisting of PMOS121a and NMOS121b inverts the output of the data input delay circuit 100
A PMOS 122 and an NMOS 123 for controlling the supply of the power supply current to the CMOS inverter 121; and an NMOS 12 for inverting the inverted internal write enable signal W.
3 and an inverter 124 that controls the gate of the inverter 3. The gate of the PMOS 122 is controlled by the inverted internal write enable signal W. The transfer gate 120 has a function of outputting the write data DA to the write data line 125.

【００２２】書込みデータ線１２５には、保持回路（例
えば、ラッチ回路）１３０及びライトアンプ１４０が接
続されている。ラッチ回路１３０は、一致回路１１０が
不一致信号（ラッチ信号）ＬＨを出力中、前サイクルの
書込みデータＤＡを保持する回路である。ライトアンプ
１４０は、書込みデータＤＡを増幅し、図２のインバー
タ４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送る回路
である。The write data line 125 has a holding circuit (example)
Eg to latch circuits) 130 and a write amplifier 140 is connected. The latch circuit 130 is a circuit that holds the write data DA of the previous cycle while the match circuit 110 is outputting the mismatch signal (latch signal) LH. The write amplifier 140 is a circuit that amplifies the write data DA and sends it to the pair of data lines DBa and DBb via the inverters 4 and 5 in FIG.

【００２３】図５において、データ入力遅延回路１００
は、複数段のインバータ１０１〜１０４、及び複数のキ
ャパシタ１０５〜１０８で構成されている。一致回路１
１０は、データ入力遅延回路１００の入，出力間の否定
論理和を求める２入力ＮＯＲゲート１１１と、該ＮＯＲ
ゲート１１１の出力を反転するインバータ１１２と、デ
ータ入力遅延回路１１０の入，出力間の否定論理積を求
める２入力ＮＡＮＤゲート１１３と、該インバータ１１
２及びＮＡＮＤゲート１１３の出力の否定論理積を求め
て一致信号／不一致信号を出力する２入力ＮＡＮＤゲー
ト１１４とで、構成されている。ＮＡＮＤゲート１１４
から出力される不一致信号（ラッチ信号）ＬＨは、ラッ
チ回路１３０へ供給される。Referring to FIG. 5, data input delay circuit 100
Comprises a plurality of stages of inverters 101 to 104 and a plurality of capacitors 105 to 108. Matching circuit 1
10 is a two-input NOR gate 111 for calculating the NOR of the input and output of the data input delay circuit 100;
An inverter 112 for inverting the output of the gate 111; a two-input NAND gate 113 for obtaining a NAND of the input and output of the data input delay circuit 110;
2 and a two-input NAND gate 114 for obtaining a NAND of the outputs of the NAND gate 113 and outputting a match signal / mismatch signal. NAND gate 114
Is output to the latch circuit 130.

【００２４】ラッチ回路１３０は、ＰＭＯＳ１３１ａ，
１３１ｂ及びＮＭＯＳ１３１ｃ，１３１ｄがたすき掛け
接続されたフリップフロップ（以下、ＦＦという）１３
１と、ラッチ信号ＬＨを反転するインバータ１３２と、
該ラッチ信号ＬＨによりゲート制御されるＰＭＯＳ１３
３と、インバータ１３２の出力によりゲート制御される
ＮＭＯＳ１３４とで、構成されている。ＰＭＯＳ１３３
及びＮＭＯＳ１３４は、ラッチ信号ＬＨによりＦＦ１３
１のラッチ動作を制御する機能を有している。次に、図
６を参照しつつ図１及び図５の動作を説明する。図６
は、図５の動作タイムチャートであり、ｔ_wcはライトサ
イクル時間、ｔ_asはアドレスセットアップ時間、ｔ_dhは
データホールド時間、ｔ_rcはリードサイクル時間であ
る。The latch circuit 130 includes a PMOS 131a,
A flip-flop (hereinafter, referred to as FF) 13 in which the cross section 131b and the NMOSs 131c and 131d are cross-connected.
1, an inverter 132 for inverting the latch signal LH,
PMOS 13 gate-controlled by the latch signal LH
3 and an NMOS 134 whose gate is controlled by the output of the inverter 132. PMOS 133
And the NMOS 134 outputs the FF 13 by the latch signal LH.
1 has a function of controlling the latch operation. Next, the operation of FIGS. 1 and 5 will be described with reference to FIG. FIG.
Is an operation time chart of FIG. 5, where t _wc is a write cycle time, t _as is an address setup time, t _dh is a data hold time, and t _rc is a read cycle time.

【００２５】アドレスＡＤが遷移してライトサイクル時
間ｔ_wcになると、セットアップ時間ｔ_asの経過後、反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになる。反転
ライトイネーブル信号ＷＥが“Ｌ”レベルになると、ト
ランスファゲート制御回路８０から出力される反転内部
ライトイネーブル信号Ｗが“Ｌ”レベルに立下り、トラ
ンスファゲート１２０内のＰＭＯＳ１２２及びＮＭＯＳ
１２３がオンしてＣＭＯＳインバータ１２１が動作状態
になる。When the address AD transitions and reaches the write cycle time t _wc , the inverted write enable signal WE goes to “L” level after the elapse of the setup time t _as . When the inverted write enable signal WE goes to "L" level, the inverted internal write enable signal W output from the transfer gate control circuit 80 falls to "L" level, and the PMOS 122 and NMOS in the transfer gate 120
123 turns on, and the CMOS inverter 121 enters an operating state.

【００２６】入力データＤｉｎが入力されると、該入力
データＤｉｎがデータ入力遅延回路１００で所定時間遅
れた後、トランスファゲート１２０を介して書込みデー
タ線１２５へ送られる。入力データＤｉｎが遷移する
と、一致回路１１０がデータ入力遅延回路１００の入，
出力間のレベルの不一致を検出し、“Ｌ”レベルの不一
致信号（ラッチ信号）ＬＨを出力する。すると、トラン
スファゲート制御回路８０から出力される反転内部ライ
トイネーブル信号Ｗが“Ｈ”レベルに立上り、トランス
ファゲート１２０がオフ状態となり、この時点で該トラ
ンスファゲート１２０を通過している書込みデータＤＡ
がライトアンプ１４０で増幅され、図２のインバータ
４，５を介してデータ線ＤＢａ，ＤＢｂ対へ送られ、ビ
ット線ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ対を介
してメモリセル１₁₁〜１_n1，…，１_1n〜１_nnに書込まれ
る。When the input data Din is input, the input data Din is sent to the write data line 125 via the transfer gate 120 after being delayed by the data input delay circuit 100 for a predetermined time. When the input data Din transitions, the coincidence circuit 110 inputs and outputs the data input delay circuit 100,
A level mismatch between outputs is detected, and an "L" level mismatch signal (latch signal) LH is output. Then, the inverted internal write enable signal W output from the transfer gate control circuit 80 rises to "H" level, turning off the transfer gate 120, and at this time the write data DA passing through the transfer gate 120.
There is amplified by a write amplifier 140, the data lines DBa through the inverter 4 and 5 in FIG. 2, is sent to DBb pairs, the bit line BL1a, BL1b～BLna, the memory cell 1 via the BLnb pair ₁₁ to 1 _n1, ... , 1 _1n to 1 _nn .

【００２７】次に、ライトサイクル時間ｔ_wcからリード
サイクル時間ｔ_rcへ移るとき、入力アドレスＤｉｎの遷
移と同時に反転ライトイネーブル信号ＷＥがライト
（“Ｌ”レベル）からリード（“Ｈ”レベル）へ遷移
し、かつ入力データＤｉｎが遷移した場合（ｔ_dh＝０n
s）を考える。Next, when transitioning from the write cycle time t _wc to the read cycle time _trc , the inverted write enable signal WE changes from write (“L” level) to read (“H” level) simultaneously with the transition of the input address Din. Transition and the input data Din transitions (t _dh = 0n)
s).

【００２８】まず、入力データＤｉｎが遷移すると、そ
れを一致回路１１０が検出し、“Ｌ”レベルの不一致信
号（ラッチ信号）ＬＨを出力する。このラッチ信号ＬＨ
により、ラッチ回路１３０内のＰＭＯＳ１３３及びＮＭ
ＯＳ１３４がオンし、ＦＦ１３１が動作して該ＦＦ１３
１によって書込みデータ線１２５上の前書込みデータＤ
Ａを保持する。First, when the input data Din transitions, the coincidence circuit 110 detects the transition, and outputs an "L" level non-coincidence signal (latch signal) LH. This latch signal LH
, The PMOS 133 and NM in the latch circuit 130
The OS 134 is turned on, the FF 131 operates, and the FF 13
1, the previous write data D on the write data line 125
Hold A.

【００２９】一致回路１１０が“Ｌ”レベルの不一致信
号（ラッチ信号）ＬＨを出力すると、トランスファゲー
ト制御回路８０が“Ｈ”レベルの反転内部ライトイネー
ブル信号Ｗを出力し、トランスファゲート１２０内のＰ
ＭＯＳ１２２及びＮＭＯＳ１２３をオフしてＣＭＯＳイ
ンバータ１２１を非動作状態にする。これにより、トラ
ンスファゲート１２０の出力側に接続された書込みデー
タ線１２５が、前サイクルの書込みデータＤＡを保持す
る。When match circuit 110 outputs an "L" level mismatch signal (latch signal) LH, transfer gate control circuit 80 outputs an "H" level inverted internal write enable signal W, and P
The MOS 122 and the NMOS 123 are turned off to bring the CMOS inverter 121 into a non-operating state. As a result, the write data line 125 connected to the output side of the transfer gate 120 holds the write data DA of the previous cycle.

【００３０】入力データＤｉｎがデータ入力遅延回路１
００で所定時間遅延すると、一致回路１１０が“Ｈ”レ
ベルの一致信号を出力する。すると、ラッチ信号ＬＨが
“Ｈ”レベルに立上ってラッチ回路１３０が非動作状態
になると共に、トランスファーゲート制御回路８０内の
ＮＡＮＤゲート８１が開く。この入力データ遅延区間
（ラッチ回路ＬＨの“Ｌ”レベル区間）にて、トランス
ファゲート１２０が遮断されるため、反転ライトイネー
ブル信号ＷＥが無視される。The input data Din is the data input delay circuit 1
After a predetermined time delay of 00, match circuit 110 outputs a match signal of "H" level. Then, the latch signal LH rises to the “H” level, the latch circuit 130 becomes inactive, and the NAND gate 81 in the transfer gate control circuit 80 opens. In this input data delay section (the “L” level section of the latch circuit LH), the transfer gate 120 is shut off, so that the inverted write enable signal WE is ignored.

【００３１】以上のように、本実施例では、次のような
利点を有している。本実施例では、従来の図３のライト
イネーブル遅延回路２０を削除して新たに一致回路１１
０を設け、該ライトイネーブル遅延回路２０の機能をデ
ータ入力遅延回路１００で共用させるようにしている。
そのため、反転内部ライトイネーブル信号Ｗと入力デー
タＤｉｎのタイミングが多少ずれても、正しい入力デー
タＤｉｎがトランスファゲート１２０に到達するまで、
入力が禁止され、十分なデータホールド時間ｔ_dhを確保
しながら、安定な動作が行われ、それによって誤書込み
を的確に防止できる。As described above, the present embodiment has the following advantages. In this embodiment, the conventional write enable delay circuit 20 of FIG.
0 is provided so that the function of the write enable delay circuit 20 is shared by the data input delay circuit 100.
Therefore, even if the timing of the inverted internal write enable signal W and the timing of the input data Din are slightly deviated, until the correct input data Din reaches the transfer gate 120,
Input is prohibited, and a stable operation is performed while securing a sufficient data hold time t _dh , whereby erroneous writing can be properly prevented.

【００３２】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。 （ａ）図２のメモリセルマトリクス部及び図５のライト
制御回路は、図示以外回路構成に変形することも可能で
ある。The present invention is not limited to the above embodiment,
Various modifications are possible. For example, there are the following modifications. (A) The memory cell matrix section in FIG. 2 and the write control circuit in FIG. 5 can be modified to have a circuit configuration other than that shown.

【００３３】例えば、図７は図１の他の回路図を示すも
ので、図５のトランスファゲート回路１２０及びラッチ
回路１３０が他の構成のトランスファゲート１２０Ａ及
びラッチ回路１３０Ａで構成されている。トランスファ
ゲート１２０Ａは、図５のＣＭＯＳインバータ１２１に
代えて、ＮＭＯＳ１２５ａ，１２５ｂからなるインバー
タ１２５で構成され、さらに該インバータ１２５をオ
ン，オフ制御するトランジスタがＮＭＯＳ１２３，１２
６で構成されている。また、ラッチ回路１３０Ａは、図
５のＦＦ１３１に代えて、４つのＮＭＯＳがたすき掛け
接続されたＦＦ１３５で構成され、該ＦＦ１３５をオ
ン，オフ動作するトランジスタが２つのＮＭＯＳ１３
４，１３６で構成されている。このような回路構成にし
ても、図５と同一の動作を行う。For example, FIG. 7 shows another circuit diagram of FIG. 1, in which the transfer gate circuit 120 and the latch circuit 130 of FIG. 5 are constituted by a transfer gate 120A and a latch circuit 130A of another configuration. The transfer gate 120A is configured by an inverter 125 composed of NMOSs 125a and 125b instead of the CMOS inverter 121 of FIG.
6. Further, the latch circuit 130A is configured by an FF 135 in which four NMOSs are cross-connected, instead of the FF 131 in FIG.
4,136. Even with such a circuit configuration, the same operation as in FIG. 5 is performed.

【００３４】（ｂ）上記実施例では、半導体集積回路装
置としてスタテックＲＡＭの例を挙げたが、他の半導体
メモリ等の半導体集積回路装置にも、上記実施例を適用
できる。(B) In the above embodiment, an example of a static RAM is given as an example of a semiconductor integrated circuit device. However, the above embodiment can be applied to other semiconductor integrated circuit devices such as a semiconductor memory.

【００３５】[0035]

【発明の効果】以上詳細に説明したように、請求項１及
び２に係る発明によれば、遅延回路の入，出力間に比較
回路を設け、該比較回路の出力により、活性化回路を介
して入力データ遷移区間での転送回路の動作を禁止し、
この区間、例えば、保持回路を動作させることによって
前サイクルの書込みデータを保持する。そのため、制御
信号に基づいて活性化回路から出力される活性化信号
と、入力データとのタイミングが多少ずれても、正しい
入力データが転送回路に到達するまで、入力が禁止さ
れ、十分なデータホールド時間を確保しながら安定な動
作が行われ、それによって誤書込みを的確に防止でき
る。As described in detail above, claims 1 and 2
According to the invention of beauty 2, input of delay circuit, the comparator <br/> circuit provided between the output, the output of the comparator circuit, the operation of the transfer circuit of the input data transition section through the activation circuit Ban,
In this section, for example, the write data of the previous cycle is held by operating the holding circuit. Therefore, the activation signal output from the activation circuit based on the control <br/> signal, even slightly shifted timing between the input data, to correct the input data reaches the transfer circuit, the input is prohibited, Stable operation is performed while securing a sufficient data hold time, whereby erroneous writing can be accurately prevented.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の実施例を示すスタテックＲＡＭにおけ
るメモリライト制御回路の構成ブロック図である。FIG. 1 is a block diagram showing a configuration of a memory write control circuit in a static RAM according to an embodiment of the present invention.

【図２】従来のスタテックＲＡＭにおけるメモリセルマ
トリクス部の回路図である。FIG. 2 is a circuit diagram of a memory cell matrix section in a conventional static RAM.

【図３】図２のメモリセルマトリクス部に対するメモリ
ライト制御回路の回路図である。FIG. 3 is a circuit diagram of a memory write control circuit for the memory cell matrix section of FIG. 2;

【図４】図３の動作を示すタイムチャートである。FIG. 4 is a time chart showing the operation of FIG. 3;

【図５】図１の回路図である。FIG. 5 is a circuit diagram of FIG. 1;

【図６】図５の動作を示すタイムチャートである。FIG. 6 is a time chart showing the operation of FIG.

【図７】図１の他の回路図である。FIG. 7 is another circuit diagram of FIG. 1;

【符号の説明】[Explanation of symbols]

１₁₁〜１_n1，…，１_1n〜１_nn メモリセル ８０ トランスファゲート
制御回路 １００ データ入力遅延回路 １１０ 一致回路 １２０ トランスファゲート １３０ ラッチ回路 ＢＬ１ａ，ＢＬ１ｂ〜ＢＬｎａ，ＢＬｎｂ ビット線 ＤＢａ，ＤＢｂ データ線 Ｄｉｎ 入力データ ＤＡ 書込みデータ ＬＨ ラッチ信号 ＷＥ 反転ライトイネーブ
ル信号 Ｗ 反転内部ライトイネ
ーブル信号 ₁₁ 1 to 1 _n1 ,..., 1 _1n to 1 _nn Memory cell 80 Transfer gate control circuit 100 Data input delay circuit 110 Match circuit 120 Transfer gate 130 Latch circuit BL1a, BL1b to BLna, BLnb Bit line DBa, DBb Data line Din Input Data DA write data LH latch signal WE inverted write enable signal W inverted internal write enable signal

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 活性化信号に基づいて活性化する転送回1. A transfer circuit activated based on an activation signal.
路を介して、データがメモリセルへ転送される半導体集Semiconductor device where data is transferred to memory cells via
積回路装置において、In the integrated circuit device, 前記転送回路に入力されるデータを所定時間遅延させるDelaying data input to the transfer circuit for a predetermined time
遅延回路と、A delay circuit; 前記遅延回路の入力と出力とを比較する比較回路と、A comparison circuit that compares an input and an output of the delay circuit; 制御信号が入力され、前記比較回路の比較結果に応じA control signal is input, and according to the comparison result of the comparison circuit,
て、該制御信号の電位レベルに応じた前記活性化信号をThe activation signal corresponding to the potential level of the control signal.
前記転送回路に供給する活性化回路と、An activation circuit for supplying the transfer circuit; を有することを特徴とする半導体集積回路装置。A semiconductor integrated circuit device comprising: 【請求項２】 請求項１記載の半導体集積回路装置にお2. The semiconductor integrated circuit device according to claim 1,
いて、前記比較回路の比較結果に応じて、前記転送回路The transfer circuit according to a comparison result of the comparison circuit.
から出力されている前記データを保持する保持回路を有A holding circuit for holding the data output from the
することを特徴とする半導体集積回路装置。A semiconductor integrated circuit device.