JP3104441B2 - Semiconductor device and its manufacturing method. - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、配線層の表面に反射
防止膜をそなえた半導体装置とその製法に関し、特に反
射防止膜をシリコン膜で構成したことにより高精度の配
線形成を可能にしたものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having an anti-reflection film on the surface of a wiring layer and a method of manufacturing the same, and more particularly, to forming a high-precision wiring by forming the anti-reflection film by a silicon film. Things.

【０００２】[0002]

【従来の技術】従来、ＬＳＩ等の半導体装置の製造プロ
セスにあっては、図７に示すようなレジスト露光処理が
実施されていた。2. Description of the Related Art Conventionally, in a process of manufacturing a semiconductor device such as an LSI, a resist exposure process as shown in FIG. 7 has been performed.

【０００３】図７において、シリコン（Ｓｉ）等の半導
体基板１の表面には、シリコンオキサイド等の絶縁膜２
が選択的に形成された後、Ａｌ合金等の配線材層３Ａが
スパッタ法等により形成される。そして、基板上面に
は、回転塗布法等によりレジスト層４Ａが形成される。In FIG. 7, an insulating film 2 such as silicon oxide is formed on a surface of a semiconductor substrate 1 such as silicon (Si).
Is formed selectively, a wiring material layer 3A of an Al alloy or the like is formed by a sputtering method or the like. Then, a resist layer 4A is formed on the upper surface of the substrate by a spin coating method or the like.

【０００４】レジスト露光処理は、基板上方に所望の配
線パターンに対応した遮光マスク５を配置した状態で上
方から光６をレジスト層４Ａに照射することにより行な
われる。Ａｌ合金等の配線材層３Ａは、表面が光反射性
を有するので、段差部の斜面ＡＢ，ＣＤでは光６が反射
され、レジスト層４Ａの露光すべきでない部分にまで光
６がまわり込み、該部分が露光される。The resist exposure process is performed by irradiating the resist layer 4A with light 6 from above with a light shielding mask 5 corresponding to a desired wiring pattern disposed above the substrate. Since the surface of the wiring material layer 3A such as an Al alloy has light reflectivity, the light 6 is reflected on the slopes AB and CD of the step portion, and the light 6 goes around to the portion of the resist layer 4A that should not be exposed. The part is exposed.

【０００５】従って、この後、レジスト現像処理を行な
うと、残存するレジスト層４は、図８〜１０に示すよう
に平坦部と段差部とで形状や、寸法が異なることにな
る。すなわち、平坦部では、図８，９に示すように、断
面が矩形状で所望の寸法が得られるが、段差部では、図
８，１０に示すように、断面が半円状で所望の寸法より
小さい寸法Ｗしか得られない。[0005] Therefore, when a resist development process is performed thereafter, the remaining resist layer 4 has different shapes and dimensions between the flat portion and the step portion as shown in FIGS. That is, as shown in FIGS. 8 and 9, in the flat portion, the cross section is rectangular and desired dimensions are obtained, but in the step portion, as shown in FIGS. Only smaller dimensions W can be obtained.

【０００６】図８，１０に示したようなレジスト層４の
小寸法Ｗのくびれは、レジスト層４をエッチングマスク
として配線材層３Ａをドライエッチングして配線パター
ニングを行なう際に配線層の寸法ばらつきを増大させる
だけでなく、ドライエッチング時の対レジスト選択比が
低い場合は、配線の断線を引き起こす原因となる。特
に、ゲート電極形成工程では、寸法ばらつきがデバイス
特性のばらつきを引き起こしやすい。The narrowing of the small dimension W of the resist layer 4 as shown in FIGS. 8 and 10 is caused by the dimensional variation of the wiring layer when the wiring material layer 3A is dry-etched using the resist layer 4 as an etching mask to perform wiring patterning. When the selectivity to resist at the time of dry etching is low as well as the increase in resistance, it may cause disconnection of wiring. In particular, in the gate electrode forming step, dimensional variations tend to cause device characteristics variations.

【０００７】斜面からの反射光によるレジストパターン
のくびれを低減する方法としては、（イ）斜面から反射
してくる光を吸収するような染料を添加したレジストを
用いる方法、（ロ）斜面からの反射を抑制するため配線
層の表面にＴｉＮ等の反射防止膜を被着する方法等が知
られている。As a method for reducing the constriction of the resist pattern due to the light reflected from the slope, (a) a method using a resist added with a dye which absorbs light reflected from the slope, and (b) a method using a resist from the slope. A method of applying an antireflection film such as TiN on the surface of a wiring layer in order to suppress reflection is known.

【０００８】[0008]

【発明が解決しようとする課題】上記した（イ）の従来
技術によると、レジストに染料を添加することでレジス
トの解像度が低下するため、微細な配線形成が困難であ
る。また、図１１に示すように、レジスト層４の断面形
状が裾部４ａ，４ｂを有するテーパー状になりやすい。
このため、レジスト層４の裾部４ａ，４ｂは後工程のド
ライエッチングの際にエッチ除去されてしまい、配線層
が所望の寸法より細くなる。According to the prior art (a), the addition of a dye to the resist lowers the resolution of the resist, making it difficult to form fine wiring. Further, as shown in FIG. 11, the cross-sectional shape of the resist layer 4 tends to be tapered having skirt portions 4a and 4b.
For this reason, the foot portions 4a and 4b of the resist layer 4 are etched away during the dry etching in a later step, and the wiring layer becomes thinner than a desired size.

【０００９】上記した（ロ）の従来技術によると、図１
２に示すように、レジスト層４をエッチングマスクとし
且つＣｌやＢｒを含むガスをエッチングガスとするプラ
ズマエッチングにより配線材層及びＴｉＮ膜の積層をド
ライエッチングすることにより残存する配線材層３及び
ＴｉＮ膜５からなる配線層を得ることができる。この場
合、エッチ速度が遅いため、対レジスト選択比が低下
し、微細な配線形成が困難である。According to the above prior art (b), FIG.
As shown in FIG. 2, the wiring material layer 3 and the TiN remaining by dry-etching the wiring material layer and the TiN film by plasma etching using the resist layer 4 as an etching mask and a gas containing Cl or Br as an etching gas. A wiring layer composed of the film 5 can be obtained. In this case, since the etching speed is low, the selectivity with respect to the resist is reduced, and it is difficult to form fine wiring.

【００１０】その上、ＴｉＮの反応生成物は蒸気圧が低
いため、パターン側壁に付着して付着層６ａ，６ｂを形
成する。この結果、レジスト層の寸法Ｗ₁ は、付着層６
ａ，６ｂにより実質的にＷ₂ に増大し、配線層が所望の
寸法より太くなる。また、その太り量は、パターンの疎
密に依存し、パターンが疎であるほど大きくなり、寸法
ばらつきも増大する。In addition, since the reaction product of TiN has a low vapor pressure, it adheres to the pattern side wall to form adhesion layers 6a and 6b. As a result, the dimension W _{1 of the} resist layer is
a, substantially increased to W ₂ by 6b, the wiring layer is thicker than the desired size. Further, the amount of thickening depends on the density of the pattern, and the greater the density of the pattern, the greater the size and the dimensional variation.

【００１１】この発明の目的は、高精度の配線形成が可
能な半導体装置とその製法を提供することにある。An object of the present invention is to provide a semiconductor device capable of forming wiring with high precision and a method of manufacturing the same.

【００１２】[0012]

【課題を解決するための手段】この発明に係る半導体装
置は、少なくとも表面が光反射性を有する導電材層と、
この導電材層の表面に被着された反射防止膜とを有する
配線をそなえた半導体装置であって、 ポリシリコン層に
チタン層を重ねた第１の積層と、ポリサイド層にチタン
層を重ねた第２の積層と、アルミニウム合金層にタング
ステンシリサイド層又はモリブデンシリサイド層を重ね
た第３の積層と、タングステン層と、モリブデン層との
うちのいずれかの層で前記導電材層を構成すると共にシ
リコン膜で前記反射防止膜を構成し、前記配線の完成状
態において前記導電材層の表面に前記シリコン膜が残存
することを特徴とするものである。また、この発明に係
る半導体装置の製法は、 ポリシリコン層にチタン層を重
ねた第１の積層と、ポリサイド層にチタン層を重ねた第
２の積層とのうちのいずれかの層からなる導電材層を基
板の絶縁性表面の上に形成する工程と、 前記導電材層を
構成するチタン層の表面に反射防止用のシリコン膜を被
着する工程と、 前記シリコン膜の上にレジスト層を被着
した後このレジスト層にフォトリソグラフィ処理を施す
ことにより所望の配線パターンに対応して前記レジスト
層を残存させる工程と、 前記レジスト層の残存部をエッ
チングマスクとして前記シリコン膜と前記導電材層との
積層を選択的にエッチングすることにより該積層の残存
部からなる配線層を形成する工程と、 前記配線層を構成
するチタン層及びシリコン膜を熱処理により反応させて
チタンシリサイド膜を形成することにより該チタンシリ
サイド膜の下に前記配線層を構成するポリシリコン層又
はポリサイド層を残存させる工程とを含み、 前記チタン
シリサイド膜を前記配線層の一部として使用することを
特徴とするものである。 A semiconductor device according to the present invention is provided.
The device is a conductive material layer at least the surface of which has light reflectivity,
A semiconductor device provided with a wiring having a deposited antireflective film on the surface of the conductive material layer, a polysilicon layer
A first stack of titanium layers, and a titanium layer
Second stack of layers, tang to aluminum alloy layer
Stack a stainless silicide layer or a molybdenum silicide layer
Of the third layer, the tungsten layer, and the molybdenum layer.
Any one of these layers constitutes the conductive material layer, and
The anti-reflection film is composed of a recon film, and the completed state of the wiring is
State, the silicon film remains on the surface of the conductive material layer
It is characterized by doing. In addition, the present invention
In manufacturing semiconductor devices , a titanium layer is superimposed on a polysilicon layer.
The first lamination and the second lamination of the titanium layer on the polycide layer
2 based on any one of the conductive material layers
Forming a conductive material layer on the insulating surface of the plate;
An anti-reflection silicon film is coated on the surface of the titanium layer
Depositing a resist layer on the silicon film
After that, apply photolithography process to this resist layer
The resist corresponding to a desired wiring pattern.
Leaving a layer, and etching the remaining portion of the resist layer.
Between the silicon film and the conductive material layer as a etching mask.
By selectively etching the stack, the remaining
Forming a wiring layer composed of parts, and forming the wiring layer
The titanium layer and silicon film to react by heat treatment
By forming a titanium silicide film, the titanium silicide
A polysilicon layer constituting the wiring layer under the side film or
And leaving a polycide layer, wherein the titanium
Using a silicide film as a part of the wiring layer;
It is a feature.

【００１３】[0013]

【作用】この発明に係る半導体装置によれば、反射防止
膜としてシリコン膜を用いるので、ＴｉＮを用いる場合
に比べてエッチングが容易であり、高精度の配線形成が
可能である。また、配線が完成した状態において、導電
材層の表面に反射防止膜としてのシリコン膜を残存させ
るようにしたので、配線形成後に配線を覆って形成され
る絶縁膜に接続孔を形成する際に反射防止効果が期待で
きる。さらに、反射防止膜としてのシリコン膜の下の層
は、チタン層、タングステン層、モリブデン層、タング
ステンシリサイド層又はモリブデンシリサイド層であ
り、Ａｌ又はＡｌ合金層ではないから、シリコン膜を残
存させたことで配線の中にシリコン析出（シリコンノジ
ュール等）が生ずる不都合もない。 この発明に係る半導
体装置の製法によれば、反射防止膜としてシリコン膜を
用いるので、上記したと同様に高精度の配線形成が可能
である。また、配線層は、ポリシリコン層又はポリサイ
ド層の上にチタンシリサイド層を形成した構成になるの
で、配線抵抗の低減が可能となる。さらに、チタンシリ
サイド膜を形成する際にポリシリコン層又はポリサイド
層を残存させるようにしたので、配線膜厚（すなわち配
線抵抗）の制御が容易となる。 SUMMARY OF According to the semiconductor device according to the present invention, since a silicon film as an antireflection film, the easier it der etching as compared with the case of using TiN, high precision wiring formation
It is possible. When the wiring is completed,
A silicon film as an anti-reflection film on the surface of the material layer
So that it is formed over the wiring after the wiring is formed.
Anti-reflection effect is expected when forming connection holes in insulating film
Wear. In addition, a layer below the silicon film as an anti-reflection film
Means titanium layer, tungsten layer, molybdenum layer, tongue
Stainless steel or molybdenum silicide
Therefore, the silicon film remains because it is not an Al or Al alloy layer.
Silicon deposition in the wiring
No problem arises. Semiconductor according to the present invention
According to the manufacturing method of the body device, a silicon film is used as an anti-reflection film.
Use allows high-precision wiring formation as described above
It is. The wiring layer may be a polysilicon layer or a polysilicon layer.
The titanium silicide layer is formed on the
Thus, the wiring resistance can be reduced. In addition, titanium silicon
Polysilicon or polycide when forming the side film
Since the layer is left, the wiring film thickness (that is,
Line resistance) can be easily controlled.

【００１４】[0014]

【実施例】図１〜５は、この発明の一実施例に係るＭＯ
Ｓ型ＬＳＩのゲート電極・配線形成法を示すもので、各
々の図に対応する工程（１）〜（５）を順次に説明す
る。1 to 5 show an MO according to an embodiment of the present invention.
This shows a method for forming a gate electrode and a wiring of an S-type LSI, and steps (1) to (5) corresponding to the respective drawings will be sequentially described.

【００１５】（１）例えばＳｉからなる半導体基板１０
の表面を酸化してシリコンオキサイドからなるゲート絶
縁膜１２を形成した後、絶縁膜１２の上にＣＶＤ（ケミ
カル・ベーパー・デポジション）法によりポリＳｉ層１
４Ａを形成する。そして、ポリＳｉ層１４Ａに例えばリ
ン等のＮ型決定不純物をドープしてポリＳｉ層１４Ａを
電極・配線として使用可能な程度に低抵抗化する。(1) Semiconductor substrate 10 made of, for example, Si
After oxidizing the surface of the substrate to form a gate insulating film 12 made of silicon oxide, a poly-Si layer 1 is formed on the insulating film 12 by a CVD (chemical vapor deposition) method.
4A is formed. Then, the poly-Si layer 14A is doped with an N-type determining impurity such as phosphorus, for example, to reduce the resistance so that the poly-Si layer 14A can be used as an electrode or a wiring.

【００１６】（２）次に、スパッタ法によりポリＳｉ層
１４Ａの上にＴｉ膜１６Ａ及びＳｉ膜１８Ａを順次に形
成する。このとき、Ｔｉ膜１６Ａの膜厚は、後工程のフ
ォトリソグラフィ処理して露光用の光が透過しない程度
の厚さ、例えば５０［ｎｍ］にする。また、Ｓｉ膜１８
Ａの厚さは、反射防止効果が得られる厚さ、例えば８
［ｎｍ］にする。(2) Next, a Ti film 16A and a Si film 18A are sequentially formed on the poly-Si layer 14A by a sputtering method. At this time, the thickness of the Ti film 16A is set to a thickness that does not allow light for exposure to pass through, for example, 50 [nm] by photolithography in a later step. Also, the Si film 18
The thickness of A is a thickness at which an antireflection effect is obtained, for example, 8
[Nm].

【００１７】（３）次に、回転塗布法等により基板上面
にレジスト層２０Ａを形成した後、所望のゲート電極・
配線パターンに従ってフォトリソグラフィ処理（露光・
現像処理）を行なうことにより該パターンに対応してレ
ジスト層２０を残存させる。露光処理の際には、Ｓｉ膜
１８Ａが反射防止膜として作用するので、レジスト層２
０は精度よく形成される。(3) Next, after a resist layer 20A is formed on the upper surface of the substrate by a spin coating method or the like, a desired gate electrode
Photolithography processing (exposure /
By performing the developing process, the resist layer 20 is left corresponding to the pattern. At the time of the exposure process, the Si film 18A functions as an anti-reflection film.
0 is formed with high precision.

【００１８】（４）次に、レジスト層２０をエッチング
マスクとし且つＣｌやＢｒを含むガスをエッチングガス
とするプラズマエッチングによりＳｉ／Ｔｉ／ポリＳｉ
の積層を異方性エッチングすることにより残存するＳｉ
膜１８、Ｔｉ膜１６及びポリＳｉ層１４からなる配線層
を形成する。この後、レジスト層２０を除去する。この
ようなレジスト除去には、アッシングと有機溶剤による
洗浄との組合せを用いてＳｉ膜１８とＴｉ膜１６がエッ
チングされないようにする。この場合、アッシングと酸
洗浄との組合せを用いると、Ｓｉ膜１８はエッチングさ
れないが、Ｔｉ膜１６がエッチングされる。(4) Next, Si / Ti / poly-Si is formed by plasma etching using the resist layer 20 as an etching mask and using a gas containing Cl or Br as an etching gas.
Remaining by anisotropically etching the stack of
A wiring layer including the film 18, the Ti film 16, and the poly-Si layer 14 is formed. After that, the resist layer 20 is removed. In order to remove the resist, a combination of ashing and cleaning with an organic solvent is used to prevent the Si film 18 and the Ti film 16 from being etched. In this case, when a combination of ashing and acid cleaning is used, the Si film 18 is not etched, but the Ti film 16 is etched.

【００１９】Ｓｉ膜１８、Ｔｉ膜１６及びポリＳｉ層１
４からなる配線層は、このまま配線として使用可能であ
るが、次の熱処理工程を経た後で配線として使用するの
が好ましい。Si film 18, Ti film 16 and poly-Si layer 1
The wiring layer made of 4 can be used as a wiring as it is, but is preferably used as a wiring after the next heat treatment step.

【００２０】（５）熱処理によりＳｉ膜１８及びＴｉ膜
１６を反応させてポリＳｉ層１４上にチタンシリサイド
膜２２を形成する。熱処理は、Ｔｉのシリサイド化温度
６００℃以上の温度で行なう。ストイキオメトリックな
ＴｉＳｉ₂ を形成するためには、８００℃で熱処理する
とよい。(5) A titanium silicide film 22 is formed on the poly-Si layer 14 by reacting the Si film 18 and the Ti film 16 by heat treatment. The heat treatment is performed at a temperature of Ti silicidation temperature of 600 ° C. or higher. In order to form stoichiometric TiSi ₂ , heat treatment at 800 ° C. is preferable.

【００２１】上記のようにしてポリＳｉ層１４上にチタ
ンシリサイド膜２２を形成し、層１４及び膜２２の積層
をゲート電極・配線層２４として用いると、低抵抗の配
線を実現することができる。When the titanium silicide film 22 is formed on the poly-Si layer 14 as described above, and the layer 14 and the film 22 are used as the gate electrode / wiring layer 24, a low-resistance wiring can be realized. .

【００２２】図６は、図３の工程でレジスト層２０Ａを
露光する場合について反射率のスパッタＳｉ膜厚依存性
を示すものである。ここで、反射率は、次の数１の式で
表わされる。FIG. 6 shows the dependency of the reflectance on the sputtered Si film thickness when the resist layer 20A is exposed in the step of FIG. Here, the reflectance is represented by the following equation (1).

【００２３】[0023]

【数１】 図６において、露光用の光としては、波長が４３６［ｎ
ｍ］のｇ線を用いている。(Equation 1) In FIG. 6, light for exposure has a wavelength of 436 [n].
m] g line is used.

【００２４】図６によれば、反射率が最低となるスパッ
タＳｉ膜厚は、約８［ｎｍ］である。従って、Ｓｉ膜１
８Ａの厚さを８［ｎｍ］又はその近傍の値に設定するこ
とにより良好な反射防止効果が得られる。According to FIG. 6, the thickness of the sputtered Si film having the lowest reflectance is about 8 [nm]. Therefore, the Si film 1
By setting the thickness of 8A to 8 [nm] or a value in the vicinity thereof, a good antireflection effect can be obtained.

【００２５】この発明は、上記実施例に限定されるもの
ではなく、種々の改変形態で実施可能であり、例えば次
のような変更が可能である。The present invention is not limited to the above embodiment, but can be implemented in various modifications, for example, the following changes are possible.

【００２６】（１）ポリＳｉ層１４Ａ（１４）の代りに
ポリサイド層（ポリＳｉ層の上に例えばＭｏＳｉ₂ 、Ｗ
Ｓｉ₂ 又はＴａＳｉ₂ 等のシリサイド層を積層したも
の）を用いてもよい。この場合、ＴｉＳｉ₂ は、ＭｏＳ
ｉ₂ 、ＷＳｉ₂ 、ＴａＳｉ₂ に比べて比抵抗が低いの
で、配線抵抗はＴｉＳｉ₂ により更に低くなる。(1) Instead of the poly-Si layer 14A (14), a polycide layer (for example, MoSi ₂ , W
(A stack of silicide layers such as Si ₂ or TaSi ₂ ) may be used. In this case, TiSi ₂ is MoS
Since the specific resistance is lower than i ₂ , WSi ₂ , and TaSi ₂ , the wiring resistance is further reduced by TiSi ₂ .

【００２７】（２）ゲート電極・配線以外の配線、例え
ばＷ、Ｍｏ、ＷＳｉ₂ ／Ａｌ合金／ＷＳｉ₂ 、ＭｏＳｉ
₂ ／Ａｌ合金／ＭｏＳｉ₂ 等の配線にもこの発明を適用
可能である。ここで、Ａ／Ｂ／Ｃなる表記は、下から順
にＣ層、Ｂ層及びＡ層からなる積層を示す。配線構造に
よっては、図５で述べた熱処理が許されない場合もある
が、その場合でも反射防止効果は得られる。(2) Wiring other than the gate electrode / wiring, for example, W, Mo, WSi ₂ / Al alloy / WSi ₂ , MoSi
_The present invention is also applicable to wiring such as ₂ / Al alloy / MoSi ₂ . Here, the notation A / B / C indicates a lamination composed of the C layer, the B layer, and the A layer in order from the bottom. Although the heat treatment described with reference to FIG. 5 may not be permitted depending on the wiring structure, the antireflection effect can be obtained even in such a case.

【００２８】[0028]

【発明の効果】以上のように、この発明に係る半導体装
置によれば、反射防止膜としてシリコン膜を用いたの
で、エッチングが容易となる。また、レジスト染料を添
加するものではないので、レジストの解像度が低下する
こともない。従って、微細な配線を精度よく形成できる
効果が得られる。さらに、導電材層の表面に反射防止膜
としてのシリコン膜を残存させると共にシリコン膜の下
の層をチタン層、タングステン層、モリブデン層、タン
グステンシリサイド層又はモリブデンシリサイド層とし
たので、配線を覆う絶縁膜に接続孔を形成する際に反射
防止効果を期待できること、配線中へのシリコン析出を
回避できることなどの効果も得られる。 As described above, the semiconductor device according to the present invention is
According to location, since a silicon film as an antireflection film, it is easy to etch. Further, since the resist dye is not added, the resolution of the resist does not decrease. Therefore, an effect that a fine wiring can be accurately formed can be obtained. Furthermore, an anti-reflection film is applied on the surface of the conductive material layer.
While leaving the silicon film as
Layers of titanium, tungsten, molybdenum,
Gusten silicide layer or molybdenum silicide layer
When connecting holes are formed in the insulating film that covers the wiring,
Prevention effect, silicon deposition in wiring
Effects such as avoidance can also be obtained.

【００２９】その上、この発明に係る半導体装置の製法
によれば、反射防止膜としてシリコン膜を用いると共に
Ｔｉ／ポリシリコン積層又はＴｉ／ポリサイド積層から
なる導電材層の表面において反射防止膜としてのシリコ
ン膜とその下のチタン層とを反応させてチタンシリサイ
ド膜を形成し、しかもチタンシリサイド膜を形成する際
にポリシリコン層又はポリサイド層を残存させるように
したので、高精度の配線形成が可能になることに加え
て、低抵抗配線を実現できること、配線抵抗の制御が容
易になることなどの効果も得られる。 In addition, a method for manufacturing a semiconductor device according to the present invention.
According to this, a silicon film is used as an anti-reflection film and
From Ti / polysilicon laminate or Ti / polycide laminate
When a titanium silicide film is formed by reacting a silicon film as an anti-reflection film and a titanium layer therebelow on the surface of the conductive material layer to form a titanium silicide film
The polysilicon layer or polycide layer
In addition to being able to form high-precision wiring,
To achieve low-resistance wiring and to control wiring resistance.
Effects such as facilitation can also be obtained.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 この発明の一実施例に係るゲート電極・配線
形成法におけるポリＳｉ堆積工程を示す基板断面図であ
る。FIG. 1 is a substrate cross-sectional view showing a poly-Si deposition step in a gate electrode / wiring forming method according to one embodiment of the present invention.

【図２】 図１の工程に続くＴｉ，Ｓｉのスパッタ工程
を示す基板断面図である。FIG. 2 is a cross-sectional view of a substrate showing a Ti, Si sputtering process following the process of FIG. 1;

【図３】 図２の工程に続くレジストパターン形成工程
を示す基板断面図である。FIG. 3 is a cross-sectional view of a substrate showing a resist pattern forming step following the step of FIG. 2;

【図４】 図３の工程に続く選択エッチング工程を示す
基板断面図である。FIG. 4 is a sectional view of the substrate showing a selective etching step following the step of FIG. 3;

【図５】 図４の工程に続くシリサイド膜形成工程を示
す基板断面図である。FIG. 5 is a cross-sectional view of the substrate showing a silicide film forming step following the step of FIG. 4;

【図６】 図３の工程でレジスト層を露光する場合につ
いて反射率のスパッタＳｉ膜厚依存性を示すグラフであ
る。FIG. 6 is a graph showing the dependency of the reflectance on the thickness of a sputtered Si film when the resist layer is exposed in the step of FIG. 3;

【図７】 従来のレジスト露光工程を示す基板断面図で
ある。FIG. 7 is a sectional view of a substrate showing a conventional resist exposure step.

【図８】 図７の工程の後レジスト現像処理を経た基板
を示す上面図である。FIG. 8 is a top view showing the substrate that has undergone a resist development process after the process of FIG. 7;

【図９】 図８のＸ−Ｘ’線に沿う断面図である。FIG. 9 is a sectional view taken along the line X-X ′ in FIG. 8;

【図１０】 図８のＹ−Ｙ’線に沿う断面図である。FIG. 10 is a sectional view taken along the line Y-Y 'of FIG.

【図１１】 染料入りレジストを用いる従来技術を示す
基板断面図である。FIG. 11 is a sectional view of a substrate showing a conventional technique using a dye-containing resist.

【図１２】 反射防止膜を用いる従来技術を示す基板断
面図である。FIG. 12 is a sectional view of a substrate showing a conventional technique using an anti-reflection film.

【符号の説明】[Explanation of symbols]

１０：半導体基板、１２：ゲート絶縁膜、１４Ａ，１
４：ポリＳｉ層、１６Ａ，１６：Ｔｉ膜、１８Ａ，１
８：Ｓｉ膜、２０Ａ，２０：レジスト層、２２：チタン
シリサイド膜、２４：ゲート電極・配線層。10: semiconductor substrate, 12: gate insulating film, 14A, 1
4: Poly Si layer, 16A, 16: Ti film, 18A, 1
8: Si film, 20A, 20: resist layer, 22: titanium silicide film, 24: gate electrode / wiring layer.

フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/027 H01L 21/3205 H01L 21/3213 Continuation of the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 21/027 H01L 21/3205 H01L 21/3213

Claims (2)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】少なくとも表面が光反射性を有する導電材
層と、この導電材層の表面に被着された反射防止膜とを
有する配線をそなえた半導体装置において、ポリシリコン層にチタン層を重ねた第１の積層と、ポリ
サイド層にチタン層を重ねた第２の積層と、アルミニウ
ム合金層にタングステンシリサイド層又はモリブデンシ
リサイド層を重ねた第３の積層と、タングステン層と、
モリブデン層とのうちのいずれかの層で前記導電材層を
構成すると共にシリコン膜で前記反射防止膜を構成し、
前記配線の完成状態において前記導電材層の表面に前記
シリコン膜が残存する ことを特徴とする半導体装置。In a semiconductor device provided with a wiring having at least a conductive material layer having a light-reflecting surface and an anti-reflection film applied to the surface of the conductive material layer, a titanium layer is added to a polysilicon layer. The first stack of layers and poly
A second lamination of a titanium layer on the side layer and aluminum
Tungsten silicide layer or molybdenum
A third lamination in which a reside layer is laminated, a tungsten layer,
The conductive material layer with any one of a molybdenum layer and
Configuring and forming the antireflection film with a silicon film,
In the completed state of the wiring, the surface of the conductive material layer
A semiconductor device in which a silicon film remains . 【請求項２】ポリシリコン層にチタン層を重ねた第１の
積層と、ポリサイド層にチタン層を重ねた第２の積層と
のうちのいずれかの層からなる導電材層を基板の絶縁性
表面の上に形成する工程と、 前記導電材層を構成するチタン層の表面に反射防止用の
シリコン膜を被着する工程と、 前記シリコン膜の上にレジスト層を被着した後このレジ
スト層にフォトリソグラフィ処理を施すことにより所望
の配線パターンに対応して前記レジスト層を残存させる
工程と、 前記レジスト層の残存部をエッチングマスクとして前記
シリコン膜と前記導電材層との積層を選択的にエッチン
グすることにより該積層の残存部からなる配線層を形成
する工程と、 前記配線層を構成するチタン層及びシリコン膜を熱処理
により反応させてチタンシリサイド膜を形成することに
より該チタンシリサイド膜の下に前記配線層を構成する
ポリシリコン層又はポリサイド層を残存させる工程とを
含み、 前記チタンシリサイド膜を前記配線層の一部として使用
することを特徴とする半導体装置の製法。2. A first method in which a titanium layer is superposed on a polysilicon layer.
Stacking, a second stacking of a titanium layer on a polycide layer,
The conductive material layer consisting of any one of the above
Forming on the surface, a step of depositing a silicon film for preventing reflection on the surface of the titanium layer forming the conductive material layer, the resist layer was deposited a resist layer on the silicon film Subjecting the resist layer to a desired wiring pattern by subjecting the resist layer to a photolithography process, and selectively stacking the silicon film and the conductive material layer using the remaining portion of the resist layer as an etching mask. particular form and forming a wiring layer consisting of the remaining portion of the laminated by etching, the titanium silicide film is reacted by heat treatment of titanium layer and the silicon film constituting the wiring layer
Forming the wiring layer below the titanium silicide film
Leaving a polysilicon layer or a polycide layer , wherein the titanium silicide film is used as a part of the wiring layer.