JP3102513B2 - 電圧信号入力装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えばプロセスの制御
状態を示す１ビットのステータス信号を、電圧信号とし
て入力する電圧信号入力装置に関し、更に詳しくは、分
散形制御装置やプログラマブルコントローラ等にプロセ
スからの電圧信号を入力する場合に適用される電圧信号
入力装置に関する。

【０００２】

【従来の技術】プロセスを制御するための各種システム
では、制御対象である機器から直流電圧信号やＡＣ電圧
信号あるいは、開閉素子などのオン／オフ状態を１ビッ
トの信号としたＡＣ電圧信号あるいは直流電圧信号を入
力し、それらの信号に基づいてプロセス状況の監視や、
各種の制御演算等を実施している。この場合、制御対象
（プロセス）からは、これらの接点信号やＡＣ電圧／電
流信号、ＤＣ電圧／電流信号等が伝送路を介して送られ
てくることとなる。

【０００３】図１２は、リレー接点のような開閉信号に
対応する電圧信号を入力する従来の電圧信号入力装置の
一例を示す構成ブロック図である。図において、１は交
流電源、２はリレーのような開閉接点で、交流電源１に
対して直列に接続され、開閉接点に応じた交流電圧信号
を出力するようになっている。Ｄ１，Ｃ１は交流電圧信
号を整流平滑して直流電圧信号Ｖｒｅｆにする整流ダイ
オードと平滑用コンデンサである。ＰＣは直流電圧信号
Ｖｒｅｆが抵抗Ｒ１を介して加わり、この電圧信号によ
って駆動されるフォトカップラで、ここで信号絶縁が行
われる。

【０００４】ＲＣはフォトカップラＰＣからの信号を電
圧信号に変換する抵抗、ＢＵＦは信号絶縁されたディジ
タル信号ＤＩを出力するバッフアである。

【０００５】

【発明が解決しようとする課題】この様な構成の従来の
電圧信号入力装置において、交流電源１の周期をＴＰ、
フォトカップラＰＣの順方向電流をＩＦとすると、コン
デンサＣ１の両端に生ずる電圧Ｖｒｅｆのリップル電圧
ＶＲは、ＶＲ＝（ＩＦ／Ｃ）・ＴＰとなる。ここで、周
期ＴＰ＝２０ｍｓ（５０ＨＺ）、ＶＲ＜１０Ｖ，ＩＦ＝
１０ｍＡとすると、コンデンサＣ１の容量は、Ｃ＝（１
０ｍＡ／１０Ｖ）・２０ｍｓ＝２０μＦとなる。

【０００６】容量２０μＦであって、ピーク電圧１４０
Ｖに耐えるコンデンサは、大型で回路が大きくなる上
に、高価になる問題点がある。また、このコンデンサに
蓄えられるエネルギーＥは、Ｅ＝（１／２）・ＣＶ²＝
０．２Ｊに達する。この為に安全上においても問題があ
る。また、入力電圧がオフ状態になったとき、前述した
エネルギーが抵抗Ｒ１やフォトカップラＰＣを介して放
電される。この為に、バッファＢＵＦから出力されるデ
ィジタル信号が、オフ状態になるまで周期ＴＰの数倍な
いし数十倍の時間がかかるという課題がある。

【０００７】本発明は、これらの点に鑑みてなされたも
ので、平滑用のコンデンサＣ１をなくし、回路の小型化
を図るとともに、安全性と応答性の向上を図ることので
きる電圧信号入力装置を提供することを目的とする。

【０００８】

【課題を解決するための手段】本発明の請求項１におい
ては、入力電圧信号を整流する整流回路と、この整流回
路の整流出力を電気的に絶縁して伝送する信号絶縁手段
と、この信号絶縁手段を介して伝送された出力信号から
短時間のオフ信号を除去するディジタルフィルタ回路と
を備え、前記ディジタルフィルタ回路は、クロック信号
により駆動され、前記信号絶縁手段を介して伝送された
出力信号を遅延させて出力する第一のフリップフロップ
回路と、前記クロック信号により駆動され、前記第一の
フリップフロップ回路の出力信号を遅延させて出力する
第二のフリップフロップ回路と、前記前記信号絶縁手段
を介して伝送された出力信号と、前記第一のフリップフ
ロップ回路の出力が反転された出力信号と、前記第二の
フリップフロップ回路の出力信号が入力されるゲート回
路と、前記クロック信号により駆動され、前記ゲート回
路の出力に応じて前記第一のフリップフロップ回路の出
力信号または前記第二のフリップフロップ回路の出力信
号が切り換えられて入力され、前記信号絶縁手段を介し
て伝送された出力信号から短時間のオフ信号が除去され
たディジタル出力信号を遅延させて出力する第三のフリ
ップフロップ回路、とを有することを特徴とする電圧信
号入力装置である。 本発明の請求項２においては、入力
電圧信号を整流する整流回路と、この整流回路の整流出
力を電気的に絶縁して伝送する信号絶縁手段と、この信
号絶縁手段を介して伝送された出力信号から短時間のオ
フ信号を除去するディジタルフィルタ回路とを備え、前
記ディジタルフィルタ回路は、クロック信号により駆動
され、前記信号絶縁手段を介して伝送された出力信号を
遅延させて出力する第一のフリップフロップ回路と、前
記信号絶縁手段を介して伝送された出力信号と、前記第
一のフリップフロップ回路の出力が反転された出力信号
と、後述の第三のフリップフロップ回路の出力信号が入
力されるゲート回路と、前記クロック信号により駆動さ
れ、前記ゲート回路の出力に応じて前記第一のフリップ
フロップ回路の出力信号または自らの出力信号が切り換
えられて入力され、前記信号絶縁手段を介して伝送され
た出力信号から短時間のオフ信号が除去されたディジタ
ル出力信号を遅延させて出力する第三のフリップフロッ
プ回路、とを有することを特徴と する電圧信号入力装置
である。

【０００９】

【作用】整流回路からは、単極性の全波整流または半波
整流された整流出力が得られ、信号絶縁手段はこの整流
出力により駆動される。信号絶縁手段は、整流出力を絶
縁してディジタルフィルタ回路に与える。ディジタルフ
ィルタ回路は、信号絶縁手段を介して伝送された整流出
力の中の短時間のオフ信号を除去し、それをディジタル
信号出力として送出する。

【００１０】

【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図１は、本発明の一実施例を示す構成ブロッ
ク図である。図において、１は交流電源、２はリレー接
点のような開閉素子で、プロセスの制御状態に応じたス
テータス信号を出力している。なお、交流電源自体がプ
ロセスの制御状態に応じてオン／オフを示すような場合
には、開閉素子２はないものとする。３は開閉素子２を
経て印加される交流入力電圧信号を整流するダイオード
ブリッジ整流回路で、平滑されない単極性の電圧信号Ｖ
ｒｅｃを出力する。ＰＣは単極性の電圧信号Ｖｒｅｃが
抵抗Ｒ１を介して印加され、この電圧信号によって駆動
される信号絶縁手段で、ここではフォトカップラが用い
られている。

【００１１】ＲＣはフォトカップラＰＣの負荷抵抗、Ｂ
ＵＦはフォトカップラＰＣを介して伝送された信号を受
けるバッファである。４はバッファＢＵＦの出力、即ち
信号絶縁手段ＰＣを介して伝送された絶縁ディジタル信
号ＤＢを入力するディジタルフィルタ回路で、印加され
る信号の中から短時間のオフ信号を除去し、ディジタル
信号ＤＩを出力するように構成してある。

【００１２】この様に構成した装置の動作を次に説明す
る。図２は、動作の一例を示すタイムチャートである。
いま、（ａ）に示すように、ＡＣ電圧信号Ｖｉｎが開閉
素子２のオン／オフに応じて出力される場合を想定す
る。 ダイオードブリッジ整流回路３は、交流電源電圧
を全波整流して（ｂ）に示すように、単極性の整流電圧
Ｖｒｅｃを出力する。信号絶縁手段ＰＣは、この整流電
圧信号によって駆動され、バッファＢＵＦの出力端に
（ｃ）に示すような、短いパルス信号Ｐを含むような絶
縁ディジタル信号ＤＢを出力する。

【００１３】ディジタルフィルタ回路４は、信号絶縁手
段ＰＣを介して伝送された絶縁ディジタル信号ＤＢの中
の短時間のオフ信号（短いパルス信号）Ｐを除去し、そ
れをディジタル出力信号ＤＩとして（ｄ）に示すように
出力する。ここでディジタル出力信号ＤＩは、図示する
ように立ち上がりと立ち下がりにおいて、それぞれＴ
Ｒ，ＴＦの遅れを持っているが、これは交流電源の周期
の最大で４０％（２×２×０．１）程度であり、通常の
動作ではほとんど影響のない値にすることができる。

【００１４】図３は、ディジタルフィルタ回路４の一例
を示す構成ブロック図である。この図で、ＦＦ１，ＦＦ
２，ＦＦ３はフリップフロップ回路、Ｇ１は絶縁ディジ
タル信号ＤＢ、フリップフロップ回路ＦＦ１，ＦＦ２の
出力Ｑ１，Ｑ２をそれぞれ入力するゲート回路、ＳＷ１
はゲート回路Ｇ１の出力によって駆動されるスイッチ
で、フリップフロップＦＦ１，ＦＦ２のいずれかの出力
Ｑ１，Ｑ２を選択して、フリップフロップＦＦ３に与え
るようになっている。

【００１５】フリップフロップＦＦ１，ＦＦ２は、シフ
トレジスタになっていて、ゲート回路Ｇ１の出力によっ
てフリップフロップＦＦ１，ＦＦ２のいずれかの出力Ｑ
１，Ｑ２を選択し、フリップフロップＦＦ３にラッチす
るように構成してある。なお、各フリップフロップは、
いずれもクロックＣＬＫで動作する。この回路では、全
波整流の場合のディジタルフィルタアルゴリズムとし
て、「絶縁ディジタル信号ＤＢが、指定時間（例えば１
クロック周期）以上続いたら、出力ディジタル信号ＤＩ
＝ＤＢ，それ以外のときは、ＤＩ＝変化しない」という
動作を実現するものである。

【００１６】図４は、図３の回路の動作を示すタイムチ
ャートである。この図で、（ａ）は各フリップフロップ
回路に印加されているクロックを示し、（ｂ）は絶縁デ
ィジタル信号ＤＢを示している。絶縁ディジタル信号Ｄ
Ｂが立ち上がった直後の区間ＴＲでは、フリップフロッ
プ回路ＦＦ１，ＦＦ２は、絶縁ディジタル信号ＤＢの立
ち上がりを受けて、（ｃ），（ｄ）に示すようにその出
力Ｑ１，Ｑ２が順次立ち上がり、２つ目のクロックで出
力ディジタル信号ＤＩも立ち上がる。

【００１７】絶縁ディジタル信号ＤＢが、途中で矢印Ｐ
に示すように一時的に「０」になると、各フリップフロ
ップＦＦ１，ＦＦ２の各出力Ｑ１，Ｑ２に反映される。
一時的に「０」になる区間が、クロックＣＬＫの１周期
より短い場合、出力Ｑ２が「０」になる前に絶縁ディジ
タル信号ＤＢが「１」になるために、ゲート回路Ｇ１の
出力は、（ｅ）に示すように「１」（ハイレベル）とな
り、スイッチＳＷ１はフリップフロップＦＦ２の出力Ｑ
２を選択し、フリップフロップＦＦ３はそれをラッチす
る。従ってフリップフロップＦＦ３のディジタル出力Ｄ
Ｉは、変化しないで（ｆ）に示すようにハイレベルの状
態を維持する。

【００１８】絶縁ディジタル信号ＤＢが立ち下がった直
後の区間ＴＦのように、絶縁ディジタル信号ＤＢがクロ
ック１周期より長い時間「０」になると、スイッチＳＷ
１は切り替わらず、絶縁ディジタル信号ＤＢが立ち下が
った直後からＴＦ経過した時点（絶縁ディジタル信号Ｄ
Ｂが立ち下がってからクロックの１周期が経過した時
点）で、フリップフロップ回路ＦＦ３からのディジタル
出力ＤＩは、（ｆ）に示すように立ち下がる。

【００１９】この様な動作により、絶縁ディジタル信号
ＤＢがクロックＣＬＫの１周期より短い間だけ、「０」
になるような場合があってもフリップフロップ回路ＦＦ
３からは、ハイレベルが維持されるようなディジタル出
力ＤＩを得ることができる。交流電源ＡＣを全波整流す
る場合、絶縁ディジタル信号ＤＢが短い間だけ、「０」
になるような時間は、例えば５０ＨＺの場合であれば２
ｍＳ程度であり、それは１周期の１／１０程度であるか
ら、クロックＣＬＫの周期を４ｍＳ程度に選定しておけ
ばよい。

【００２０】図５は、ディジタルフィルタ回路４の他の
例を示す構成ブロック図である。この実施例では、図３
の実施例において、フリップフロップ回路ＦＦ２を除い
て構成したものである。ゲート回路Ｇ１には、絶縁ディ
ジタル信号ＤＢ、フリップフロップ回路ＦＦ１，ＦＦ３
の出力をそれぞれ入力する。またスイッチＳＷ１はゲー
ト回路Ｇ１の出力によって、フリップフロップＦＦ１の
出力Ｑ１と、フリップフロップ回路ＦＦ３の出力Ｑ３を
選択して、フリップフロップＦＦ３に与えるようになっ
ている。

【００２１】図６は、図５において、全波整流の場合の
動作を示すタイムチャートである。ゲート回路Ｇ１は、
絶縁ディジタル信号ＤＢ、フリップフロップ回路ＦＦ１
の出力Ｑ１を反転した信号＜Ｑ１＞（＜＞は反転状態を
示すものとする）、フリップフロップ回路ＦＦ３の出力
Ｑ３を入力し、これらの信号の論理によりスイッチＳＷ
１を駆動するもので、その基本的な動作は図３の回路と
同様である。

【００２２】図７は、図３，図５において、ゲート回路
Ｇ１の他の構成を示す回路図である。ここでは、ゲート
回路Ｇ１からは、以下の論理式に従ってスイッチＳＷ１
の駆動信号Ｇ１が作られるように、３つのゲートで構成
してある。 Ｇ１＝（ＤＢ・＜Ｑ１＞・Ｑ２）＋（＜ＤＢ＞・Ｑ１・＜Ｑ２＞） 図３の場合 Ｇ１＝（ＤＢ・＜Ｑ１＞・ＤＩ）＋（＜ＤＢ＞・Ｑ１・＜ＤＩ＞） 図５の場合 このような構成のゲート回路を用いることにより、クロ
ック周期以下の正（「１」）パルスも処理を行うことが
できるようになり、インパルスノイズやスイッチのチャ
タリングを除去できる効果がある。

【００２３】図８は、図１の整流回路３が半波整流の場
合に用いられるディジタルフィルタ４の一例を示す構成
ブロック図である。整流回路３が半波整流回路で構成さ
れている場合、絶縁ディジタル信号ＤＢが「０」になる
時間が、全波整流回路の場合に比べて長くなる。従っ
て、この例では、絶縁ディジタル信号ＤＢが、「１」
（ハイレベル）になったら、ディジタル信号出力ＤＩ
を、ＤＩ＝「１」とする、交流電源の１周期以上、絶縁
ディジタル信号ＤＢが、「０」（ローレベル）となって
いたら、ディジタル信号出力ＤＩを、ＤＩ＝「０」とす
る、その他の場合は、ディジタル信号出力ＤＩを、ＤＩ
＝変化させないというディジタルフィルタのアルゴリズ
ムを実現するものである。

【００２４】ここでは、絶縁ディジタル信号ＤＢとクロ
ックＣＬＫとを入力するゲート回路Ｇ２、およびこのゲ
ート回路の出力信号が印加される単安定マルチバイブレ
ータＭＦＦで構成したものである。図９は、図８の動作
を示すタイムチャートである。ゲート回路Ｇ２は、
（ｃ）および（ｄ）に示すような絶縁ディジタル信号Ｄ
ＢとクロックＣＬＫを入力し、（ｅ）に示すように絶縁
ディジタル信号ＤＢがハイレベルになっている間に印加
されるクロックを出力している。単安定マルチバイブレ
ータＭＦＦは、そのパルス幅が交流電源の１周期より長
く設定されており、ゲート回路Ｇ２から出力される
（ｅ）に示すようなパルス信号をトリガー信号として受
け、（ｆ）に示すようなディジタル信号ＤＩを出力す
る。

【００２５】なお、この実施例においてはノイズの影響
を受ける恐れがあるので、絶縁ディジタル信号を、図７
に示すようなインパルスノイズ除去回路を経て印加する
ように構成してもよい。図１０は、図１の整流回路３が
半波整流の場合に用いられるディジタルフィルタ４の他
の例を示す構成ブロック図である。

【００２６】この例では、絶縁ディジタル信号ＤＢがク
リア端子に印加され、クロックＣＬＫを計数するカウン
タＣＮＴＲと、カウンタＣＮＴＲがクロックＣＬＫをＮ
個計数した場合に立ち上がる信号Ｑにより、セットされ
絶縁ディジタル信号ＤＢが「１」になった場合にリセッ
トされるフリップフロップＳＲＦＦとで構成したもので
ある。

【００２７】なお、以上の実施例では、いずれもディジ
タルフィルタ４をハードウェアによって構成したもので
あるが、マイクロプロセッサを用い、一定時間毎に絶縁
ディジタル信号を読み込み、図３，図５，図７，図８，
図１０等の動作と同じアルゴリズムを実行するようなプ
ログラムをインストールするようにしてもよい。図１１
は、複数の電圧信号を入力する場合の構成概念図であ
る。

【００２８】この実施例では、整流回路３１〜３ｎ、信
号絶縁手段ＰＣ１〜ＰＣｎを、それぞれの入力信号に対
して設け、一つのディジタルフィルタ回路４を各入力信
号で時分割で使用するように構成したものである。ここ
で、ディジタルフィルタ回路は、例えばＬＳＩで構成す
ることでコストを低減することが可能である。

【００２９】

【発明の効果】以上詳細に説明したように、本発明によ
れば以下の各効果を有する電圧信号入力装置が実現でき
る。 （ａ）トランス，高耐圧コンデンサ等大型で高価な部品
を使用しないので、回路が小型にできまた、コストを低
減することができる。 （ｂ）エネルギー蓄積部が存在しないので、安全性が高
くまた、高速応答が得られる。 （ｃ）ＤＣ入力に対しても同じ動作になるので、ＡＣ／
ＤＣ共用とすることができ、汎用性がある。 （ｄ）ディジタルフィルタをＬＳＩ化することで、さら
に集積化，低コスト化が可能である。

【図面の簡単な説明】

【図１】本発明の一実施例を示す構成ブロック図であ
る。

【図２】動作の一例を示すタイムチャートである。

【図３】ディジタルフィルタ回路の一例を示す構成ブロ
ック図である。

【図４】図３の回路の動作を示すタイムチャートであ
る。

【図５】ディジタルフィルタ回路の他の例を示す構成ブ
ロック図である。

【図６】図５において、全波整流の場合の動作を示すタ
イムチャートである。

【図７】図３，図５において、ゲート回路Ｇ１の他の構
成を示す回路図である。

【図８】図１の整流回路が半波整流の場合に用いられる
ディジタルフィルタの一例を示す構成ブロック図であ
る。

【図９】図８の動作を示すタイムチャートである。

【図１０】図１の整流回路が半波整流の場合に用いられ
るディジタルフィルタの他の例を示す構成ブロック図で
ある。

【図１１】複数の電圧信号を入力する場合の構成概念図
である。

【図１２】従来装置の一例を示す構成ブロック図であ
る。

【符号の説明】

１ 交流電源 ２ 開閉素子 ３ ダイオードブリッジ整流回路 ＰＣ 信号絶縁手段（フォトカップラ） ＲＣ ＰＣの負荷抵抗 ＢＵＦ バッファ ４ ディジタルフィルタ回路

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】入力電圧信号を整流する整流回路と、 この整流回路の整流出力を電気的に絶縁して伝送する信
   号絶縁手段と、 この信号絶縁手段を介して伝送された出力信号から短時
   間のオフ信号を除去するディジタルフィルタ回路とを備
   え、前記ディジタルフィルタ回路は、 クロック信号により駆動され、前記信号絶縁手段を介し
   て伝送された出力信号を遅延させて出力する第一のフリ
   ップフロップ回路と、 前記クロック信号により駆動され、前記第一のフリップ
   フロップ回路の出力信号を遅延させて出力する第二のフ
   リップフロップ回路と、前記前記信号絶縁手段を介して伝送された出力信号と、
   前記第一のフリップフロップ回路の出力が反転された出
   力信号と、前記第二のフリップフロップ回路の出力信号
   が入力されるゲート回路と、 前記クロック信号により駆動され、前記ゲート回路の出
   力に応じて前記第一のフリップフロップ回路の出力信号
   または前記第二のフリップフロップ回路の出力信号が切
   り換えられて入力され、前記信号絶縁手段を介して伝送
   された出力信号から短時間のオフ信号が除去されたディ
   ジタル出力信号を遅延させて出力する第三のフリップフ
   ロップ回路、とを有する ことを特徴とする電圧信号入力
   装置。
2. 【請求項２】入力電圧信号を整流する整流回路と、 この整流回路の整流出力を電気的に絶縁して伝送する信
   号絶縁手段と、 この信号絶縁手段を介して伝送された出力信号から短時
   間のオフ信号を除去するディジタルフィルタ回路とを備
   え、前記ディジタルフィルタ回路は、 クロック信号により駆動され、前記信号絶縁手段を介し
   て伝送された出力信号を遅延させて出力する第一のフリ
   ップフロップ回路と、 前記信号絶縁手段を介して伝送された出力信号と、前記
   第一のフリップフロップ回路の出力が反転された出力信
   号と、後述の第三のフリップフロップ回路の出力信号が
   入力されるゲート回路と、 前記クロック信号により駆動され、前記ゲート回路の出
   力に応じて前記第一の フリップフロップ回路の出力信号
   または自らの出力信号が切り換えられて入力され、前記
   信号絶縁手段を介して伝送された出力信号から短時間の
   オフ信号が除去されたディジタル出力信号を遅延させて
   出力する第三のフリップフロップ回路、とを有する こと
   を特徴とする電圧信号入力装置。