JP3102513B2 - 電圧信号入力装置 - Google Patents
電圧信号入力装置Info
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Description
【0001】
【産業上の利用分野】本発明は、例えばプロセスの制御
状態を示す1ビットのステータス信号を、電圧信号とし
て入力する電圧信号入力装置に関し、更に詳しくは、分
散形制御装置やプログラマブルコントローラ等にプロセ
スからの電圧信号を入力する場合に適用される電圧信号
入力装置に関する。
状態を示す1ビットのステータス信号を、電圧信号とし
て入力する電圧信号入力装置に関し、更に詳しくは、分
散形制御装置やプログラマブルコントローラ等にプロセ
スからの電圧信号を入力する場合に適用される電圧信号
入力装置に関する。
【0002】
【従来の技術】プロセスを制御するための各種システム
では、制御対象である機器から直流電圧信号やAC電圧
信号あるいは、開閉素子などのオン/オフ状態を1ビッ
トの信号としたAC電圧信号あるいは直流電圧信号を入
力し、それらの信号に基づいてプロセス状況の監視や、
各種の制御演算等を実施している。この場合、制御対象
(プロセス)からは、これらの接点信号やAC電圧/電
流信号、DC電圧/電流信号等が伝送路を介して送られ
てくることとなる。
では、制御対象である機器から直流電圧信号やAC電圧
信号あるいは、開閉素子などのオン/オフ状態を1ビッ
トの信号としたAC電圧信号あるいは直流電圧信号を入
力し、それらの信号に基づいてプロセス状況の監視や、
各種の制御演算等を実施している。この場合、制御対象
(プロセス)からは、これらの接点信号やAC電圧/電
流信号、DC電圧/電流信号等が伝送路を介して送られ
てくることとなる。
【0003】図12は、リレー接点のような開閉信号に
対応する電圧信号を入力する従来の電圧信号入力装置の
一例を示す構成ブロック図である。図において、1は交
流電源、2はリレーのような開閉接点で、交流電源1に
対して直列に接続され、開閉接点に応じた交流電圧信号
を出力するようになっている。D1,C1は交流電圧信
号を整流平滑して直流電圧信号Vrefにする整流ダイ
オードと平滑用コンデンサである。PCは直流電圧信号
Vrefが抵抗R1を介して加わり、この電圧信号によ
って駆動されるフォトカップラで、ここで信号絶縁が行
われる。
対応する電圧信号を入力する従来の電圧信号入力装置の
一例を示す構成ブロック図である。図において、1は交
流電源、2はリレーのような開閉接点で、交流電源1に
対して直列に接続され、開閉接点に応じた交流電圧信号
を出力するようになっている。D1,C1は交流電圧信
号を整流平滑して直流電圧信号Vrefにする整流ダイ
オードと平滑用コンデンサである。PCは直流電圧信号
Vrefが抵抗R1を介して加わり、この電圧信号によ
って駆動されるフォトカップラで、ここで信号絶縁が行
われる。
【0004】RCはフォトカップラPCからの信号を電
圧信号に変換する抵抗、BUFは信号絶縁されたディジ
タル信号DIを出力するバッフアである。
圧信号に変換する抵抗、BUFは信号絶縁されたディジ
タル信号DIを出力するバッフアである。
【0005】
【発明が解決しようとする課題】この様な構成の従来の
電圧信号入力装置において、交流電源1の周期をTP、
フォトカップラPCの順方向電流をIFとすると、コン
デンサC1の両端に生ずる電圧Vrefのリップル電圧
VRは、VR=(IF/C)・TPとなる。ここで、周
期TP=20ms(50HZ)、VR<10V,IF=
10mAとすると、コンデンサC1の容量は、C=(1
0mA/10V)・20ms=20μFとなる。
電圧信号入力装置において、交流電源1の周期をTP、
フォトカップラPCの順方向電流をIFとすると、コン
デンサC1の両端に生ずる電圧Vrefのリップル電圧
VRは、VR=(IF/C)・TPとなる。ここで、周
期TP=20ms(50HZ)、VR<10V,IF=
10mAとすると、コンデンサC1の容量は、C=(1
0mA/10V)・20ms=20μFとなる。
【0006】容量20μFであって、ピーク電圧140
Vに耐えるコンデンサは、大型で回路が大きくなる上
に、高価になる問題点がある。また、このコンデンサに
蓄えられるエネルギーEは、E=(1/2)・CV2=
0.2Jに達する。この為に安全上においても問題があ
る。また、入力電圧がオフ状態になったとき、前述した
エネルギーが抵抗R1やフォトカップラPCを介して放
電される。この為に、バッファBUFから出力されるデ
ィジタル信号が、オフ状態になるまで周期TPの数倍な
いし数十倍の時間がかかるという課題がある。
Vに耐えるコンデンサは、大型で回路が大きくなる上
に、高価になる問題点がある。また、このコンデンサに
蓄えられるエネルギーEは、E=(1/2)・CV2=
0.2Jに達する。この為に安全上においても問題があ
る。また、入力電圧がオフ状態になったとき、前述した
エネルギーが抵抗R1やフォトカップラPCを介して放
電される。この為に、バッファBUFから出力されるデ
ィジタル信号が、オフ状態になるまで周期TPの数倍な
いし数十倍の時間がかかるという課題がある。
【0007】本発明は、これらの点に鑑みてなされたも
ので、平滑用のコンデンサC1をなくし、回路の小型化
を図るとともに、安全性と応答性の向上を図ることので
きる電圧信号入力装置を提供することを目的とする。
ので、平滑用のコンデンサC1をなくし、回路の小型化
を図るとともに、安全性と応答性の向上を図ることので
きる電圧信号入力装置を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明の請求項1におい
ては、入力電圧信号を整流する整流回路と、この整流回
路の整流出力を電気的に絶縁して伝送する信号絶縁手段
と、この信号絶縁手段を介して伝送された出力信号から
短時間のオフ信号を除去するディジタルフィルタ回路と
を備え、前記ディジタルフィルタ回路は、クロック信号
により駆動され、前記信号絶縁手段を介して伝送された
出力信号を遅延させて出力する第一のフリップフロップ
回路と、前記クロック信号により駆動され、前記第一の
フリップフロップ回路の出力信号を遅延させて出力する
第二のフリップフロップ回路と、前記前記信号絶縁手段
を介して伝送された出力信号と、前記第一のフリップフ
ロップ回路の出力が反転された出力信号と、前記第二の
フリップフロップ回路の出力信号が入力されるゲート回
路と、前記クロック信号により駆動され、前記ゲート回
路の出力に応じて前記第一のフリップフロップ回路の出
力信号または前記第二のフリップフロップ回路の出力信
号が切り換えられて入力され、前記信号絶縁手段を介し
て伝送された出力信号から短時間のオフ信号が除去され
たディジタル出力信号を遅延させて出力する第三のフリ
ップフロップ回路、とを有することを特徴とする電圧信
号入力装置である。 本発明の請求項2においては、入力
電圧信号を整流する整流回路と、この整流回路の整流出
力を電気的に絶縁して伝送する信号絶縁手段と、この信
号絶縁手段を介して伝送された出力信号から短時間のオ
フ信号を除去するディジタルフィルタ回路とを備え、前
記ディジタルフィルタ回路は、クロック信号により駆動
され、前記信号絶縁手段を介して伝送された出力信号を
遅延させて出力する第一のフリップフロップ回路と、前
記信号絶縁手段を介して伝送された出力信号と、前記第
一のフリップフロップ回路の出力が反転された出力信号
と、後述の第三のフリップフロップ回路の出力信号が入
力されるゲート回路と、前記クロック信号により駆動さ
れ、前記ゲート回路の出力に応じて前記第一のフリップ
フロップ回路の出力信号または自らの出力信号が切り換
えられて入力され、前記信号絶縁手段を介して伝送され
た出力信号から短時間のオフ信号が除去されたディジタ
ル出力信号を遅延させて出力する第三のフリップフロッ
プ回路、とを有することを特徴と する電圧信号入力装置
である。
ては、入力電圧信号を整流する整流回路と、この整流回
路の整流出力を電気的に絶縁して伝送する信号絶縁手段
と、この信号絶縁手段を介して伝送された出力信号から
短時間のオフ信号を除去するディジタルフィルタ回路と
を備え、前記ディジタルフィルタ回路は、クロック信号
により駆動され、前記信号絶縁手段を介して伝送された
出力信号を遅延させて出力する第一のフリップフロップ
回路と、前記クロック信号により駆動され、前記第一の
フリップフロップ回路の出力信号を遅延させて出力する
第二のフリップフロップ回路と、前記前記信号絶縁手段
を介して伝送された出力信号と、前記第一のフリップフ
ロップ回路の出力が反転された出力信号と、前記第二の
フリップフロップ回路の出力信号が入力されるゲート回
路と、前記クロック信号により駆動され、前記ゲート回
路の出力に応じて前記第一のフリップフロップ回路の出
力信号または前記第二のフリップフロップ回路の出力信
号が切り換えられて入力され、前記信号絶縁手段を介し
て伝送された出力信号から短時間のオフ信号が除去され
たディジタル出力信号を遅延させて出力する第三のフリ
ップフロップ回路、とを有することを特徴とする電圧信
号入力装置である。 本発明の請求項2においては、入力
電圧信号を整流する整流回路と、この整流回路の整流出
力を電気的に絶縁して伝送する信号絶縁手段と、この信
号絶縁手段を介して伝送された出力信号から短時間のオ
フ信号を除去するディジタルフィルタ回路とを備え、前
記ディジタルフィルタ回路は、クロック信号により駆動
され、前記信号絶縁手段を介して伝送された出力信号を
遅延させて出力する第一のフリップフロップ回路と、前
記信号絶縁手段を介して伝送された出力信号と、前記第
一のフリップフロップ回路の出力が反転された出力信号
と、後述の第三のフリップフロップ回路の出力信号が入
力されるゲート回路と、前記クロック信号により駆動さ
れ、前記ゲート回路の出力に応じて前記第一のフリップ
フロップ回路の出力信号または自らの出力信号が切り換
えられて入力され、前記信号絶縁手段を介して伝送され
た出力信号から短時間のオフ信号が除去されたディジタ
ル出力信号を遅延させて出力する第三のフリップフロッ
プ回路、とを有することを特徴と する電圧信号入力装置
である。
【0009】
【作用】整流回路からは、単極性の全波整流または半波
整流された整流出力が得られ、信号絶縁手段はこの整流
出力により駆動される。信号絶縁手段は、整流出力を絶
縁してディジタルフィルタ回路に与える。ディジタルフ
ィルタ回路は、信号絶縁手段を介して伝送された整流出
力の中の短時間のオフ信号を除去し、それをディジタル
信号出力として送出する。
整流された整流出力が得られ、信号絶縁手段はこの整流
出力により駆動される。信号絶縁手段は、整流出力を絶
縁してディジタルフィルタ回路に与える。ディジタルフ
ィルタ回路は、信号絶縁手段を介して伝送された整流出
力の中の短時間のオフ信号を除去し、それをディジタル
信号出力として送出する。
【0010】
【実施例】以下図面を用いて本発明の一実施例を詳細に
説明する。図1は、本発明の一実施例を示す構成ブロッ
ク図である。図において、1は交流電源、2はリレー接
点のような開閉素子で、プロセスの制御状態に応じたス
テータス信号を出力している。なお、交流電源自体がプ
ロセスの制御状態に応じてオン/オフを示すような場合
には、開閉素子2はないものとする。3は開閉素子2を
経て印加される交流入力電圧信号を整流するダイオード
ブリッジ整流回路で、平滑されない単極性の電圧信号V
recを出力する。PCは単極性の電圧信号Vrecが
抵抗R1を介して印加され、この電圧信号によって駆動
される信号絶縁手段で、ここではフォトカップラが用い
られている。
説明する。図1は、本発明の一実施例を示す構成ブロッ
ク図である。図において、1は交流電源、2はリレー接
点のような開閉素子で、プロセスの制御状態に応じたス
テータス信号を出力している。なお、交流電源自体がプ
ロセスの制御状態に応じてオン/オフを示すような場合
には、開閉素子2はないものとする。3は開閉素子2を
経て印加される交流入力電圧信号を整流するダイオード
ブリッジ整流回路で、平滑されない単極性の電圧信号V
recを出力する。PCは単極性の電圧信号Vrecが
抵抗R1を介して印加され、この電圧信号によって駆動
される信号絶縁手段で、ここではフォトカップラが用い
られている。
【0011】RCはフォトカップラPCの負荷抵抗、B
UFはフォトカップラPCを介して伝送された信号を受
けるバッファである。4はバッファBUFの出力、即ち
信号絶縁手段PCを介して伝送された絶縁ディジタル信
号DBを入力するディジタルフィルタ回路で、印加され
る信号の中から短時間のオフ信号を除去し、ディジタル
信号DIを出力するように構成してある。
UFはフォトカップラPCを介して伝送された信号を受
けるバッファである。4はバッファBUFの出力、即ち
信号絶縁手段PCを介して伝送された絶縁ディジタル信
号DBを入力するディジタルフィルタ回路で、印加され
る信号の中から短時間のオフ信号を除去し、ディジタル
信号DIを出力するように構成してある。
【0012】この様に構成した装置の動作を次に説明す
る。図2は、動作の一例を示すタイムチャートである。
いま、(a)に示すように、AC電圧信号Vinが開閉
素子2のオン/オフに応じて出力される場合を想定す
る。 ダイオードブリッジ整流回路3は、交流電源電圧
を全波整流して(b)に示すように、単極性の整流電圧
Vrecを出力する。信号絶縁手段PCは、この整流電
圧信号によって駆動され、バッファBUFの出力端に
(c)に示すような、短いパルス信号Pを含むような絶
縁ディジタル信号DBを出力する。
る。図2は、動作の一例を示すタイムチャートである。
いま、(a)に示すように、AC電圧信号Vinが開閉
素子2のオン/オフに応じて出力される場合を想定す
る。 ダイオードブリッジ整流回路3は、交流電源電圧
を全波整流して(b)に示すように、単極性の整流電圧
Vrecを出力する。信号絶縁手段PCは、この整流電
圧信号によって駆動され、バッファBUFの出力端に
(c)に示すような、短いパルス信号Pを含むような絶
縁ディジタル信号DBを出力する。
【0013】ディジタルフィルタ回路4は、信号絶縁手
段PCを介して伝送された絶縁ディジタル信号DBの中
の短時間のオフ信号(短いパルス信号)Pを除去し、そ
れをディジタル出力信号DIとして(d)に示すように
出力する。ここでディジタル出力信号DIは、図示する
ように立ち上がりと立ち下がりにおいて、それぞれT
R,TFの遅れを持っているが、これは交流電源の周期
の最大で40%(2×2×0.1)程度であり、通常の
動作ではほとんど影響のない値にすることができる。
段PCを介して伝送された絶縁ディジタル信号DBの中
の短時間のオフ信号(短いパルス信号)Pを除去し、そ
れをディジタル出力信号DIとして(d)に示すように
出力する。ここでディジタル出力信号DIは、図示する
ように立ち上がりと立ち下がりにおいて、それぞれT
R,TFの遅れを持っているが、これは交流電源の周期
の最大で40%(2×2×0.1)程度であり、通常の
動作ではほとんど影響のない値にすることができる。
【0014】図3は、ディジタルフィルタ回路4の一例
を示す構成ブロック図である。この図で、FF1,FF
2,FF3はフリップフロップ回路、G1は絶縁ディジ
タル信号DB、フリップフロップ回路FF1,FF2の
出力Q1,Q2をそれぞれ入力するゲート回路、SW1
はゲート回路G1の出力によって駆動されるスイッチ
で、フリップフロップFF1,FF2のいずれかの出力
Q1,Q2を選択して、フリップフロップFF3に与え
るようになっている。
を示す構成ブロック図である。この図で、FF1,FF
2,FF3はフリップフロップ回路、G1は絶縁ディジ
タル信号DB、フリップフロップ回路FF1,FF2の
出力Q1,Q2をそれぞれ入力するゲート回路、SW1
はゲート回路G1の出力によって駆動されるスイッチ
で、フリップフロップFF1,FF2のいずれかの出力
Q1,Q2を選択して、フリップフロップFF3に与え
るようになっている。
【0015】フリップフロップFF1,FF2は、シフ
トレジスタになっていて、ゲート回路G1の出力によっ
てフリップフロップFF1,FF2のいずれかの出力Q
1,Q2を選択し、フリップフロップFF3にラッチす
るように構成してある。なお、各フリップフロップは、
いずれもクロックCLKで動作する。この回路では、全
波整流の場合のディジタルフィルタアルゴリズムとし
て、「絶縁ディジタル信号DBが、指定時間(例えば1
クロック周期)以上続いたら、出力ディジタル信号DI
=DB,それ以外のときは、DI=変化しない」という
動作を実現するものである。
トレジスタになっていて、ゲート回路G1の出力によっ
てフリップフロップFF1,FF2のいずれかの出力Q
1,Q2を選択し、フリップフロップFF3にラッチす
るように構成してある。なお、各フリップフロップは、
いずれもクロックCLKで動作する。この回路では、全
波整流の場合のディジタルフィルタアルゴリズムとし
て、「絶縁ディジタル信号DBが、指定時間(例えば1
クロック周期)以上続いたら、出力ディジタル信号DI
=DB,それ以外のときは、DI=変化しない」という
動作を実現するものである。
【0016】図4は、図3の回路の動作を示すタイムチ
ャートである。この図で、(a)は各フリップフロップ
回路に印加されているクロックを示し、(b)は絶縁デ
ィジタル信号DBを示している。絶縁ディジタル信号D
Bが立ち上がった直後の区間TRでは、フリップフロッ
プ回路FF1,FF2は、絶縁ディジタル信号DBの立
ち上がりを受けて、(c),(d)に示すようにその出
力Q1,Q2が順次立ち上がり、2つ目のクロックで出
力ディジタル信号DIも立ち上がる。
ャートである。この図で、(a)は各フリップフロップ
回路に印加されているクロックを示し、(b)は絶縁デ
ィジタル信号DBを示している。絶縁ディジタル信号D
Bが立ち上がった直後の区間TRでは、フリップフロッ
プ回路FF1,FF2は、絶縁ディジタル信号DBの立
ち上がりを受けて、(c),(d)に示すようにその出
力Q1,Q2が順次立ち上がり、2つ目のクロックで出
力ディジタル信号DIも立ち上がる。
【0017】絶縁ディジタル信号DBが、途中で矢印P
に示すように一時的に「0」になると、各フリップフロ
ップFF1,FF2の各出力Q1,Q2に反映される。
一時的に「0」になる区間が、クロックCLKの1周期
より短い場合、出力Q2が「0」になる前に絶縁ディジ
タル信号DBが「1」になるために、ゲート回路G1の
出力は、(e)に示すように「1」(ハイレベル)とな
り、スイッチSW1はフリップフロップFF2の出力Q
2を選択し、フリップフロップFF3はそれをラッチす
る。従ってフリップフロップFF3のディジタル出力D
Iは、変化しないで(f)に示すようにハイレベルの状
態を維持する。
に示すように一時的に「0」になると、各フリップフロ
ップFF1,FF2の各出力Q1,Q2に反映される。
一時的に「0」になる区間が、クロックCLKの1周期
より短い場合、出力Q2が「0」になる前に絶縁ディジ
タル信号DBが「1」になるために、ゲート回路G1の
出力は、(e)に示すように「1」(ハイレベル)とな
り、スイッチSW1はフリップフロップFF2の出力Q
2を選択し、フリップフロップFF3はそれをラッチす
る。従ってフリップフロップFF3のディジタル出力D
Iは、変化しないで(f)に示すようにハイレベルの状
態を維持する。
【0018】絶縁ディジタル信号DBが立ち下がった直
後の区間TFのように、絶縁ディジタル信号DBがクロ
ック1周期より長い時間「0」になると、スイッチSW
1は切り替わらず、絶縁ディジタル信号DBが立ち下が
った直後からTF経過した時点(絶縁ディジタル信号D
Bが立ち下がってからクロックの1周期が経過した時
点)で、フリップフロップ回路FF3からのディジタル
出力DIは、(f)に示すように立ち下がる。
後の区間TFのように、絶縁ディジタル信号DBがクロ
ック1周期より長い時間「0」になると、スイッチSW
1は切り替わらず、絶縁ディジタル信号DBが立ち下が
った直後からTF経過した時点(絶縁ディジタル信号D
Bが立ち下がってからクロックの1周期が経過した時
点)で、フリップフロップ回路FF3からのディジタル
出力DIは、(f)に示すように立ち下がる。
【0019】この様な動作により、絶縁ディジタル信号
DBがクロックCLKの1周期より短い間だけ、「0」
になるような場合があってもフリップフロップ回路FF
3からは、ハイレベルが維持されるようなディジタル出
力DIを得ることができる。交流電源ACを全波整流す
る場合、絶縁ディジタル信号DBが短い間だけ、「0」
になるような時間は、例えば50HZの場合であれば2
mS程度であり、それは1周期の1/10程度であるか
ら、クロックCLKの周期を4mS程度に選定しておけ
ばよい。
DBがクロックCLKの1周期より短い間だけ、「0」
になるような場合があってもフリップフロップ回路FF
3からは、ハイレベルが維持されるようなディジタル出
力DIを得ることができる。交流電源ACを全波整流す
る場合、絶縁ディジタル信号DBが短い間だけ、「0」
になるような時間は、例えば50HZの場合であれば2
mS程度であり、それは1周期の1/10程度であるか
ら、クロックCLKの周期を4mS程度に選定しておけ
ばよい。
【0020】図5は、ディジタルフィルタ回路4の他の
例を示す構成ブロック図である。この実施例では、図3
の実施例において、フリップフロップ回路FF2を除い
て構成したものである。ゲート回路G1には、絶縁ディ
ジタル信号DB、フリップフロップ回路FF1,FF3
の出力をそれぞれ入力する。またスイッチSW1はゲー
ト回路G1の出力によって、フリップフロップFF1の
出力Q1と、フリップフロップ回路FF3の出力Q3を
選択して、フリップフロップFF3に与えるようになっ
ている。
例を示す構成ブロック図である。この実施例では、図3
の実施例において、フリップフロップ回路FF2を除い
て構成したものである。ゲート回路G1には、絶縁ディ
ジタル信号DB、フリップフロップ回路FF1,FF3
の出力をそれぞれ入力する。またスイッチSW1はゲー
ト回路G1の出力によって、フリップフロップFF1の
出力Q1と、フリップフロップ回路FF3の出力Q3を
選択して、フリップフロップFF3に与えるようになっ
ている。
【0021】図6は、図5において、全波整流の場合の
動作を示すタイムチャートである。ゲート回路G1は、
絶縁ディジタル信号DB、フリップフロップ回路FF1
の出力Q1を反転した信号<Q1>(<>は反転状態を
示すものとする)、フリップフロップ回路FF3の出力
Q3を入力し、これらの信号の論理によりスイッチSW
1を駆動するもので、その基本的な動作は図3の回路と
同様である。
動作を示すタイムチャートである。ゲート回路G1は、
絶縁ディジタル信号DB、フリップフロップ回路FF1
の出力Q1を反転した信号<Q1>(<>は反転状態を
示すものとする)、フリップフロップ回路FF3の出力
Q3を入力し、これらの信号の論理によりスイッチSW
1を駆動するもので、その基本的な動作は図3の回路と
同様である。
【0022】図7は、図3,図5において、ゲート回路
G1の他の構成を示す回路図である。ここでは、ゲート
回路G1からは、以下の論理式に従ってスイッチSW1
の駆動信号G1が作られるように、3つのゲートで構成
してある。 G1=(DB・<Q1>・Q2)+(<DB>・Q1・<Q2>) 図3の場合 G1=(DB・<Q1>・DI)+(<DB>・Q1・<DI>) 図5の場合 このような構成のゲート回路を用いることにより、クロ
ック周期以下の正(「1」)パルスも処理を行うことが
できるようになり、インパルスノイズやスイッチのチャ
タリングを除去できる効果がある。
G1の他の構成を示す回路図である。ここでは、ゲート
回路G1からは、以下の論理式に従ってスイッチSW1
の駆動信号G1が作られるように、3つのゲートで構成
してある。 G1=(DB・<Q1>・Q2)+(<DB>・Q1・<Q2>) 図3の場合 G1=(DB・<Q1>・DI)+(<DB>・Q1・<DI>) 図5の場合 このような構成のゲート回路を用いることにより、クロ
ック周期以下の正(「1」)パルスも処理を行うことが
できるようになり、インパルスノイズやスイッチのチャ
タリングを除去できる効果がある。
【0023】図8は、図1の整流回路3が半波整流の場
合に用いられるディジタルフィルタ4の一例を示す構成
ブロック図である。整流回路3が半波整流回路で構成さ
れている場合、絶縁ディジタル信号DBが「0」になる
時間が、全波整流回路の場合に比べて長くなる。従っ
て、この例では、絶縁ディジタル信号DBが、「1」
(ハイレベル)になったら、ディジタル信号出力DI
を、DI=「1」とする、交流電源の1周期以上、絶縁
ディジタル信号DBが、「0」(ローレベル)となって
いたら、ディジタル信号出力DIを、DI=「0」とす
る、その他の場合は、ディジタル信号出力DIを、DI
=変化させないというディジタルフィルタのアルゴリズ
ムを実現するものである。
合に用いられるディジタルフィルタ4の一例を示す構成
ブロック図である。整流回路3が半波整流回路で構成さ
れている場合、絶縁ディジタル信号DBが「0」になる
時間が、全波整流回路の場合に比べて長くなる。従っ
て、この例では、絶縁ディジタル信号DBが、「1」
(ハイレベル)になったら、ディジタル信号出力DI
を、DI=「1」とする、交流電源の1周期以上、絶縁
ディジタル信号DBが、「0」(ローレベル)となって
いたら、ディジタル信号出力DIを、DI=「0」とす
る、その他の場合は、ディジタル信号出力DIを、DI
=変化させないというディジタルフィルタのアルゴリズ
ムを実現するものである。
【0024】ここでは、絶縁ディジタル信号DBとクロ
ックCLKとを入力するゲート回路G2、およびこのゲ
ート回路の出力信号が印加される単安定マルチバイブレ
ータMFFで構成したものである。図9は、図8の動作
を示すタイムチャートである。ゲート回路G2は、
(c)および(d)に示すような絶縁ディジタル信号D
BとクロックCLKを入力し、(e)に示すように絶縁
ディジタル信号DBがハイレベルになっている間に印加
されるクロックを出力している。単安定マルチバイブレ
ータMFFは、そのパルス幅が交流電源の1周期より長
く設定されており、ゲート回路G2から出力される
(e)に示すようなパルス信号をトリガー信号として受
け、(f)に示すようなディジタル信号DIを出力す
る。
ックCLKとを入力するゲート回路G2、およびこのゲ
ート回路の出力信号が印加される単安定マルチバイブレ
ータMFFで構成したものである。図9は、図8の動作
を示すタイムチャートである。ゲート回路G2は、
(c)および(d)に示すような絶縁ディジタル信号D
BとクロックCLKを入力し、(e)に示すように絶縁
ディジタル信号DBがハイレベルになっている間に印加
されるクロックを出力している。単安定マルチバイブレ
ータMFFは、そのパルス幅が交流電源の1周期より長
く設定されており、ゲート回路G2から出力される
(e)に示すようなパルス信号をトリガー信号として受
け、(f)に示すようなディジタル信号DIを出力す
る。
【0025】なお、この実施例においてはノイズの影響
を受ける恐れがあるので、絶縁ディジタル信号を、図7
に示すようなインパルスノイズ除去回路を経て印加する
ように構成してもよい。図10は、図1の整流回路3が
半波整流の場合に用いられるディジタルフィルタ4の他
の例を示す構成ブロック図である。
を受ける恐れがあるので、絶縁ディジタル信号を、図7
に示すようなインパルスノイズ除去回路を経て印加する
ように構成してもよい。図10は、図1の整流回路3が
半波整流の場合に用いられるディジタルフィルタ4の他
の例を示す構成ブロック図である。
【0026】この例では、絶縁ディジタル信号DBがク
リア端子に印加され、クロックCLKを計数するカウン
タCNTRと、カウンタCNTRがクロックCLKをN
個計数した場合に立ち上がる信号Qにより、セットされ
絶縁ディジタル信号DBが「1」になった場合にリセッ
トされるフリップフロップSRFFとで構成したもので
ある。
リア端子に印加され、クロックCLKを計数するカウン
タCNTRと、カウンタCNTRがクロックCLKをN
個計数した場合に立ち上がる信号Qにより、セットされ
絶縁ディジタル信号DBが「1」になった場合にリセッ
トされるフリップフロップSRFFとで構成したもので
ある。
【0027】なお、以上の実施例では、いずれもディジ
タルフィルタ4をハードウェアによって構成したもので
あるが、マイクロプロセッサを用い、一定時間毎に絶縁
ディジタル信号を読み込み、図3,図5,図7,図8,
図10等の動作と同じアルゴリズムを実行するようなプ
ログラムをインストールするようにしてもよい。図11
は、複数の電圧信号を入力する場合の構成概念図であ
る。
タルフィルタ4をハードウェアによって構成したもので
あるが、マイクロプロセッサを用い、一定時間毎に絶縁
ディジタル信号を読み込み、図3,図5,図7,図8,
図10等の動作と同じアルゴリズムを実行するようなプ
ログラムをインストールするようにしてもよい。図11
は、複数の電圧信号を入力する場合の構成概念図であ
る。
【0028】この実施例では、整流回路31〜3n、信
号絶縁手段PC1〜PCnを、それぞれの入力信号に対
して設け、一つのディジタルフィルタ回路4を各入力信
号で時分割で使用するように構成したものである。ここ
で、ディジタルフィルタ回路は、例えばLSIで構成す
ることでコストを低減することが可能である。
号絶縁手段PC1〜PCnを、それぞれの入力信号に対
して設け、一つのディジタルフィルタ回路4を各入力信
号で時分割で使用するように構成したものである。ここ
で、ディジタルフィルタ回路は、例えばLSIで構成す
ることでコストを低減することが可能である。
【0029】
【発明の効果】以上詳細に説明したように、本発明によ
れば以下の各効果を有する電圧信号入力装置が実現でき
る。 (a)トランス,高耐圧コンデンサ等大型で高価な部品
を使用しないので、回路が小型にできまた、コストを低
減することができる。 (b)エネルギー蓄積部が存在しないので、安全性が高
くまた、高速応答が得られる。 (c)DC入力に対しても同じ動作になるので、AC/
DC共用とすることができ、汎用性がある。 (d)ディジタルフィルタをLSI化することで、さら
に集積化,低コスト化が可能である。
れば以下の各効果を有する電圧信号入力装置が実現でき
る。 (a)トランス,高耐圧コンデンサ等大型で高価な部品
を使用しないので、回路が小型にできまた、コストを低
減することができる。 (b)エネルギー蓄積部が存在しないので、安全性が高
くまた、高速応答が得られる。 (c)DC入力に対しても同じ動作になるので、AC/
DC共用とすることができ、汎用性がある。 (d)ディジタルフィルタをLSI化することで、さら
に集積化,低コスト化が可能である。
【図1】本発明の一実施例を示す構成ブロック図であ
る。
る。
【図2】動作の一例を示すタイムチャートである。
【図3】ディジタルフィルタ回路の一例を示す構成ブロ
ック図である。
ック図である。
【図4】図3の回路の動作を示すタイムチャートであ
る。
る。
【図5】ディジタルフィルタ回路の他の例を示す構成ブ
ロック図である。
ロック図である。
【図6】図5において、全波整流の場合の動作を示すタ
イムチャートである。
イムチャートである。
【図7】図3,図5において、ゲート回路G1の他の構
成を示す回路図である。
成を示す回路図である。
【図8】図1の整流回路が半波整流の場合に用いられる
ディジタルフィルタの一例を示す構成ブロック図であ
る。
ディジタルフィルタの一例を示す構成ブロック図であ
る。
【図9】図8の動作を示すタイムチャートである。
【図10】図1の整流回路が半波整流の場合に用いられ
るディジタルフィルタの他の例を示す構成ブロック図で
ある。
るディジタルフィルタの他の例を示す構成ブロック図で
ある。
【図11】複数の電圧信号を入力する場合の構成概念図
である。
である。
【図12】従来装置の一例を示す構成ブロック図であ
る。
る。
1 交流電源 2 開閉素子 3 ダイオードブリッジ整流回路 PC 信号絶縁手段(フォトカップラ) RC PCの負荷抵抗 BUF バッファ 4 ディジタルフィルタ回路
Claims (2)
- 【請求項1】入力電圧信号を整流する整流回路と、 この整流回路の整流出力を電気的に絶縁して伝送する信
号絶縁手段と、 この信号絶縁手段を介して伝送された出力信号から短時
間のオフ信号を除去するディジタルフィルタ回路とを備
え、前記ディジタルフィルタ回路は、 クロック信号により駆動され、前記信号絶縁手段を介し
て伝送された出力信号を遅延させて出力する第一のフリ
ップフロップ回路と、 前記クロック信号により駆動され、前記第一のフリップ
フロップ回路の出力信号を遅延させて出力する第二のフ
リップフロップ回路と、前記前記信号絶縁手段を介して伝送された出力信号と、
前記第一のフリップフロップ回路の出力が反転された出
力信号と、前記第二のフリップフロップ回路の出力信号
が入力されるゲート回路と、 前記クロック信号により駆動され、前記ゲート回路の出
力に応じて前記第一のフリップフロップ回路の出力信号
または前記第二のフリップフロップ回路の出力信号が切
り換えられて入力され、前記信号絶縁手段を介して伝送
された出力信号から短時間のオフ信号が除去されたディ
ジタル出力信号を遅延させて出力する第三のフリップフ
ロップ回路、とを有する ことを特徴とする電圧信号入力
装置。 - 【請求項2】入力電圧信号を整流する整流回路と、 この整流回路の整流出力を電気的に絶縁して伝送する信
号絶縁手段と、 この信号絶縁手段を介して伝送された出力信号から短時
間のオフ信号を除去するディジタルフィルタ回路とを備
え、前記ディジタルフィルタ回路は、 クロック信号により駆動され、前記信号絶縁手段を介し
て伝送された出力信号を遅延させて出力する第一のフリ
ップフロップ回路と、 前記信号絶縁手段を介して伝送された出力信号と、前記
第一のフリップフロップ回路の出力が反転された出力信
号と、後述の第三のフリップフロップ回路の出力信号が
入力されるゲート回路と、 前記クロック信号により駆動され、前記ゲート回路の出
力に応じて前記第一の フリップフロップ回路の出力信号
または自らの出力信号が切り換えられて入力され、前記
信号絶縁手段を介して伝送された出力信号から短時間の
オフ信号が除去されたディジタル出力信号を遅延させて
出力する第三のフリップフロップ回路、とを有する こと
を特徴とする電圧信号入力装置。
Priority Applications (9)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03327694A JP3102513B2 (ja) | 1991-12-11 | 1991-12-11 | 電圧信号入力装置 |
DE69211969T DE69211969T2 (de) | 1991-12-09 | 1992-11-12 | Verteiltes Steuersystem |
SG1996004580A SG43902A1 (en) | 1991-12-09 | 1992-11-12 | Distributed control system |
EP92119369A EP0546339B1 (en) | 1991-12-09 | 1992-11-12 | Distributed control system |
DE92119369T DE546339T1 (de) | 1991-12-09 | 1992-11-12 | Verteiltes Steuersystem. |
US07/981,378 US5390132A (en) | 1991-12-09 | 1992-11-25 | Distributed control system having a control unit to detect and control interruption of transmission to and from remote input/output devices |
KR1019920022853A KR950015162B1 (ko) | 1991-12-09 | 1992-11-30 | 분산형 제어장치 |
BR9204647A BR9204647A (pt) | 1991-12-09 | 1992-12-01 | Sistema de controle distribuido |
CN92114214A CN1057854C (zh) | 1991-12-09 | 1992-12-08 | 分布式控制*** |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP03327694A JP3102513B2 (ja) | 1991-12-11 | 1991-12-11 | 電圧信号入力装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05167390A JPH05167390A (ja) | 1993-07-02 |
JP3102513B2 true JP3102513B2 (ja) | 2000-10-23 |
Family
ID=18201937
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP03327694A Expired - Fee Related JP3102513B2 (ja) | 1991-12-09 | 1991-12-11 | 電圧信号入力装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3102513B2 (ja) |
-
1991
- 1991-12-11 JP JP03327694A patent/JP3102513B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05167390A (ja) | 1993-07-02 |
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Legal Events
Date | Code | Title | Description |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070825 Year of fee payment: 7 |
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FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080825 Year of fee payment: 8 |
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LAPS | Cancellation because of no payment of annual fees |