JP3100393B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティングゲート型メモリセルである
EEPROM（電気的に消去・書込み可能な読出し専用メモ
リ）メモリセルを有する半導体記憶装置に関するもので
ある。The present invention relates to a floating gate type memory cell.
The present invention relates to a semiconductor memory device having an EEPROM (electrically erasable and writable read-only memory) memory cell.

（従来の技術） 従来、このような分野の技術として米国特許第4,901,
320号明細書（文献１）、及び特開昭64−59693号公報
（文献２）に記載されるものがあった。(Prior Art) Conventionally, US Pat. No. 4,901,
Some of them are described in Japanese Patent Publication No. 320 (Reference 1) and Japanese Patent Application Laid-Open No. 64-59693 (Reference 2).

前記文献１には、EEPROMの誤り訂正の原理及び手法が
記載されている。この文献１に記載されているように、
EEPROMメモリセル、即ちフローティングゲート型MOS不
揮発性メモリ素子は、本質的に、消去状態を示す第１の
状態と、書込み状態を示す第２の状態と、この第１及び
第２の状態以外の第３の状態をとる。第３の状態は、一
般的に、製造された直後の状態でまだ消去も書込みも一
度も行われていない状態、あるいは複数回書込み及び消
去を繰り返して寿命になった状態、何らかの原因によっ
て不良になったメモリセルの状態のいずれかの状態であ
る。このようなEEPROMメモリセルの性質を利用して誤り
訂正が可能となる。Document 1 describes the principle and method of EEPROM error correction. As described in this document 1,
An EEPROM memory cell, that is, a floating gate type MOS nonvolatile memory element is essentially composed of a first state indicating an erased state, a second state indicating a written state, and a second state other than the first and second states. Take the state of 3. In general, the third state is a state immediately after manufacture, in which neither erasing nor writing has been performed yet, or a state in which writing and erasing are repeated a plurality of times to reach a life, or a failure due to some cause. The state is one of the states of the memory cell that has changed. Error correction can be performed by utilizing such a property of the EEPROM memory cell.

また、前記文献２には、低電圧及び低電流で動作可能
なEEPROMの技術が記載されている。このEEPROMでは、チ
ャージポンプ回路の段数を増加し、低い周波数で高電圧
スイッチを選択的に駆動し、さらに適当な定数によって
構成された回路手段を設けることにより、低電圧及び低
電流の動作を可能にしている。Also, the above-mentioned document 2 describes an EEPROM technology that can operate at low voltage and low current. This EEPROM enables low-voltage and low-current operation by increasing the number of stages of the charge pump circuit, selectively driving the high-voltage switch at a low frequency, and providing circuit means composed of appropriate constants. I have to.

（発明が解決しようとする課題） しかしながら、従来の装置では、メモリセル周辺の回
路構成が複雑であり、例えばメモリ容量が数ビット程度
のEEPROMを集積回路で構成しようとすると、メモリセル
周辺回路が形成面積の大部分を占め、全体として小さく
ならないという問題があった。また、寿命が長く、故障
が非常に少ないEEPROMを実現するために、種々の提案が
なされているが、信頼性を向上させるための回路を付加
することによってメモリセル面積が大きくなるため、形
成面積が小さく、しかも信頼性の高いEEPROMを得ること
が困難であった。(Problems to be Solved by the Invention) However, in a conventional device, a circuit configuration around a memory cell is complicated. For example, when an EEPROM having a memory capacity of about several bits is configured by an integrated circuit, the memory cell peripheral circuit is There is a problem that it occupies most of the formation area and does not become smaller as a whole. Various proposals have been made to realize an EEPROM having a long life and extremely few failures.However, adding a circuit for improving reliability increases the memory cell area. However, it was difficult to obtain a small and highly reliable EEPROM.

そこで本発明は、例えば数Ｋビット程度のEEPROMメモ
リセルを有する半導体記憶装置において、小面積で集積
化でき、かつ信頼性の高い半導体記憶装置を経済的に提
供するものである。Accordingly, the present invention economically provides a highly reliable semiconductor memory device that can be integrated in a small area in a semiconductor memory device having EEPROM memory cells of, for example, about several K bits.

（課題を解決するための手段） 前記課題を解決するために、本発明のうちの第１の発
明では、選択線が活性化されることにより、格納してい
るデータの読み出しあるいは入力されたデータを書込む
ことが可能なフローティングゲート型のトランジスタか
ら構成されるメモリセルを有する半導体記憶装置におい
て、第１及び第２のデータ転送線からなる一対のデータ
転送線対と、メモリセルと、第１の書込み／消去指示が
なされた時に、電源電圧より高い電圧を前記データ転送
線対の一方に供給し、第２の書込み／消去指示がなされ
た時に、電源電圧より高い電圧を該データ転送線対の他
方に供給する書込み／消去手段と、前記データ転送線対
から転送されてくる信号間の電位差を差動増幅する差動
増幅手段と、読み出し制御信号が第１の電圧レベルの時
に、前記データ転送線対と前記差動増幅手段を電気的に
接続し、前記読み出し制御信号が前記第１の電圧レベル
とは異なる第２の電圧レベルの時に、前記データ転送線
対と前記差動増幅手段との電気的な接続を抑制する接続
制御手段と、アドレスデータに応答して、前記選択線の
活性化状態を制御する選択手段とを、有している。(Means for Solving the Problems) In order to solve the above problems, according to a first aspect of the present invention, when a selection line is activated, stored data is read out or input data is read. In a semiconductor memory device having a memory cell formed of a floating gate transistor capable of writing data, a pair of data transfer line pairs including first and second data transfer lines, a memory cell, When a write / erase instruction is issued, a voltage higher than the power supply voltage is supplied to one of the data transfer line pairs. When a second write / erase instruction is issued, a voltage higher than the power supply voltage is applied to the data transfer line pair. Write / erase means for supplying the other of the data transfer lines, differential amplifying means for differentially amplifying the potential difference between signals transferred from the data transfer line pair, And when the read control signal is at a second voltage level different from the first voltage level, the data transfer line pair is electrically connected to the differential amplifier. A connection control unit that suppresses an electrical connection with the differential amplification unit; and a selection unit that controls an activation state of the selection line in response to address data.

ここで、前記メモリセルは、それぞれ第１電極、第２
電極及び制御電極を有するフローティングゲート型の第
１及び第２のトランジスタであって、互いに一方のトラ
ンジスタの該第１電極は他方のトランジスタの該制御電
極に接続されている該第１及び該第２のトランジスタ
と、前記第１のデータ転送線と前記第１のトランジスタ
の前記第１電極との間に接続され、前記選択線の活性化
状態に応じて、該第１のデータ転送線と該第１のトラン
ジスタの該第１電極との導通状態を制御する第１の転送
手段と、前記第２のデータ転送線と前記第２のトランジ
スタの前記第１電極との間に接続され、前記選択線の活
性化状態に応じて、該第２のデータ転送線と該第２のト
ランジスタの該第１電極との導通状態を制御する第２の
転送手段とを、有している。Here, the memory cells include a first electrode and a second electrode, respectively.
A first transistor and a second transistor of a floating gate type having an electrode and a control electrode, wherein the first electrode of one transistor is connected to the control electrode of the other transistor; And the first data transfer line and the first data transfer line are connected between the first data transfer line and the first electrode of the first transistor according to an activation state of the select line. A first transfer means for controlling a conductive state of the first transistor with the first electrode; and a selection line connected between the second data transfer line and the first electrode of the second transistor. And a second transfer means for controlling a conduction state between the second data transfer line and the first electrode of the second transistor according to the activation state of the second data transfer line.

第２の発明では、第１の発明において、前記半導体記
憶装置は、前記読み出し制御信号が前記第２の電圧レベ
ルの時に、入力されたデータに応じて電圧レベルが異な
る２つの出力信号を出力し、前記読み出し制御信号が前
記第１の電圧レベルの時に、前記２つの出力信号の電圧
レベルを同様な電圧レベルに固定するデータ制御手段を
有し、前記書込み／消去手段は、前記２つの出力信号を
受信し、前記２つの出力信号の電圧レベルが異なる時に
は、前記データ転送線対のいずれか一方に電源電圧より
高い電圧を供給するように動作し、前記２つの出力信号
が前記同様な電圧レベルの時には、電源電圧より高い電
圧を前記データ転送線対へ供給することが抑制される。In a second aspect based on the first aspect, the semiconductor memory device outputs two output signals having different voltage levels according to input data when the read control signal is at the second voltage level. And data control means for fixing the voltage levels of the two output signals to the same voltage level when the read control signal is at the first voltage level, and wherein the write / erase means comprises the two output signals. And when the two output signals have different voltage levels, it operates to supply a voltage higher than the power supply voltage to one of the data transfer line pairs, and the two output signals are at the same voltage level. In this case, supply of a voltage higher than the power supply voltage to the data transfer line pair is suppressed.

第３の発明では、第１または第２の発明において、前
記書込み／消去手段は、クロック信号に応じて電源電圧
より高い電圧を発生するチャージポンプ回路から構成さ
れる。In a third aspect based on the first or second aspect, the write / erase means includes a charge pump circuit that generates a voltage higher than a power supply voltage in response to a clock signal.

（作 用） 本発明では、第１、第２の転送手段を介して１ビット
のデータが第１、第２のトランジスタに相補的に記憶さ
れる。そして、前記記憶データを第１、第２の転送手
段、第１、第２のデータ転送線及び接続制御手段を介し
て差動増幅手段で読み出すことにより、メモリセルの寿
命の向上が図れると共に、第１及び第２のトランジスタ
のいずれか一方の不良状態を他方を他方のトランジスタ
で救済可能となるため、不良率の低減化が図れる。(Operation) In the present invention, 1-bit data is complementarily stored in the first and second transistors via the first and second transfer means. Then, the stored data is read out by the differential amplifier via the first and second transfer means, the first and second data transfer lines, and the connection control means, so that the life of the memory cell can be improved, Since the defect state of one of the first and second transistors can be remedied by the other transistor, the defect rate can be reduced.

書込み時及び消去時には、例えば、データ制御手段の
出力によって制御される書込み／消去手段からの書込み
及び消去に必要な高い電圧を第１、第２のデータ転送線
及び第１、第２の転送手段を介して第１及び第２のトラ
ンジスタに供給する。読み出し時には、第１、第２の転
送手段、第１、第２のデータ転送線及び接続制御手段を
介して、差動増幅手段によって第１及び第２のトランジ
スタに記憶されたスレッショルド電圧の差に対応した電
流を電圧差として読み出す。これにより、メモリセル及
びその周辺回路の回路構成が簡単になり、集積化時にお
ける回路形成面積の縮小化が図れる。At the time of writing and erasing, for example, a high voltage necessary for writing and erasing from the writing / erasing means controlled by the output of the data control means is applied to the first and second data transfer lines and the first and second transfer means. To the first and second transistors. At the time of reading, the difference between the threshold voltages stored in the first and second transistors by the differential amplifier means via the first and second transfer means, the first and second data transfer lines, and the connection control means. The corresponding current is read out as a voltage difference. This simplifies the circuit configuration of the memory cell and its peripheral circuits, and can reduce the circuit formation area during integration.

（実施例） 第１図は、本発明の一実施例を示すもので、EEPROMメ
モリセルを有する半導体記憶装置の回路図である。FIG. 1 shows an embodiment of the present invention and is a circuit diagram of a semiconductor memory device having an EEPROM memory cell.

この半導体記憶装置は、相補的な第１、第２のビット
線（データ転送線）BL,▲▼及びワード線（選択
線）WLOに接続されたメモリセル10と、アドレス（アド
レスデータ）ADをデコードしてワード線WLOを選択する
ワードセレクタ（選択手段）20と、メモリセル10に対す
る書込み電圧及び消去電圧を供給する書込み消去回路
（書込み／消去手段）40と、データDA_i,DA_oの入出力を
行う入出力回路70とを、備えている。この様なメモリセ
ル10、書込み消去回路40及び入出力回路70を横方向に複
数列配列し、メモリセル10及びワードセレクタ20を縦方
向に複数列配列することにより、任意のビット数、例え
ば数Ｋビットのメモリセルアレイが構成される。In this semiconductor memory device, a memory cell 10 connected to complementary first and second bit lines (data transfer lines) BL and ▲ and a word line (selection line) WLO and an address (address data) AD are stored. a word selector (selecting means) 20 for selecting the decoded word line WLO, the write and erase circuits (writing / erasing means) 40 for supplying a write voltage and erase voltage to the memory cell 10, data DA _i, input of DA _o And an input / output circuit 70 for performing output. By arranging such memory cells 10, write / erase circuits 40, and input / output circuits 70 in a plurality of rows in the horizontal direction and arranging the memory cells 10 and the word selectors 20 in a plurality of columns in the vertical direction, an arbitrary number of bits, for example, A K-bit memory cell array is configured.

メモリセル10は、フローティングゲート型の第１及び
第２の記憶用トランジスタ11,12と、読み出しモード信
号（読み出し制御信号）RDMによりオン、オフ動作する
Ｎチャネル型FETからなる第１及び第２の読み出し用ト
ランジスタ13,14と、ワード線WLOの電位によりオン、オ
フ動作するＮチャネル型FETからなる第１及び第２の選
択用トランジスタ（第１及び第２の転送手段）15,16と
を、備えている。記憶用トランジスタ11,12はそのドレ
イン（第１電極）及びコントロールゲート（制御電極）
が相互にたすき接続され、その各ソース（第２電極）が
読み出し用トランジスタ13,14を介してグランド電位に
それぞれ接続されている。さらに、記憶用トランジスタ
11,12の各ドレインは、選択用トランジスタ15,16のソー
ス・ドレインを介してビット線BL,▲▼にそれぞれ
接続されている。The memory cell 10 includes first and second floating gate type first and second storage transistors 11 and 12 and first and second N-channel type FETs which are turned on and off by a read mode signal (read control signal) RDM. The read transistors 13 and 14 and the first and second selection transistors (first and second transfer means) 15 and 16 composed of N-channel type FETs which are turned on and off by the potential of the word line WLO, Have. The storage transistors 11 and 12 have their drains (first electrodes) and control gates (control electrodes)
Are connected to each other, and their sources (second electrodes) are connected to the ground potential via the read transistors 13 and 14, respectively. In addition, storage transistors
The drains 11 and 12 are connected to the bit lines BL and BL via the sources and drains of the selection transistors 15 and 16, respectively.

ワードセレクタ20は、アドレスADをデコードするアド
レスデコーダ21と、そのアドレスデコーダ出力によりワ
ード線WLOの電荷を放電して初期化するインバータ22及
びＮチャネル型FETからなる放電用トランジスタ23と、
高電圧スイッチ回路30とで、構成されている。高電圧ス
イッチ回路30は、チャージポンプ回路で構成されてお
り、アドレスデコーダ21の出力により活性化され、高電
圧VPP2の印加により、相補的なクロックパルス（クロッ
ク信号）φ2,２に基づきワード線WLOを駆動する回路
である。この高電圧スイッチ回路30は、Ｎチャネル型FE
Tからなるトランジスタ31、零スレッショルドFETからな
るトランジスタ32,35,36、及びキャパシタ33,34より構
成されている。零スレッショルドFETは、スレッショル
ド電圧をOV付近（０±0.4V程度）に制御したものであ
り、このFETを用いることにより、電圧損失の少ない効
率的な昇圧が可能となる。The word selector 20 includes an address decoder 21 that decodes the address AD, an inverter 22 that discharges and initializes the charge of the word line WLO by the output of the address decoder, and a discharging transistor 23 including an N-channel FET.
And a high-voltage switch circuit 30. The high-voltage switch circuit 30 is constituted by a charge pump circuit, is activated by the output of the address decoder 21, and receives a word line WLO based on a complementary clock pulse (clock signal) φ2, 2 by applying a high voltage VPP2. This is a circuit for driving. This high-voltage switch circuit 30 is an N-channel type FE
It comprises a transistor 31 made of T, transistors 32, 35, 36 made of zero threshold FET, and capacitors 33, 34. The zero threshold FET controls the threshold voltage near OV (approximately 0 ± 0.4 V), and by using this FET, it is possible to perform efficient boosting with little voltage loss.

書込み消去回路40は、相補的なデータ線▲▼,DL
の電位によりオン、オフ動作してビット線BL,▲▼
の電荷を放電するＮチャネル型FETからなる放電用トラ
ンジスタ41,42と、書込み回路50及び消去回路60とで、
構成されている。書込み回路50は、高電圧スイッチ回路
30と同一のチャージポンプ回路で構成されており、ゲー
トがビット線BLに接続されソースに高電圧VPP1が印加さ
れるＮチャネル型FETからなるトランジスタ51、零スレ
ッショルドFETからなるトランジスタ52、キャパシタ53,
54、及びゲートがデータ線DLに接続された零スレッショ
ルドFETからなるトランジスタ55,56より構成されてい
る。トランジスタ55,56のソースには、相補的なクロッ
クパルス（クロック信号）φ1,１がそれぞれ供給され
る。消去回路60は、書込み回路50と同一のチャージポン
プ回路で構成されており、ゲートがビット線▲▼に
接続されソースに高電圧VPP1が印加されるトランジスタ
61と、該トランジスタ61に接続されたトランジスタ62及
びキャパシタ63,64と、ゲートがデータ線▲▼に接
続されソースにクロックパルスφ1,１が供給されるト
ランジスタ65,66とで構成されている。The write / erase circuit 40 has complementary data lines ▲ ▼, DL
ON / OFF operation by the potential of bit line BL, ▲ ▼
The discharge transistors 41 and 42 composed of N-channel FETs for discharging the electric charges of the write circuit 50 and the erase circuit 60,
It is configured. The write circuit 50 is a high-voltage switch circuit
The transistor 51 is composed of the same charge pump circuit as that of the transistor 30, the gate of which is connected to the bit line BL and the source of which is applied with the high voltage VPP1, the transistor 51 composed of an N-channel FET, the transistor 52 composed of a zero threshold FET, the capacitor 53,
54, and transistors 55 and 56 each composed of a zero threshold FET whose gate is connected to the data line DL. Complementary clock pulses (clock signals) φ1,1 are supplied to the sources of the transistors 55,56, respectively. The erasing circuit 60 is composed of the same charge pump circuit as the writing circuit 50, and has a gate connected to the bit line ▲ ▼ and a source to which the high voltage VPP1 is applied.
61, a transistor 62 and capacitors 63 and 64 connected to the transistor 61, and transistors 65 and 66 whose gates are connected to the data line ▼ and whose source is supplied with the clock pulse φ1,1.

入出力回路70は、読み出しモード信号RDMによりオ
ン、オフ動作してビッド線BL,▲▼の接続を行うＮ
チャネル型FETからなる転送用トランジスタ（接続制御
手段）71,72と、ビット線電位の差動増幅及び電流／電
圧変換を行うＰチャネル型FETからなるたすき接続の負
荷用トランジスタ（差動増幅手段）73,74とを、備えて
いる。さらに、ビット線電位の検知、増幅を行って
“1"、“0"の読み出しデータDA_oを出力するセンスアン
プ75と、読み出しモード信号RDMにより制御されて書込
みデータDA_iを入力するNORゲート（データ制御手段）7
6,77とが、設けられている。The input / output circuit 70 is turned on and off by the read mode signal RDM to perform connection of the bid lines BL and ▲ ▼.
Transfer transistors (connection control means) 71 and 72 composed of channel type FETs, and cross-connected load transistors (differential amplification means) composed of P-channel type FETs for performing differential amplification of bit line potential and current / voltage conversion. 73 and 74. Furthermore, the detection of the bit line potential, amplifies the go "1", "0" of the read data DA _o a sense amplifier 75 for outputting a read mode signal RDM by controlled by NOR gate for inputting the write data DA _i ( Data control means) 7
6,77 are provided.

第２図は、第１図のタイミング図であり、この図を参
照しつつ、第１図の書込み・消去動作（１）、及び読み
出し動作（２）について説明する。FIG. 2 is a timing chart of FIG. 1. The write / erase operation (1) and read operation (2) of FIG. 1 will be described with reference to FIG.

（１）書込み・消去動作 先ず、クロックパルスφ2,２を供給すると、零えば
アドレスデコーダ21の出力により選択された高電圧スイ
ッチ回路30のみが活性化し、ワード線WLOに高電圧VPP2
が印加される。すると、メモリセル10,…内の選択用ト
ランジスタ15,16がオンし、該メモリセル10,…が選択状
態となる。(1) Write / erase operation First, when the clock pulse φ2,2 is supplied, if zero, only the high voltage switch circuit 30 selected by the output of the address decoder 21 is activated, and the high voltage VPP2 is applied to the word line WLO.
Is applied. Then, the selection transistors 15, 16 in the memory cells 10,... Are turned on, and the memory cells 10,.

次に、クロックパルスφ1,１を書込み消去回路40,
…に供給すると、書込み回路50または消去回路60のいず
れか一方が入力データに対応して活性化し、ビット線BL
または▲▼を高電圧VPP1レベルにチャージアップす
ると共に、トランジスタ41または42により、ビット線▲
▼またはBLをOVにする。そのため、選択された記憶
用トランジスタ11,12は、書込みデータDA_iに従って、ト
ランジスタ11のスレッショルド電圧VTが低くなると共に
トランジスタ12のスレッショルド電圧VTが高くなる方
向、つまりデータの書込みが行われるか、あるいはトラ
ンジスタ11のスレッショルド電圧VTが高くなると共にト
ランジスタ12のスレッショルド電圧VTが低くなる方向、
つまりデータの消去が行われることになる。Next, the clock pulse φ1,1 is applied to the write / erase circuit 40,
, One of the write circuit 50 and the erase circuit 60 is activated in accordance with the input data, and the bit line BL
Or ▲ ▼ is charged up to the high voltage VPP1 level, and the bit line ▲
▼ or set BL to OV. Therefore, memory transistor 11 and 12 is selected, in accordance with the write data DA _i, the direction in which the threshold voltage VT of the transistor 11 becomes higher the threshold voltage VT of the transistor 12 together with lower, i.e. whether the data writing is performed, or A direction in which the threshold voltage VT of the transistor 11 increases and the threshold voltage VT of the transistor 12 decreases,
That is, data is erased.

この書込み・消去動作では、書込みと消去が同一ワー
ド線WL0,…上において各ビット同時に行われるので、従
来のような書込み後に消去を行うものに比べ、書込み・
消去時間を1/2に短縮できる。In this write / erase operation, writing and erasing are performed simultaneously for each bit on the same word line WL0,.
Erasure time can be reduced by half.

（２）読み出し動作 読み出しモード信号RDMを供給すると、メモリセル10,
…内のトランジスタ13,14がオンし、記憶用トランジス
タ11,12のソースがOVになり、該トランジスタ11,12の記
憶内容、つまり該トランジスタ11,12のスレッショルド
電圧VTに対応した電流が、選択用トランジスタ15,16を
通してビット線BL,▲▼に流れる。同時に、読み出
しモード信号RDMによって入出力回路70内のトランジス
タ71,72がオン状態になるので、ビット線BL,▲▼に
流れる電流が、負荷用トランジスタ73,74により、電圧
の形で差動増幅される。すると、センスアンプ75の
（＋）側入力端子及び（−）側入力端子には、記憶用ト
ランジスタ11,12のスレッショルド電圧VTの差に応じた
電位差が入力される。そのため、ビット線▲▼の電
位に対してビット線BLの電位の方がわずかでも高ければ
“1"、低ければ“0"のデータDA_oを、センスアンプ75に
よって読み出すことができる。(2) Read operation When the read mode signal RDM is supplied, the memory cell 10,
..., the transistors 13 and 14 are turned on, the sources of the storage transistors 11 and 12 become OV, and the stored content of the transistors 11 and 12, that is, the current corresponding to the threshold voltage VT of the transistors 11 and 12 is selected. Flows to the bit lines BL and ▲ ▼ through the transistors 15 and 16. At the same time, the transistors 71 and 72 in the input / output circuit 70 are turned on by the read mode signal RDM, so that the current flowing through the bit lines BL and ▲ ▼ is differentially amplified in the form of voltage by the load transistors 73 and 74. Is done. Then, a potential difference corresponding to the difference between the threshold voltages VT of the storage transistors 11 and 12 is input to the (+) side input terminal and the (−) side input terminal of the sense amplifier 75. Therefore, the higher the bit line ▲ ▼ of potential even slightly better in the potential of the bit line BL "1", the data DA _o of lower if "0", can be read by the sense amplifier 75.

ワード線WLO,…の選択が終了すると、ワードセレクタ
20,…内のトランジスタ23により、該ワード線WLO,…がO
Vに放電される。When the selection of word lines WLO,… is completed, the word selector
The word lines WLO,.
Discharged to V.

この読み出し動作では、第１及び第２の記憶用トラン
ジスタ11,12に記憶されたスレッショルド電圧VTの差に
対応した電流を、負荷用トランジスタ73,74で電位差に
変換して“1"、“0"の形で読み出す。そのため、劣化に
より、第１、第２の記憶用トランジスタ11,12のスレッ
ショルド電圧VTの差が小さくなっても、相当回数、デー
タを正しく読み出すことができ、それによってメモリセ
ル10,…の寿命が大幅に改善される。In this read operation, the current corresponding to the difference between the threshold voltages VT stored in the first and second storage transistors 11 and 12 is converted into a potential difference by the load transistors 73 and 74 and is converted to “1”, “0”. Read in the form of ". Therefore, even if the difference between the threshold voltages VT of the first and second storage transistors 11 and 12 is reduced due to deterioration, data can be read correctly a considerable number of times, thereby extending the life of the memory cells 10,. It is greatly improved.

しかも、半導体記憶装置の使用中において、メモリセ
ル10,…内の片方の記憶用トランジスタ11または12が不
良になっても、他方の記憶用トランジスタ12または11の
スレッショルド電圧VTが正常であれば、データの読み出
しを正しく行うことができる。そのため、不良率が大幅
に改善される。さらに、メモリセル10及びその周辺回路
の回路構成が簡単であるため、小さな形成面積で、数Ｋ
ビット程度まで、経済的に集積化できる。Moreover, during use of the semiconductor memory device, even if one of the storage transistors 11 or 12 in the memory cells 10,... Becomes defective, if the threshold voltage VT of the other storage transistor 12 or 11 is normal, Data can be read correctly. Therefore, the defect rate is greatly improved. Furthermore, since the circuit configuration of the memory cell 10 and its peripheral circuits is simple, a few K
It can be economically integrated up to a bit.

なお、本発明は上記実施例に限定されず、種々の変形
が可能である。その変形例としては、例えば次のような
ものがある。Note that the present invention is not limited to the above embodiment, and various modifications are possible. For example, there are the following modifications.

（ａ） 負荷用トランジスタ73,74の各ゲートの電位の
“1"、“0"または“0"、“1"を検出し、エラー信号を出
力する手段を設ければ、メモリセル10,…の劣化あるい
は寿命を予め検出することが可能となる。(A) If means for detecting "1", "0" or "0" or "1" of the potential of each gate of the load transistors 73 and 74 and outputting an error signal is provided, the memory cells 10,. Deterioration or life can be detected in advance.

（ｂ） メモリセル10,…内のトランジスタ13〜16をＰ
チャネル型FET等で構成したり、あるいはワードセレク
タ20、書込み消去回路40、及び入出力回路70を他のトラ
ンジスタ等を用いて第１図以外の回路構成に変更しても
よい。(B) The transistors 13 to 16 in the memory cells 10,.
It may be configured by a channel type FET or the like, or the word selector 20, the write / erase circuit 40, and the input / output circuit 70 may be changed to a circuit configuration other than that of FIG.

（発明の効果） 以上詳細に説明したように、第１〜第３の本発明によ
れば、第１、第２の転送手段の作用により、第１、第２
のトランジスタに相補的にデータを記憶する。そして記
憶されたデータを、第１、第２の転送手段、第１、第２
のデータ転送線及び接続制御手段を介して、差動増幅手
段で読出すようにしたので、メモリセルの寿命の向上、
及び不良率の低減によって信頼性が向上する。さらに、
メモリセル及びその周辺回路の回路構成が簡単になるた
め、比較的小さな面積で、数Ｋビット程度まで、経済的
に集積化することが可能となる。(Effects of the Invention) As described above in detail, according to the first to third aspects of the present invention, the first and second transfer means operate to perform the first and second transfer operations.
Data is complementarily stored in the transistors. Then, the stored data is transferred to the first and second transfer units, the first and second transfer units.
Readout by the differential amplifier means via the data transfer line and the connection control means, so that the life of the memory cell can be improved,
In addition, the reliability is improved by reducing the defective rate. further,
Since the circuit configuration of the memory cell and its peripheral circuit is simplified, it is possible to economically integrate up to several K bits with a relatively small area.

特に、第１〜第３の発明では、差動増幅手段及び接続
制御手段を有するので、読み出し制御信号の電圧レベル
に応じて、差動増幅手段とデータ転送線対との電気的な
接続関係が選択的に制御される。このため、メモリセル
に対する書込み／消去を行う場合においては、読み出し
制御信号の電圧レベルを第２の電圧レベルとしておくこ
とで、データ転送線対に伝達される、電源電圧より高い
電圧が差動増幅手段へ供給されることが抑制される。よ
って、この高い電圧により差動増幅手段を構成する素子
が破壊されることを防止でき、信頼性がより向上する。In particular, since the first to third inventions include the differential amplifier and the connection controller, the electrical connection relationship between the differential amplifier and the data transfer line pair depends on the voltage level of the read control signal. It is selectively controlled. For this reason, when writing / erasing a memory cell, the voltage level of the read control signal is set to the second voltage level, so that a voltage transmitted to the data transfer line pair, which is higher than the power supply voltage, is differentially amplified. Supply to the means is suppressed. Therefore, it is possible to prevent the element constituting the differential amplifier from being destroyed by the high voltage, and the reliability is further improved.

【図面の簡単な説明】 第１図は本発明の実施例を示す半導体記憶装置の回路
図、第２図は第１図のタイミング図である。 10……メモリセル、11,12……第１、第２の記憶用トラ
ンジスタ、13,14……第１、第２の読出し用トランジス
タ、15,16……第１、第２の選択用トランジスタ、20…
…ワードセレクタ、30……高電圧スイッチ回路、40……
書込み消去回路、50……書込み回路、60……消去回路、
70……入出力回路、71,72……転送用トランジスタ、73,
74……負荷用トランジスタ、BL,▲▼……第１、第
２のビット線、RDM……読出しモード信号、WLO……ワー
ド線。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a circuit diagram of a semiconductor memory device showing an embodiment of the present invention, and FIG. 2 is a timing chart of FIG. 10 memory cells, 11, 12 first and second storage transistors, 13, 14 first and second read transistors, 15, 16 first and second selection transistors , 20…
... word selector, 30 ... high-voltage switch circuit, 40 ...
Write / erase circuit, 50: Write circuit, 60: Erase circuit,
70 ... I / O circuit, 71,72 ... Transfer transistor, 73,
74 Load transistor, BL, ▲ ▼ First and second bit lines, RDM Read mode signal, WLO Word line.

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】選択線が活性化されることにより、格納し
ているデータの読み出しあるいは入力されたデータを書
込むことが可能なフローティングゲート型のトランジス
タから構成されるメモリセルを有する半導体記憶装置に
おいて、 第１及び第２のデータ転送線からなる一対のデータ転送
線対と、 それぞれ第１電極、第２電極及び制御電極を有するフロ
ーティングゲート型の第１及び第２のトランジスタであ
って、互いに一方のトランジスタの該第１電極は他方の
トランジスタの該制御電極に接続されている該第１及び
該第２のトランジスタと、前記第１のデータ転送線と前
記第１のトランジスタの前記第１電極との間に接続さ
れ、前記選択線の活性化状態に応じて、該第１のデータ
転送線と該第１のトランジスタの該第１電極との導通状
態を制御する第１の転送手段と、前記第２のデータ転送
線と前記第２のトランジスタの前記第１電極との間に接
続され、前記選択線の活性化状態に応じて、該第２のデ
ータ転送線と該第２のトランジスタの該第１電極との導
通状態を制御する第２の転送手段と、を有するメモリセ
ルと、 第１の書込み／消去指示がなされた時に、電源電圧より
高い電圧を前記データ転送線対の一方に供給し、第２の
書込み／消去指示がなされた時に、電源電圧より高い電
圧を該データ転送線対の他方に供給する書込み／消去手
段と、 前記データ転送線対から転送されてくる信号間の電位差
を差動増幅する差動増幅手段と、 読み出し制御信号が第１の電圧レベルの時に、前記デー
タ転送線対と前記差動増幅手段を電気的に接続し、前記
読み出し制御信号が前記第１の電圧レベルとは異なる第
２の電圧レベルの時に、前記データ転送線対と前記差動
増幅手段との電気的な接続を抑制する接続制御手段と、 アドレスデータに応答して、前記選択線の活性化状態を
制御する選択手段とを、有することを特徴とする半導体
記憶装置。1. A semiconductor memory device having a memory cell composed of a floating gate transistor capable of reading stored data or writing input data by activating a selection line. , A pair of data transfer line pairs including first and second data transfer lines, and first and second floating gate transistors each having a first electrode, a second electrode, and a control electrode, The first electrode of one transistor is connected to the control electrode of the other transistor, the first and second transistors, the first data transfer line, and the first electrode of the first transistor. Between the first data transfer line and the first electrode of the first transistor in accordance with the activation state of the select line. And a second transfer circuit for controlling the second data transfer line and the first electrode of the second transistor. The second transfer circuit controls the second data transfer line according to an activation state of the select line. A memory cell having a data transfer line and second transfer means for controlling a conduction state between the first electrode of the second transistor and a power supply voltage higher than a power supply voltage when a first write / erase instruction is issued; Writing / erasing means for supplying a voltage to one of the pair of data transfer lines and supplying a voltage higher than a power supply voltage to the other of the pair of data transfer lines when a second write / erase instruction is issued; Differential amplifying means for differentially amplifying a potential difference between signals transferred from a line pair; and electrically connecting the data transfer line pair and the differential amplifying means when a read control signal is at a first voltage level. And the read control signal is Connection control means for suppressing an electrical connection between the data transfer line pair and the differential amplifying means at a second voltage level different from the first voltage level; Selecting means for controlling the activation state of the semiconductor memory device. 【請求項２】前記半導体記憶装置は、前記読み出し制御
信号が前記第２の電圧レベルの時に、入力されたデータ
に応じて電圧レベルが異なる２つの出力信号を出力し、
前記読み出し制御信号が前記第１の電圧レベルの時に、
前記２つの出力信号の電圧レベルを同様な電圧レベルに
固定するデータ制御手段を有し、前記書込み／消去手段
は、前記２つの出力信号を受信し、前記２つの出力信号
の電圧レベルが異なる時には、前記データ転送線対のい
ずれか一方に電源電圧より高い電圧を供給するように動
作し、前記２つの出力信号が前記同様な電圧レベルの時
には、電源電圧より高い電圧を前記データ転送線対へ供
給することが抑制されることを特徴とする請求項１記載
の半導体記憶装置。2. The semiconductor memory device outputs two output signals having different voltage levels according to input data when the read control signal is at the second voltage level.
When the read control signal is at the first voltage level,
A data control unit for fixing a voltage level of the two output signals to a similar voltage level, wherein the write / erase unit receives the two output signals and outputs a signal when the two output signals have different voltage levels. Operates to supply a voltage higher than a power supply voltage to one of the data transfer line pairs, and when the two output signals have the same voltage level, applies a voltage higher than the power supply voltage to the data transfer line pair. 2. The semiconductor memory device according to claim 1, wherein supply is suppressed. 【請求項３】前記書込み／消去手段は、クロック信号に
応じて電源電圧より高い電圧を発生するチャージポンプ
回路から構成されることを特徴とする請求項１または２
記載の半導体記憶装置。3. The writing / erasing means according to claim 1, wherein said writing / erasing means comprises a charge pump circuit for generating a voltage higher than a power supply voltage in response to a clock signal.
13. The semiconductor memory device according to claim 1.