JP3099766B2 - A/dコンバータ - Google Patents
A/dコンバータInfo
- Publication number
- JP3099766B2 JP3099766B2 JP09066345A JP6634597A JP3099766B2 JP 3099766 B2 JP3099766 B2 JP 3099766B2 JP 09066345 A JP09066345 A JP 09066345A JP 6634597 A JP6634597 A JP 6634597A JP 3099766 B2 JP3099766 B2 JP 3099766B2
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- output
- converter
- conversion
- digital value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Analogue/Digital Conversion (AREA)
Description
【0001】
【発明の属する技術分野】本発明は、A/Dコンバータ
に関し、特に、電圧のサンプリング前にホールディング
・キャパシタをプリチャージする機能を有するA/Dコ
ンバータに関する。
に関し、特に、電圧のサンプリング前にホールディング
・キャパシタをプリチャージする機能を有するA/Dコ
ンバータに関する。
【0002】
【従来の技術】従来のA/DコンバータによりA/D変
換を実施する場合、サンプル・ホールド回路の中のホー
ルディング・キャパシタを、アナログ入力端子に入力さ
れた電圧で充放電させてサンプリングを行っている。そ
のため、A/D変換の精度を向上するためには、サンプ
リング期間中にホールディング・キャパシタの充放電が
十分に行なわれることが必要である。しかし、ホールデ
ィング・キャパシタは、一回前の変換時に用いた電荷が
蓄えられており、今回変換するアナログ入力との差が大
きいと、サンプリング期間中での充放電が十分に行なわ
れず、A/D変換結果に誤差が生じる場合がある。その
ため、一般的なA/Dコンバータではサンプリング時間
を十分に大きく取るようにしなければならない。
換を実施する場合、サンプル・ホールド回路の中のホー
ルディング・キャパシタを、アナログ入力端子に入力さ
れた電圧で充放電させてサンプリングを行っている。そ
のため、A/D変換の精度を向上するためには、サンプ
リング期間中にホールディング・キャパシタの充放電が
十分に行なわれることが必要である。しかし、ホールデ
ィング・キャパシタは、一回前の変換時に用いた電荷が
蓄えられており、今回変換するアナログ入力との差が大
きいと、サンプリング期間中での充放電が十分に行なわ
れず、A/D変換結果に誤差が生じる場合がある。その
ため、一般的なA/Dコンバータではサンプリング時間
を十分に大きく取るようにしなければならない。
【0003】そこで、特開平2−92023号公報に
は、A/D変換基準電圧(以下VREFと称する。)の1
/2の電圧をホールド・キャパシタにプリチャージする
ことにより、サンプリング時間を短縮したA/Dコンバ
ータが記載されている。
は、A/D変換基準電圧(以下VREFと称する。)の1
/2の電圧をホールド・キャパシタにプリチャージする
ことにより、サンプリング時間を短縮したA/Dコンバ
ータが記載されている。
【0004】図5は、上記従来のA/Dコンバータの構
成を示すブロック図である。
成を示すブロック図である。
【0005】この従来のA/Dコンバータは、マルチプ
レクサ1と、サンプル・ホールド回路22と、比較回路
23と、D/Aコンバータ24と、A/D変換結果格納
レジスタ5とから構成されている。
レクサ1と、サンプル・ホールド回路22と、比較回路
23と、D/Aコンバータ24と、A/D変換結果格納
レジスタ5とから構成されている。
【0006】マルチプレクサ1は、8つのアナログ入力
端子(ANI0〜ANI7)のうちの1つをA/D変換を
実行する端子として選択する。
端子(ANI0〜ANI7)のうちの1つをA/D変換を
実行する端子として選択する。
【0007】サンプル・ホールド回路2は、サンプリン
グ開始信号101がプリチャージ期間であることを示し
ている間はVREFの1/2の電圧を内部に有するホール
ディング・キャパシタにプリチャージし、サンプリング
開始信号101がサンプリング期間を示している間は、
マルチプレクサ1が選択したアナログ入力端子の電圧を
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行う。
グ開始信号101がプリチャージ期間であることを示し
ている間はVREFの1/2の電圧を内部に有するホール
ディング・キャパシタにプリチャージし、サンプリング
開始信号101がサンプリング期間を示している間は、
マルチプレクサ1が選択したアナログ入力端子の電圧を
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行う。
【0008】比較回路23は、サンプル・ホールド回路
22がサンプリングした電圧とD/Aコンバータ24か
ら出力された比較電圧103とを比較し、サンプル・ホ
ールド回路22の出力と比較電圧103との差が小さく
なるように比較電圧103の電圧を制御するようなデジ
タル値を出力電圧制御信号104によりD/Aコンバー
タ24に出力するとともに、サンプル・ホールド回路2
2の出力と比較電圧103が一致すると最後にD/Aコ
ンバータ24に出力したデジタル値を変換結果105と
して出力する。また、サンプル・ホールド回路22にサ
ンプリング期間の開始を指示するためのサンプリング開
始信号101を出力する。
22がサンプリングした電圧とD/Aコンバータ24か
ら出力された比較電圧103とを比較し、サンプル・ホ
ールド回路22の出力と比較電圧103との差が小さく
なるように比較電圧103の電圧を制御するようなデジ
タル値を出力電圧制御信号104によりD/Aコンバー
タ24に出力するとともに、サンプル・ホールド回路2
2の出力と比較電圧103が一致すると最後にD/Aコ
ンバータ24に出力したデジタル値を変換結果105と
して出力する。また、サンプル・ホールド回路22にサ
ンプリング期間の開始を指示するためのサンプリング開
始信号101を出力する。
【0009】D/Aコンバータ24は、出力電圧制御信
号104により伝達されたデジタル値をD/A変換し比
較電圧103として出力する。
号104により伝達されたデジタル値をD/A変換し比
較電圧103として出力する。
【0010】A/D変換結果格納レジスタ25は、変換
結果105を入力し、マルチプレクサ1により選択され
た入力端子に対応したアドレスに格納する。
結果105を入力し、マルチプレクサ1により選択され
た入力端子に対応したアドレスに格納する。
【0011】この従来のA/Dコンバータの動作を図5
を用いて説明する。
を用いて説明する。
【0012】A/DコンバータはANI0端子からAN
I7端子までを1端子毎に順番にスキャンしながらA/
D変換を行っていく。
I7端子までを1端子毎に順番にスキャンしながらA/
D変換を行っていく。
【0013】まず、1つの入力端子の電圧のA/D変換
が終了すると、次の入力端子のA/D変換のためのプリ
チャージ期間にサンプル・ホールド回路22内のホール
ディング・キャパシタはVREFの1/2の電圧がプリチ
ャージされる。そして、マルチプレクサ1により次の入
力端子が選択されると、比較回路23からサンプリング
開始信号101が出力され、サンプル・ホールド回路2
2はホールディング・キャパシタを選択された入力端子
に接続する。そして、サンプリング期間終了後、サンプ
ル・ホールド回路22の出力と比較電圧103とが比較
回路23により比較され、その差が無くなるように比較
回路23は出力電圧制御信号104を出力する。そし
て、サンプル・ホールド回路22の出力と比較電圧10
3との差が無くなると、比較回路23は最後に出力した
デジタル値を変換結果105として出力し、A/D変換
結果格納レジスタ25のマルチプレクサ1により選択さ
れた入力端子に対応したアドレスに記憶される。
が終了すると、次の入力端子のA/D変換のためのプリ
チャージ期間にサンプル・ホールド回路22内のホール
ディング・キャパシタはVREFの1/2の電圧がプリチ
ャージされる。そして、マルチプレクサ1により次の入
力端子が選択されると、比較回路23からサンプリング
開始信号101が出力され、サンプル・ホールド回路2
2はホールディング・キャパシタを選択された入力端子
に接続する。そして、サンプリング期間終了後、サンプ
ル・ホールド回路22の出力と比較電圧103とが比較
回路23により比較され、その差が無くなるように比較
回路23は出力電圧制御信号104を出力する。そし
て、サンプル・ホールド回路22の出力と比較電圧10
3との差が無くなると、比較回路23は最後に出力した
デジタル値を変換結果105として出力し、A/D変換
結果格納レジスタ25のマルチプレクサ1により選択さ
れた入力端子に対応したアドレスに記憶される。
【0014】図6は、図5のA/Dコンバータにおける
ホールディング・キャパシタの電圧Vcの時間変化を示
した図である。
ホールディング・キャパシタの電圧Vcの時間変化を示
した図である。
【0015】ここで、ANI1端子およびANI7端子
にはVREF に近い電位が、ANI0端子には0Vに近い
電位が入力されているものとする。
にはVREF に近い電位が、ANI0端子には0Vに近い
電位が入力されているものとする。
【0016】まず、入力端子ANI7の電圧がA/D変
換された後、プリチャージ期間tp0においてホールデ
ィング・キャパシタは1/2VREFがプリチャージされ
る。次にサンプリング期間ts0において、ホールディ
ング・キャパシタはANI0端子に接続され、その電圧
をサンプリングする。そして、ANI0端子の電圧がA
/D変換され、同じ手順によりANI1端子の電圧がA
/D変換される。
換された後、プリチャージ期間tp0においてホールデ
ィング・キャパシタは1/2VREFがプリチャージされ
る。次にサンプリング期間ts0において、ホールディ
ング・キャパシタはANI0端子に接続され、その電圧
をサンプリングする。そして、ANI0端子の電圧がA
/D変換され、同じ手順によりANI1端子の電圧がA
/D変換される。
【0017】ここで、アナログ入力端子の電圧が0Vや
VREFに近い場合は、サンプリング期間における電圧変
動は大きくなることがわかる。つまり、1/2VREF近
辺の電圧をA/D変換する場合はこの従来のA/Dコン
バータを用いればサンプリング期間における電圧変動を
少なくすることができるが、0VやVREFに近い電圧を
A/D変換する場合はサンプリング期間における電圧変
動が大きくなり、ホールディング・キャパシタの充放電
が不十分となり変換精度が悪化する場合がある。
VREFに近い場合は、サンプリング期間における電圧変
動は大きくなることがわかる。つまり、1/2VREF近
辺の電圧をA/D変換する場合はこの従来のA/Dコン
バータを用いればサンプリング期間における電圧変動を
少なくすることができるが、0VやVREFに近い電圧を
A/D変換する場合はサンプリング期間における電圧変
動が大きくなり、ホールディング・キャパシタの充放電
が不十分となり変換精度が悪化する場合がある。
【0018】
【発明が解決しようとする課題】上述した従来のA/D
コンバータでは、ホールディング・キャパシタを基準電
圧の1/2の電圧にプリチャージしているため、アナロ
グ入力端子の電圧が0Vや基準電圧に近い場合は、充放
電が不十分となり変換精度が悪化する場合があるという
問題点があった。
コンバータでは、ホールディング・キャパシタを基準電
圧の1/2の電圧にプリチャージしているため、アナロ
グ入力端子の電圧が0Vや基準電圧に近い場合は、充放
電が不十分となり変換精度が悪化する場合があるという
問題点があった。
【0019】本発明の目的は、短いサンプリング時間で
もホールディング・キャパシタの充放電を確実に行うこ
とができ、変換精度の向上したA/Dコンバータを提供
することである。
もホールディング・キャパシタの充放電を確実に行うこ
とができ、変換精度の向上したA/Dコンバータを提供
することである。
【0020】
【0021】
【0022】
【課題を解決するための手段】 上記目的を達成するた
め、 本発明のA/Dコンバータは、複数のアナログ入力
端子のうちの1つをA/D変換を実行する端子として選
択するマルチプレクサと、プリチャージ期間にはD/A
コンバータから出力されたプリチャージ電圧を内部に有
するホールディング・キャパシタにプリチャージし、サ
ンプリング期間には前記マルチプレクサが選択したアナ
ログ入力端子の電圧を前記ホールディング・キャパシタ
にチャージすることによりサンプリングおよびホールド
を行うサンプル・ホールド回路と、前記サンプル・ホー
ルド回路がサンプリングした電圧とD/Aコンバータか
ら出力された比較電圧とを比較し、前記サンプル・ホー
ルド回路の出力と前記比較電圧との差が小さくなるよう
なデジタル値を出力電圧制御信号として出力し、前記サ
ンプル・ホールド回路の出力と前記比較電圧とが一致す
ると最後に出力した前記デジタル値を変換結果として出
力するとともに、プリチャージ期間であることを前記出
力電圧制御信号により伝達する比較回路と、前記出力電
圧制御信号がプリチャージ期間であることを示している
間は、A/D変換結果レジスタから出力された前回の変
換結果がA/D変換基準電圧の1/2の電圧に相当する
デジタル値以下の場合にはA/D変換基準電圧の1/4
の電圧をプリチャージ電圧として出力し、A/D変換基
準電圧の1/2の電圧に相当するデジタル値以上の場合
にはA/D変換基準電圧の3/4の電圧をプリチャージ
電圧として出力し、出力電圧制御信号がプリチャージ以
外の期間を示している間は前記出力電圧制御信号により
伝達されたデジタル値をD/A変換し前記比較電圧とし
て出力するD/Aコンバータと、前記マルチプレクサが
選択している端子に対応したアドレスに格納されている
変換結果を前記前回の変換結果として出力するととも
に、新たな変換結果が入力されると前記マルチプレクサ
が選択した入力端子に対応したアドレスに格納するA/
D変換結果格納レジスタとを有する。
め、 本発明のA/Dコンバータは、複数のアナログ入力
端子のうちの1つをA/D変換を実行する端子として選
択するマルチプレクサと、プリチャージ期間にはD/A
コンバータから出力されたプリチャージ電圧を内部に有
するホールディング・キャパシタにプリチャージし、サ
ンプリング期間には前記マルチプレクサが選択したアナ
ログ入力端子の電圧を前記ホールディング・キャパシタ
にチャージすることによりサンプリングおよびホールド
を行うサンプル・ホールド回路と、前記サンプル・ホー
ルド回路がサンプリングした電圧とD/Aコンバータか
ら出力された比較電圧とを比較し、前記サンプル・ホー
ルド回路の出力と前記比較電圧との差が小さくなるよう
なデジタル値を出力電圧制御信号として出力し、前記サ
ンプル・ホールド回路の出力と前記比較電圧とが一致す
ると最後に出力した前記デジタル値を変換結果として出
力するとともに、プリチャージ期間であることを前記出
力電圧制御信号により伝達する比較回路と、前記出力電
圧制御信号がプリチャージ期間であることを示している
間は、A/D変換結果レジスタから出力された前回の変
換結果がA/D変換基準電圧の1/2の電圧に相当する
デジタル値以下の場合にはA/D変換基準電圧の1/4
の電圧をプリチャージ電圧として出力し、A/D変換基
準電圧の1/2の電圧に相当するデジタル値以上の場合
にはA/D変換基準電圧の3/4の電圧をプリチャージ
電圧として出力し、出力電圧制御信号がプリチャージ以
外の期間を示している間は前記出力電圧制御信号により
伝達されたデジタル値をD/A変換し前記比較電圧とし
て出力するD/Aコンバータと、前記マルチプレクサが
選択している端子に対応したアドレスに格納されている
変換結果を前記前回の変換結果として出力するととも
に、新たな変換結果が入力されると前記マルチプレクサ
が選択した入力端子に対応したアドレスに格納するA/
D変換結果格納レジスタとを有する。
【0023】本発明は、A/D変換結果レジスタに格納
された前回の変換結果が1/2VRE F に相当するデジタ
ル値以下の場合にはVREF の1/4の電圧をプリチャー
ジ電圧とし、1/2VREF に相当するデジタル値以上の
場合にはVREF の3/4の電圧をプリチャージ電圧とし
てホールディング・キャパシタをプリチャージするよう
にしたものである。したがって、サンプリング期間にお
けるホールディング・キャパシタの電圧変動を抑えるこ
とができ、A/D変換の精度を上げることができる。
された前回の変換結果が1/2VRE F に相当するデジタ
ル値以下の場合にはVREF の1/4の電圧をプリチャー
ジ電圧とし、1/2VREF に相当するデジタル値以上の
場合にはVREF の3/4の電圧をプリチャージ電圧とし
てホールディング・キャパシタをプリチャージするよう
にしたものである。したがって、サンプリング期間にお
けるホールディング・キャパシタの電圧変動を抑えるこ
とができ、A/D変換の精度を上げることができる。
【0024】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【0025】(第1の実施形態)図1は本発明の第1の
実施形態のA/Dコンバータのブロック図、図2は図1
のA/Dコンバータにおけるホールディング・キャパシ
タの電圧Vcの時間変化を示した図である。図5中と同
番号は同じ構成要素を示す。
実施形態のA/Dコンバータのブロック図、図2は図1
のA/Dコンバータにおけるホールディング・キャパシ
タの電圧Vcの時間変化を示した図である。図5中と同
番号は同じ構成要素を示す。
【0026】本発明のA/Dコンバータは、マルチプレ
クサ1と、サンプル・ホールド回路2と、比較回路3
と、D/Aコンバータ4と、A/D変換結果格納レジス
タ5とから構成されている。
クサ1と、サンプル・ホールド回路2と、比較回路3
と、D/Aコンバータ4と、A/D変換結果格納レジス
タ5とから構成されている。
【0027】サンプル・ホールド回路2は、サンプリン
グ開始信号101がプリチャージ期間であることを示し
ている間はD/Aコンバータ4から出力されたプリチャ
ージ電圧102を内部に有するホールディング・キャパ
シタにプリチャージし、サンプリング開始信号101が
サンプリング期間を示している間は、マルチプレクサ1
が選択したアナログ入力端子の電圧をホールディング・
キャパシタにチャージすることによりサンプリングおよ
びホールドを行う。
グ開始信号101がプリチャージ期間であることを示し
ている間はD/Aコンバータ4から出力されたプリチャ
ージ電圧102を内部に有するホールディング・キャパ
シタにプリチャージし、サンプリング開始信号101が
サンプリング期間を示している間は、マルチプレクサ1
が選択したアナログ入力端子の電圧をホールディング・
キャパシタにチャージすることによりサンプリングおよ
びホールドを行う。
【0028】比較回路3は、サンプル・ホールド回路2
がサンプリングした電圧とD/Aコンバータ4から出力
された比較電圧103とを比較し、サンプル・ホールド
回路2の出力と比較電圧103の差が小さくなるように
比較電圧103の電圧を制御するようなデジタル値を出
力電圧制御信号104によりD/Aコンバータ4に出力
するとともに、サンプル・ホールド回路2の出力と比較
電圧103とが一致すると最後にD/Aコンバータ4に
出力したデジタル値を変換結果105として出力する。
また、サンプル・ホールド回路2にサンプリング期間の
開始を指示するためのサンプリング開始信号101を出
力するとともに、D/Aコンバータ4に出力電圧制御信
号104によりプリチャージ期間であることを伝達す
る。
がサンプリングした電圧とD/Aコンバータ4から出力
された比較電圧103とを比較し、サンプル・ホールド
回路2の出力と比較電圧103の差が小さくなるように
比較電圧103の電圧を制御するようなデジタル値を出
力電圧制御信号104によりD/Aコンバータ4に出力
するとともに、サンプル・ホールド回路2の出力と比較
電圧103とが一致すると最後にD/Aコンバータ4に
出力したデジタル値を変換結果105として出力する。
また、サンプル・ホールド回路2にサンプリング期間の
開始を指示するためのサンプリング開始信号101を出
力するとともに、D/Aコンバータ4に出力電圧制御信
号104によりプリチャージ期間であることを伝達す
る。
【0029】D/Aコンバータ4は、出力電圧制御信号
104がプリチャージ期間であることを示している間
は、前回の変換結果106をD/A変換しプリチャージ
電圧102として出力し、出力電圧制御信号104がプ
リチャージ以外の期間を示している間は出力電圧制御信
号104により伝達されたデジタル値をD/A変換し比
較電圧103として出力する。
104がプリチャージ期間であることを示している間
は、前回の変換結果106をD/A変換しプリチャージ
電圧102として出力し、出力電圧制御信号104がプ
リチャージ以外の期間を示している間は出力電圧制御信
号104により伝達されたデジタル値をD/A変換し比
較電圧103として出力する。
【0030】A/D変換結果格納レジスタ5は、マルチ
プレクサ1が選択している端子に対応したアドレスに格
納されている変換結果を前回の変換結果106として出
力するとともに新たな変換結果105が入力されると、
マルチプレクサ1が選択した入力端子に対応したアドレ
スに格納する。
プレクサ1が選択している端子に対応したアドレスに格
納されている変換結果を前回の変換結果106として出
力するとともに新たな変換結果105が入力されると、
マルチプレクサ1が選択した入力端子に対応したアドレ
スに格納する。
【0031】次に、本実施形態の動作について図1を参
照して説明する。
照して説明する。
【0032】まず、1つの入力端子の電圧のA/D変換
後、次の入力端子のA/D変換のプリチャージ期間にお
いて、比較回路3は出力電圧制御信号104によりD/
Aコンバータ4にプリチャージ期間である旨を伝達す
る。また、A/D変換結果格納レジスタ5は、マルチプ
レクサ1が選択した入力端子に対応したアドレスに格納
された前回の変換結果のデジタル値を前回の変換結果1
06として出力する。そのため、D/Aコンバータ4は
前回の変換結果106をD/A変換し、プリチャージ電
圧102として出力する。
後、次の入力端子のA/D変換のプリチャージ期間にお
いて、比較回路3は出力電圧制御信号104によりD/
Aコンバータ4にプリチャージ期間である旨を伝達す
る。また、A/D変換結果格納レジスタ5は、マルチプ
レクサ1が選択した入力端子に対応したアドレスに格納
された前回の変換結果のデジタル値を前回の変換結果1
06として出力する。そのため、D/Aコンバータ4は
前回の変換結果106をD/A変換し、プリチャージ電
圧102として出力する。
【0033】サンプル・ホールド回路2では、プリチャ
ージ電圧102によりホールディング・キャパシタをプ
リチャージする。そして、比較回路3からのサンプリン
グ開始信号101を入力すると、サンプル・ホールド回
路2では、ホールディング・キャパシタをマルチプレク
サ1により選択された入力端子に接続し、その電圧によ
りホールディング・キャパシタをチャージする。
ージ電圧102によりホールディング・キャパシタをプ
リチャージする。そして、比較回路3からのサンプリン
グ開始信号101を入力すると、サンプル・ホールド回
路2では、ホールディング・キャパシタをマルチプレク
サ1により選択された入力端子に接続し、その電圧によ
りホールディング・キャパシタをチャージする。
【0034】ここで既に比較回路3は、D/Aコンバー
タ4に出力電圧制御信号104によりプリチャージ期間
終了を示しているので、D/Aコンバータ4は出力電圧
制御信号104により伝達されたデジタル値をD/A変
換し比較電圧103として出力している。
タ4に出力電圧制御信号104によりプリチャージ期間
終了を示しているので、D/Aコンバータ4は出力電圧
制御信号104により伝達されたデジタル値をD/A変
換し比較電圧103として出力している。
【0035】次に、比較回路3により比較電圧103と
サンプル・ホールド回路2の出力が比較され、その差が
無くなるように比較回路3は出力電圧制御信号104を
出力する。そして、サンプル・ホールド回路2の出力と
比較電圧103の差が無くなると、比較回路3は最後に
出力したデジタル値を変換結果105として出力し、A
/D変換結果格納レジスタ5のマルチプレクサ1により
選択された入力端子に対応したアドレスに記憶される。
サンプル・ホールド回路2の出力が比較され、その差が
無くなるように比較回路3は出力電圧制御信号104を
出力する。そして、サンプル・ホールド回路2の出力と
比較電圧103の差が無くなると、比較回路3は最後に
出力したデジタル値を変換結果105として出力し、A
/D変換結果格納レジスタ5のマルチプレクサ1により
選択された入力端子に対応したアドレスに記憶される。
【0036】次に、本実施形態のA/Dコンバータにお
けるホールディング・キャパシタの電圧Vcの時間変化
を図2に示す。
けるホールディング・キャパシタの電圧Vcの時間変化
を図2に示す。
【0037】本実施形態において、A/Dコンバータは
ANI0端子からANI7端子までを1端子毎に順番に
スキャンしながら変換を行っていく。またANI1端子
およびANI7端子には基準電圧(VREF )に近い電位
が、ANI0端子には0Vに近い電位が入力されている
ものとする。
ANI0端子からANI7端子までを1端子毎に順番に
スキャンしながら変換を行っていく。またANI1端子
およびANI7端子には基準電圧(VREF )に近い電位
が、ANI0端子には0Vに近い電位が入力されている
ものとする。
【0038】ANI0端子のA/D変換を行う場合は、
一回前つまりANI7端子の変換動作中に、ANI0端子
の前回の変換結果をA/D変換結果格納レジスタ5から
D/Aコンバータ4へ転送し、D/Aコンバータがこの
値を保持する。ANI7端子のA/D変換が終了する
と、D/Aコンバータはこの値に応じたプリチャージ電
圧を出力し、サンプル・ホールド回路2中のホールディ
ング・キャパシタをプリチャージ期間中(tp0)にプ
リチャージする。プリチャージ終了後、マルチプレクサ
1で選択されたANI0端子をホールディング・キャパ
シタに接続し、サンプリング期間(ts0)中にANI0
端子の入力に応じた電荷が蓄積され、サンプリング終了
後、比較回路3によりサンプル・ホールド回路の出力と
D/Aコンバータの出力が一致する電圧を検出し、変換
結果のディジタル値がADCR0へ格納される。
一回前つまりANI7端子の変換動作中に、ANI0端子
の前回の変換結果をA/D変換結果格納レジスタ5から
D/Aコンバータ4へ転送し、D/Aコンバータがこの
値を保持する。ANI7端子のA/D変換が終了する
と、D/Aコンバータはこの値に応じたプリチャージ電
圧を出力し、サンプル・ホールド回路2中のホールディ
ング・キャパシタをプリチャージ期間中(tp0)にプ
リチャージする。プリチャージ終了後、マルチプレクサ
1で選択されたANI0端子をホールディング・キャパ
シタに接続し、サンプリング期間(ts0)中にANI0
端子の入力に応じた電荷が蓄積され、サンプリング終了
後、比較回路3によりサンプル・ホールド回路の出力と
D/Aコンバータの出力が一致する電圧を検出し、変換
結果のディジタル値がADCR0へ格納される。
【0039】図2を参照すると、プリチャージ期間(t
p0)にはホールディング・キャパシタは前回の変換結
果である0V近辺にプリチャージされ、プリチャージ期
間(tp1)にはホールディング・キャパシタは前回の
変換結果であるVREF近辺にプリチャージされているの
で、同じ電圧をA/D変換した図6の従来のA/Dコン
バータによる波形と比較してサンプリング期間(t
s0、ts1)における電圧変動が少なくなっていること
がわかる。
p0)にはホールディング・キャパシタは前回の変換結
果である0V近辺にプリチャージされ、プリチャージ期
間(tp1)にはホールディング・キャパシタは前回の
変換結果であるVREF近辺にプリチャージされているの
で、同じ電圧をA/D変換した図6の従来のA/Dコン
バータによる波形と比較してサンプリング期間(t
s0、ts1)における電圧変動が少なくなっていること
がわかる。
【0040】A/Dコンバータは連続したアナログ量の
変化をデータとして取り込むのに用いられることが多い
が、このアナログ量の変化速度はA/Dコンバータの処
理速度に比べる遅いため前回の値と今回の値は近い値と
なる確率が高い。そのため、前回の値にホールディング
・キャパシタをプリチャージしてからサンプリングする
ことによりサンプリング期間の電圧変動は最小限に抑え
られるため、充放電が十分に行なわれる。
変化をデータとして取り込むのに用いられることが多い
が、このアナログ量の変化速度はA/Dコンバータの処
理速度に比べる遅いため前回の値と今回の値は近い値と
なる確率が高い。そのため、前回の値にホールディング
・キャパシタをプリチャージしてからサンプリングする
ことによりサンプリング期間の電圧変動は最小限に抑え
られるため、充放電が十分に行なわれる。
【0041】この場合、プリチャージ期間(tp0)で
は大きな電位変化が発生する場合もあるが、D/Aコン
バータの出力インピーダンスを十分低くすることにより
所定のプリチャージ期間で充放電を十分に行うことが可
能である。
は大きな電位変化が発生する場合もあるが、D/Aコン
バータの出力インピーダンスを十分低くすることにより
所定のプリチャージ期間で充放電を十分に行うことが可
能である。
【0042】また、この後のサンプリング期間(t
s0)は外部回路の高いインピーダンスで充放電される
事があるが、電圧変動は最小限に抑えられているため、
充放電は十分に行なわれる。
s0)は外部回路の高いインピーダンスで充放電される
事があるが、電圧変動は最小限に抑えられているため、
充放電は十分に行なわれる。
【0043】上記のような動作により、サンプリング終
了時のホールディング・キャパシタに蓄えられる電荷量
の精度が向上し、A/D変換精度を向上することができ
る。
了時のホールディング・キャパシタに蓄えられる電荷量
の精度が向上し、A/D変換精度を向上することができ
る。
【0044】(第2の実施形態)図3は本発明の第2の
実施形態のA/Dコンバータのブロック図、図4は図3
のA/Dコンバータにおけるホールディング・キャパシ
タの電圧Vcの時間変化を示した図である。図1中と同
番号は同じ構成要素を示す。
実施形態のA/Dコンバータのブロック図、図4は図3
のA/Dコンバータにおけるホールディング・キャパシ
タの電圧Vcの時間変化を示した図である。図1中と同
番号は同じ構成要素を示す。
【0045】本実施形態は図1の第1の実施形態に対し
て、プリチャージ電圧を前回の電圧値とするのでなく予
め決められた一定の値の中から前回の電圧値に近い値を
選びプリチャージ電圧とするようにしたものである。
て、プリチャージ電圧を前回の電圧値とするのでなく予
め決められた一定の値の中から前回の電圧値に近い値を
選びプリチャージ電圧とするようにしたものである。
【0046】D/Aコンバータ14は、出力電圧制御信
号104がプリチャージ期間であることを示している間
は、A/D変換結果レジスタ5から出力された前回の変
換結果106が1/2VREFに相当するデジタル値以下
の場合にはVREFの1/4の電圧をプリチャージ電圧1
02として出力し、1/2VREFに相当するデジタル値
以上の場合にはVREFの3/4の電圧をプリチャージ電
圧102として出力し、出力電圧制御信号104がプリ
チャージ以外の期間を示している間は出力電圧制御信号
104により伝達されたデジタル値をD/A変換し比較
電圧103として出力する。
号104がプリチャージ期間であることを示している間
は、A/D変換結果レジスタ5から出力された前回の変
換結果106が1/2VREFに相当するデジタル値以下
の場合にはVREFの1/4の電圧をプリチャージ電圧1
02として出力し、1/2VREFに相当するデジタル値
以上の場合にはVREFの3/4の電圧をプリチャージ電
圧102として出力し、出力電圧制御信号104がプリ
チャージ以外の期間を示している間は出力電圧制御信号
104により伝達されたデジタル値をD/A変換し比較
電圧103として出力する。
【0047】図4を参照すると、プリチャージ期間(t
p0)にはホールディング・キャパシタは1/4VREFに
プリチャージされ、プリチャージ期間(tp1)にはホ
ールディング・キャパシタは3/4VREFにプリチャー
ジされているので、同じ電圧をA/D変換した図6の従
来のA/Dコンバータによる波形と比較してサンプリン
グ期間(ts0、ts1)における電圧変動が少なくなっ
ていることがわかる。
p0)にはホールディング・キャパシタは1/4VREFに
プリチャージされ、プリチャージ期間(tp1)にはホ
ールディング・キャパシタは3/4VREFにプリチャー
ジされているので、同じ電圧をA/D変換した図6の従
来のA/Dコンバータによる波形と比較してサンプリン
グ期間(ts0、ts1)における電圧変動が少なくなっ
ていることがわかる。
【0048】本実施形態では、格納されている前回のデ
ジタル値をD/A変換することなくプリチャージ電圧を
作成し、第1の実施形態と同様にサンプリング期間中の
電圧変動を小さくしA/D変換の制度を向上することが
できる。そのため、第1の実施形態よりも回路構成が簡
単になる。
ジタル値をD/A変換することなくプリチャージ電圧を
作成し、第1の実施形態と同様にサンプリング期間中の
電圧変動を小さくしA/D変換の制度を向上することが
できる。そのため、第1の実施形態よりも回路構成が簡
単になる。
【0049】
【発明の効果】以上説明したように、本発明は、サンプ
リング時の電圧変動が小さくなるためホールディング・
キャパシタの充放電が確実に行なわれ、A/D変換精度
が向上するという効果を有する。
リング時の電圧変動が小さくなるためホールディング・
キャパシタの充放電が確実に行なわれ、A/D変換精度
が向上するという効果を有する。
【図1】本発明の第1の実施形態のA/Dコンバータの
ブロック図である。
ブロック図である。
【図2】図1のA/Dコンバータにおけるホールディン
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
【図3】本発明の第2の実施形態のA/Dコンバータの
ブロック図である。
ブロック図である。
【図4】図3のA/Dコンバータにおけるホールディン
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
【図5】従来のA/Dコンバータのブロック図である。
【図6】図5のA/Dコンバータにおけるホールディン
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
グ・キャパシタの電圧Vcの時間変化を示した図であ
る。
1 マルチプレクサ 2 サンプル・ホールド回路 3 比較回路 4 D/Aコンバータ 5 A/D変換結果格納レジスタ 14 D/Aコンバータ 22 サンプル・ホールド回路 23 比較回路 24 D/Aコンバータ 25 A/D変換結果格納レジスタ 101 サンプリング開始信号 102 プリチャージ電圧 103 比較電圧 104 出力電圧制御信号 105 変換結果 106 前回の変換結果
Claims (1)
- 【請求項1】 複数のアナログ入力端子のうちの1つを
A/D変換を実行する端子として選択するマルチプレク
サと、 プリチャージ期間にはD/Aコンバータから出力された
プリチャージ電圧を内部に有するホールディング・キャ
パシタにプリチャージし、サンプリング期間には前記マ
ルチプレクサが選択したアナログ入力端子の電圧を前記
ホールディング・キャパシタにチャージすることにより
サンプリングおよびホールドを行うサンプル・ホールド
回路と、 前記サンプル・ホールド回路がサンプリングした電圧と
D/Aコンバータから出力された比較電圧とを比較し、
前記サンプル・ホールド回路の出力と前記比較電圧との
差が小さくなるようなデジタル値を出力電圧制御信号と
して出力し、前記サンプル・ホールド回路の出力と前記
比較電圧とが一致すると最後に出力した前記デジタル値
を変換結果として出力するとともに、プリチャージ期間
であることを前記出力電圧制御信号により伝達する比較
回路と、前記出力電圧制御信号がプリチャージ期間であることを
示している間は、A/D変換結果レジスタから出力され
た前回の変換結果がA/D変換基準電圧の1/2の電圧
に相当するデジタル値以下の場合にはA/D変換基準電
圧の1/4の電圧をプリチャージ電圧として出力し、A
/D変換基準電圧の1/2の電圧に相当するデジタル値
以上の場合にはA/D変換基準電圧の3/4の電圧をプ
リチャージ電圧として出力し、出力電圧制御信号がプリ
チャージ以外の期間を示している間は前記出力電圧制御
信号により伝達されたデジタル値をD/A変換し前記比
較電圧として出力するD/Aコンバータと、 前記マルチプレクサが選択している端子に対応したアド
レスに格納されている変換結果を前記前回の変換結果と
して出力するとともに、新たな変換結果が入力されると
前記マルチプレクサが選択した入力端子に対応したアド
レスに格納するA/D変換結果格納レジスタとを有する
A/Dコンバータ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09066345A JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | A/dコンバータ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09066345A JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | A/dコンバータ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH10261962A JPH10261962A (ja) | 1998-09-29 |
JP3099766B2 true JP3099766B2 (ja) | 2000-10-16 |
Family
ID=13313185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP09066345A Expired - Fee Related JP3099766B2 (ja) | 1997-03-19 | 1997-03-19 | A/dコンバータ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3099766B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102202423B1 (ko) * | 2018-12-12 | 2021-01-12 | 주식회사 한화 | 자력에 의한 풀림 방지 구조를 가지는 볼트 구조체 및 이를 이용한 볼트 체결 장치 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4530767B2 (ja) * | 2004-08-31 | 2010-08-25 | 三洋電機株式会社 | サンプリング回路 |
WO2018047457A1 (ja) * | 2016-09-06 | 2018-03-15 | ソニーセミコンダクタソリューションズ株式会社 | アナログデジタル変換器、電子装置、および、アナログデジタル変換器の制御方法 |
JP7276207B2 (ja) * | 2020-03-10 | 2023-05-18 | 株式会社デンソー | 温度検出装置 |
-
1997
- 1997-03-19 JP JP09066345A patent/JP3099766B2/ja not_active Expired - Fee Related
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102202423B1 (ko) * | 2018-12-12 | 2021-01-12 | 주식회사 한화 | 자력에 의한 풀림 방지 구조를 가지는 볼트 구조체 및 이를 이용한 볼트 체결 장치 |
Also Published As
Publication number | Publication date |
---|---|
JPH10261962A (ja) | 1998-09-29 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7049993B2 (en) | Analog-to-digital converter and microcomputer in which the same is installed | |
JP2804269B2 (ja) | 再分配形a/d変換器とアナログ信号をディジタル信号に変換する方法 | |
US10742228B2 (en) | Successive approximation register (SAR) analog to digital converter (ADC) with overlapping reference voltage ranges | |
WO2007103966A2 (en) | Multiple sampling sample and hold architectures | |
US6583745B2 (en) | A/D converter | |
KR100297087B1 (ko) | 아날로그/디지털 변환기의 제어 방법 및 장치 | |
JP3099766B2 (ja) | A/dコンバータ | |
JP2003258639A (ja) | アナログ−ディジタル変換器 | |
US8004442B2 (en) | Analog to digital converter (ADC) with comparator function for analog signals | |
US6965258B2 (en) | Sample-and-hold with no-delay reset | |
JPH11234134A (ja) | A/dコンバータ | |
JP4089984B2 (ja) | サンプルホールド回路 | |
US5805091A (en) | Reference voltage circuit | |
US8077070B2 (en) | Charge-domain pipelined charge-redistribution analog-to-digital converter | |
JPH06232751A (ja) | アナログ・デジタル変換回路 | |
EP0346988B1 (fr) | Circuit semiconducteur intégré comprenant un circuit comparateur synchronisé | |
JP2623298B2 (ja) | アナログ/デジタル変換器の制御方法 | |
JP2009188736A (ja) | Ad変換器 | |
JP2705415B2 (ja) | A/dコンバータ | |
JP2798746B2 (ja) | 固体撮像素子出力回路 | |
JPH0292023A (ja) | A/dコンバータ | |
JP2626124B2 (ja) | オーバーサンプリング型a/d変換回路 | |
JPH04305166A (ja) | ピークホールド回路 | |
JP2002176358A (ja) | A/dコンバータ | |
JPS61242420A (ja) | A/d変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
LAPS | Cancellation because of no payment of annual fees |