JP3098499B2 - Semiconductor device and method of recording manufacturing information on semiconductor device - Google Patents
Semiconductor device and method of recording manufacturing information on semiconductor deviceInfo
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Description
【0001】[0001]
【発明の属する技術分野】本発明は半導体装置および半
導体装置への製造情報記録方法に関し、特に半導体装置
を構成する半導体チップがウェハー上に配列されていた
際のウェハー上の位置や、半導体装置に対するテストの
結果などを表す情報を記録可能な半導体装置、および上
記情報を半導体装置に記録する方法に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of recording manufacturing information on a semiconductor device, and more particularly, to a position on a wafer when semiconductor chips constituting the semiconductor device are arranged on the wafer, and a method for recording the semiconductor device. The present invention relates to a semiconductor device capable of recording information indicating a test result and the like, and a method of recording the information on the semiconductor device.
【0002】[0002]
【従来の技術】半導体装置の製造プロセスにおける半導
体装置の選別工程では、近年の半導体装置の微細化によ
り、配線間のショートや配線と電極のショートといった
バーンインテストでの不良増加が問題となっている。ま
た、製造時の半導体装置に対するテストとして、半導体
ウェハー(ここでは単にウェハーともいう)上で行われ
るウェハーテストと、パッケージングを行って単体の半
導体装置として組み立てた後のバーインテストが行われ
るが、これらのテストでは互いに測定状態が完全には一
致しないため、ウェハーテストをパスしても組み立て後
の選別工程におけるテストで不可となる場合が少なくな
い。しかし、このような不良品は、ウェハーテスト時の
テスト条件を最適化できれば、ウェハーテストの段階で
排除してしまうことができる。2. Description of the Related Art In a semiconductor device selection process in a semiconductor device manufacturing process, due to recent miniaturization of a semiconductor device, an increase in defects in a burn-in test such as a short circuit between wires or a short circuit between wires and electrodes has become a problem. . In addition, as a test for a semiconductor device at the time of manufacturing, a wafer test performed on a semiconductor wafer (hereinafter, also simply referred to as a wafer) and a burn-in test after packaging and assembling as a single semiconductor device are performed. In these tests, the measurement states do not completely match each other, so that even if the wafer test passes, it is not often impossible in the test in the sorting process after assembly. However, such defective products can be eliminated at the wafer test stage if the test conditions during the wafer test can be optimized.
【0003】ところで、選別工程で不良品として排除さ
れた半導体装置から、その半導体装置を構成する半導体
チップ(単にチップともいう)のウェハー上のチップ位
置や、ウェハーテスト時のテスト結果に関する情報を取
得できれば、その情報からバーンインテストの不良原因
を究明したり、ウェハーテストにおけるテスト条件の最
適化を図ることができる。例えば、チップ位置の情報か
らバーンインテストの不良がウェハーの外周部で多く発
生していることが分かれば、ウェハーの外周部と中央部
の断面形状を比較して不良原因究明の手掛かりとするこ
とができる。By the way, from a semiconductor device excluded as a defective product in a sorting process, information on a chip position of a semiconductor chip (also simply referred to as a chip) constituting the semiconductor device on a wafer and a test result at a wafer test is obtained. If possible, the cause of the failure in the burn-in test can be determined from the information, and the test conditions in the wafer test can be optimized. For example, if it is known from the chip position information that many burn-in test failures occur at the outer peripheral portion of the wafer, the cross-sectional shapes of the outer peripheral portion and the central portion of the wafer can be compared to provide clues to the cause of the failure. it can.
【0004】例えば特開昭59−57442号公報に
は、ウェハー上のチップ座標を記号として各チップに記
載し、センサーでチップ座標を読み取ってチップのテス
ト結果と共にチップ上のメモリ手段に格納しておき、そ
して、メモリ手段の記憶内容にもとづいて組み立てに用
いるチップを選別する技術が開示されている。しかしこ
の従来技術では、チップ座標を記号としてチップに直接
書き込むため、チップをパッケージに封入した後の工程
ではチップ上の記号を読み取ることができず、封入後は
役に立たないという問題がある。For example, in Japanese Patent Application Laid-Open No. 59-57442, the chip coordinates on a wafer are described as symbols on each chip, and the chip coordinates are read by a sensor and stored in a memory means on the chip together with the chip test results. A technique for selecting chips to be used for assembling based on the contents stored in memory means is disclosed. However, in this conventional technique, since the chip coordinates are directly written on the chip as a symbol, the symbol on the chip cannot be read in a process after the chip is sealed in the package, and there is a problem that it is useless after the sealing.
【0005】[0005]
【発明が解決しようとする課題】本発明はこのような問
題を解決するためになされたもので、その目的は、組み
立て後の半導体装置が、ウェハー上のどの位置のチップ
によるものかを識別したり、ウェハーテストの結果に関
する情報を組み立て後の半導体装置から電気的に取得す
ることを可能とする半導体装置および半導体装置への製
造情報記録方法を提供することにある。SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and an object of the present invention is to identify the position of a chip on a wafer by a semiconductor device after assembly. Another object of the present invention is to provide a semiconductor device and a method of recording manufacturing information on the semiconductor device, which enable information regarding a result of a wafer test to be electrically obtained from the semiconductor device after assembly.
【0006】[0006]
【課題を解決するための手段】本発明は、上記目的を達
成するため、複数のヒューズと、前記ヒューズのそれぞ
れが切断されているか否かに応じて各ヒューズごとにハ
イレベルまたはローレベルとなる2値信号を生成する判
別回路と、2値信号を生成する、前記判別回路とは異な
る内部回路と、前記内部回路が生成する前記2値信号を
出力するための第1の外部端子と、テストモード信号を
入力する第2の外部端子と、前記判別回路が生成した前
記2値信号と前記内部回路が生成する他の2値信号とを
入力とし、前記第2の外部端子から入力されたテストモ
ード信号にもとづいて前記判別回路が生成した前記2値
信号と前記他の2値信号とのうちのいずれかを選択して
出力するテスト回路と、前記テスト回路の出力信号を前
記第1の外部端子を通じて外部に出力する出力回路とを
備えたことを特徴とする。SUMMARY OF THE INVENTION In order to achieve the above object, the present invention provides a plurality of fuses and a high level or a low level for each fuse depending on whether each of the fuses is cut or not. A determination circuit for generating a binary signal, an internal circuit for generating the binary signal, different from the determination circuit, a first external terminal for outputting the binary signal generated by the internal circuit, and a test A second external terminal for inputting a mode signal, a binary signal generated by the discrimination circuit and another binary signal generated by the internal circuit, and a test input from the second external terminal A test circuit that selects and outputs one of the binary signal generated by the determination circuit based on a mode signal and the other binary signal, and outputs an output signal of the test circuit to the first external circuit. Terminal Through characterized by comprising an output circuit for outputting to the outside.
【0007】また、本発明は、複数のヒューズと、前記
ヒューズのそれぞれが切断されているか否かに応じて各
ヒューズごとにハイレベルまたはローレベルとなる2値
信号を生成する判別回路と、前記判別回路が生成した前
記2値信号と他の2値信号とを入力とし、テストモード
信号にもとづいて前記判別回路が生成した前記2値信号
と前記他の2値信号とのいずれかを選択して出力するテ
スト回路と、前記テスト回路の出力信号を外部端子を通
じて外部に出力する出力回路とを備えた半導体装置に製
造情報を記録する方法であって、前記半導体装置を構成
する半導体チップの半導体ウェハー上の位置を2進数で
表し、前記複数のヒューズを2進数の各ビットに対応づ
け、ビットが1であるか0であるかを前記ヒューズが切
断されているか否かにより表し、前記半導体ウェハー上
の位置を表す前記2進数を表すべく前記ヒューズを切断
することを特徴とする。The present invention also provides a plurality of fuses, a discriminating circuit for generating a binary signal of a high level or a low level for each fuse depending on whether or not each of the fuses is cut, and The binary signal generated by the determination circuit and another binary signal are input, and one of the binary signal generated by the determination circuit and the other binary signal is selected based on a test mode signal. A method of recording manufacturing information in a semiconductor device, comprising: a test circuit for outputting a test signal; and an output circuit for outputting an output signal of the test circuit to the outside through an external terminal. A position on the wafer is represented by a binary number, the plurality of fuses are associated with each bit of the binary number, and whether the bit is 1 or 0 is determined by whether the fuse is cut or not. The stands, characterized by cutting the fuse to represent the binary number representing the position on the semiconductor wafer.
【0008】また、本発明は、複数のヒューズと、前記
ヒューズのそれぞれが切断されているか否かに応じて各
ヒューズごとにハイレベルまたはローレベルとなる2値
信号を生成する判別回路と、前記判別回路が生成した前
記2値信号と他の2値信号とを入力とし、テストモード
信号にもとづいて前記判別回路が生成した前記2値信号
と前記他の2値信号とのいずれかを選択して出力するテ
スト回路と、前記テスト回路の出力信号を外部端子を通
じて外部に出力する出力回路とを備えた半導体装置に製
造情報を記録する方法であって、前記半導体装置に関す
る複数のテストの結果を2進数で表し、前記複数のヒュ
ーズを2進数の各ビットに対応づけ、ビットが1である
か0であるかを前記ヒューズが切断されているか否かに
より表し、前記複数のテスト結果を表す前記2進数を表
すべく前記ヒューズを切断することを特徴とする。The present invention also provides a plurality of fuses, a discriminating circuit for generating a binary signal of a high level or a low level for each fuse depending on whether each of the fuses is cut, and The binary signal generated by the determination circuit and another binary signal are input, and one of the binary signal generated by the determination circuit and the other binary signal is selected based on a test mode signal. A method of recording manufacturing information in a semiconductor device, comprising: a test circuit that outputs a test signal to a semiconductor device; and an output circuit that outputs an output signal of the test circuit to an external device through an external terminal. The plurality of fuses are associated with each bit of a binary number, and whether a bit is 1 or 0 is represented by whether or not the fuse is blown. Characterized by cutting the said fuse to represent a binary number representing the test results.
【0009】したがって、本発明の半導体装置では、本
発明の半導体装置への製造情報記録方法にもとづき半導
体ウェハー上の位置を表す2進数を表すべくヒューズを
切断すれば、半導体チップのウェハー上の位置を半導体
チップに記録することができ、また、テスト結果を表す
2進数を表すべくヒューズを切断することで、テスト結
果を半導体チップに記録することができる。そして、ヒ
ューズが表す2進数情報は、テストモード信号をテスト
回路に供給して判別回路が生成した2値信号を選択させ
ることにより、出力回路を通じて外部に取り出すことが
でき、取り出した2進数情報にもとづいて半導体チップ
のウェハー上の位置、またはテスト結果を把握すること
ができる。Therefore, in the semiconductor device of the present invention, if the fuse is blown to represent a binary number indicating the position on the semiconductor wafer based on the method of recording manufacturing information on the semiconductor device of the present invention, the position of the semiconductor chip on the wafer is reduced. Can be recorded on the semiconductor chip, and the test result can be recorded on the semiconductor chip by cutting the fuse to represent a binary number representing the test result. The binary information represented by the fuse can be extracted to the outside through the output circuit by supplying a test mode signal to the test circuit and selecting the binary signal generated by the determination circuit. Based on this, the position of the semiconductor chip on the wafer or the test result can be grasped.
【0010】[0010]
【発明の実施の形態】次に本発明の実施の形態例につい
て図面を参照して説明する。図1は本発明による半導体
装置の一例を示す要部回路図、図2はウェハー上の半導
体チップの配列を示す説明図である。以下では、これら
の図面を参照して本発明による半導体装置の一例につい
て説明し、同時に本発明の半導体装置への製造情報記録
方法の一実施の形態例について説明する。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 is a main part circuit diagram showing an example of a semiconductor device according to the present invention, and FIG. 2 is an explanatory diagram showing an arrangement of semiconductor chips on a wafer. Hereinafter, an example of a semiconductor device according to the present invention will be described with reference to these drawings, and at the same time, an embodiment of a method of recording manufacturing information on a semiconductor device according to the present invention will be described.
【0011】本実施の形態例の半導体装置2は一例とし
てDRAM(ダイナミック・ランダム・アクセス・メモ
リ)を構成し、図1に示したように、複数のヒューズ
4、判別回路6、テスト回路8、ならびに出力回路10
などを含んで構成されている。複数のヒューズ4は、ウ
ェハー上のチップ座標などを記録するためのものであ
り、レーザ光を照射して溶断することが可能である。そ
して、各ヒューズ4ごとに設けられた判別回路6は、ヒ
ューズ4が切断されているか否かに応じてハイレベルま
たはローレベルとなるの2値信号を生成する。ここで
は、半導体装置2は一例として8ビットのデータを外部
に出力できる構成のDRAMであり、8組のヒューズ
4、判別回路6、テスト回路8、出力回路10、ならび
に外部端子12を備えているものとする。The semiconductor device 2 of this embodiment constitutes a DRAM (Dynamic Random Access Memory) as an example. As shown in FIG. 1, a plurality of fuses 4, a determination circuit 6, a test circuit 8, And output circuit 10
It is comprised including. The plurality of fuses 4 are for recording chip coordinates on a wafer and the like, and can be blown by irradiating a laser beam. Then, the discriminating circuit 6 provided for each fuse 4 generates a binary signal of a high level or a low level depending on whether the fuse 4 is cut or not. Here, the semiconductor device 2 is, for example, a DRAM having a configuration capable of outputting 8-bit data to the outside, and includes eight sets of fuses 4, a determination circuit 6, a test circuit 8, an output circuit 10, and an external terminal 12. Shall be.
【0012】テスト回路8は、判別回路6が生成した8
ビット分の2値信号と、不図示のメモリ素子部からの記
憶データを表す他の8ビット分の2値信号8Bとを入力
とし、テストモード信号8Aにもとづいて判別回路6が
生成した2値信号とメモリ素子部からの他の2値信号8
Bとのうちのいずれかを選択して出力する。また、出力
回路10は、テスト回路8の出力信号を外部端子12を
通じて外部に出力する。The test circuit 8 generates the 8
The binary signal generated by the discriminating circuit 6 based on the test mode signal 8A is input with a binary signal for bits and a binary signal 8B for another 8 bits representing storage data from a memory element unit (not shown). Signal and other binary signal 8 from the memory element section
B and one of them is selected and output. The output circuit 10 outputs the output signal of the test circuit 8 to the outside through the external terminal 12.
【0013】さらに詳しく説明すると、各ヒューズ4の
一端14には一定の電圧Vccが印加され、他端16は
判別回路6の入力端子18に接続されている。なお、電
圧Vccは正の電圧である。各判別回路6は一例として
P型の第1の電界効果トランジスタ20を含み、第1の
電界効果トランジスタ20のゲート22は入力端子18
を通じてヒューズ4の他端16に接続され、第1の電界
効果トランジスタ20のチャンネルの一端24には一定
の電圧、例えば1/2Vccが印加され、第1の電界効
果トランジスタ20のチャンネルの他端26は判別回路
6の第1の出力端子28に接続されている。More specifically, a fixed voltage Vcc is applied to one end 14 of each fuse 4, and the other end 16 is connected to an input terminal 18 of the determination circuit 6. Note that the voltage Vcc is a positive voltage. Each discriminating circuit 6 includes a P-type first field-effect transistor 20 as an example, and the gate 22 of the first field-effect transistor 20 is connected to the input terminal 18.
The other end 16 of the channel of the first field-effect transistor 20 is applied with a constant voltage, for example, V Vcc, to one end 24 of the channel of the first field-effect transistor 20. Is connected to the first output terminal 28 of the determination circuit 6.
【0014】また、判別回路6は一例としてN型の第2
の電界効果トランジスタ30を含み、第2の電界効果ト
ランジスタ30のチャンネルの一端32は判別回路6の
第1の出力端子28に接続され、チャンネルの他端34
はグランドに接続されている。判別回路6はさらにイン
バータ36を含み、インバータ36の入力端子38は判
別回路6の第1の出力端子28に接続され、インバータ
36の出力端子40は判別回路6の第2の出力端子42
に接続されている。そして判別回路6は第1の出力端子
28からは第1の論理極性の2値信号を出力し、第2の
出力端子42からは第1の論理極性と反対の論理極性の
第2の論理極性の2値信号を出力する。The discrimination circuit 6 is, for example, an N-type second
One end 32 of the channel of the second field-effect transistor 30 is connected to the first output terminal 28 of the discriminating circuit 6, and the other end 34 of the channel
Is connected to the ground. The discrimination circuit 6 further includes an inverter 36, an input terminal 38 of the inverter 36 is connected to the first output terminal 28 of the discrimination circuit 6, and an output terminal 40 of the inverter 36 is connected to a second output terminal 42 of the discrimination circuit 6.
It is connected to the. The discriminating circuit 6 outputs a binary signal of a first logical polarity from the first output terminal 28, and a second logical polarity of the opposite logical polarity to the first logical polarity from the second output terminal 42. Is output.
【0015】なお、上記メモリ素子部からの2値信号
は、本実施の形態例では、第1の論理極性の2値信号と
第1の論理極性と反対の第2の論理極性の2値信号とを
含み、テスト回路8は、テストモード信号8Aにもとづ
いて判別回路6の第1および第2の出力端子28、42
からの第1および第2の論理極性の2値信号と、メモリ
素子部からの2値信号を成す第1および第2の論理極性
の2値信号とのうちのいずれかを選択して出力する。ま
た、出力回路10は、極性選択信号44にもとづいて、
テスト回路8が出力する第1および第2の論理極性の2
値信号のうちのいずれかを出力する。In the present embodiment, the binary signal from the memory element section is a binary signal having a first logical polarity and a binary signal having a second logical polarity opposite to the first logical polarity. The test circuit 8 includes first and second output terminals 28 and 42 of the determination circuit 6 based on the test mode signal 8A.
And a binary signal having first and second logical polarities, and a binary signal having first and second logical polarities forming a binary signal from the memory element section. . Further, the output circuit 10 outputs a signal based on the polarity selection signal 44.
The first and second logic polarities 2 output by the test circuit 8
Output one of the value signals.
【0016】なお、テスト回路8は判別回路6からの信
号を出力するための出力端子46と、上記メモリ素子部
からの信号を出力するための出力端子47とを有し、こ
れらの出力端子46、47は共に出力回路10の入力端
子に接続されている。そして、テスト回路8は、テスト
モード信号にもとづき、判別回路6からの信号を出力す
る場合は出力端子47はハイインピーダンス状態にして
出力端子46より判別回路6からの信号を出力する。逆
に、メモリ素子部からの信号を出力する場合は出力端子
46はハイインピーダンス状態にして出力端子47より
メモリ素子部からの信号を出力する。The test circuit 8 has an output terminal 46 for outputting a signal from the discriminating circuit 6 and an output terminal 47 for outputting a signal from the memory element section. , 47 are both connected to the input terminal of the output circuit 10. Then, based on the test mode signal, the test circuit 8 outputs the signal from the determination circuit 6 from the output terminal 46 by setting the output terminal 47 to a high impedance state when outputting the signal from the determination circuit 6. Conversely, when outputting a signal from the memory element portion, the output terminal 46 is set to a high impedance state, and a signal from the memory element portion is output from the output terminal 47.
【0017】次に、このように構成された半導体装置2
に対し、本発明の半導体装置への製造情報記録方法にも
とづいてウェハー上のチップ座標およびウェハーテスト
の結果を記録する手順について説明する。まず、チップ
座標を記録する場合は、半導体装置2を構成する半導体
チップの半導体ウェハー上の座標を2進数で表す。図2
の例では、横方向にX座標軸48が設定され、縦方向に
Y座標軸50が設定されている。そして、ウェハー52
上に配列された各矩形が各チップを表し、各チップの右
上の箇所に記載された数字がチップの座標を表してい
る。この数字は2桁から成り、先頭の桁はX座標値を、
次の桁はY座標値を表している。したがって、図におい
て例えば上から3番目の行の左端の半導体チップ54に
記載された数字「23」は、この半導体チップ54のX
座標値は2であり、Y座標値は3であることを表してい
る。上述した最初のステップでは、これらの数字を2進
数で表す。なお、図2はあくまでも説明図であり、実際
のウェハー52ではより多数の半導体チップが配列され
ている。Next, the semiconductor device 2 thus configured
On the other hand, a procedure for recording chip coordinates on a wafer and a result of a wafer test based on a method for recording manufacturing information on a semiconductor device according to the present invention will be described. First, when recording the chip coordinates, the coordinates of the semiconductor chips constituting the semiconductor device 2 on the semiconductor wafer are represented by binary numbers. FIG.
In the example, the X coordinate axis 48 is set in the horizontal direction, and the Y coordinate axis 50 is set in the vertical direction. Then, the wafer 52
Each rectangle arranged above represents each chip, and the number described in the upper right part of each chip represents the coordinates of the chip. This number consists of two digits, the first of which is the X coordinate value,
The next digit represents the Y coordinate value. Therefore, in the figure, for example, the number “23” written on the leftmost semiconductor chip 54 in the third row from the top is the X of this semiconductor chip 54.
The coordinate value is 2 and the Y coordinate value is 3. In the first step described above, these numbers are represented in binary. FIG. 2 is an explanatory diagram to the last, and a larger number of semiconductor chips are arranged on the actual wafer 52.
【0018】次に、複数のヒューズ4を座標を表す上記
2進数の各ビットに対応づけ、ビットが1であるか0で
あるかをヒューズ4が切断されているか否かにより表
す。そして、半導体ウェハー上の位置を表す上記2進数
を表すべくヒューズ4を、レーザ光を照射して切断す
る。なお、本実施の形態例では値が1のビットに対応す
るヒューズ4を切断する。例えば、半導体チップ54の
場合、座標を表す2進数は「0001 0111」とな
るので、LSB、およびLSBから2番目、3番目、5
番目の各ビットに対応するヒューズ4を切断することに
なる。なお、ヒューズ4の切断は、例えばウェハーテス
ト時のレーザリペア工程で行うことができる。Next, a plurality of fuses 4 are associated with each bit of the binary number representing the coordinates, and whether a bit is 1 or 0 is represented by whether the fuse 4 is cut or not. Then, the fuse 4 is cut by irradiating a laser beam so as to represent the binary number representing the position on the semiconductor wafer. In this embodiment, the fuse 4 corresponding to a bit having a value of 1 is blown. For example, in the case of the semiconductor chip 54, the binary number representing the coordinates is “0001 0111”, so the LSB and the second, third,
The fuse 4 corresponding to each of the bits will be cut. The cutting of the fuse 4 can be performed, for example, in a laser repair process at the time of a wafer test.
【0019】一方、ウェハーテストの結果を半導体装置
2に記録する場合は、まず、半導体装置2に対するウェ
アテストの結果を2進数で表す。例えば、メモリ素子を
構成するキャパシタのホールド時間のテスト結果を記録
する場合、ホールド時間が6秒以上であって合格したと
いう結果は「1」で表し、ホールド時間が5秒以上で合
格という結果は「2」で表し、ホールド時間が4秒以上
で合格という結果は「3」で表すものとすると、これら
の結果は2進数ではそれぞれ「0000 0001」、
「0000 0010」、「0000 0011」と表
すことになる。On the other hand, when recording the result of the wafer test on the semiconductor device 2, first, the result of the wear test on the semiconductor device 2 is represented by a binary number. For example, when recording the test result of the hold time of the capacitor constituting the memory element, the result that the hold time is equal to or longer than 6 seconds is represented by “1”, and the result that the hold time is equal to or longer than 5 seconds is equal to “1”. Assuming that the result that is represented by “2” and that the hold time is 4 seconds or more and passed is represented by “3”, these results are represented by binary numbers “0000 0001”,
They will be represented as “0000 0010” and “0000 0011”.
【0020】次に、複数のヒューズ4をテスト結果を表
す上記2進数の各ビットに対応づけ、ビットが1である
か0であるかをヒューズ4が切断されているか否かによ
り表す。そして、テスト結果を表す上記2進数を表すべ
くヒューズ4を、レーザ光を照射して切断する。例え
ば、テスト結果を表す2進数が「0000 0011」
であった場合、LSBと、LSBから2番目のビットに
対応するヒューズ4を切断することになる。Next, a plurality of fuses 4 are associated with each bit of the binary number representing the test result, and whether the bit is 1 or 0 is indicated by whether the fuse 4 is cut or not. Then, the fuse 4 is cut by irradiating a laser beam so as to represent the binary number representing the test result. For example, the binary number representing the test result is “0000 0011”
In this case, the fuse 4 corresponding to the LSB and the second bit from the LSB is cut.
【0021】また、このようにヒューズ4を切断するこ
とで情報が記録された半導体装置2から情報を読み出す
場合には次のように行う。まず半導体装置2の電源を投
入し、同時に、電源投入後の一定時間ハイレベルを維持
するPon信号を第2の電界効果トランジスタ30のゲ
ート30Aに供給する。これにより、第2の電界効果ト
ランジスタ30はオンし、各判別回路6の第1の出力端
子28からはすべてローレベルの信号が出力される。そ
の後、Pon信号がローレベルとなり第2の電界効果ト
ランジスタ30がオフした後、不図示の外部端子よりテ
ストモード信号8Aをテスト回路8に供給して判別回路
6の第1および第2の出力端子28、42からの信号を
テスト回路8に選択させ、出力させる。When the information is read from the semiconductor device 2 on which the information is recorded by cutting the fuse 4 as described above, the following operation is performed. First, the power of the semiconductor device 2 is turned on, and at the same time, a Pon signal that maintains a high level for a certain period after the power is turned on is supplied to the gate 30 </ b> A of the second field-effect transistor 30. As a result, the second field-effect transistor 30 is turned on, and all the low-level signals are output from the first output terminals 28 of the respective determination circuits 6. After that, the Pon signal becomes low level and the second field-effect transistor 30 is turned off, and then the test mode signal 8A is supplied to the test circuit 8 from an external terminal (not shown) to supply the first and second output terminals of the discrimination circuit 6. The signals from 28 and 42 are selected by the test circuit 8 and output.
【0022】ここで、ヒューズ4が切断されていない場
合には、第1の電界効果トランジスタ20はオフ状態と
なるので第1の出力端子28からはビット値が0である
ことを表すローレベルの信号が、第2の出力端子42か
らはハイレベルの信号が出力される。一方、ヒューズ4
が切断されている場合には、第1の電界効果トランジス
タ20はオン状態となるので第1の出力端子28からは
ビット値が1であることを表すハイレベルの信号が、第
2の出力端子42からはローレベルの信号が出力され
る。Here, when the fuse 4 is not blown, the first field effect transistor 20 is turned off, so that the first output terminal 28 outputs a low level signal indicating that the bit value is 0. The signal is output from the second output terminal 42 at a high level. On the other hand, fuse 4
Is turned off, the first field-effect transistor 20 is turned on, and a high-level signal indicating that the bit value is 1 is output from the first output terminal 28 to the second output terminal. 42 outputs a low-level signal.
【0023】これらの信号はテスト回路8から出力回路
10へ入力され、出力回路10より各外部端子12を通
じて半導体装置2の外部に出力される。したがって、外
部端子12にどのような信号が出力されるかにより、ヒ
ューズ4が表すチップ座標またはテスト結果の情報を取
得することができる。なお、出力回路10では、不図示
の外部端子より供給する極性選択信号44により必要に
応じて、判別回路6が第1の出力端子28より出力する
非反転の信号か、または第2の出力端子42より出力す
る反転させた信号のいずれかを外部端子12より出力さ
せることができる。These signals are input from the test circuit 8 to the output circuit 10 and output from the output circuit 10 to the outside of the semiconductor device 2 through the external terminals 12. Therefore, depending on what kind of signal is output to the external terminal 12, information on the chip coordinates represented by the fuse 4 or the test result can be obtained. In the output circuit 10, a non-inverted signal output from the first output terminal 28 by the determination circuit 6 or a second output terminal according to the polarity selection signal 44 supplied from an external terminal (not shown). Either of the inverted signals output from 42 can be output from the external terminal 12.
【0024】このように本実施の形態例の半導体装置2
では、本発明の半導体装置への製造情報記録方法にもと
づいて半導体ウェハー上の位置を表す2進数を表すべく
ヒューズ4を切断することで、半導体チップのウェハー
52上の位置を半導体チップに記録することができ、さ
らに、テスト結果を表す2進数を表すべくヒューズ4を
切断することで、テスト結果を半導体チップに記録する
ことができる。また、ヒューズ4が表す2進数情報は、
テストモード信号8Aをテスト回路8に供給して判別回
路6が生成した2値信号を選択させることにより、出力
回路10を通じて外部に取り出すことができ、取り出し
た2進数情報にもとづいて半導体チップのウェハー52
上の位置、またはテスト結果を把握することができる。As described above, the semiconductor device 2 of the present embodiment is
Then, based on the method of recording manufacturing information on a semiconductor device of the present invention, the position of a semiconductor chip on a wafer 52 is recorded on a semiconductor chip by cutting a fuse 4 so as to represent a binary number representing the position on a semiconductor wafer. Further, the test result can be recorded on the semiconductor chip by cutting the fuse 4 so as to represent a binary number representing the test result. The binary information represented by the fuse 4 is
By supplying the test mode signal 8A to the test circuit 8 and selecting the binary signal generated by the discriminating circuit 6, it can be extracted to the outside through the output circuit 10, and the semiconductor chip wafer can be extracted based on the extracted binary number information. 52
You can grasp the position above or the test result.
【0025】そして、選別工程で不良品として排除され
た半導体装置から、ウェハー上のチップ座標情報を得る
ことでウェハー上の位置の違いによる不良発生の傾向を
知ることができ、トランジスタ特性、コンタクト抵抗、
層抵抗、配線やコンタクトの寸法、膜厚、断面形状とい
った各種製造パラメーターのウェハー面内での傾向と照
合すれば不良発生の原因を究明する上で有効な手掛かり
を得ることができるので、効率よく製造歩留の向上を図
ることができる。さらに、組み立て後に検出された不良
品に対しては、ウェハーテスト時のテスト結果をチップ
から読み出し、ウェハーテストのテスト条件を最適化す
ることができる。例えば、組み立て後のテストで半導体
装置のホールド時間が3秒であるために不良品として排
除され、チップに記録されていたホールド時間が4秒で
あったとすると、ウェハーテストでの合格基準を例えば
5秒に引き上げれば、この種の不良品はウェハーテスト
の段階で排除できることになる。Then, by obtaining chip coordinate information on the wafer from the semiconductor device excluded as a defective product in the sorting process, it is possible to know the tendency of occurrence of a defect due to a difference in the position on the wafer, and to obtain the transistor characteristics and the contact resistance. ,
Efficient clues can be obtained by examining trends in the wafer surface of various manufacturing parameters such as layer resistance, wiring and contact dimensions, film thickness, and cross-sectional shape, in order to determine the cause of failure. The production yield can be improved. Further, for a defective product detected after assembly, a test result at the time of a wafer test is read from the chip, and the test conditions of the wafer test can be optimized. For example, if the hold time of the semiconductor device is 3 seconds in the test after assembly, it is excluded as a defective product and the hold time recorded on the chip is 4 seconds. With a second increase, this kind of defective product can be eliminated during the wafer test.
【0026】なお、本実施の形態例では、Pon信号が
ローレベルになってからテストモード信号8Aにより、
テスト回路8に判別回路6からの信号を選択させるとし
たが、最初からテスト回路8が判別回路6からの信号を
選択している状態で電源をオンにすることも可能であ
る。その場合には、Pon信号がローレベルになるまで
はすべての外部端子からローレベル(またはハイレベ
ル)の信号が出力され、その後、Pon信号がローレベ
ルになった段階で、ヒューズが切断されているか否かに
もとづく信号が出力されることになる。したがって、外
部端子からの信号がどのタイミングからヒューズの切断
状態を表す信号になるかを明確に把握できる。In this embodiment, after the Pon signal becomes low level, the test mode signal 8A outputs
Although the test circuit 8 selects the signal from the discriminating circuit 6, the power can be turned on while the test circuit 8 selects the signal from the discriminating circuit 6 from the beginning. In this case, a low-level (or high-level) signal is output from all the external terminals until the Pon signal goes to a low level, and then, when the Pon signal goes to a low level, the fuse is blown. A signal based on the presence or absence is output. Therefore, it is possible to clearly understand from which timing the signal from the external terminal becomes a signal indicating the blown state of the fuse.
【0027】次に、本発明の第2の実施の形態例につい
て説明する。図3は、第2の実施の形態例を示す回路図
である。なお、図中、図1と同一の要素には同一の符号
が付されており、それらに関する説明はここでは省略す
る。また、図3では簡単のため、1組のヒューズ4、判
別回路6、テスト回路8、出力回路10、ならびに外部
端子12のみが示されている。図3に示した第2の実施
の形態例の半導体装置56が上記半導体装置2と異なる
のは、第1の電界効果トランジスタ20のチャンネルの
一端24には、スイッチ回路58を通じて一定の電圧
(1/2Vcc)が印加される構成となっている点であ
る。スイッチ回路58には上記テストモード信号8Aが
供給され、テストモード信号8Aによりオン・オフす
る。したがって、半導体装置56では、ヒューズ4によ
る情報を半導体装置56の外部に出力しない場合には、
テストモード信号8Aによりスイッチ回路58をオフさ
せることができ、その結果、第2の電界効果トランジス
タ20にはいっさい電流が流れないため、消費電力を低
減させることができる。半導体装置56はこの点以外は
上記半導体装置2と同じであるため、半導体装置2と同
様の効果が得られる。Next, a second embodiment of the present invention will be described. FIG. 3 is a circuit diagram showing the second embodiment. In the figure, the same elements as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted here. FIG. 3 shows only one set of the fuse 4, the determination circuit 6, the test circuit 8, the output circuit 10, and the external terminal 12 for simplicity. The semiconductor device 56 of the second embodiment shown in FIG. 3 is different from the semiconductor device 2 in that a constant voltage (1) is applied to one end 24 of the channel of the first field-effect transistor 20 through a switch circuit 58. / 2Vcc) is applied. The switch circuit 58 is supplied with the test mode signal 8A, and is turned on / off by the test mode signal 8A. Therefore, in the semiconductor device 56, when the information by the fuse 4 is not output to the outside of the semiconductor device 56,
The switch circuit 58 can be turned off by the test mode signal 8A. As a result, no current flows through the second field-effect transistor 20, so that power consumption can be reduced. Since the semiconductor device 56 is the same as the semiconductor device 2 except for this point, the same effect as the semiconductor device 2 can be obtained.
【0028】[0028]
【発明の効果】以上説明したように本発明の半導体装置
では、本発明の半導体装置への製造情報記録方法にもと
づき例えば半導体ウェハー上の位置を表す2進数を表す
べくヒューズを切断すれば、半導体チップのウェハー上
の位置を半導体チップに記録することができ、さらに、
テスト結果を表す2進数を表すべくヒューズを切断すれ
ば、テスト結果を半導体チップに記録することができ
る。また、ヒューズが表す2進数情報は、テストモード
信号をテスト回路に供給して判別回路が生成した2値信
号を選択させることにより、出力回路を通じて外部に取
り出すことができ、取り出した2進数情報にもとづいて
半導体チップのウェハー上の位置、またはテスト結果を
把握することができる。As described above, in the semiconductor device of the present invention, if the fuse is blown to represent a binary number indicating a position on a semiconductor wafer based on the method of recording manufacturing information on the semiconductor device of the present invention, the semiconductor The position of the chip on the wafer can be recorded on the semiconductor chip,
If the fuse is blown to indicate a binary number indicating the test result, the test result can be recorded on the semiconductor chip. The binary information represented by the fuse can be extracted to the outside through the output circuit by supplying a test mode signal to the test circuit and selecting the binary signal generated by the discrimination circuit. Based on this, the position of the semiconductor chip on the wafer or the test result can be grasped.
【0029】そして、選別工程で不良品として排除され
た半導体装置から、ウェハー上のチップ座標情報を得る
ことでウェハー上の位置の違いによる不良発生の傾向を
知ることができ、トランジスタ特性、コンタクト抵抗、
層抵抗、配線やコンタクトの寸法、膜厚、断面形状とい
った各種製造パラメーターのウェハー面内での傾向と照
合すれば不良発生の原因を究明する上で有効な手掛かり
を得ることができるので、効率よく製造歩留の向上を図
ることができる。Then, by obtaining chip coordinate information on the wafer from the semiconductor device excluded as a defective product in the sorting process, it is possible to know the tendency of occurrence of a defect due to a difference in the position on the wafer, and to obtain the transistor characteristics and the contact resistance. ,
Efficient clues can be obtained by examining trends in the wafer surface of various manufacturing parameters such as layer resistance, wiring and contact dimensions, film thickness, and cross-sectional shape, in order to determine the cause of failure. The production yield can be improved.
【0030】さらに、組み立て後に検出された不良品に
対しては、ウェハーテスト時のテスト結果をチップから
読み出し、ウェハーテストのテスト条件を最適化するこ
とができる。例えば、組み立て後のテストで半導体装置
のホールド時間が3秒であるために不良品として排除さ
れ、チップに記録されていたホールド時間が4秒であっ
たとすると、ウェハーテストでの合格基準を例えば5秒
に引き上げれば、この種の不良品はウェハーテストの段
階で排除できることになる。Further, for a defective product detected after assembly, a test result at the time of a wafer test is read from the chip, and the test conditions of the wafer test can be optimized. For example, if the hold time of the semiconductor device is 3 seconds in the test after assembly, it is excluded as a defective product and the hold time recorded on the chip is 4 seconds. With a second increase, this kind of defective product can be eliminated during the wafer test.
【図1】本発明による半導体装置の一例を示す要部回路
図である。FIG. 1 is a main part circuit diagram showing an example of a semiconductor device according to the present invention.
【図2】ウェハー上の半導体チップの配列を示す説明図
である。FIG. 2 is an explanatory diagram showing an arrangement of semiconductor chips on a wafer.
【図3】第2の実施の形態例を示す要部回路図である。FIG. 3 is a main part circuit diagram showing a second embodiment.
2……半導体装置、4……ヒューズ、6……判別回路、
8……テスト回路、10……出力回路、12……外部端
子、14……一端、16……他端、18……入力端子、
20……第1の電界効果トランジスタ、22……ゲー
ト、24……一端、26……他端、28……第1の出力
端子、30……第2の電界効果トランジスタ、32……
一端、34……他端、36……インバータ、38……入
力端子、40……出力端子、42……第2の出力端子、
44……極性選択信号、46……出力端子、48……X
座標軸、50……Y座標軸、52……ウェハー、54…
…半導体チップ、56……半導体装置、58……スイッ
チ回路。2 ... semiconductor device, 4 ... fuse, 6 ... discriminating circuit,
8 ... test circuit, 10 ... output circuit, 12 ... external terminal, 14 ... one end, 16 ... other end, 18 ... input terminal,
20: first field effect transistor, 22: gate, 24 ... one end, 26 ... other end, 28 ... first output terminal, 30 ... second field effect transistor, 32 ...
One end, 34 ... the other end, 36 ... an inverter, 38 ... an input terminal, 40 ... an output terminal, 42 ... a second output terminal,
44 ... polarity selection signal, 46 ... output terminal, 48 ... X
Coordinate axis, 50: Y coordinate axis, 52: Wafer, 54:
... Semiconductor chip, 56 ... Semiconductor device, 58 ... Switch circuit.
フロントページの続き (58)調査した分野(Int.Cl.7,DB名) H01L 21/66 G01R 31/28 Continuation of the front page (58) Field surveyed (Int.Cl. 7 , DB name) H01L 21/66 G01R 31/28
Claims (14)
て各ヒューズごとにハイレベルまたはローレベルとなる
2値信号を生成する判別回路と、2値信号を生成する、前記判別回路とは異なる内部回路
と、 前記内部回路が生成する前記2値信号を出力するための
第1の外部端子と、 テストモード信号を入力する第2の外部端子と、 前記判別回路が生成した前記2値信号と前記内部回路が
生成する他の2値信号とを入力とし、前記第2の外部端
子から入力されたテストモード信号にもとづいて前記判
別回路が生成した前記2値信号と前記他の2値信号との
うちのいずれかを選択して出力するテスト回路と、 前記テスト回路の出力信号を前記第1の外部端子を通じ
て外部に出力する出力回路とを備えたことを特徴とする
半導体装置。1. A plurality of fuses, a determination circuit for generating a binary signal of a high level or a low level for each fuse depending on whether or not each of the fuses is blown, and generating a binary signal Internal circuit different from the determination circuit
For outputting the binary signal generated by the internal circuit.
A first external terminal, a second external terminal for inputting a test mode signal, the binary signal generated by the determination circuit, and the internal circuit
The other external signal to be generated is input to the second external terminal.
A test circuit that selects and outputs one of the binary signal and the other binary signal generated by the discrimination circuit based on a test mode signal input from a slave, and an output signal of the test circuit And an output circuit for outputting the signal to the outside through the first external terminal.
加され、 前記判別回路は第1の電界効果トランジスタを含み、 前記第1の電界効果トランジスタのゲートは前記ヒュー
ズの他端に接続され、前記第1の電界効果トランジスタ
のチャンネルの一端には一定の電圧が印加され、前記チ
ャンネルの他端は前記判別回路の第1の出力端子に接続
されていることを特徴とする請求項1記載の半導体装
置。2. A fixed voltage is applied to one end of the fuse, the determination circuit includes a first field-effect transistor, and a gate of the first field-effect transistor is connected to the other end of the fuse. 2. The device according to claim 1, wherein a constant voltage is applied to one end of a channel of the first field-effect transistor, and the other end of the channel is connected to a first output terminal of the discriminating circuit. Semiconductor device.
チャンネルの前記一端にはスイッチ回路を通じて前記一
定の電圧が印加され、前記スイッチ回路は前記テストモ
ード信号によりオン・オフすることを特徴とする請求項
2記載の半導体装置。3. The method according to claim 1, wherein the constant voltage is applied to the one end of the channel of the first field effect transistor through a switch circuit, and the switch circuit is turned on / off by the test mode signal. Item 3. The semiconductor device according to item 2.
ランジスタであり、前記一定の電圧は正の電圧であるこ
とを特徴とする請求項2記載の半導体装置。4. The semiconductor device according to claim 2, wherein said field effect transistor is a P-type field effect transistor, and said constant voltage is a positive voltage.
スタを含み、 前記第2の電界効果トランジスタの前記チャンネルの一
端は前記判別回路の前記第1の出力端子に接続され、前
記チャンネルの他端はグランドに接続されていることを
特徴とする請求項2記載の半導体装置。5. The discrimination circuit includes a second field-effect transistor, one end of the channel of the second field-effect transistor is connected to the first output terminal of the discrimination circuit, and the other end of the channel. 3. The semiconductor device according to claim 2, wherein the terminal is connected to a ground.
インバータの入力端子は前記判別回路の前記第1の出力
端子に接続され、前記インバータの出力端子は前記判別
回路の第2の出力端子に接続され、前記判別回路は前記
第1の出力端子から第1の論理極性の2値信号を出力
し、第2の出力端子からは前記第1の論理極性と反対の
第2の論理極性の2値信号を出力することを特徴とする
請求項2記載の半導体装置。6. The discrimination circuit includes an inverter, an input terminal of the inverter is connected to the first output terminal of the discrimination circuit, and an output terminal of the inverter is connected to a second output terminal of the discrimination circuit. The discrimination circuit outputs a binary signal of a first logical polarity from the first output terminal, and outputs a binary signal of a second logical polarity opposite to the first logical polarity from a second output terminal. 3. The semiconductor device according to claim 2, wherein the semiconductor device outputs a signal.
の2値信号と前記第1の論理極性と反対の第2の論理極
性の2値信号とを含み、前記テスト回路は、前記テスト
モード信号にもとづいて前記判別回路の第1および第2
の出力端子からの第1および第2の論理極性の2値信号
と、前記他の2値信号を成す第1および第2の論理極性
の2値信号とのうちのいずれかを選択して出力すること
を特徴とする請求項6記載の半導体装置。7. The other binary signal includes a binary signal of the first logical polarity and a binary signal of a second logical polarity opposite to the first logical polarity, and the test circuit includes: First and second determination circuits based on the test mode signal.
To select and output one of a binary signal of first and second logical polarities from an output terminal of the first and second and a binary signal of first and second logical polarities forming the other binary signal. 7. The semiconductor device according to claim 6, wherein:
て、前記テスト回路が出力する第1および第2の論理極
性の2値信号のうちのいずれかを出力することを特徴と
する請求項7記載の半導体装置。8. The output circuit according to claim 7, wherein the output circuit outputs one of the first and second logical polarity binary signals output from the test circuit based on a polarity selection signal. 13. The semiconductor device according to claim 1.
可能であることを特徴とする請求項1記載の半導体装
置。9. The semiconductor device according to claim 1, wherein said fuse can be blown by irradiating a laser beam.
する請求項1記載の半導体装置。10. The semiconductor device according to claim 1, comprising a storage device.
保持している情報を表す信号であることを特徴とする請
求項10記載の半導体装置。11. The semiconductor device according to claim 10, wherein said another binary signal is a signal representing information held by said storage device.
て各ヒューズごとにハイレベルまたはローレベルとなる
2値信号を生成する判別回路と、 前記判別回路が生成した前記2値信号と他の2値信号と
を入力とし、テストモード信号にもとづいて前記判別回
路が生成した前記2値信号と前記他の2値信号とのいず
れかを選択して出力するテスト回路と、 前記テスト回路の出力信号を外部端子を通じて外部に出
力する出力回路とを備えた半導体装置に製造情報を記録
する方法であって、 前記半導体装置を構成する半導体チップの半導体ウェハ
ー上の位置を2進数で表し、 前記複数のヒューズを2進数の各ビットに対応づけ、 ビットが1であるか0であるかを前記ヒューズが切断さ
れているか否かにより表し、 前記半導体ウェハー上の位置を表す前記2進数を表すべ
く前記ヒューズを切断することを特徴とする前記半導体
装置への製造情報記録方法。12. A plurality of fuses, a discriminating circuit for generating a binary signal of a high level or a low level for each fuse in accordance with whether each of the fuses is cut, and the discriminating circuit generates A test in which the binary signal and another binary signal obtained as inputs are input, and either the binary signal or the other binary signal generated by the discrimination circuit based on a test mode signal is selected and output. A method for recording manufacturing information on a semiconductor device, comprising: a circuit; and an output circuit for outputting an output signal of the test circuit to an external device through an external terminal, wherein a position of a semiconductor chip constituting the semiconductor device on a semiconductor wafer is provided. Is represented by a binary number. The plurality of fuses are associated with each bit of the binary number, and whether the bit is 1 or 0 is represented by whether the fuse is blown or not. And cutting the fuse to indicate the binary number indicating a position on the semiconductor wafer.
て各ヒューズごとにハイレベルまたはローレベルとなる
2値信号を生成する判別回路と、 前記判別回路が生成した前記2値信号と他の2値信号と
を入力とし、テストモード信号にもとづいて前記判別回
路が生成した前記2値信号と前記他の2値信号とのいず
れかを選択して出力するテスト回路と、 前記テスト回路の出力信号を外部端子を通じて外部に出
力する出力回路とを備えた半導体装置に製造情報を記録
する方法であって、 前記半導体装置に関する複数のテストの結果を2進数で
表し、 前記複数のヒューズを2進数の各ビットに対応づけ、 ビットが1であるか0であるかを前記ヒューズが切断さ
れているか否かにより表し、 前記複数のテスト結果を表す前記2進数を表すべく前記
ヒューズを切断することを特徴とする前記半導体装置へ
の製造情報記録方法。13. A plurality of fuses, a discriminating circuit for generating a binary signal that goes to a high level or a low level for each fuse depending on whether each of the fuses is cut, and the discriminating circuit generates A test in which the binary signal and another binary signal obtained as inputs are input, and either the binary signal or the other binary signal generated by the discrimination circuit based on a test mode signal is selected and output. A method of recording manufacturing information in a semiconductor device, comprising: a circuit; and an output circuit that outputs an output signal of the test circuit to an external device through an external terminal, wherein a result of a plurality of tests on the semiconductor device is expressed in a binary number. The plurality of fuses are associated with each bit of a binary number, and whether a bit is 1 or 0 is represented by whether the fuse is cut or not. Manufacturing method for recording information on the semiconductor device, characterized by cutting the fuse to the representative of the binary number representing the results.
断することを特徴とする請求項12または13に記載の
半導体装置への製造情報記録方法。14. The method for recording manufacturing information on a semiconductor device according to claim 12, wherein the fuse is blown by irradiating a laser beam.
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