JP3097458B2 - Semiconductor device with test function - Google Patents
Semiconductor device with test functionInfo
- Publication number
- JP3097458B2 JP3097458B2 JP06144838A JP14483894A JP3097458B2 JP 3097458 B2 JP3097458 B2 JP 3097458B2 JP 06144838 A JP06144838 A JP 06144838A JP 14483894 A JP14483894 A JP 14483894A JP 3097458 B2 JP3097458 B2 JP 3097458B2
- Authority
- JP
- Japan
- Prior art keywords
- control signal
- circuit
- data
- input
- terminals
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【０００１】[0001]
【産業上の利用分野】本発明はテスト機能を備える半導
体装置に関し、特にテストを効率良く実施することがで
きる半導体装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a test function, and more particularly to a semiconductor device capable of performing a test efficiently.
【０００２】[0002]
【従来の技術】半導体装置（以下ＬＳＩと呼ぶ）の初期
評価時に基本動作をさせて動作をチェックするが、基本
動作をさせるのに複数の制御信号を制御する必要があり
簡易な評価環境で初期評価を行うのが困難であった。2. Description of the Related Art In an initial evaluation of a semiconductor device (hereinafter referred to as an LSI), a basic operation is performed to check the operation. However, a plurality of control signals need to be controlled to perform the basic operation, and the initial operation is performed in a simple evaluation environment. It was difficult to evaluate.
【０００３】以下に従来のＬＳＩに関して図面を用いて
説明する。図４、図６は、いずれも従来のＬＳＩの一部
詳細図である。図４、図６において、２０７、３１０は
ＬＳＩチップ、２０３〜２０６はＬＳＩの外部端子（こ
こでは半導体ダイナミックメモリを想定して、２０３が
／ＲＡＳ、２０４が／ＣＡＳ、２０５が／ＷＥ、２０６
が／ＯＥとする）、２０１は外部端子２０３〜２０６か
ら入力される制御信号からＬＳＩ内部回路を制御するシ
ーケンス信号を生成するシーケンサ１、２２０はシーケ
ンサ１（２０１）で生成されたシーケンス信号、２０２
はＬＳＩの内部回路、３０６〜３０９は外部データ端子
（ここでは半導体ダイナミックメモリを想定して、３０
６がＩＯ０、３０７がＩＯ１、３０８がＩＯ２、３０９
がＩＯ３とする）、３０２〜３０５は入力バッファ、３
０１は外部データ端子３０６〜３０９から取り込んだ内
部動作モード設定用データをデコードするデコーダ、Ｍ
ＯＤＥ−Ａ〜ＭＯＤＥ−Ｄはデコーダ３０１から出力さ
れた内部動作モード設定用フラグを示す。また、図３は
標準的なダイナミックメモリのディレイドライトサイク
ルの外部制御タイミングを示す図面である。A conventional LSI will be described below with reference to the drawings. 4 and 6 are partial detailed diagrams of a conventional LSI. 4 and 6, reference numerals 207 and 310 denote LSI chips; 203 to 206 denote external terminals of the LSI (here, assuming a semiconductor dynamic memory, 203 is / RAS, 204 is / CAS, 205 is / WE, 206
OE), 201 is a sequencer 1 for generating a sequence signal for controlling an LSI internal circuit from a control signal input from the external terminals 203 to 206, 220 is a sequence signal generated by the sequencer 1 (201), 202
Is an internal circuit of the LSI, and 306 to 309 are external data terminals (here, assuming a semiconductor dynamic memory, 30
6 is IO0, 307 is IO1, 308 is IO2, 309
Is IO3), 302-305 are input buffers, 3
01 is a decoder for decoding the internal operation mode setting data received from the external data terminals 306 to 309;
ODE-A to MODE-D indicate internal operation mode setting flags output from the decoder 301. FIG. 3 is a diagram showing the external control timing of a delayed write cycle of a standard dynamic memory.
【０００４】図４において、内部回路２０２を制御する
シーケンス信号２２０はシーケンサ１（２０１）で生成
されていた。ＬＳＩ２０７でディレイドライトサイクル
を実行するには外部端子２０３〜２０６に対して図３で
示すような外部信号入力が必要であった。In FIG. 4, a sequence signal 220 for controlling the internal circuit 202 has been generated by the sequencer 1 (201). To execute the delayed write cycle in the LSI 207, an external signal input as shown in FIG.
【０００５】図６において、外部データ端子３０６〜３
０９から取り込んだ内部動作モード設定用データをデコ
ードする場合は、少数外部端子で多数のモード設定でき
ることから一般的にｎ−２nデコードを行っていた。In FIG. 6, external data terminals 306 to 3
When decoding the internal operation mode setting data taken in from step 09, n- 2n decoding is generally performed because a large number of modes can be set with a small number of external terminals.
【０００６】[0006]
【発明が解決しようとする課題】この様な従来のＬＳＩ
では、初期評価時にＬＳＩを基本動作させて内部信号波
形の妥当性を確認するが、この時はデバイステスターや
パターン発生器をデバイス駆動用のドライバとして用
い、ＬＳＩチップ上にマニュアルプロービング（ピコプ
ローブを用いてＬＳＩチップ上に針を立てる）を行った
りＥＢテスターを用いたりする。しかし、この評価環境
を実現するにはテストボードや針立て用治具、テスター
用プログラムの作成が必要になる。しかし、テストボー
ド作成やテスター用プログラムの作成にはかなりの工数
を要し、また、評価設備設置環境によってはデバイステ
スターとＥＢテスターの所在が離れていることもある。
また、マニュアルプロービングではＬＳＩの内部ノード
にピコプローブを接触して波形観測を行うので内部ノー
ドの信号波形が鈍ってしまって本来の波形が観測できな
いという問題もある。よってＬＳＩ内部波形は、パター
ン発生器をドライバとしてＥＢテスターで観測するのが
簡単で高精度である。しかし、従来のＬＳＩでは多数の
外部端子に制御信号を入力する必要があるため多チャン
ネルのパターン発生器が必要であり、複雑なパターンを
プログラミングする必要があり、治具作成においても多
数のピンを配線処理する必要がある。更に、複数の動作
モードをもつＬＳＩにおいては動作モードを設定するた
めにデータ入力端子などから多数のデータを入力する必
要があるため前述の問題と同様の問題を引き起こす。The conventional LSI as described above
Then, at the time of initial evaluation, the validity of the internal signal waveform is checked by operating the LSI fundamentally, but at this time, a device tester or a pattern generator is used as a driver for driving the device, and manual probing (a pico probe is A needle on the LSI chip) or using an EB tester. However, to realize this evaluation environment, it is necessary to create a test board, a jig for a needle stand, and a program for a tester. However, considerable effort is required to create a test board and a tester program, and the device tester and the EB tester may be located far apart depending on the evaluation facility installation environment.
In manual probing, since a pico probe is brought into contact with an internal node of an LSI to perform waveform observation, there is a problem that the signal waveform of the internal node becomes dull and the original waveform cannot be observed. Therefore, it is easy and highly accurate to observe the LSI internal waveform with an EB tester using the pattern generator as a driver. However, in the conventional LSI, a control signal needs to be input to a large number of external terminals, so that a multi-channel pattern generator is required, a complicated pattern needs to be programmed, and a large number of pins are required even when a jig is created. Wiring must be performed. Further, in an LSI having a plurality of operation modes, it is necessary to input a large amount of data from a data input terminal or the like in order to set an operation mode, and thus the same problem as described above is caused.
【０００７】従って、本発明の目的は、初期評価を簡単
に実施できるテスト機能を備えた半導体装置を提供する
ことにある。Accordingly, it is an object of the present invention to provide a semiconductor device having a test function that can easily perform an initial evaluation.
【０００８】[0008]
【課題を解決するための手段】本発明は前記課題を解決
するため、第一の手段として、複数の制御信号入力端子
の一部の端子から入力される制御信号で前記第一の制御
信号発生回路を起動する制御信号を生成する第二の制御
信号発生回路と、前記複数の制御信号入力端子の全端子
から入力される複数の制御信号と前記第二の制御信号発
生回路が出力する制御信号とから出力信号を選択する信
号選択回路とを有し、デバイステストモードで前記信号
選択回路が前記第二の制御信号発生回路が出力する制御
信号を選択することを特徴とした構成とするものであ
る。According to the present invention, as a first means, a plurality of control signal input terminals are provided.
A second control <br/> signal generating circuit by the control signal inputted from a portion of the terminal to generate a control signal for starting said first control <br/> signal generating circuit of the plurality of control signals and a plurality of control signals and the signal selecting circuit in which the second control signal generating circuit selects the output signal from the control signal output which is input from all terminals of the input terminal, the signal selecting circuit in the device test mode There it is an arrangement that is characterized by selecting a control <br/> signal said second control signal generating circuit outputs.
【０００９】第二の手段として、複数のデータアクセス
端子の入力データとデコーダ回路の出力データとから出
力データを選択するデータ選択回路と、複数のデータア
クセス端子のプルアップ回路またはプルダウン回路を備
え、デバイステストモードでデータ選択回路が複数のデ
ータアクセス端子からの入力データを選択し、プルアッ
プ回路またはプルダウン回路を活性化することを特徴と
した構成とするものである。As a second means, there are provided a data selection circuit for selecting output data from input data of a plurality of data access terminals and output data of a decoder circuit, and a pull-up circuit or a pull-down circuit of the plurality of data access terminals. In the device test mode, a data selection circuit selects input data from a plurality of data access terminals and activates a pull-up circuit or a pull-down circuit.
【００１０】[0010]
【作用】本発明は前述の構成により、ＬＳＩ内部波形を
観測する場合に多数の外部端子を制御する必要がなく、
１端子のみ制御すれば良い。According to the present invention, there is no need to control a large number of external terminals when observing the LSI internal waveform by the above configuration.
Only one terminal needs to be controlled.
【００１１】更に、複数の動作モードをもつＬＳＩにお
いて動作モードを設定するための多数ビットのデータ入
力の必要が無く、１ビットのみ与えれば良い。Further, in an LSI having a plurality of operation modes, there is no need to input many bits of data for setting the operation mode, and only one bit needs to be provided.
【００１２】[0012]
【実施例】以下に本発明のＬＳＩに関して図面を用いて
説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS The LSI of the present invention will be described below with reference to the drawings.
【００１３】図１、図５は、いずれも従来のＬＳＩの一
部詳細図である。図１、図５において、２０７、３１０
はＬＳＩチップ、２０３〜２０６はＬＳＩの外部端子
（ここでは半導体ダイナミックメモリを想定して、２０
３が／ＲＡＳ、２０４が／ＣＡＳ、２０５が／ＷＥ、２
０６が／ＯＥとする）、２０８は一部の外部端子（ここ
では／ＲＡＳ端子２０３）から入力される制御信号から
シーケンサ１（２０１）を起動する制御信号（／ＲＡ
Ｓ’、／ＣＡＳ’、／ＷＥ’、／ＯＥ’）を生成するシ
ーケンサ２、２０９〜２１２は全外部端子から入力され
る制御信号（／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＯＥ）と
シーケンサ２（２０８）の出力信号（／ＲＡＳ’、／Ｃ
ＡＳ’、／ＷＥ’、／ＯＥ’）とから出力信号を選択す
る信号選択回路、２０１は信号選択回路２０９〜２１２
からＬＳＩ内部回路２０２を制御するシーケンス信号を
生成するシーケンサ１、２２０はシーケンサ１（２０
１）で生成されたシーケンス信号、２０２はＬＳＩの内
部回路、２２１はデバイステストモードを設定する手
段、３０６〜３０９は外部データ端子（ここでは半導体
ダイナミックメモリを想定して、３０６がＩＯ０、３０
７がＩＯ１、３０８がＩＯ２、３０９がＩＯ３とす
る）、３０２〜３０５は入力バッファ、３０１は外部デ
ータ端子３０６〜３０９から取り込んだ内部動作モード
設定用データをデコードするデコーダ、ＭＯＤＥ−Ａ〜
ＭＯＤＥ−Ｄはデコーダ３０１から出力された内部動作
モード設定用フラグ、３１１〜３１４は複数のデータア
クセス端子の入力データとデコーダ回路の出力データと
から出力データを選択するデータ選択回路、３１５〜３
２２は複数のデータアクセス端子のプルダウン回路、３
１５〜３１８はＮｃｈ−ＭＯＳトランジスタ、３１９〜
３２２は電流制限用抵抗素子、３３０はデバイステスト
モードを設定する手段を示す。FIGS. 1 and 5 are partially detailed views of a conventional LSI. 1 and 5, 207 and 310
Are LSI chips, and 203 to 206 are external terminals of the LSI (here, assuming a semiconductor dynamic memory,
3 is / RAS, 204 is / CAS, 205 is / WE, 2
06 is / OE), and 208 is a control signal (/ RA that activates the sequencer 1 (201) from a control signal input from some external terminals (here, the / RAS terminal 203).
S ′, / CAS ′, / WE ′, and / OE ′) are controlled by control signals (/ RAS, / CAS, / WE, / OE) input from all external terminals and the sequencer 2. (208) output signals (/ RAS ', / C
AS ', / WE', / OE '), and a signal selection circuit 201 for selecting an output signal.
The sequencers 1 and 220 that generate a sequence signal for controlling the LSI internal circuit 202 from the sequencer 1 (20
The sequence signal generated in 1), 202 is an internal circuit of the LSI, 221 is a device test mode setting means, 306 to 309 are external data terminals (here, assuming a semiconductor dynamic memory, 306 are IO0, 30
7 is IO1, 308 is IO2, 309 is IO3), 302 to 305 are input buffers, 301 is a decoder for decoding internal operation mode setting data taken in from external data terminals 306 to 309, and MODE-A to
MODE-D is an internal operation mode setting flag output from the decoder 301, 311 to 314 are data selection circuits for selecting output data from input data of a plurality of data access terminals and output data of a decoder circuit, and 315 to 3
22 is a pull-down circuit for a plurality of data access terminals, 3
15-318 are Nch-MOS transistors, 319-
Reference numeral 322 denotes a current limiting resistance element, and 330 denotes a device for setting a device test mode.
【００１４】これらのＬＳＩの使用法、動作を説明す
る。図１において、デバイステストモードを設定する手
段２２１は非デバイステストモード時（以下ノーマルモ
ードと呼ぶ）にはテストモードフラグＴＥＳＴを非活性
にし、デバイステストモード時には活性化する。信号選
択回路２０９〜２１２は、ノーマルモード時には全外部
端子２０３〜２０６から入力される制御信号（／ＲＡ
Ｓ、／ＣＡＳ、／ＷＥ、／ＯＥ）を選択出力し、デバイ
ステストモード時にはシーケンサ２（２０８）の出力信
号（／ＲＡＳ’、／ＣＡＳ’、／ＷＥ’、／ＯＥ’）を
選択出力する。よってノーマルモード時には、ＬＳＩの
外部端子２０３〜２０６に図３に示すようなデバイス制
御信号入力（４信号入力）を行うと信号選択回路２０９
〜２１２はこの信号をシーケンサ１（２０１）に選択出
力し、シーケンサ１（２０１）が内部回路２０２を制御
するシーケンス信号２２０を生成する。また、デバイス
テストモード時には外部端子２０３（／ＲＡＳ）に対し
てのみ図３に示すようなデバイス制御信号入力（１信号
入力）を行うとシーケンサ２（２０８）がシーケンサ１
（２０１）を起動する制御信号（／ＲＡＳ’、／ＣＡ
Ｓ’、／ＷＥ’、／ＯＥ’）を生成し、信号選択回路２
０９〜２１２がこの信号をシーケンサ１（２０１）に選
択出力し、シーケンサ１（２０１）が内部回路２０２を
制御するシーケンス信号２２０を生成する。The use and operation of these LSIs will be described. In FIG. 1, a device test mode setting unit 221 deactivates a test mode flag TEST in a non-device test mode (hereinafter, referred to as a normal mode), and activates in a device test mode. The signal selection circuits 209 to 212 output control signals (/ RA) input from all the external terminals 203 to 206 in the normal mode.
S, / CAS, / WE, / OE), and selectively outputs the output signals (/ RAS ', / CAS', / WE ', / OE') of the sequencer 2 (208) in the device test mode. Therefore, in the normal mode, when a device control signal input (four signal input) as shown in FIG.
To 212 selectively output this signal to the sequencer 1 (201), and the sequencer 1 (201) generates a sequence signal 220 for controlling the internal circuit 202. In the device test mode, when a device control signal input (one signal input) as shown in FIG. 3 is performed only to the external terminal 203 (/ RAS), the sequencer 2 (208)
Control signal (/ RAS ′, / CA) for activating (201)
S ′, / WE ′, / OE ′), and the signal selection circuit 2
09 to 212 selectively output this signal to the sequencer 1 (201), and the sequencer 1 (201) generates a sequence signal 220 for controlling the internal circuit 202.
【００１５】図２はシーケンサ２（２０８）の内部回路
図例でディレイドライトサイクルを実現する場合のもの
である。２１３、２１４は遅延素子、２１５、２１６は
ＯＲ論理ゲートを示す。本回路は／ＲＡＳ信号入力を行
うと図３に示すように／ＣＡＳ、／ＷＥ、／ＯＥ信号が
出力される。FIG. 2 shows an example of an internal circuit diagram of the sequencer 2 (208) when a delayed write cycle is realized. 213 and 214 are delay elements, and 215 and 216 are OR logic gates. This circuit outputs the / CAS, / WE, and / OE signals as shown in FIG. 3 when the / RAS signal is input.
【００１６】また図５において、デバイステストモード
を設定する手段３３０は非デバイステストモード時（以
下ノーマルモードと呼ぶ）にはテストモードフラグＴＥ
ＳＴを非活性にし、デバイステストモード時には活性化
する。データ選択回路３１１〜３１４は、ノーマルモー
ド時にはデコーダ３０１からの出力信号を選択出力し、
デバイステストモード時には入力バッファ３０２〜３０
５からの出力をを選択出力する。よってノーマルモード
時には、ＬＳＩの外部データ端子３０６〜３０９から取
り込んだ内部動作モード設定用データはデコーダ３０１
でデコードされデータ選択回路３１１〜３１４を経て内
部動作モード設定用フラグＭＯＤＥ−Ａ〜ＭＯＤＥ−Ｄ
となる。また、デバイステストモード時には、複数のデ
ータアクセス端子３０６〜３０９に接続されているプル
ダウン回路３１５〜３２２が活性化されるため外部デー
タ端子３０６〜３０９がオープン状態であれば各端子デ
ータは論理値０となり、外部から論理値１に駆動した場
合は論理値１となる。フラグＴＥＳＴが活性化されるた
めＮｃｈ−ＭＯＳトランジスタ３１５〜３１８がＯＮ状
態になるが、電流制限用抵抗素子３１９〜３２２が挿入
されているため入力電流は微小で済む。その後、さらに
外部データ端子３０６〜３０９から取り込んだ内部動作
モード設定用データは直接データ選択回路３１１〜３１
４に入力され内部動作モード設定用フラグＭＯＤＥ−Ａ
〜ＭＯＤＥ−Ｄとなる。よって、設定したいモードに該
当する外部データ端子１端子のみを論理値１に駆動すれ
ば所望の動作モードになる。In FIG. 5, means 330 for setting a device test mode includes a test mode flag TE in a non-device test mode (hereinafter referred to as a normal mode).
ST is deactivated and activated in the device test mode. The data selection circuits 311 to 314 select and output the output signal from the decoder 301 in the normal mode,
In the device test mode, the input buffers 302 to 30
5 is selectively output. Therefore, in the normal mode, the internal operation mode setting data fetched from the external data terminals 306 to 309 of the LSI
And through the data selection circuits 311 to 314, the internal operation mode setting flags MODE-A to MODE-D
Becomes Also, in the device test mode, the pull-down circuits 315 to 322 connected to the plurality of data access terminals 306 to 309 are activated, so that when the external data terminals 306 to 309 are in the open state, each terminal data has a logical value of 0. , And when driven to the logical value 1 from the outside, the logical value becomes 1. Since the flag TEST is activated, the Nch-MOS transistors 315 to 318 are turned on. However, since the current limiting resistance elements 319 to 322 are inserted, the input current is small. Thereafter, the internal operation mode setting data fetched from the external data terminals 306 to 309 is directly sent to the data selection circuits 311 to 31.
4 and the internal mode setting flag MODE-A
MODE-D. Therefore, if only the external data terminal 1 corresponding to the mode to be set is driven to the logical value 1, the desired operation mode is set.
【００１７】なお、本実施例ではデバイステストモード
でプルダウン回路３１５〜３１８を活性化することによ
り、その後入力される内部動作モード設定用データを不
定にすることなく確実に確定しているが、プルダウン回
路３１５〜３１８の代わりにプルアップ回路を用いても
よい。In this embodiment, by activating the pull-down circuits 315 to 318 in the device test mode, the data for setting the internal operation mode to be input thereafter is definitely determined without indefiniteness. A pull-up circuit may be used instead of the circuits 315 to 318.
【００１８】[0018]
【発明の効果】本発明のテスト機能を備えたＬＳＩの基
本動作の評価は、制御信号入力は１外部端子、パターン
発生器は１チャンネル以上、プログラミングパターンは
単なるクロックパターン、評価用治具工作は少数ピンの
配線処理程度、更に複数の動作モードをもつＬＳＩにお
いても動作モードの設定は１外部端子を電源レベルにす
るだけで良く非常に簡単に実施できる。この時の内部信
号波形観測はＥＢテスターが使用できるので高精度な評
価が実施できる。評価設備設置環境におけるデバイステ
スターとＥＢテスターの距離は問題とならず、ＥＢテス
ターの所へパターン発生器を持って行けば良い。The evaluation of the basic operation of the LSI provided with the test function of the present invention is as follows. Control signal input is one external terminal, pattern generator is one or more channels, programming pattern is simple clock pattern, evaluation jig work is The operation mode can be set very simply by setting only one external terminal to the power supply level in an LSI having a wiring processing of a small number of pins and a plurality of operation modes. The internal signal waveform observation at this time can be performed with high accuracy because the EB tester can be used. The distance between the device tester and the EB tester in the evaluation facility installation environment does not matter, and it is sufficient to bring the pattern generator to the EB tester.
【図１】本発明のＬＳＩを示す構成図FIG. 1 is a configuration diagram showing an LSI of the present invention.
【図２】シーケンサ２の内部回路例を示す構成図FIG. 2 is a configuration diagram showing an example of an internal circuit of a sequencer 2;
【図３】ディレイドライトサイクルのタイミングチャー
トFIG. 3 is a timing chart of a delayed write cycle.
【図４】従来のＬＳＩを示す構成図FIG. 4 is a configuration diagram showing a conventional LSI.
【図５】本発明のＬＳＩを示す構成図FIG. 5 is a configuration diagram showing an LSI of the present invention.
【図６】従来のＬＳＩを示す構成図FIG. 6 is a configuration diagram showing a conventional LSI.
２０７、３１０ ＬＳＩチップ ２０１ シーケンサ１ ２０２ ＬＳＩの内部回路 ２０３〜２０６ ＬＳＩの外部端子 ２０８ シーケンサ２ ２０９〜２１２ 信号選択回路 ２１３、２１４ 遅延素子 ２１５、２１６ ＯＲ論理ゲート ２２０ シーケンス信号 ２２１ デバイステストモードを設定する手段 ３０１ デコーダ ３０２〜３０５ 入力バッファ ３０６〜３０９ 外部データ端子 ３１１〜３１４ データ選択回路 ３１５〜３１８ Ｎｃｈ−ＭＯＳトランジスタ ３１９〜３２２ 電流制限用抵抗素子 ３１５〜３２２ プルダウン回路 ３３０ デバイステストモードを設定する手段 ＭＯＤＥ−Ａ〜ＭＯＤＥ−Ｄ 内部動作モード設定用フ
ラグ207, 310 LSI chip 201 Sequencer 1 202 LSI internal circuit 203-206 LSI external terminal 208 Sequencer 2 209-212 Signal selection circuit 213, 214 Delay element 215, 216 OR logic gate 220 Sequence signal 221 Sets device test mode Means 301 Decoder 302 to 305 Input buffer 306 to 309 External data terminal 311 to 314 Data selection circuit 315 to 318 Nch-MOS transistor 319 to 322 Current limiting resistance element 315 to 322 Pull down circuit 330 Means for setting device test mode MODE- A to MODE-D Internal operation mode setting flag
Claims (2)
動作を制御する制御信号を生成する第一の制御信号発生
回路とデバイステストモードを設定する手段を有し、 前記複数の制御信号入力端子の全端子から入力される複
数の制御信号によって前記第一の制御信号発生回路を起
動する半導体装置であって、 前記複数の制御信号入力端子の一部の端子から入力され
る制御信号で前記第一の制御信号発生回路を起動する制
御信号を生成する第二の制御信号発生回路と、前記複数
の制御信号入力端子の全端子から入力される複数の制御
信号と前記第二の制御信号発生回路が出力する制御信号
とから出力信号を選択する信号選択回路とを有し、デバ
イステストモードで前記信号選択回路が前記第二の制御
信号発生回路が出力する制御信号を選択することを特徴
とする半導体装置。A plurality of control signal input terminals, a first control signal generation circuit for generating a control signal for controlling operation inside the device, and means for setting a device test mode; A semiconductor device that activates the first control signal generation circuit by a plurality of control signals input from all terminals of the first control signal generation circuit, wherein the control signal is input from some of the plurality of control signal input terminals to the first control signal generation circuit. second control signal generating circuit and said plurality of control signals input from all the terminals of the plurality of control signal input terminal a second control signal generating circuit for generating a control signal for starting the first control signal generating circuit And a signal selection circuit for selecting an output signal from the control signals output from the control signal generator. The signal selection circuit selects a control signal output from the second control signal generation circuit in a device test mode. A semiconductor device, comprising:
ータアクセス端子からの入力データをデコードするデコ
ーダ回路とデバイステストモードを設定する手段を有
し、前記デコーダ回路から出力されるデータで動作モー
ドを決定する半導体装置において、前記複数のデータア
クセス端子からの入力データと前記デコーダ回路から出
力されるデータとから出力データを選択するデータ選択
回路と、前記複数のデータアクセス端子のプルアップ回
路またはプルダウン回路とを有し、デバイステストモー
ドで前記データ選択回路が前記複数のデータアクセス端
子からの入力データを選択し、前記プルアップ回路また
はプルダウン回路を活性化することを特徴とする半導体
装置。2. A semiconductor device comprising: a plurality of data access terminals; a decoder circuit for decoding input data from the plurality of data access terminals; and means for setting a device test mode, wherein an operation mode is set by data output from the decoder circuit. A data selection circuit for selecting output data from input data from the plurality of data access terminals and data output from the decoder circuit, and a pull-up circuit or a pull-down circuit for the plurality of data access terminals Wherein the data selection circuit selects input data from the plurality of data access terminals in a device test mode, and activates the pull-up circuit or the pull-down circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06144838A JP3097458B2 (en) | 1994-06-27 | 1994-06-27 | Semiconductor device with test function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06144838A JP3097458B2 (en) | 1994-06-27 | 1994-06-27 | Semiconductor device with test function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0815379A JPH0815379A (en) | 1996-01-19 |
| JP3097458B2 true JP3097458B2 (en) | 2000-10-10 |
Family
ID=15371616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06144838A Expired - Fee Related JP3097458B2 (en) | 1994-06-27 | 1994-06-27 | Semiconductor device with test function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3097458B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315112B2 (en) | 2004-06-29 | 2008-01-01 | Matsushita Toshiba Picture Display Co., Ltd. | Color cathode-ray tube apparatus |
-
1994
- 1994-06-27 JP JP06144838A patent/JP3097458B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7315112B2 (en) | 2004-06-29 | 2008-01-01 | Matsushita Toshiba Picture Display Co., Ltd. | Color cathode-ray tube apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0815379A (en) | 1996-01-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7243278B2 (en) | Integrated circuit tester with software-scaleable channels | |
| KR100314369B1 (en) | Semiconductor device | |
| JPH0411960B2 (en) | ||
| JP2551659B2 (en) | Semiconductor device operation mode selection circuit | |
| KR940002865A (en) | Burn-in enable circuit and burn-in test method of semiconductor memory device | |
| JP3406698B2 (en) | Semiconductor device | |
| US20030151962A1 (en) | Semiconductor integrated circuit device | |
| US6774655B2 (en) | Semiconductor device, method of testing the semiconductor device, and semiconductor integrated circuit | |
| JPH09231743A (en) | Synchronous semiconductor memory device and testing method | |
| US6175534B1 (en) | Synchronous semiconductor storage device | |
| US20050134340A1 (en) | Data strobe circuit using clock signal | |
| US8310890B2 (en) | Semiconductor memory device and method of testing the same | |
| US7107500B2 (en) | Test mode circuit of semiconductor memory device | |
| KR100310715B1 (en) | Synchronous-type semiconductor storage | |
| JP3097458B2 (en) | Semiconductor device with test function | |
| KR970051415A (en) | Method of selecting merge data output mode of semiconductor memory device | |
| JP2001004712A (en) | Semiconductor integrated circuit device with mixed memory and method for testing the same | |
| US6546510B1 (en) | Burn-in mode detect circuit for semiconductor device | |
| US6643809B2 (en) | Semiconductor device and semiconductor device testing method | |
| US6158029A (en) | Method of testing an integrated circuit having a memory and a test circuit | |
| US6507801B1 (en) | Semiconductor device testing system | |
| KR100337206B1 (en) | Mode register setting device | |
| KR0182162B1 (en) | Semiconductor memory device with an easy package level burn-in test | |
| JP2004281001A (en) | Semiconductor memory device | |
| KR950010627B1 (en) | Word line driving circuit of semiconductor memory device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20070811 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080811 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090811 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100811 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110811 Year of fee payment: 11 |
|
| LAPS | Cancellation because of no payment of annual fees |