JP3096756B2 - Image conversion device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、パソコン、ワークステ
ーション、テレビ電話、テレビ会議などにおいて、映像
を取り込むカメラなどに好適な画像変換装置に関し、さ
らに詳しくは、各ドットが正方形で構成されるスクェア
ピクセルのディスプレイに表示するのに好適な画像変換
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image conversion apparatus suitable for a camera for capturing an image in a personal computer, a workstation, a videophone, a video conference, and the like. The present invention relates to an image conversion device suitable for displaying on a pixel display.

【０００２】[0002]

【従来の技術】従来、画像を取り込むカメラの多くは、
アナログ信号出力であり、かかるアナログ信号出力を、
各ドットが正方形で構成されるスクェアピクセルのディ
スプレイに表示しようとする場合には、アナログ信号
を、１３.５ＭＨｚでサンプリングした後、垂直、水平
方向のライン数、ドット数を縮小する縮小フィルタを通
したり、あるいは、サンプリング周波数をスクェアピク
セルとなるように設定するなどしてスクェアピクセルの
ディスプレイに対応した画像データに変換している。2. Description of the Related Art Conventionally, most cameras for capturing images are
Analog signal output, such an analog signal output,
When an attempt is made to display on a square pixel display in which each dot is formed of a square, the analog signal is sampled at 13.5 MHz, and then passed through a reduction filter that reduces the number of lines and dots in the vertical and horizontal directions. Alternatively, the image data is converted into image data corresponding to the display of the square pixel by setting the sampling frequency to be a square pixel.

【０００３】また、撮像素子としてＣＣＤを用いたデジ
タル処理／デジタル出力のカメラの場合には、ＣＣＤの
画素数に対応した画像データとなるために、スクェアピ
クセル対応のＣＣＤを使用しなければならなかった。Further, in the case of a digital processing / digital output camera using a CCD as an image pickup device, a CCD corresponding to a square pixel must be used in order to obtain image data corresponding to the number of pixels of the CCD. Was.

【０００４】[0004]

【発明が解決しようとする課題】このような従来例で
は、撮像素子からの画像データを、一旦アナログ信号に
変換した後に、Ａ／Ｄ変換を行うために、アナログ信号
処理による画質の劣化が生じるとともに、Ａ／Ｄ変換が
必要であり、不経済である。In such a conventional example, since the image data from the image sensor is once converted into an analog signal and then subjected to A / D conversion, the image quality is degraded due to analog signal processing. In addition, A / D conversion is required, which is uneconomical.

【０００５】また、デジタル処理／デジタル出力のＣＣ
Ｄを用いたカメラでは、スクェアピクセル対応のＣＣＤ
を使用しなければならず、ＣＣＤが限定されてしまうと
いう難点があった。[0005] Also, digital processing / digital output CC
For cameras using D, a CCD that supports square pixels
Has to be used, and there is a disadvantage that the CCD is limited.

【０００６】本発明は、上述の点に鑑みてなされたもの
であって、スクェアピクセルに対応した高品質な画像を
提供できるとともに、任意のＣＣＤを使用できる画像変
換装置を提供することを目的とする。SUMMARY OF THE INVENTION The present invention has been made in view of the above points, and has as its object to provide an image conversion apparatus which can provide a high-quality image corresponding to a square pixel and can use an arbitrary CCD. I do.

【０００７】[0007]

【課題を解決するための手段】本発明では、上述の目的
を達成するために、次のように構成している。In order to achieve the above-mentioned object, the present invention is configured as follows.

【０００８】すなわち、請求項１記載の本発明の画像変
換装置は、入射する被写体からの撮像光を電気信号に変
換する撮像手段と、撮像手段からの出力信号に対して、
雑音の抑制、自動利得制御などの前処理を行う前処理手
段と、前処理手段からの出力信号をデジタル信号に変換
するＡ／Ｄ変換手段と、Ａ／Ｄ変換手段から出力された
デジタルデータから輝度信号および色信号を分離する信
号処理手段と、信号処理手段から出力されたデジタル画
像データをデジタル処理によってスクェアピクセルに対
応したフォーマットの画像データに変換するフォーマッ
ト変換手段とを備え、前記フォーマット変換手段は、信
号処理手段から出力されたデジタル画像データをスクェ
アピクセルに対応した第１のフォーマットの画像データ
に変換する第１変換手段と、この第１のフォーマットに
変換された画像データを、ライン数およびドット数が１
／２の第２のフォーマットの画像データに変換する第２
変換手段と、この第２のフォーマットに変換された画像
データを、ライン数およびドット数が１／２の第３のフ
ォーマットの画像データに変換する第３変換手段と、変
換すべきフォーマットを指定する指定信号に応じて、前
記各変換手段の変換動作を制御する制御手段とを備えて
いる。 That is, the image conversion apparatus according to the first aspect of the present invention comprises: an image pickup means for converting an image pickup light from an incident object into an electric signal; and an output signal from the image pickup means.
Preprocessing means for performing preprocessing such as noise suppression and automatic gain control; A / D conversion means for converting an output signal from the preprocessing means into a digital signal; and digital data output from the A / D conversion means. Signal processing means for separating a luminance signal and a color signal, and format conversion means for converting digital image data output from the signal processing means into image data of a format corresponding to a square pixel by digital processing , the format conversion means Is
Digital image data output from the
Image data of the first format corresponding to a pixel
Conversion means for converting the data into
When the converted image data has the number of lines and the number of dots of 1
/ 2 converted to image data of the second format
Conversion means and an image converted to the second format
The data is stored in a third file having half the number of lines and dots.
A third converting means for converting the image data into a format image data;
According to the specification signal that specifies the format to be changed,
Control means for controlling the conversion operation of each conversion means.
I have.

【０００９】請求項２記載の本発明の画像変換装置で
は、前記フォーマット変換手段は、さらに、変換された
画像データの輪郭を強調する輪郭強調手段を備えてい
る。 [0009] In the image conversion apparatus according to the present invention, the format conversion means may further include:
Equipped with contour enhancement means for enhancing the contour of image data
You.

【００１０】請求項３記載の本発明の画像変換装置で
は、前記第１変換手段は、クロックに同期して入力され
るデジタル画像データを、前記第１のフォーマットの画
像データを含む画像データに変換して前記クロックに同
期して出力する第１変換部と、前記第１のフォーマット
の画像データを示すデータ有効タイミング信号を発生す
る第１タイミング信号発生部とを有し、前記第２変換手
段は、クロックに同期して入力される前記第１のフォー
マットの画像データを、前記第２のフォーマットの画像
データを含む画像データに変換して前記クロックに同期
して出力する第２変換部と、前記第２のフォーマットの
画像データを示すデータ有効タイミング信号を発生する
第２タイミング信号発生部とを有し、前記第３変換手段
は、前記クロックに同期して入力される前記第２のフォ
ーマットの画像データを含む画像データを、前記第３の
フォーマットの画像データを含む画像データに変換して
前記クロックに同期して出力する第３変換部と、前記第
３のフォーマットの画像データを示すデータ有効タイミ
ング信号を発生する第３タイミング信号発生部とを有す
るものである。 According to a third aspect of the present invention, in the image conversion apparatus, the first conversion means is inputted in synchronization with a clock.
Digital image data in the first format.
Converted to image data including image data and synchronized with the clock
A first converter for outputting the first format, and the first format
Generates a data valid timing signal indicating the image data
A first timing signal generator, and the second converter
The stage is provided with the first format input in synchronization with a clock.
Converting the image data of the mat into an image of the second format;
Converted to image data including data and synchronized with the clock
A second converter for converting and outputting,
Generates a data valid timing signal indicating image data
A second timing signal generator, wherein the third converter
Is the second foreground input in synchronization with the clock.
The image data including the image data of the
Converted to image data containing format image data
A third converter for outputting in synchronization with the clock;
Data valid time indicating image data of format 3
And a third timing signal generator for generating a signaling signal.
Things.

【００１１】請求項第４項に記載の本発明の画像変換装
置では、前記第２変換部は、第１のフォーマットの画像
データの奇数または偶数フィールドの一方のフィールド
の画像データを選択処理してライン数を１／２にするも
のであり、前記第３変換部は、演算処理によってドット
数を１／２にする水平演算部を有し、該水平演算部は、
演算対象データとして隣接する両ドットのデータまたは
１ドット離れた両ドットのデータのいずれかを選択でき
るものである。 According to a fourth aspect of the present invention, in the image conversion apparatus according to the present invention, the second conversion unit includes an image in a first format.
One of the odd or even fields of the data
To reduce the number of lines by half
And the third conversion unit performs the dot calculation by the arithmetic processing.
A horizontal operation unit for reducing the number to １ ／, the horizontal operation unit comprising:
Data of both adjacent dots or
Either of the data of both dots one dot away can be selected
Things.

【００１２】請求項５記載の本発明の画像変換装置で
は、前記第３変換部は、演算処理によってライン数を１
／２にする垂直演算部と、演算処理によってドット数を
１／２にする水平演算部とを有し、前記垂直演算部は、
前記水平演算部でドット数が１／２に変換された画像デ
ータが書き込まれるとともに、読み出されるラインメモ
リを備え、このラインメモリから読み出される画像デー
タと前記水平演算部からの画像データとの演算処理を行
うものである。 According to a fifth aspect of the present invention, in the image conversion apparatus of the present invention, the third conversion unit reduces the number of lines to one by an arithmetic processing.
/ 2 vertical operation unit and the number of dots
A horizontal operation unit for reducing the power to 1/2, and the vertical operation unit includes:
The image data in which the number of dots has been converted to で by the horizontal operation unit
Line memo that data is written and read
Image data read from this line memory.
Data and image data from the horizontal calculation unit.
Is Umono.

【００１３】請求項６記載の本発明の画像変換装置は、
前記第１のフォーマットが、解像度６４０×４８０ドッ
トのＶＧＡ（ビデオグラフィックスアレイ）フォーマッ
トである。 According to a sixth aspect of the present invention, there is provided an image conversion apparatus comprising:
The first format has a resolution of 640 × 480 dots.
VGA (Video Graphics Array) format
It is.

【００１４】請求項７記載の本発明の画像変換装置は、
前記第１のフォーマットが、解像度３５２×２８８ドッ
トのＣＩＦ（共通中間フォーマット）である。 According to a seventh aspect of the present invention, there is provided an image conversion apparatus comprising:
The first format has a resolution of 352 × 288 dots.
CIF (Common Intermediate Format).

【００１５】請求項８記載の本発明の画像変換装置は、
前記第２変換手段は、前記制御手段の制御に応じて、第
１のフォーマットの画像データを、第２のフォーマット
の画像データに変換し、あるいは、変換することなくそ
のまま前記第３変換手段に出力するものであり、前記第
３変換手段は、前記制御手段の制御に応じて、第２のフ
ォーマットの画像データを第３のフォーマットの画像デ
ータに変換し、あるいは、第１のフォーマットの画像デ
ータまたは第２のフォーマットの画像データを変換する
ことなくそのまま出力するものである。 According to an eighth aspect of the present invention, there is provided an image conversion apparatus comprising:
The second conversion unit is configured to perform a second conversion in accordance with the control of the control unit.
The image data of the first format is converted to the second format
Image data or convert it without conversion.
Output to the third conversion means as it is.
(3) the second conversion means, in accordance with the control of the control means,
Format image data in a third format.
Data, or image data in the first format.
Data or data in a second format
It is output without any change.

【００１６】[0016]

【作用】請求項１記載の本発明によれば、撮像手段から
の出力信号をＡ／Ｄ変換して得られるデジタル画像デー
タを、デジタル処理によってスクェアピクセルに対応し
た画像データに変換するので、撮像手段からの出力信号
をＡ／Ｄ変換して得られるデジタル画像データを、一旦
アナログの画像データに変換した後に、再びＡ／Ｄ変換
する従来例に比べて画質の劣化がなく高品質な画像を提
供できるとともに、撮像手段の撮像素子としてスクェア
ピクセル対応のＣＣＤ以外のＣＣＤを使用することがで
き、また、フォーマット変換手段は、第１〜第３変換手
段および各変換動作を制御する制御手段を備えているの
で、複数のフォーマットに対応できることになる。 According to the first aspect of the present invention, digital image data obtained by A / D conversion of an output signal from an image pickup means is converted into image data corresponding to a square pixel by digital processing. A digital image data obtained by A / D conversion of an output signal from the means is once converted to analog image data, and then a high-quality image without deterioration in image quality is obtained compared with a conventional example in which A / D conversion is performed again. it is possible to provide, it can be used square pixels corresponding non CCD CCD as an imaging element of the imaging means, format converting means, first to third conversion hand
Control means for controlling the stages and each conversion operation.
Thus, it is possible to support a plurality of formats.

【００１７】請求項２記載の本発明によれば、フォーマ
ット変換手段は、変換された画像データの輪郭を強調す
る輪郭強調手段を備えているので、輪郭の鮮明な画像を
得ることができる。 According to the second aspect of the present invention, the former
The cut conversion means enhances the outline of the converted image data.
Contour emphasizing means, so that images with sharp outlines
Obtainable.

【００１８】請求項３記載の本発明によれば、各変換手
段では、共通のクロックに同期して画像データの入出力
が行われるとともに、変換されたフォーマットの画像デ
ータであることを示すデータ有効タイミング信号を発生
させるので、共通のクロックで画像データを流すことが
でき、変換されるフォーマットに応じてデータの速度を
変換する必要がない。 According to the third aspect of the present invention, each converter is
In the stage, input and output of image data in synchronization with a common clock
Is performed and image data in the converted format is
Data valid timing signal indicating that the data is valid
The image data with a common clock.
Data rate depending on the format being converted.
No need to convert.

【００１９】請求項４記載の本発明によれば、前記第３
変換部は、演算処理によってドット数を１／２にする水
平演算部を有し、該水平演算部は、演算対象データとし
て隣接する両ドットのデータまたは１ドット離れた両ド
ットのデータのいずかを選択できるので、異なるフォー
マットへの変換に対応できることになる。 According to the fourth aspect of the present invention, the third
The conversion unit converts the number of dots to half by arithmetic processing.
It has a flat computing section, and the horizontal computing section is used as data to be computed.
Of both adjacent dots or two dots separated by 1 dot
You can select one of the data in the
It can correspond to the conversion to the mat.

【００２０】請求項５記載の本発明によれば、前記第３
変換部の垂直方向演算部のラインモリには、水平方向演
算部でドット数が１／２された画像データが書き込みあ
るいは読み出されるので、ライン数を変換した後に水平
方向演算部でドット数を変換する構成に比べてラインメ
モリの容量を低減できることになる。 According to the fifth aspect of the present invention, the third
The horizontal direction is displayed on the line memory of the vertical
The image data for which the number of dots is halved by the arithmetic
Or read, so after converting the number of lines,
Compared to the configuration where the number of dots is converted by the
The capacity of the memory can be reduced.

【００２１】請求項６記載の本発明によれば、前記第１
のフォーマットが、解像度６４０×４８０ドットのＶＧ
Ａフォーマットであるので、さらに、ＶＧＡフォーマッ
トのドット数およびライン数を１／２にした３２０×２
４０ドット（以下「ＱＶＧＡ」という）のフォーマット
に変換し、あるいは、ＱＶＧＡフォーマットのドット数
およびライン数を１／２にした１６０×１２０ドット
（以下「Ｑ ² ＶＧＡ」という）のフォーマットに変換す
ることが可能となる。 According to the sixth aspect of the present invention, the first
Format is 640 x 480 dot resolution VG
A format, so VGA format
320 × 2 with half the number of dots and the number of lines
Format of 40 dots (hereinafter referred to as "QVGA")
Or the number of dots in QVGA format
And 160 x 120 dots with half the number of lines
(Hereinafter referred to as “Q ² VGA”) format
It becomes possible.

【００２２】請求項７記載の本発明によれば、前記第１
のフォーマットが、解像度３５２×２８８ドットのＣＩ
Ｆであるので、さらに、解像度１７６×１４４ドットの
ＱＣＩＦに変換することが可能となる。 According to the seventh aspect of the present invention, the first
Format is CI of 352 × 288 dots.
F, the resolution is 176 x 144 dots.
It can be converted to QCIF.

【００２３】請求項８記載の本発明によれば、比較的簡
単な回路構成で複数のフォーマットへの変換が可能とな
る。 According to the eighth aspect of the present invention, it is relatively simple.
Conversion to multiple formats is possible with a simple circuit configuration
You.

【００２４】[0024]

【実施例】以下、図面によって本発明の実施例につい
て、詳細に説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below in detail with reference to the drawings.

【００２５】図１は、本発明の一実施例の画像変換装置
のブロック図である。FIG. 1 is a block diagram of an image conversion apparatus according to one embodiment of the present invention.

【００２６】同図において、１は撮像レンズがとらえた
光学像を電気信号に変換する撮像手段、２は撮像手段１
の出力信号をサンプルホールドし、自動利得補正（ＡＧ
Ｃ）などを行う前処理手段、３は前処理手段２からの出
力信号をドット単位でデジタルデータに変換するＡ／Ｄ
変換手段、４はＡ／Ｄ変換手段３からのデジタルデータ
に基づいて、輝度信号（Ｙ）、色信号（Ｒ−Ｙ，Ｂ−
Ｙ）を生成し、ホワイトバランス処理、ガンマ補正処理
などを行って輝度信号（Ｙ）と色信号（Ｒ−Ｙ，Ｂ−
Ｙ）をデジタル信号として出力する映像信号処理手段で
あり、この映像信号処理手段４からは、色信号が、Ｒ−
Ｙ，Ｂ−Ｙの点順次色差信号として出力される。In FIG. 1, reference numeral 1 denotes an image pickup means for converting an optical image captured by an image pickup lens into an electric signal;
Sample and hold the output signal of
C) A / D for converting an output signal from the preprocessing unit 2 into digital data in dot units
The conversion means 4 is based on the digital data from the A / D conversion means 3 and has a luminance signal (Y) and a chrominance signal (RY, B-
Y), and performs a white balance process, a gamma correction process, and the like to perform a luminance signal (Y) and a chrominance signal (RY, B-
Y) is a video signal processing means for outputting a digital signal.
It is output as a point-sequential color difference signal of Y, BY.

【００２７】７は撮像手段１を制御するための駆動タイ
ミングパルス、映像信号用同期パルス、映像信号処理用
パルスなどを発生する駆動手段、６はＡ／Ｄ変換手段
３、映像信号処理手段４、後述のフォーマット変換手段
５、駆動手段７などを制御する制御手段である。Reference numeral 7 denotes a driving means for generating a driving timing pulse for controlling the image pickup means 1, a synchronizing pulse for a video signal, a pulse for processing a video signal, and the like. This is control means for controlling a format conversion means 5, a driving means 7, and the like, which will be described later.

【００２８】フォーマット変換手段５は、映像信号処理
手段４から出力される輝度信号、色信号に基づいて、ス
クェアピクセルに対応した所定の画像サイズの画像デー
タに変換して外部に出力するものである。The format conversion means 5 converts the luminance signal and the chrominance signal output from the video signal processing means 4 into image data of a predetermined image size corresponding to the square pixel and outputs the image data to the outside. .

【００２９】この画像変換装置は、例えば、ワークステ
ーションに接続されて撮像した画像をワークステーショ
ンに入力するためのものであり、テレビ会議などに利用
される。This image converter is connected to a workstation, for example, and is used to input a captured image to the workstation, and is used for a video conference or the like.

【００３０】この実施例では、撮像手段１の撮像素子で
あるＣＣＤを構成する４１万画素（７６８×４９４画
素）の画像データをフォーマット変換手段５で、スクェ
アピクセル対応のＶＧＡ（６４０×４８０ドット）フォ
ーマットに変換する。In this embodiment, the image data of 410,000 pixels (768 × 494 pixels) constituting the CCD which is the image pickup device of the image pickup means 1 is converted by the format conversion means 5 into a VGA (640 × 480 dots) corresponding to a square pixel. Convert to format.

【００３１】なお、画像データは、１フィールド（６４
０×２４０ドット）を奇数および偶数の２回送ることに
より、１つの画面が構成されるものとする。It should be noted that image data consists of one field (64
(0x240 dots) is sent twice, odd and even, to form one screen.

【００３２】ここで、４１万画素のＣＣＤを、奇数、偶
数各々のフィールド毎に、７６８×２４７ドットで読み
出すとすると、垂直方向は、２４０ラインとするため
に、この実施例では、上４ライン、下３ラインを削除す
るものである。If it is assumed that the CCD of 410,000 pixels is read out at 768 × 247 dots for each of the odd and even fields, the vertical direction is 240 lines. , And the lower three lines are deleted.

【００３３】また、水平方向は、６４０ドットに変換す
る必要があり、この実施例では、１２ドットを１０ドッ
トに変換することにより、６４０ドットしている。The horizontal direction needs to be converted into 640 dots. In this embodiment, 640 dots are obtained by converting 12 dots into 10 dots.

【００３４】このような垂直／水平変換を行うことによ
り、スクェアピクセルに対応するＶＧＡフォーマットの
画像データの出力が可能となる。By performing such vertical / horizontal conversion, it becomes possible to output VGA format image data corresponding to the square pixels.

【００３５】図２は、フォーマット変換手段５の構成を
示すブロック図であり、図３および図４は、このフォー
マット変換手段５に入力される信号、すなわち映像信号
処理手段４の出力信号を示しており、図３および図４
は、時間軸を異ならせて水平期間の開始および垂直期間
の開始をそれぞれ示している。FIG. 2 is a block diagram showing the structure of the format conversion means 5, and FIGS. 3 and 4 show signals input to the format conversion means 5, ie, output signals of the video signal processing means 4. FIGS. 3 and 4
Indicates the start of the horizontal period and the start of the vertical period with different time axes.

【００３６】図３（Ａ）はドットクロックＤＣＬＫ、図
３（Ｂ）は水平期間の開始を示す水平開始信号ＬＳＴ
Ｎ、図３（Ｃ）は輝度信号、図３（Ｄ）は色信号をそれ
ぞれ示しており、図４（Ｂ）は垂直期間の開始を示す垂
直開始信号ＦＳＴＮ、図４（Ｃ）は輝度信号および色信
号を示しいる。FIG. 3A shows a dot clock DCLK, and FIG. 3B shows a horizontal start signal LST indicating the start of a horizontal period.
N, FIG. 3C shows a luminance signal, FIG. 3D shows a chrominance signal, FIG. 4B shows a vertical start signal FSTN indicating the start of a vertical period, and FIG. 4C shows a luminance signal. And color signals.

【００３７】図３に示されるように、水平ブランキング
期間の終了と同時に、ドットクロックＤＣＬＫおよび水
平開始信号ＬＳＴＮが立ち上がり、有効な輝度信号およ
び色信号が入力される。As shown in FIG. 3, simultaneously with the end of the horizontal blanking period, the dot clock DCLK and the horizontal start signal LSTN rise, and valid luminance signals and color signals are input.

【００３８】図４に示されるように、垂直ブランキング
期間の終了と同時に、水平開始信号ＬＳＴＮおよび垂直
開始信号ＦＳＴＮが立ち上がり、有効な輝度信号および
色信号が入力される。この垂直開始信号ＦＳＴＮおよび
水平開始信号ＬＳＴＮは、垂直、水平の駆動信号ＶＤ、
ＨＤから形成される。As shown in FIG. 4, the horizontal start signal LSTN and the vertical start signal FSTN rise at the same time as the end of the vertical blanking period, and valid luminance signals and color signals are input. The vertical start signal FSTN and the horizontal start signal LSTN are composed of vertical and horizontal drive signals VD,
HD.

【００３９】この実施例のフォーマット変換手段５は、
図２に示されるように、垂直開始信号ＦＳＴＮおよび水
平開始信号ＬＳＴＮに基づいて、垂直方向に有効な２４
０ラインに対応する期間に亘ってアクティブとなるスタ
ート信号ＳＴＡＲＴを出力する垂直有効タイミング発生
部２５と、水平方向のドット数の変換を行う１２→１０
ドット変換部２４とを備えている。The format conversion means 5 of this embodiment comprises:
As shown in FIG. 2, based on the vertical start signal FSTN and the horizontal start signal LSTN, 24
A vertical valid timing generator 25 that outputs a start signal START that becomes active over a period corresponding to the 0 line, and converts the number of dots in the horizontal direction from 12 to 10
And a dot conversion unit 24.

【００４０】垂直有効タイミング発生部２５は、上４ラ
インを削除するための第１ＬＳＴＮ信号カウンタ２１
と、有効な２４０ラインをカウントするための第２ＬＳ
ＴＮ信号カウンタ２２と、これらカウンタ２１，２２の
出力に基づいて、上４ラインを除いた後の有効な２４０
ラインの期間に亘ってアクティブなスタート信号ＳＴＡ
ＲＴを出力するＳＴＡＲＴ信号発生部２３とを備えてい
る。The vertical valid timing generator 25 includes a first LSTN signal counter 21 for deleting the upper four lines.
And the second LS for counting valid 240 lines
Based on the TN signal counter 22 and the outputs of these counters 21 and 22, the effective 240
Start signal STA active over the period of the line
A START signal generator 23 for outputting RT.

【００４１】図５は、かかる垂直有効タイミング発生部
２５の動作を説明するためのタイミングチャートであ
り、同図（Ａ）は垂直開始信号ＦＳＴＮ、同図（Ｂ）は
水平開始信号ＬＳＴＮ、同図（Ｃ）は第１ＬＳＴＮ信号
カウンタ２１の出力、同図（Ｄ）は第２ＬＳＴＮ信号カ
ウンタ２２の出力、同図（Ｅ）はスタート信号ＳＴＡＲ
Ｔをそれぞれ示している。FIGS. 5A and 5B are timing charts for explaining the operation of the vertical valid timing generator 25. FIG. 5A shows the vertical start signal FSTN, FIG. 5B shows the horizontal start signal LSTN, and FIG. (C) is the output of the first LSTN signal counter 21, (D) is the output of the second LSTN signal counter 22, and (E) is the start signal STAR.
T is shown.

【００４２】この図５に示されるように、第１ＬＳＴＮ
信号カウンタ２１は、垂直開始信号ＦＳＴＮがアクティ
ブであるときの水平開始信号ＬＳＴＮの立ち下がりでク
リアされ、水平開始信号の立ち下がりを４までカウント
する。第２ＬＳＴＮ信号カウンタ２２は、垂直開始信号
ＦＳＴＮがアクティブであるときの水平開始信号ＬＳＴ
Ｎの立ち下がりでクリアされ、スタート信号ＳＴＡＲＴ
がアクティブな期間において、水平開始信号ＬＳＴＮの
立ち下がりをカウントしていき、カウント値が２４０に
達したときに、スタート信号ＳＴＡＲＴを非アクティブ
にするための出力をＳＴＡＲＴ信号発生部２３に与え
る。ＳＴＡＲＴ信号発生部２３は、第１ＬＳＴＮ信号カ
ウンタ２１のカウント値が４になった直後の水平開始信
号ＬＳＴＮの立ち上がりでスタート信号ＳＴＡＲＴをア
クティブにするとともに、第２ＬＳＴＮ信号カウンタ２
２のカウント値が２４０になったときに、スタート信号
ＳＴＡＲＴを非アクティブにする。As shown in FIG. 5, the first LSTN
The signal counter 21 is cleared at the fall of the horizontal start signal LSTN when the vertical start signal FSTN is active, and counts the fall of the horizontal start signal to four. The second LSTN signal counter 22 outputs the horizontal start signal LST when the vertical start signal FSTN is active.
Cleared at the falling edge of N and the start signal START
During the active period, the falling of the horizontal start signal LSTN is counted, and when the count value reaches 240, an output for deactivating the start signal START is supplied to the START signal generation unit 23. The START signal generator 23 activates the start signal START at the rising edge of the horizontal start signal LSTN immediately after the count value of the first LSTN signal counter 21 becomes 4, and also activates the second LSTN signal counter 2.
When the count value of 2 becomes 240, the start signal START is made inactive.

【００４３】すなわち、この垂直有効タイミング発生部
２５では、上４ライン、下３ラインを除いた２４０ライ
ンに対応する期間に亘ってアクティブなスタート信号Ｓ
ＴＡＲＴを出力することになる。That is, in the vertical valid timing generator 25, the active start signal S over a period corresponding to 240 lines excluding the upper four lines and the lower three lines.
TART will be output.

【００４４】水平方向のドット数の変換を行う１２→１
０ドット変換部２４としては、１２ドットから２ドット
を間引く方法と、１２ドットそれぞれのデータに係数を
かけて演算にて求める方法があるが、この実施例では、
演算にて求めるようにしている。Conversion of the number of dots in the horizontal direction 12 → 1
As the 0-dot conversion unit 24, there are a method of thinning out 2 dots from 12 dots and a method of calculating by multiplying data of each 12 dots by a coefficient. In this embodiment,
It is calculated by calculation.

【００４５】ここで、映像信号処理手段４からの画像デ
ータは、ドットクロックＤＣＬＫに同期して１ライン間
連続して送られており、したがって、かかる画像データ
の１２ドットに対して１０ドットを出力する場合、出力
には、ドットクロックＤＣＬＫの１０／１２の周期の信
号を用いるか、あるいは、ドットクロックＤＣＬＫに同
期して演算結果を出力するのであれば、２ドット分無効
なデータを挿入しなければならないことになる。Here, the image data from the video signal processing means 4 is continuously transmitted for one line in synchronization with the dot clock DCLK. Therefore, 10 dots are output for every 12 dots of the image data. In this case, for the output, a signal having a period of 10/12 of the dot clock DCLK is used, or if a calculation result is output in synchronization with the dot clock DCLK, invalid data for two dots must be inserted. Must be done.

【００４６】この実施例では、ドットクロックＤＣＬＫ
に同期して演算結果を出力するとともに、２ドット分無
効なデータを挿入するようにしており、出力されるデー
タの有効無効を示すデータアクティブ信号ＤＴＡＣＴＶ
を発生させるようにしている。In this embodiment, the dot clock DCLK
And outputs an invalid result for two dots, and outputs a data active signal DTACTV indicating whether the output data is valid or invalid.
Is caused to occur.

【００４７】図６は、１２→１０ドット変換部２４にお
ける以上の動作を説明するためのタイミングチャートで
あり、同図（Ａ）はドットクロックＤＣＬＫ、同図
（Ｂ）は水平開始信号ＬＳＴＮ、同図（Ｃ）はドットＮ
ｏ．、同図（Ｄ）は演算結果である出力データ、同図
（Ｅ）は出力データの有効無効を示すデータアクティブ
信号ＤＴＡＣＴＶをそれぞれ示している。FIG. 6 is a timing chart for explaining the above operation in the 12 → 10 dot conversion section 24. FIG. 6 (A) shows the dot clock DCLK, FIG. 6 (B) shows the horizontal start signal LSTN, and FIG. The figure (C) shows the dot N
o. (D) shows the output data as the operation result, and (E) shows the data active signal DTATV indicating the validity / invalidity of the output data.

【００４８】ここで、出力データに付されているＮｏ．
は、演算に用いられたドットＮｏ．を示しており、例え
ば、１＋２は、ドットＮｏ．１とドットＮｏ．２の画像
データを演算して算出されたことを示している。Here, the No. assigned to the output data is
Is the dot No. used in the calculation. For example, 1 + 2 indicates a dot No. 1 and dot No. 2 is calculated by calculating the image data.

【００４９】この演算は、単なる加算ではなく、実際に
は、それぞれに重み付けされており、この実施例では、
以下のような演算を行うものである。This operation is not a simple addition, but is actually weighted. In this embodiment,
The following calculation is performed.

【００５０】変換後第０ドット＝変換前第０ドット 変換後第１ドット＝（変換前第１ドット×４＋変換前第
２ドット×１）÷５ 変換後第２ドット＝（変換前第２ドット×３＋変換前第
３ドット×２）÷５ 変換後第３ドット＝（変換前第３ドット×２＋変換前第
４ドット×３）÷５ 変換後第４ドット＝（変換前第４ドット×１＋変換前第
５ドット×４）÷５ 変換後第５ドット以降は、変換後第０ドット以降と同様
である。0th dot after conversion = 0th dot before conversion 1st dot after conversion = (1st dot before conversion × 4 + 2nd dot before conversion × 1) ÷ 5 2nd dot after conversion = (2nd dot before conversion) × 3 + 3rd dot before conversion × 2) ÷ 5 3rd dot after conversion = (3rd dot before conversion × 2 + 4th dot before conversion × 3) ÷ 5 4th dot after conversion = (4th dot before conversion × 1 +) (5th dot before conversion × 4) ÷ 5 After the 5th dot after the conversion, it is the same as the 0th dot and after the conversion.

【００５１】この出力データには、１２ドットに対して
２ドット分の無効データが挿入されており、この実施例
では、図６に示されるように変換前の第１ドットおよび
第７ドットに対応する位置に無効データが挿入されてい
る。In this output data, invalid data for 2 dots is inserted for every 12 dots. In this embodiment, as shown in FIG. 6, the invalid data correspond to the first dot and the seventh dot before conversion. Invalid data is inserted at the specified position.

【００５２】出力データの有効無効を示すデータアクテ
ィブ信号ＤＴＡＣＴＶは、１２→１０ドット変換部２４
に設けられているドットＮｏ．をカウントするドットカ
ウンタ（図示せず）のカウント値をデコードして形成さ
れる。A data active signal DTATV indicating whether the output data is valid or invalid is a 12 → 10 dot conversion unit 24.
Dot no. Is formed by decoding a count value of a dot counter (not shown) for counting the number of pixels.

【００５３】なお、色信号については、６ドットから１
ドットを単に間引くようにしている。Note that the color signal is changed from 6 dots to 1 dot.
The dots are simply thinned out.

【００５４】このデータアクティブ信号ＤＴＡＣＴＶに
は、上述のスタート信号ＳＴＡＲＴがＡＮＤ処理されて
図２に示されるデータ有効タイミング信号として出力さ
れる。したがって、フォーマット変換手段５の後段で
は、データ有効タイミング信号がアクティブな期間のみ
変換映像データを取り込むことにより、６４０ドット×
２４０ドットのスクェアピクセルに対応したＶＧＡデー
タを受け取ることが可能となる。The above-mentioned start signal START is AND-processed with this data active signal DTATV, and is output as a data valid timing signal shown in FIG. Therefore, in the subsequent stage of the format conversion means 5, by taking in the converted video data only during the period when the data valid timing signal is active, 640 dots ×
VGA data corresponding to a 240-pixel square pixel can be received.

【００５５】このように、撮像手段１のＣＣＤからの画
像データを、Ａ／Ｄ変換した後にデジタル処理してスク
ェアピクセルに対応する画像データを得るようにしてい
るので、従来例のようにアナログ信号に一旦変換した後
にＡ／Ｄ変換を行う場合に比べて、画質の劣化がなく、
高品質の画像を提供できることになり、しかも、従来例
のように、スクェアピクセル対応のＣＣＤに限定される
といったこともない。As described above, the image data from the CCD of the imaging means 1 is A / D converted and then digitally processed to obtain image data corresponding to the square pixels. Compared to the case where A / D conversion is performed once after conversion to
A high-quality image can be provided, and the CCD is not limited to a square pixel-compatible CCD unlike the conventional example.

【００５６】さらに、出力される画像データは、デジタ
ルであり、パソコンやワークステーションに取り込む際
に、Ａ／Ｄ変換等が不要となり、これによって、パソコ
ンやワークステーション側のインターフェイスが、現在
のアナログ入力に対応したものに比べて簡単な構成で実
現できることになる。Further, the image data to be output is digital, so that A / D conversion or the like is not required when the image data is taken into a personal computer or a work station. Can be realized with a simpler configuration than that corresponding to.

【００５７】図７は、本発明の他の実施例のフォーマッ
ト変換手段５のブロック図であり、このフォーマット変
換手段５の前段までの構成は、図１の実施例と同様であ
る。FIG. 7 is a block diagram of a format conversion means 5 according to another embodiment of the present invention. The structure of the format conversion means 5 up to the preceding stage is the same as that of the embodiment of FIG.

【００５８】この実施例では、モードの指定に応じて、
上述の実施例と同様のスクェアピクセル対応のＶＧＡ
（６４０×４８０ドット）フォーマット（第１のフォー
マット）に変換し、あるいは、ＶＧＡフォーマットのド
ット数およびライン数を１／２にした３２０×２４０ド
ット（以下「ＱＶＧＡ」という）のフォーマット（第２
のフォーマット）に変換し、あるいは、ＱＶＧＡフォー
マットのドット数およびライン数を１／２にした１６０
×１２０ドット（以下「Ｑ²ＶＧＡ」という）のフォー
マット（第３のフォーマット）に変換するものである。In this embodiment, according to the mode designation,
VGA for square pixels similar to the above embodiment
(640 × 480 dots) format (first format), or a 320 × 240 dots (hereinafter referred to as “QVGA”) format (hereinafter referred to as “QVGA”) in which the number of dots and the number of lines in the VGA format are halved.
Or the number of dots and lines in the QVGA format is reduced to half.
It is converted into a format (third format) of × 120 dots (hereinafter referred to as “Q ² VGA”).

【００５９】このため、図１の映像信号処理手段４から
の画像データを、上述の実施例と同様に、ＶＧＡフォー
マットに変換するとともに、データ有効タイミング信号
を発生するＶＧＡ変換手段３１（第１変換手段）と、こ
のＶＧＡフォーマットをＱＶＧＡフォーマットに変換す
るＱＶＧＡ変換手段３２（第２変換手段）と、このＱＶ
ＧＡフォーマットをＱ²ＶＧＡフォーマットに変換する
Ｑ₂ＶＧＡ変換手段３３（第３変換手段）と、図示しな
いマイクロコンピュータや操作スイッチ等からの変換モ
ードを指定するモード指定信号に応じて、各変換手段３
１，３２，３３の変換動作を禁止あるいは許容する有効
／無効制御手段３４とを備えている。For this reason, the image data from the video signal processing means 4 in FIG. 1 is converted into the VGA format as in the above-described embodiment, and the VGA conversion means 31 (first conversion means) for generating a data valid timing signal. Means), QVGA conversion means 32 (second conversion means) for converting the VGA format to the QVGA format, and
The Q ₂ VGA conversion means 33 (third conversion means) for converting the GA format to the Q ² VGA format, and each of the conversion means 3 according to a mode designation signal for designating a conversion mode from a microcomputer, an operation switch or the like (not shown).
A valid / invalid control means 34 for prohibiting or allowing the conversion operation of 1, 32, 33 is provided.

【００６０】ＶＧＡ変換手段３１の構成は、上述の実施
例と同様であるので、その説明を省略する。The configuration of the VGA conversion means 31 is the same as that of the above-described embodiment, and a description thereof will be omitted.

【００６１】ＶＧＡ変換手段３１からのＶＧＡフォーマ
ットを、ＱＶＧＡフォーマットに変換するＱＶＧＡ変換
手段３２は、垂直方向については、奇数フィールドある
いは偶数フィールドの一方のみのデータを処理すること
により、２４０ラインに変換し、水平方向については、
隣接する２ドットの平均値を取ることにより、３２０ド
ットに変換するものである。The QVGA conversion means 32 for converting the VGA format from the VGA conversion means 31 into the QVGA format converts the data into 240 lines in the vertical direction by processing data of only one of the odd field and the even field. , And horizontally,
The average value of two adjacent dots is converted to 320 dots.

【００６２】フィールドの識別は、例えば、図１の駆動
手段７に使用される一般的なタイミングＩＣなどから出
力されるフィールド識別パルスを用いて行う。The field identification is performed using, for example, a field identification pulse output from a general timing IC or the like used for the driving means 7 in FIG.

【００６３】水平方向について、上述の実施例と同様
に、画像データを、ドットクロックＤＣＬＫに同期させ
て入力および出力を行う場合には、２ドットに対して１
ドットの無効データを挿入する必要があり、このため、
この実施例では、有効なデータのタイミングを示す第１
データアクティブ信号ＤＴＡＣＴＶ１を発生させる。In the horizontal direction, as in the above-described embodiment, when inputting and outputting image data in synchronization with the dot clock DCLK, one dot is output for every two dots.
You need to insert invalid dot data,
In this embodiment, a first signal indicating valid data timing is used.
A data active signal DTATV1 is generated.

【００６４】図８は、このＱＶＧＡ変換手段３２の変換
動作を説明するためのタイミングチャートであり、同図
（Ａ）はドットクロックＤＣＬＫ、同図（Ｂ）は水平開
始信号ＬＳＴＮ、同図（Ｃ）はＶＧＡ変換手段３１から
のＶＧＡ出力データ、同図（Ｄ）はＶＧＡ出力データの
有効無効を示すデータアクティブ信号ＤＴＡＣＴＶ、同
図（Ｅ）はドットクロックＤＣＬＫと１ドットクロック
遅れたデータアクティブ信号ＤＴＡＣＴＶとのＡＮＤ出
力であるクロック信号ＶＣＬＫ、同図（Ｆ）は隣接する
２ドットの平均値演算結果、同図（Ｇ）は出力データの
有効無効を示す第１データアクティブ信号ＤＴＡＣＴＶ
１をそれぞれ示している。FIG. 8 is a timing chart for explaining the conversion operation of the QVGA conversion means 32. FIG. 8A is a dot clock DCLK, FIG. 8B is a horizontal start signal LSTN, and FIG. ) Is the VGA output data from the VGA conversion means 31, FIG. 4D is a data active signal DTATV indicating whether the VGA output data is valid, and FIG. 4E is a data active signal DTATV delayed by one dot clock from the dot clock DCLK. (F) shows the result of calculating the average value of two adjacent dots, and (G) shows the first data active signal DACTTV indicating whether the output data is valid or invalid.
1 are shown.

【００６５】ＱＶＧＡ変換手段３２における水平方向の
演算は、隣接データ同士の平均値を出力する演算器を用
いるとともに、クロックとして、ドットクロックＤＣＬ
Ｋ、クロックイネーブルとして、データアクティブ信号
ＤＴＡＣＴＶを用い、これによって、ＶＧＡ変換時の有
効なデータのみが演算器に入力されるようにしている。The horizontal operation in the QVGA conversion means 32 uses an arithmetic unit that outputs an average value of adjacent data, and uses a dot clock DCL as a clock.
K, a data active signal DTATV is used as a clock enable, so that only valid data at the time of VGA conversion is input to the arithmetic unit.

【００６６】また、クロックイネーブルの替わりに、ド
ットクロックＤＣＬＫと、１ドットクロック遅れたデー
タアクティブ信号ＤＴＡＣＴＶとのＡＮＤ出力であるク
ロック信号ＶＣＬＫをクロックとして用いてもよく、こ
の場合の回路構成は、図９に示されるように、２段のフ
リップフロップ８１，８２および演算器８３とからな
る。Instead of the clock enable, a clock signal VCLK, which is an AND output of the dot clock DCLK and the data active signal DTATV delayed by one dot clock, may be used as a clock. As shown in FIG. 9, the circuit comprises two-stage flip-flops 81 and 82 and a computing unit 83.

【００６７】第１データアクティブ信号ＤＴＡＣＴＶ１
は、クロック信号ＶＣＬＫの立ち上がりによってレベル
が反転する信号である。First data active signal DTATV1
Is a signal whose level is inverted by the rise of the clock signal VCLK.

【００６８】ＱＶＧＡ変換手段３２のＱＶＧＡ出力デー
タの有効無効を示すデータ有効タイミング信号は、この
第１データアクティブ信号ＤＴＡＣＴＶ１と上述のフィ
ールド識別パルスとのＡＮＤ出力であり、このデータ有
効タイミング信号が、ＱＶＧＡ出力と共に、Ｑ²ＶＧＡ
変換手段３２に与えられる。The data valid timing signal indicating the validity / invalidity of the QVGA output data of the QVGA conversion means 32 is an AND output of the first data active signal DTATV1 and the above-mentioned field identification pulse. Q ² VGA with output
The conversion means 32 is provided.

【００６９】次に、ＱＶＧＡ変換手段３２からのＱＶＧ
Ａフォーマットを、Ｑ²ＶＧＡフォーマットに変換する
Ｑ²ＶＧＡ変換手段３３について説明する。Next, the QVG from the QVGA conversion means 32
The Q ² VGA conversion means 33 for converting the A format to the Q ² VGA format will be described.

【００７０】このＱ₂ＶＧＡ変換手段３３では、ＱＶＧ
Ａフォーマットの画像データを、垂直水平共に１／２に
変換するものである。In this Q ₂ VGA conversion means 33, QVG
This is for converting the image data of the A format to 共 に both vertically and horizontally.

【００７１】先ず、垂直方向については、２ラインのデ
ータの平均値を演算して１ラインにまとめる方法と、簡
単に１ライン間引く方法とがあるが、この実施例では、
２ラインのデータの平均値を演算して１ラインにまとめ
るようにしている。このため、有効なデータが、２ライ
ンに１ラインとなるので、ラインの有効／無効を示すラ
インアクティブ信号ＬＮＡＶ信号を発生させる。First, in the vertical direction, there are a method of calculating the average value of the data of two lines and combining them into one line, and a method of simply thinning out one line. In this embodiment,
The average value of the data of two lines is calculated and put together in one line. For this reason, since valid data is one line for every two lines, a line active signal LNAV signal indicating line valid / invalid is generated.

【００７２】水平方向については、ＱＶＧＡ変換手段３
２による変換と同様に、隣接する２ドットの平均値を取
ることにより変換を行い、変換データの有効／無効を示
す第２データアクティブ信号ＤＴＡＣＴＶ２を発生させ
る。In the horizontal direction, QVGA conversion means 3
Similarly to the conversion by 2, conversion is performed by taking an average value of two adjacent dots, and a second data active signal DTATV2 indicating valid / invalid of the converted data is generated.

【００７３】図１０は、このＱ²ＶＧＡ変換手段３３の
ブロック図である。FIG. 10 is a block diagram of the Q ² VGA conversion means 33.

【００７４】ラインメモリ制御回路９１は、ＱＶＧＡ出
力データをラインメモリ９２に書き込むとともに、１ラ
イン前のデータが読み出されるように制御し、これによ
って、垂直１／２演算器９３では、１ライン前のＱＶＧ
Ａ出力データと現在のＱＶＧＡ出力データとの平均値を
算出する。このデータが、水平演算器９４に入力されて
隣接ドットとの平均値の算出が行われる。The line memory control circuit 91 writes the QVGA output data into the line memory 92 and controls the data one line before to be read out. QVG
The average value of the A output data and the current QVGA output data is calculated. This data is input to the horizontal calculator 94 to calculate the average value with the adjacent dots.

【００７５】ライン有効／無効指示信号発生部９５で
は、図１１（Ｃ）に示されるスタート信号ＳＴＡＲＴと
図１１（Ｂ）に示される水平開始信号ＬＳＴＮとに基づ
いて、１ラインおきにアクティブとなる図１１（Ｄ）に
示されるラインアクティブ信号ＬＮＡＶを発生する。The line valid / invalid instruction signal generator 95 becomes active every other line based on the start signal START shown in FIG. 11C and the horizontal start signal LSTN shown in FIG. 11B. The line active signal LNAV shown in FIG. 11D is generated.

【００７６】ドット有効／無効指示信号発生部９６で
は、図１２（Ｂ）に示される水平開始信号ＬＳＴＮ、図
１２（Ｅ）に示される第１データアクティブ信号ＤＴＡ
ＣＴＶ１および図１２（Ａ）に示されるドットクロック
ＤＣＬＫに基づいて、第１データアクティブ信号ＤＴＡ
ＣＴＶ１の１つおきにアクティブとなる第２データアク
ティブ信号ＤＴＡＣＴＶ２を発生する。In the dot valid / invalid instruction signal generator 96, the horizontal start signal LSTN shown in FIG. 12B and the first data active signal DTA shown in FIG.
Based on CTV1 and dot clock DCLK shown in FIG.
A second data active signal DTATV2, which becomes active every other CTV1, is generated.

【００７７】水平１／２演算器９４において、ＱＶＧＡ
変換に使用した図１２（Ｃ）に示されるクロック信号Ｖ
ＣＬＫをクロックに用いて図１２（Ｆ）に示される演算
結果を得るためには、実際に入力される隣接データを平
均化しても得ることは出来ず、１ドット離れたデータ間
の演算を行う必要がある。In the horizontal 1/2 operation unit 94, QVGA
The clock signal V shown in FIG.
In order to obtain the operation result shown in FIG. 12F using CLK as a clock, it cannot be obtained by averaging adjacent data actually input, and an operation is performed between data separated by one dot. There is a need.

【００７８】このため、この実施例では、水平１／２演
算器９４は、図１３に示されるように、３段のフリップ
フロップ１２１〜１２３を設け、初段のフリップフロッ
プ１２１の出力と第３段のフリップフロップ１２３の出
力とを演算器１２５で演算するように構成している。For this reason, in this embodiment, the horizontal 1/2 operation unit 94 is provided with three stages of flip-flops 121 to 123, as shown in FIG. And the output of the flip-flop 123 is calculated by the calculator 125.

【００７９】Ｑ²ＶＧＡ変換手段３３のＱ²ＶＧＡ出力デ
ータの有効無効を示すデータ有効タイミング信号は、第
１データアクティブ信号ＤＴＡＣＴＶ１、上述のフィー
ルド識別パルス、ラインアクティブ信号ＬＮＡＶおよび
第２データアクティブ信号ＤＴＡＣＴＶ２のＡＮＤ出力
であり、このデータ有効タイミング信号が、Ｑ²ＶＧＡ
出力と共に出力される。The data valid timing signal indicating the validity / invalidity of the Q ² VGA output data of the Q ² VGA conversion means 33 is the first data active signal DTATV1, the above-mentioned field identification pulse, the line active signal NAPV and the second data active signal DTATV2. And the data valid timing signal is Q ² VGA
Output with output.

【００８０】図７に示される有効／無効制御手段３４
は、モード指定に応じて、例えば、ＶＧＡモードが指定
されたときには、ＶＧＡ変換手段３１による変換動作の
みを許容し、後段のＱＶＧＡ変換手段３２およびＱ²Ｖ
ＧＡ変換手段３３の変換動作を禁止してＶＧＡ変換手段
３１からのＶＧＡ出力データおよびデータ有効タイミン
グ信号をスルーで通過させ、また、ＱＶＧＡモードが指
定されたときには、ＶＧＡ変換手段３１およびＱＶＧＡ
変換手段３２による変換動作を許容し、後段のＱ²ＶＧ
Ａ変換手段３３の変換動作を禁止してＱＶＧＡ変換手段
３２からのＱＶＧＡ出力データおよびデータ有効タイミ
ング信号をスルーで通過させ、また、Ｑ²ＶＧＡモード
が指定されたときには、すべての変換手段３１，３２，
３３の変換動作を許容する。The valid / invalid control means 34 shown in FIG.
According to the mode designation, for example, when the VGA mode is designated, only the conversion operation by the VGA conversion means 31 is allowed, and the QVGA conversion means 32 and Q ² V
The conversion operation of the GA conversion unit 33 is prohibited to pass the VGA output data and the data valid timing signal from the VGA conversion unit 31 through. When the QVGA mode is designated, the VGA conversion unit 31 and the QVGA
The conversion operation by the conversion means 32 is allowed, and Q ² VG
The conversion operation of the A conversion means 33 is prohibited to allow the QVGA output data and the data valid timing signal from the QVGA conversion means 32 to pass through, and when the Q ² VGA mode is designated, all the conversion means 31, 32 ,
33 conversion operations are allowed.

【００８１】このように、ＶＧＡ変換手段３１の後段
に、ＱＶＧＡ変換手段３２およびＱ^２ＶＧＡ変換手段３
３を設けることにより、単独で各変換を行う場合に比べ
て、比較的簡単な回路構成で、複数のフォーマットへの
変換が可能となる。As described above, the QVGA conversion means 32 and the Q ² VGA conversion means 3 are provided after the VGA conversion means 31.
Provision of 3 enables conversion into a plurality of formats with a relatively simple circuit configuration as compared with the case where each conversion is performed independently.

【００８２】しかも、共通のドットクロックＤＣＬＫで
画像データを各変換手段３１〜３３に流すことができる
ので、画像データの速度の変換が不要になるとともに、
クロックラインの数が限定されるＦＰＧＡ（フィールド
プログラマブル ゲートアレイ）等に好適に利用でき
る。Further, since the image data can be supplied to each of the conversion means 31 to 33 by the common dot clock DCLK, the conversion of the speed of the image data becomes unnecessary, and
It can be suitably used for an FPGA (field programmable gate array) or the like in which the number of clock lines is limited.

【００８３】図１４は、本発明の他の実施例のＱ²ＶＧ
Ａ変換手段３３のブロック図であり、図１０に対応する
部分には、同一の参照符号を付す。FIG. 14 shows Q ² VG according to another embodiment of the present invention.
FIG. 11 is a block diagram of the A conversion means 33, and portions corresponding to FIG. 10 are denoted by the same reference numerals.

【００８４】この実施例のＱ²ＶＧＡ変換手段３３は、
水平１／２演算器１３４を、ラインメモリ１３２の前段
に設けるとともに、ラインメモリ制御回路１３１に第２
データアクティブ信号ＤＴＡＣＴＶ２を入力し、ライン
メモリ１３２のラインメモリクロックを水平１／２変換
データの有効を示す第２データアクティブ信号ＤＴＡＣ
ＴＶ２に合わせるものである。The Q ² VGA conversion means 33 of this embodiment
The horizontal 1/2 arithmetic unit 134 is provided in a stage preceding the line memory 132 and the line memory control circuit 131
The data active signal DTATV2 is input, and the line memory clock of the line memory 132 is changed to the second data active signal DTAC indicating the validity of the horizontal 1/2 conversion data.
This is to match TV2.

【００８５】図１５は、この実施例の動作を説明するた
めのタイミングチャートである。この実施例のラインメ
モリ１３２は、図１５（Ｇ）に示されるリセットパルス
によって読み出し、書き込みのポインタがリセットさ
れ、図１５（Ｈ）に示されるラインメモリクロックによ
って１データの読み出し、書き込みが行われ、同一アド
レスへの読み出し、書き込みが同時に行われるものであ
る。FIG. 15 is a timing chart for explaining the operation of this embodiment. The line memory 132 of this embodiment is read and reset by the reset pulse shown in FIG. 15G, the pointer for writing is reset, and one data is read and written by the line memory clock shown in FIG. Read and write to the same address are performed simultaneously.

【００８６】この実施例によれば、水平変換後のデータ
だけを書き込むので、図１０の構成に比べて、ラインメ
モリの容量を少なくすることができる。According to this embodiment, since only the data after the horizontal conversion is written, the capacity of the line memory can be reduced as compared with the configuration of FIG.

【００８７】その他の構成は、上述の実施例と同様であ
る。The other structure is the same as that of the above-described embodiment.

【００８８】図１６は、本発明のさらに他の実施例のフ
ォーマット変換手段５のブロック図であり、図７に対応
する部分には、同一の参照符号を付す。FIG. 16 is a block diagram of the format conversion means 5 according to still another embodiment of the present invention, and portions corresponding to FIG. 7 are denoted by the same reference numerals.

【００８９】この実施例では、Ｑ²ＶＧＡ変換手段３３
の後段にエッヂ強調手段３５を設けるとともに、有効／
無効制御手段３６では、このエッヂ強調手段３５の強調
動作を禁止あるいは許容するようにしている。In this embodiment, the Q ² VGA conversion means 33
The edge emphasis means 35 is provided at the subsequent stage,
The invalidation control means 36 prohibits or permits the emphasis operation of the edge emphasis means 35.

【００９０】このエッヂ強調手段３５は、従来公知のエ
ッヂ強調用のフィルタから構成されており、各変換手段
３１〜３３における演算によって輪郭が不鮮明となった
画像の輪郭を強調するものである。The edge emphasizing means 35 is composed of a conventionally known edge emphasizing filter, and emphasizes the outline of an image whose outline has become unclear by the operations of the conversion means 31 to 33.

【００９１】その他の構成は、上述の実施例と同様であ
る。The other structure is the same as that of the above-described embodiment.

【００９２】次に、本発明の他のフォーマット等への適
用について説明する。Next, application of the present invention to other formats and the like will be described.

【００９３】例えば、上述の実施例のような４１万画素
のＣＣＤの他に、２２万画素のＣＣＤ（３６２×５８２
画素）に対応することもでき、第１段階での変換がＣＩ
Ｆ（３５２×２８８ドット）であり、第２段階の変換が
ＱＣＩＦ（１７６×１４４ドット）である場合にも適用
できる。For example, in addition to the CCD of 410,000 pixels as in the above-described embodiment, a CCD of 220,000 pixels (362 × 582)
Pixel), and the conversion in the first stage is CI
F (352 × 288 dots), and can be applied to the case where the conversion in the second stage is QCIF (176 × 144 dots).

【００９４】この場合には、上述の実施例のＶＧＡ変換
手段３１に相当する第１の変換手段で、例えば、ドット
数を左４ドット右６ドット分ずつ削除するとともに、一
方のフィールドのライン数を上３ライン分削除すること
により、ＣＩＦに変換し、この画像データを上述の実施
例のＱＶＧＡ変換手段３２をスルーで通過させ、Ｑ²Ｖ
ＧＡ変換手段３３で上述の実施例と同様に処理すること
により、ＱＣＩＦに変換できることになる。In this case, the first conversion means corresponding to the VGA conversion means 31 of the above-described embodiment deletes the number of dots by 4 dots on the left and 6 dots on the right, and reduces the number of lines in one field. Is converted to CIF by deleting the upper three lines, and this image data is passed through the QVGA conversion means 32 of the above-described embodiment, and Q ² V
The processing by the GA conversion means 33 in the same manner as in the above-described embodiment can be converted into QCIF.

【００９５】なお、このとき、Ｑ²ＶＧＡ変換手段３３
における水平方向の平均値の演算は、上述の実施例のよ
うに１ドット離れたドット間の演算ではなく、隣接ドッ
ト間の演算となるので、図１３の構成をそのまま利用す
ることができない。そこで、図１７に示されるように、
初段のフリップフロップ１２１または第２段のフリップ
フロップ１２２のいずかの出力を選択できるセレクタ１
２４を設け、上述の実施例と同様のＱ²ＶＧＡへの変換
またはＱＣＩＦへの変換を選択できるようにしてもよ
い。At this time, the Q ² VGA conversion means 33
Since the calculation of the average value in the horizontal direction is not a calculation between dots separated by one dot as in the above-described embodiment, but is a calculation between adjacent dots, the configuration in FIG. 13 cannot be used as it is. Therefore, as shown in FIG.
A selector 1 that can select either the output of the first-stage flip-flop 121 or the output of the second-stage flip-flop 122
24 may be provided so that conversion to Q ² VGA or conversion to QCIF similar to the above-described embodiment can be selected.

【００９６】また、２７万画素のＣＣＤ（５１２×４９
２画素）に対応し、第１段階での変換がＱＶＧＡであ
り、第２段階での変換がＱ²ＶＧＡである場合にも本発
明を適用することがてきる。A 270,000 pixel CCD (512 × 49)
Corresponding to 2 pixels), conversion in the first stage is QVGA, be converted in a second stage to apply the present invention is also applicable to the case of Q ² VGA Tekiru.

【００９７】この場合には、上述の実施例のＶＧＡ変換
手段３１に相当する第１の変換手段で、例えば、ドット
数について、１６→１０の変換を行うとともに、一方の
フィールドのライン数を上下３ライン分ずつ削除するこ
とにより、ＱＶＧＡに変換し、この画像データを上述の
実施例のＱＶＧＡ変換手段３２をスルーで通過させ、図
１７の構成を有するＱ²ＶＧＡ変換手段３３で同様に処
理することにより、Ｑ²ＶＧＡに変換できることにな
る。In this case, the first conversion means corresponding to the VGA conversion means 31 of the above-described embodiment converts, for example, the number of dots from 16 to 10, and also changes the number of lines in one field up and down. The image data is converted to QVGA by deleting three lines at a time, and this image data is passed through the QVGA conversion means 32 of the above-described embodiment, and is similarly processed by the Q ² VGA conversion means 33 having the configuration of FIG. As a result, it can be converted to Q ² VGA.

【００９８】このように、第２段階の変換には、図１７
の構成を有するＱ²ＶＧＡ変換手段３３を有効に利用で
きることになる。As described above, in the conversion of the second stage, FIG.
Thus, the Q ² VGA conversion means 33 having the above configuration can be effectively used.

【００９９】したがって、３つの変換手段３１〜３３を
１つの回路としてＡＳＩＣ化するような場合には、第１
段階の変換については、その用途に応じて個別に設計す
る必要があるが、第２段階の変換は、上述のようにＱ²
ＶＧＡ変換手段３３を共用できるので、ＡＳＩＣの汎用
性を高めることができるとともに、効率化を図ることが
できる。Therefore, in the case where the three conversion means 31 to 33 are formed into an ASIC as one circuit, the first conversion means
The conversion of the stage needs to be individually designed according to the application, but the conversion of the second stage is performed by Q ² as described above.
Since the VGA conversion means 33 can be shared, the versatility of the ASIC can be improved and the efficiency can be improved.

【０１００】上述の実施例では、変換手段を３つ備えた
けれども、本発明の他の実施例として、変換手段は、２
つあるいは４つ以上でもよいのは勿論である。In the above-described embodiment, three conversion means are provided. However, as another embodiment of the present invention, the conversion means includes two conversion means.
Of course, four or more may be used.

【０１０１】[0101]

【発明の効果】以上のように本発明によれば、撮像手段
からの出力信号をＡ／Ｄ変換して得られるデジタル画像
データを、デジタル処理によってスクェアピクセルに対
応した画像データに変換するので、撮像手段からの出力
信号をＡ／Ｄ変換して得られるデジタル画像データを、
一旦アナログの画像データに変換した後に、再びＡ／Ｄ
変換する従来例に比べて画質の劣化がなく高品質な画像
を提供できるとともに、撮像手段の撮像素子としてスク
ェアピクセル対応のＣＣＤ以外のＣＣＤを使用すること
ができる。As described above, according to the present invention, digital image data obtained by A / D conversion of an output signal from an imaging means is converted into image data corresponding to a square pixel by digital processing. The digital image data obtained by A / D converting the output signal from the imaging means is
Once converted to analog image data, A / D
It is possible to provide a high-quality image without deterioration in image quality as compared with the conventional example of conversion, and it is possible to use a CCD other than a CCD corresponding to a square pixel as an imaging element of the imaging means.

【０１０２】本発明によれば、フォーマット変換手段
は、第１〜第３変換手段および各変換動作を制御する制
御手段を備えているので、複数のフォーマットに対応で
き、さらに、フォーマット変換手段は、変換された画像
データの輪郭を強調する輪郭強調手段を備えているの
で、輪郭の鮮明な画像を得ることができる。According to the present invention, since the format conversion means includes the first to third conversion means and the control means for controlling each conversion operation, the format conversion means can cope with a plurality of formats. Since the image processing apparatus is provided with the outline emphasizing means for emphasizing the outline of the converted image data, it is possible to obtain a clear image of the outline.

【０１０３】本発明によれば、各変換手段では、同一の
クロックに同期して画像データの入出力が行われるとと
もに、変換されたフォーマットの画像データであること
を示すデータ有効タイミング信号を発生させるので、単
一のクロックで画像データを流すことができ、変換され
るフォーマットに応じてデータの速度を変換する必要が
ない。According to the present invention, each conversion means inputs and outputs image data in synchronization with the same clock and generates a data valid timing signal indicating that the image data is in a converted format. Therefore, image data can be transmitted with a single clock, and there is no need to convert the data speed according to the format to be converted.

【０１０４】本発明によれば、第３変換手段の第３変換
部は、演算処理によってドット数を１／２にする水平演
算部を有し、該水平演算部は、演算対象データとして隣
接する両ドットのデータまたは１ドット離れた両ドット
のデータのいずれかを選択できるので、異なるフォーマ
ットへの変換に対応できることになる。According to the present invention, the third conversion section of the third conversion means has a horizontal calculation section for reducing the number of dots to に よ っ て by a calculation process, and the horizontal calculation section is adjacent as calculation target data. Since either the data of both dots or the data of both dots separated by one dot can be selected, conversion to a different format can be supported.

【０１０５】本発明によれば、第３変換部のラインモリ
には、水平方向演算部でドット数が１／２された画像デ
ータが書き込みあるいは読み出されるので、ライン数を
変換した後にドット数を変換する構成に比べてラインメ
モリの容量を低減できることになる。According to the present invention, since the image data in which the number of dots is halved by the horizontal operation unit is written or read into the line memory of the third conversion unit, the number of dots is converted after the number of lines is converted. Thus, the capacity of the line memory can be reduced as compared with the configuration of FIG.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例のブロック図である。FIG. 1 is a block diagram of one embodiment of the present invention.

【図２】図１のフォーマット変換手段のブロック図であ
る。FIG. 2 is a block diagram of the format conversion means of FIG.

【図３】図１のフォーマット変換手段への入力信号のタ
イミングチャートである。FIG. 3 is a timing chart of an input signal to a format conversion unit in FIG. 1;

【図４】図１のフォーマット変換手段への入力信号のタ
イミングチャートである。FIG. 4 is a timing chart of an input signal to a format conversion unit in FIG. 1;

【図５】図１のフォーマット変換手段の垂直変換動作を
説明するためのタイミングチャートである。FIG. 5 is a timing chart for explaining a vertical conversion operation of the format conversion means of FIG. 1;

【図６】図１のフォーマット変換手段の水平変換動作を
説明するためのタイミングチャートである。FIG. 6 is a timing chart for explaining a horizontal conversion operation of the format conversion means of FIG. 1;

【図７】本発明の他の実施例のフォーマット変換手段の
ブロック図である。FIG. 7 is a block diagram of a format conversion unit according to another embodiment of the present invention.

【図８】ＱＶＧＡ変換動作を説明するためのタイミング
チャートである。FIG. 8 is a timing chart for explaining a QVGA conversion operation.

【図９】水平１／２変換を行う演算部のブロック図であ
る。FIG. 9 is a block diagram of a calculation unit that performs horizontal 1/2 conversion.

【図１０】Ｑ²ＶＧＡ変換手段のブロック図である。FIG. 10 is a block diagram of Q ² VGA conversion means.

【図１１】Ｑ²ＶＧＡ変換手段の変換動作を説明するた
めのタイミングチャートである。FIG. 11 is a timing chart for explaining the conversion operation of the Q ² VGA conversion means.

【図１２】Ｑ²ＶＧＡ変換手段の変換動作を説明するた
めのタイミングチャートである。FIG. 12 is a timing chart for explaining the conversion operation of the Q ² VGA conversion means.

【図１３】水平１／２変換を行う演算部のブロック図で
ある。FIG. 13 is a block diagram of a calculation unit that performs horizontal 1/2 conversion.

【図１４】本発明の他の実施例のＱ²ＶＧＡ変換手段の
ブロック図である。FIG. 14 is a block diagram of a Q ² VGA converter according to another embodiment of the present invention.

【図１５】図１４の動作を説明するためのタイミングチ
ャートである。FIG. 15 is a timing chart for explaining the operation of FIG. 14;

【図１６】本発明の他の実施例のフォーマット変換手段
のブロック図である。FIG. 16 is a block diagram of a format conversion unit according to another embodiment of the present invention.

【図１７】本発明の他の実施例の演算部のブロック図で
ある。FIG. 17 is a block diagram of a calculation unit according to another embodiment of the present invention.

【符号の説明】[Explanation of symbols]

１ 撮像手段 ２ 前処理手段 ３ Ａ／Ｄ変換手段 ４ 映像信号処理手段 ５ フォーマット変換手段 ３１ ＶＧＡ変換手段 ３２ ＱＶＧＡ変換手段 ３３ Ｑ²ＶＧＡ変換手段 ３４ 有効／無効制御手段 ３５ エッヂ強調手段1 imaging unit 2 pre-processing means 3 A / D converter 4 video signal processing unit 5 format converting means 31 VGA converter 32 QVGA conversion means 33 Q ² VGA conversion means 34 enable / disable control means 35 edge enhancement means

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 入射する被写体からの撮像光を電気信号
に変換する撮像手段と、 撮像手段からの出力信号に対して、雑音の抑制、自動利
得制御などの前処理を行う前処理手段と、 前処理手段からの出力信号をデジタル信号に変換するＡ
／Ｄ変換手段と、 Ａ／Ｄ変換手段から出力されたデジタルデータから輝度
信号および色信号を分離する信号処理手段と、 信号処理手段から出力されたデジタル画像データをデジ
タル処理によってスクェアピクセルに対応したフォーマ
ットの画像データに変換するフォーマット変換手段とを
備え、 前記フォーマット変換手段は、信号処理手段から出力さ
れたデジタル画像データをスクェアピクセルに対応した
第１のフォーマットの画像データに変換する第１変換手
段と、この第１のフォーマットに変換された画像データ
を、ライン数およびドット数が１／２の第２のフォーマ
ットの画像データに変換する第２変換手段と、この第２
のフォーマットに変換された画像データを、ライン数お
よびドット数が１／２の第３のフォーマットの画像デー
タに変換する第３変換手段と、変換すべきフォーマット
を指定する指定信号に応じて、前記各変換手段の変換動
作を制御する制御手段とを備える ことを特徴とする画像
変換装置。An imaging unit that converts imaging light from an incident subject into an electric signal; a preprocessing unit that performs preprocessing such as noise suppression and automatic gain control on an output signal from the imaging unit; A for converting an output signal from the preprocessing means into a digital signal
/ D conversion means, signal processing means for separating a luminance signal and a color signal from digital data output from the A / D conversion means, and digital image data output from the signal processing means corresponding to square pixels by digital processing. and format conversion means for converting the image data of the format
The format conversion means is provided from the signal processing means.
Digital image data corresponding to square pixels
A first converting means for converting to image data of a first format
And image data converted to the first format
Is converted to a second format having half the number of lines and the number of dots.
Second converting means for converting the image data into image data of
The image data converted to the format
Image data of the third format with half the number of dots
Conversion means for converting data into data and a format to be converted
The conversion operation of each of the conversion means according to a designation signal for designating
An image conversion apparatus comprising: a control unit that controls an operation . 【請求項２】 前記フォーマット変換手段は、変換され
た画像データの輪郭を強調する輪郭強調手段を備えるも
のである請求項１記載の画像変換装置。2. The format conversion means according to claim 1, wherein
Provided with an outline emphasis means for emphasizing the outline of the image data
The image conversion device according to claim 1, wherein 【請求項３】 前記第１変換手段は、クロックに同期し
て入力されるデジタル画像データを、前記第１のフォー
マットの画像データを含む画像データに変換して前記ク
ロックに同期して出力する第１変換部と、前記第１のフ
ォーマットの画像データであることを示すデータ有効タ
イミング信号を発生する第１タイミング信号発生部とを
有し、 前記第２変換手段は、前記クロックに同期して入力され
る前記第１のフォーマットの画像データを、前記第２の
フォーマットの画像データを含む画像データに変換して
前記クロックに同期して出力する第２変換部と、前記第
２のフォーマッ トの画像データであることを示すデータ
有効タイミング信号を発生する第２タイミング信号発生
部とを有し、 前記第３変換手段は、前記クロックに同期して入力され
る前記第２のフォーマットの画像データを含む画像デー
タを、前記第３のフォーマットの画像データを含む画像
データに変換して前記クロックに同期して出力する第３
変換部と、前記第３のフォーマットの画像データである
ことを示すデータ有効タイミング信号を発生する第３タ
イミング信号発生部とを有するものである請求項１また
は２記載の画像変換装置。 3. The first conversion means synchronizes with a clock.
Digital image data input by the first format
The image data is converted into image data including
A first converter for outputting in synchronization with the lock;
Data validity data indicating that the image data is
A first timing signal generator for generating an imaging signal;
A, the second converting means is input in synchronization with the clock
The image data in the first format,
Converted to image data containing format image data
A second converter for outputting in synchronization with the clock;
Data indicating that the image data of the second format
Generating a second timing signal for generating a valid timing signal
And the third conversion means receives the signal in synchronization with the clock.
Image data including image data of the second format
An image including image data of the third format.
A third method of converting the data into data and outputting the data in synchronization with the clock
A conversion unit and image data of the third format.
A third timer for generating a data valid timing signal indicating that
And an imaging signal generator.
Is the image conversion device according to 2. 【請求項４】 前記第２変換部は、第１のフォーマット
の画像データの奇数または偶数フィールドの一方のフィ
ールドの画像データを選択処理してライン数を１／２に
するものであり、 前記第３変換部は、演算処理によってドット数を１／２
にする水平演算部を有し、該水平演算部は、演算対象デ
ータとして隣接する両ドットのデータまたは１ドット離
れた両ドットのデータのいずれかを選択できるものであ
る請求項３記載の画像変換装置。 4. The method according to claim 1, wherein the second conversion unit is configured to output a first format.
One of the odd or even fields of the image data
Field image data to reduce the number of lines to half
Is intended to, the third conversion unit, the number of dots by the processing 1/2
And a horizontal operation unit for calculating the data to be operated.
Data of two adjacent dots or one dot apart
One of the two dot data
The image conversion device according to claim 3. 【請求項５】 前記第３変換部は、演算処理によってラ
イン数を１／２にする垂直演算部と、演算処理によって
ドット数を１／２にする水平演算部とを有し、前記垂直
演算部は、前記水平演算部でドット数が１／２に変換さ
れた画像データが書き込まれるとともに、読み出される
ラインメモリを備え、このラインメモリから読み出され
る画像データと前記水平演算部からの画像データとの演
算処理を行うものである請求項３記載の画像変換装置。 5. The method according to claim 1, wherein the third conversion unit is configured to
A vertical operation unit that reduces the number of inputs to と
A horizontal operation unit for reducing the number of dots to １ ／,
The calculating unit converts the number of dots into half in the horizontal calculating unit.
Image data is written and read
It has a line memory and is read from this line memory.
Of the image data from the horizontal operation unit
4. The image conversion device according to claim 3, wherein the image conversion device performs arithmetic processing . 【請求項６】 前記第１のフォーマットが、解像度６４
０×４８０ドットのＶＧＡフォーマットである請求項１
ないし５のいずれかに記載の画像変換装置。 6. The method according to claim 1, wherein the first format has a resolution of 64.
2. A VGA format of 0 × 480 dots.
6. The image conversion device according to any one of claims 1 to 5, 【請求項７】 前記第１のフォーマットが、解像度３５
２×２８８ドットのＣＩＦである請求項１ないし５のい
ずれかに記載の画像変換装置。7. The method according to claim 1, wherein the first format has a resolution of 35.
6. A CIF of 2 × 288 dots according to claim 1.
An image conversion device according to any of the preceding claims . 【請求項８】 前記第２変換手段は、前記制御手段の制
御に応じて、第１のフォーマットの画像データを、第２
のフォーマットの画像データに変換し、あるいは、変換
することなくそのまま前記第３変換手段に出力するもの
であり、 前記第３変換手段は、前記制御手段の制御に応じて、第
２のフォーマットの画 像データを第３のフォーマットの
画像データに変換し、あるいは、第１のフォーマットの
画像データまたは第２のフォーマットの画像データを変
換することなくそのまま出力するものである請求項１な
いし７のいずれかに記載の画像変換装置。 8. The control device according to claim 1 , wherein said second conversion means controls said control means.
The image data of the first format is converted to the second
Format image data, or convert
Output directly to the third conversion means without performing
And the third conversion means, in accordance with the control of the control means,
The images data of the second format of the third format
Convert to image data or use the first format
Convert image data or image data in the second format
2. The method according to claim 1, wherein the data is output without conversion.
8. The image conversion device according to any one of items 7 to 7.