JP3095880B2 - アクティブマトリクス表示装置 - Google Patents
アクティブマトリクス表示装置Info
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- JP3095880B2 JP3095880B2 JP12432692A JP12432692A JP3095880B2 JP 3095880 B2 JP3095880 B2 JP 3095880B2 JP 12432692 A JP12432692 A JP 12432692A JP 12432692 A JP12432692 A JP 12432692A JP 3095880 B2 JP3095880 B2 JP 3095880B2
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Description
型液晶表示装置等の、静電表示装置およびその駆動方法
に関するものである。
クティブマトリクスがさかんに研究され、また、実用化
されている。従来のアクティブマトリクス回路は、画素
電極と対向電極の間に液晶をはさんだコンデンサーを形
成し、薄膜トランジスタ(TFT)によって、このコン
デンサーに出入りする電荷を制御するものであった。画
像を安定に表示する為には、このコンデンサーの両極の
電圧が一定に保たれることが要求されていたが、いくつ
かの理由によって困難があった。
素電極との寄生容量によってゲイト信号が画素電位と容
量結合し、電圧が変動する現象(ΔV)であった。すな
わち、ゲイトパルス(信号電圧)をVG 、画素容量をC
LC、ゲイト電極と画素電極の寄生容量をC’としたとき
には、 ΔV=C’VG /(CLC+C’) ・・・ で表される電圧の変動がゲイトパルスの除去される時点
で発生した。このΔVの大きさは、理論的にはデータ線
Ym に印加される信号の大小や極性に関わらず同じもの
であった。
に比べて大きくすればよく、したがって、セルフアライ
ン的にソース/ドレインを作製することによって、寄生
容量を低減することや、画素容量に並列に補助容量を挿
入して、見かけ上、上式の分母を大きくすることがなさ
れている。
Sトランスファーゲイト回路を用いることによって、こ
の問題を解決しようとなされている(例えば、特開平2
−178632)。すなわち、このようなトランスファ
ーゲイト回路では、PMOSのゲイト電極に負のパルス
を、NMOSのゲイト電極に正のパルス(パルスの波高
はいずれも同じくVG とする)が同時に印加された場合
には、ΔVは、 ΔV=(C1 −C2 )VG /(C1 +C2 +CLC) ・・・ (ここで、C1 、C2 には、それぞれのTFTと画素容
量の間の静電容量)なので、C1 とC2 を等しくなるよ
うにすれば、ΔVは0とすることができる。
TFTが存在するので、もし、1つのTFTが不良で動
作しない場合にも、他のTFTによって補うことができ
る。もちろん、この場合には、不良の程度によっては、
式はあてはまらず、通常のアクティブマトリクスの式
が適用されるので、寄生容量が著しく大きな場合には
ΔVは非常に大きなものとなる。
画素電極からは、TFTを介して電荷が放電する。そこ
で、従来のTFTでは補助容量をつけて、この電荷の放
出を抑えることがなされてきたが、図1のトランスファ
ーゲイト型の回路においても補助容量をつけて、電荷の
放出を抑えることがなされる。そして、その場合には、
ΔVがC1 とC2 が等しければ0であるという、トラン
スファーゲイト回路の特色を生かして、図1(B)に示
すようにゲイト線(Xn 、X n ’)に画素電極をオーバ
ーラップさせて、これを補助容量(C1 、C2 )とする
ことが試みられた。すなわち、ゲイト線は、パルスが印
加されている間以外は接地準位と同じ準位であるからで
ある。このため、例えば、新たに接地線を設ける必要も
なく、開口率を維持したまま高画質が得られることが期
待されていた。
(B)のような補助容量を形成するにあたって、特に補
助容量の大きさが大きくなると、C1 とC2 を厳密に等
しくすることは困難となった。例えば、セルフアライン
法でソース/ドレインを形成した際の1つのTFTあた
りの寄生容量は画素容量の10%以内とすることがで
き、2つのTFTの寄生容量のばらつきは、さらに30
%以内とすることが出来る。すなわち、式における
(C1 −C2 )は、画素容量の3%以内とすることがで
きる。
寄生容量以外に人為的に容量を設定する場合には、一つ
の補助容量の大きさとしては画素容量と同じ程度が求め
られる。したがって、この2つの補助容量C1 、C2 の
差を10%以内としても、式の(C1 −C2 )は、画
素容量の10〜20%となってしまった。実際には、ゲ
イト線の幅の微妙な違いや、画素電極の重なりのずれ等
の理由のために、より大きな変動が生じ、また、補助容
量も画素容量の10倍以上の大きなものが要求されるこ
ともあって、ΔVが極めて大きくなることがあった。
に、本発明では、図2に示すような回路配置を提案す
る。すなわち、本発明では、第n行第m列の画素の各T
FTに、ゲイト線XnとXn ’とを接続してトランスフ
ァーゲイト回路を形成し、その間のゲイト線Xn-1 ’
(第(n−1)行第m列の画素のTFTに接続する)と
Xn+1(第(n+1)行第m列の画素のTFTに接続す
る)には、このトランスファーゲイト回路の画素電極を
オーバーラップさせて補助容量C1 、C2 とするもので
ある。また、図から明らかなように、これら補助容量を
形成するゲイト配線も、補助容量専用の配線ではなく、
他の画素のゲイト電極として機能するものである。すな
わち、余分な配線を設けたわけではないので開口率は低
下しない。ここでnは2以上の自然数、mは自然数であ
る。この回路配置は、第n行第m列の画素に設けられた
第1および第2のTFTと、第1および第2のTFTの
それぞれのゲイト電極に接続された第1および第2のゲ
イト線と、第1および第2のTFTのソース領域および
ドレイン領域のいずれか一方に接続されたデータ線と、
第1および第2のTFTのソース領域およびドレイン領
域の他方に接続された画素電極と、第1および第2のゲ
イト線に挟まれ、第(n+1)行第m列の画素に設けら
れたTFTのゲイト電極に接続された第3のゲイト線
と、第1および第2のゲイト線に挟まれ、第(n−1)
行第m列の画素に設けられたTFTのゲイト電極に接続
された第4のゲイト線とを有し、データ線は、第n行第
m列の画素と第(n+1)行第m列の画素に挟まれ、且
つ第n行第m列の画素と第(n−1)行第m列の画素に
挟まれ、第n行第m列の画素は、前記第(n+1)行第
m列の画素および前記第(n−1)行第m列の画素に隣
接していると言うことができる。また、第3のゲイト線
又は第4のゲイト線と、画素電極とは補助容量を形成す
ることができる。
成を示している。このような構成を取る場合、1つのデ
ータ線(例えばYm )に注目した場合、画素はそのデー
タ線をはさんで左右左右というように交互に構成すると
開口率を維持する上で効率的である。また、このような
構造はカラー表示をおこなう上でも好ましいものであ
る。
めに、画素の配置を蜂の巣状あるいは六角形状にするこ
とがなされていたが、その際には、配線をそれに応じて
曲げていた。このことは配線抵抗の増大につながり、ま
た、作製の困難さから不良が増加する原因となった。し
かしながら、本発明ではわざわざ配線を曲げなくとも理
想的な六角形状の構造が得られる。
2のC1 、C2 とは別のものであることに注意)は実質
的に各TFTの寄生容量であり、図からも明らかなよう
に、各ゲイト線に画素電極をオーバッラップさせること
はない。したがって、式においては、分子は極めて小
さく、かつ、分母のCLCには実質的には画素容量に加え
て補助容量C1 、C2 が加わって大きくなっている。
容量はゲイト線Xn-1 ’とXn+1 を一方の電極として形
成されているので、画素電極の電位はこれらのゲイト線
の電位の影響を強く受ける。すなわち、これらのゲイト
線には周期的にパルスが印加される。しかしこれは一時
的なもので、直ちにもとの状態に戻り、視覚的にはほと
んど影響がない。これらのゲイト線にパルスが印加され
る時間は1フレームの中の僅かの時間に過ぎないからで
ある。以下に実施例を示し、より詳細に本発明を説明す
る。
例を示した。この回路は図2で示した回路図と実質的に
同じである。この回路を作製するには特殊な技術が必要
とされるわけではなく、従来のTFT作製技術が援用さ
れる。図4に本発明の回路を作製するための作製工程例
を示した。図(A−1)、(B−1)、(C−1)、
(D−1)は断面図であり、(A−2)、(B−2)、
(C−2)、(D−2)は上面図である。なお各プロセ
スの詳細については、特願平4−30220や同4−3
8637、同3−273377に記述されているので、
ここでは特に述べない。
成する。これは酸化珪素と窒化珪素の多層膜でも構わな
い。そして、島状の半導体領域3、3’を形成する。さ
らに、ゲイト絶縁膜(酸化珪素)4を形成し、アルミニ
ウムでゲイト配線6、6’、7を形成した。(図4(A
−1)および(A−2))
線の周囲に酸化アルミニウム被膜8、8’、9を形成し
た。厚さは350nmとした。そして、公知のCMOS
形成技術を用いて不純物注入をおこなって、不純物領域
(ソース/ドレイン)10、10’を形成した。(図4
(B−1)および(B−2))
0nmだけ形成した。ここでは、データ線とゲイト線の
交差する部分だけに酸化珪素を残して、他は除去し、酸
化珪素領域11a、11b、11cを形成した。そし
て、このときはゲイト酸化膜として形成された酸化珪素
膜まで除去し、不純物半導体領域を露出させた。(図4
(C−1)および(C−2))
量が生じ、この容量はゲイト信号やデータの遅延をもた
らす。容量を少なくするためには、このように層間絶縁
物を厚く形成することがよいのであるが、その他の部分
に関しては、このような層間絶縁物は特に必要とされな
いからである。特に本例のように、酸化珪素層をゲイト
絶縁膜として形成されたものまで除去してしまった場合
には、従来のようなコンタクトホールというものは不要
であり、したがって、コンタクトの不良は著しく低減で
きた。
域11a、11b、11cの部分にはマスクが必要であ
るが、その他の部分にはマスクは特に必要とはされな
い。なぜならば、陽極酸化膜として形成される酸化アル
ミニウムは極めて耐蝕性が強く、例えばバッファーフッ
酸によるエッチングでは酸化珪素のエッチングレイトに
比べて十分にエッチングレイトが遅いからである。
自己整合的に酸化珪素膜をエッチングできる。従来は、
TFTのコンタクトホールの形成のために微細なマスク
あわせが必要であったが、この例では不要である。もち
ろん、従来通り、コンタクトホールを形成する方法を採
用してもよい。
ータ線12と電極13、13’を形成し、また、ITO
で画素電極14を形成した。このとき、画素電極は、中
央のゲイト配線7と重なるように配置することによって
その間に補助容量を形成できた。特に、この場合では、
ゲイト配線と画素電極の間には厚さ350nmの酸化ア
ルミニウム(陽極酸化物)が形成されるが、その誘電率
は通常の酸化珪素よりも3倍程度大きいので効果的であ
った。(図4(D−1)および(D−2))
いては、金属配線(アルミニウム)/陽極酸化物(酸化
アルミニウム)/画素電極(ITO)という構造となっ
ている。この場合には酸化アルミニウムは比誘電率が、
酸化珪素よりも大きいので、補助容量を大きくすること
に寄与する。さらに大きな補助容量が必要とされる場合
には、ゲイト線をタンタルやチタンとして、陽極酸化を
おこない、それらの酸化物を補助容量の誘電体とすれば
よい。
らずに、従来よく用いられたような金属配線/酸化物
(酸化珪素、窒化珪素等CVD法やスパッタ法で形成で
きる)/画素電極という方法を使用してもよい。
配置を効率的におこなうことができた。このような画素
の配置は、開口率を低下させずに補助容量を確保し、か
つ、安定に表示をおこなわせることができたばかりでな
く、カラーの表示をおこなう上でも効果的であった。以
上の記述は、ポリシリコンTFTでよく使用されるプレ
ーナー型のTFTに関するものであったが、アモルファ
スシリコンTFTで良く使用される逆スタガー型のTF
Tであっても同じ効果が得られることは明らかである。
スの具体的な動作方法については記述しなかったが、従
来のアナログ階調方式以外に、本発明人らの発明である
デジタル階調方式(例えば、特願平3−163873に
記述される)によって階調表示をおこなうことも何ら差
し障りがあるわけではない。
図を示す。
す。
す。
Claims (4)
- 【請求項1】第n行第m列(nは2以上の自然数、mは
自然数)の画素に設けられた導電型が異なる第1および
第2のTFTと、 前記第1および第2のTFTのそれぞれのゲイト電極に
接続された第1および第2のゲイト線と、 前記第1および第2のTFTのソース領域およびドレイ
ン領域のいずれか一方に接続されたデータ線と、 前記第1および第2のTFTのソース領域およびドレイ
ン領域の他方に接続された画素電極と、 前記第1および第2のゲイト線に挟まれ、第(n+1)
行第m列の画素に設けられた第3のTFTのゲイト電極
に接続された第3のゲイト線と、 前記第1および第2のゲイト線に挟まれ、第(n−1)
行第m列の画素に設けられた第4のTFTのゲイト電極
に接続された第4のゲイト線と、 を有することを特徴とするアクティブマトリクス表示装
置。 - 【請求項2】請求項1において、前記第3のゲイト線又
は前記第4のゲイト線と、前記画素電極とは補助容量を
形成していることを特徴とするアクティブマトリクス表
示装置。 - 【請求項3】第n行第m列(nは2以上の自然数、mは
自然数)の画素に設けられた第1および第2のTFT
と、 前記第1および第2のTFTのそれぞれのゲイト電極に
接続された第1および第2のゲイト線と、 前記第1および第2のTFTのソース領域およびドレイ
ン領域のいずれか一方に接続されたデータ線と、 前記第1および第2のTFTのソース領域およびドレイ
ン領域の他方に接続された画素電極と、 前記第1および第2のゲイト線に挟まれ、第(n+1)
行第m列の画素に設け られたTFTのゲイト電極に接続
された第3のゲイト線と、 前記第1および第2のゲイト線に挟まれ、第(n−1)
行第m列の画素に設けられたTFTのゲイト電極に接続
された第4のゲイト線と、 を有し、 前記データ線は、前記第n行第m列の画素と前記第(n
+1)行第m列の画素とに挟まれ、且つ前記第n行第m
列の画素と前記第(n−1)行第m列の画素とに挟ま
れ、 前記第n行第m列の画素は、前記第(n+1)行第m列
の画素および前記第(n−1)行第m列の画素に隣接し
ている ことを特徴とするアクティブマトリクス表示装
置。 - 【請求項4】請求項3において、前記第3のゲイト線又
は前記第4のゲイト線と、前記画素電極とは補助容量を
形成していることを特徴とするアクティブマトリクス表
示装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12432692A JP3095880B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス表示装置 |
US08/040,275 US5576857A (en) | 1992-04-02 | 1993-03-30 | Electro-optical device with transistors and capacitors method of driving the same |
CN93105476A CN1061146C (zh) | 1992-04-02 | 1993-04-02 | 电光器件及其制造方法和驱动方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP12432692A JP3095880B2 (ja) | 1992-04-17 | 1992-04-17 | アクティブマトリクス表示装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05297406A JPH05297406A (ja) | 1993-11-12 |
JP3095880B2 true JP3095880B2 (ja) | 2000-10-10 |
Family
ID=14882573
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP12432692A Expired - Lifetime JP3095880B2 (ja) | 1992-04-02 | 1992-04-17 | アクティブマトリクス表示装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3095880B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100616443B1 (ko) * | 1999-06-23 | 2006-08-29 | 비오이 하이디스 테크놀로지 주식회사 | 박막 트랜지스터 액정표시소자의 박막 트랜지스터 어레이 기판 |
KR100840312B1 (ko) * | 2001-10-05 | 2008-06-20 | 삼성전자주식회사 | 액정 표시 장치용 박막 트랜지스터 기판 |
-
1992
- 1992-04-17 JP JP12432692A patent/JP3095880B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05297406A (ja) | 1993-11-12 |
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