JP3092806B2 - Dynamic random access memory - Google Patents
Dynamic random access memoryInfo
- Publication number
- JP3092806B2 JP3092806B2 JP63083812A JP8381288A JP3092806B2 JP 3092806 B2 JP3092806 B2 JP 3092806B2 JP 63083812 A JP63083812 A JP 63083812A JP 8381288 A JP8381288 A JP 8381288A JP 3092806 B2 JP3092806 B2 JP 3092806B2
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- cell array
- storage memory
- information storage
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、誤り訂正回路を内蔵した半導体集積回路化
されたメモリに係り、誤り訂正のために付加された誤り
訂正用メモリセルのビット誤りの有無を検出し得る半導
体メモリに関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial application field) The present invention relates to a semiconductor integrated circuit memory having an error correction circuit built therein, and an error correction circuit added for error correction. The present invention relates to a semiconductor memory capable of detecting the presence or absence of a bit error in a memory cell.
（従来の技術） 最近のLSI（大規模集積回路）メモリは、配線パター
ンの微細化とチップサイズの大形化の傾向に伴って集積
回路の実行歩留りを現状のレベルに保つことは益々困難
になっている。この問題に対する１つの対処策として、
たとえば特開昭61−265799号公報に示されるように、メ
モリ内でビット誤りを自動的に訂正する誤り訂正回路を
内蔵する半導体メモリが注目されている。(Prior Art) With the recent trend of LSI (Large-Scale Integrated Circuit) memory, as wiring patterns become finer and chips become larger, it is increasingly difficult to keep the execution yield of integrated circuits at the current level. Has become. One solution to this problem is
For example, as shown in Japanese Patent Application Laid-Open No. Sho 61-265799, a semiconductor memory having a built-in error correction circuit that automatically corrects a bit error in the memory has attracted attention.
第４図は従来の誤り訂正回路を内蔵した半導体メモリ
の一例としてダイナミック型ランダムアクセスメモリ
（DRAM）を示している。即ち、41は通常のメモリセルア
レイ部、42は誤り訂正用メモリセルアレイ部、43はロウ
デコーダ、44はカラムデコーダ、45はセンスアンプ、46
は誤り訂正回路、47はデータ入力制御回路、48はデータ
出力制御回路、49はリフレッシュ制御回路、50はアドレ
スカンウンタ、51はロウアドレス・マルチプレクサ、52
はカラムアドレス・マルチプレクサ、53はパリティアド
レス用ゲート回路、Dinは入力データ、Doutは出力デー
タ、▲▼はロウアドレス・ストローブ信号入力、
▲▼はカラムアドレス・ストローブ信号入力、▲
▼は書き込みイネーブル信号入力、Addは外部アド
レス入力信号である。前記リフレッシュ制御回路49は、
セルフリフレッシュモードのときにロウアドレス・マル
チプレクサ51、カラムアドレス・マルチプレクサ52およ
びパリティアドレス用ゲート回路53がそれぞれアドレス
カウンタ50の出力を選択するように制御すると共に、誤
り訂正回路46が活性状態、入力制御回路47および出力制
御回路48が非活性状態となるように制御する。これによ
って、セルフリフレッシュモードのときは、アドレスカ
ウンタ50のアドレス出力によって順次指示されるメモリ
セルアレイ部41のメモリセルに対して、読み出し、誤り
訂正、再書き込み（リフレッシュ）動作が行われる。FIG. 4 shows a dynamic random access memory (DRAM) as an example of a conventional semiconductor memory having a built-in error correction circuit. That is, 41 is a normal memory cell array section, 42 is an error correction memory cell array section, 43 is a row decoder, 44 is a column decoder, 45 is a sense amplifier, 46
Is an error correction circuit, 47 is a data input control circuit, 48 is a data output control circuit, 49 is a refresh control circuit, 50 is an address counter, 51 is a row address multiplexer, 52
Is a column address multiplexer, 53 is a parity address gate circuit, D in is input data, D out is output data, ▲ ▼ is a row address strobe signal input,
▲ ▼ indicates column address / strobe signal input, ▲
▼ is a write enable signal input, and Add is an external address input signal. The refresh control circuit 49 includes:
In the self-refresh mode, the row address multiplexer 51, the column address multiplexer 52, and the parity address gate circuit 53 control the selection of the output of the address counter 50, respectively, and the error correction circuit 46 is activated and the input control is performed. The circuit 47 and the output control circuit 48 are controlled to be in an inactive state. Thus, in the self-refresh mode, the read, error correction, and rewrite (refresh) operations are performed on the memory cells of the memory cell array unit 41 sequentially specified by the address output of the address counter 50.
ところで、上記従来のメモリにおいては、情報記憶用
の通常のメモリセルアレイ部41のメモリセルにビット誤
りが生じていない場合でも、誤り訂正用のメモリセルア
レイ部42のメモリセルにビット誤りが生じた場合には、
情報記憶用のメモリセルの情報の正誤を正しく調べるこ
とが不可能になり、誤ったパリティビットに基いて情報
記憶用のメモリセルの情報を誤って訂正してしまうこと
が生じる。これを避けるために、上記バリティビット用
メモリセル自体のビット誤りの有無を検出することが考
えられるが、上記従来のメモリでは、通常のメモリセル
アレイ部41のメモリセルに対する直接のアクセスは可能
であるけれども誤り訂正用メモリセルアレイ部42のメモ
リセルに対する直接のアクセスは不可能であるので、上
記誤り訂正用メモリセルアレイ部自体のビット誤りの有
無を直接的に検出することは不可能であった。この誤り
訂正用メモリセルアレイ部自体のビット誤りの有無を間
接的に検出しようとすると、このためのテスト時間が著
しく増加してしまう。また、誤り訂正用メモリセルアレ
イ部42のアドレスを集積回路外部から入力してそのアド
レスのメモリセルを指定して選択し得るように誤り訂正
用メモリセルアレイ部42のアドレス選択を行うための専
用のアドレス入力端子を設けると、この専用のアドレス
入力端子を持たない一般の半導体メモリとのピン互換性
を失うことになり、実用性に乏しくなってしまう。By the way, in the above-mentioned conventional memory, even when a bit error does not occur in the memory cell of the normal memory cell array unit 41 for storing information, a bit error occurs in the memory cell of the memory cell array unit 42 for error correction. In
It becomes impossible to correctly check the correctness of the information of the information storage memory cell, and the information of the information storage memory cell may be erroneously corrected based on an erroneous parity bit. In order to avoid this, it is conceivable to detect the presence or absence of a bit error in the memory cell for the parity bit itself. However, in the conventional memory, it is possible to directly access the memory cells of the ordinary memory cell array unit 41. However, since it is impossible to directly access the memory cells of the error correction memory cell array unit 42, it is impossible to directly detect the presence or absence of a bit error in the error correction memory cell array unit itself. If an attempt is made to indirectly detect the presence / absence of a bit error in the error correction memory cell array unit itself, the test time for this is significantly increased. Also, a dedicated address for selecting an address of the error correction memory cell array section 42 so that the address of the error correction memory cell array section 42 can be inputted from outside the integrated circuit and the memory cell of that address can be designated and selected. If an input terminal is provided, pin compatibility with a general semiconductor memory that does not have this dedicated address input terminal will be lost, resulting in poor practicality.
なお、誤り訂正方式の一例として、前記特開昭61−26
5799号公報には水平垂直パリティ符号による誤り訂正符
号グループを用いた方式が開示されている。Incidentally, as an example of the error correction method, Japanese Patent Application Laid-Open No.
Japanese Patent No. 5799 discloses a system using an error correction code group based on a horizontal / vertical parity code.
（発明が解決しようとする課題） 本発明は、上記したように誤り訂正用メモリセルアレ
イ部自体のビット誤りの有無を直接的に検出することが
できないことに伴う種々の問題点を解決すべくなされた
もので、誤り訂正用メモリセルアレイ部のアドレスを指
定するための専用のアドレス入力端子を用いることな
く、情報記憶用メモリセルアレイ部及び誤り訂正用メモ
リセルアレイ部の全てのメモリセルに、順次、テスト用
データを書き込み又は読み出して、情報記憶用メモリセ
ルアレイ部及び誤り訂正用メモリセルアレイ部のテスト
を行うことが可能になり、誤り訂正用メモリセルアレイ
部自体のビット誤りの有無を直接的に容易に検出し得る
半導体メモリを提供することを目的とする。(Problems to be Solved by the Invention) The present invention is intended to solve various problems associated with the inability to directly detect the presence or absence of a bit error in the error correction memory cell array unit itself as described above. The test is sequentially performed on all the memory cells of the information storage memory cell array and the error correction memory cell array without using a dedicated address input terminal for designating the address of the error correction memory cell array. Write or read data to test the memory cell array for information storage and the memory cell array for error correction, and directly and easily detect the presence or absence of bit errors in the memory cell array for error correction itself. It is an object of the present invention to provide a semiconductor memory that can be used.
［発明の構成］ （課題を解決するための手段） 本発明は誤り訂正回路を内蔵する半導体メモリにおい
て、メモリセルアレイの任意のアドレスを指定する手段
と、制御信号入力に基いてデータ入力制御回路、データ
出力制御回路および前記誤り訂正回路の活性／非活性状
態をそれぞれ独立に制御する回路とを設けてなることを
特徴とする。[Means for Solving the Problems] The present invention relates to a semiconductor memory incorporating an error correction circuit, a means for designating an arbitrary address of a memory cell array, a data input control circuit based on a control signal input, The data output control circuit and a circuit for independently controlling the active / inactive state of the error correction circuit are provided.
（作用） テストモードにおいて、出力制御回路および誤り訂正
回路を非活性状態にすると共に入力制御回路を活性状態
にしてメモリセルアレイの任意のアドレスに任意のデー
タを書き込み、入力制御回路および誤り訂正回路を非活
性状態にすると共に出力制御回路を活性状態にしてメモ
リセルアレイの任意のアドレスのデータを読み出すこと
が可能になる。したがって、メモリセルアレイにおける
情報記憶用の通常のメモリセルだけでなく、誤り訂正用
メモリセルに対しても直接的に容易にビット誤りの有無
を検出することが可能になる。(Operation) In the test mode, the output control circuit and the error correction circuit are deactivated and the input control circuit is activated to write arbitrary data to an arbitrary address of the memory cell array. When the output control circuit is activated and the output control circuit is activated, data at an arbitrary address in the memory cell array can be read. Therefore, it is possible to directly and easily detect the presence or absence of a bit error not only in a normal memory cell for information storage in a memory cell array but also in an error correction memory cell.
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。Hereinafter, an embodiment of the present invention will be described in detail with reference to the drawings.
第１図に示すDRAMにおいて、１はメモリセルアレイで
あって、情報記憶用の通常のメモリセルアレイ部２と、
誤り訂正のために付加される検査用ビット（パリティ検
査を行う場合はパリティビット）を格納するためのパリ
ティビット用アレイ部３と、上記メモリセルアレイ１の
ロウ選択を行うロウデコーダ４と、上記メモリアレイ１
のカラム選択を行うカラムデコーダ５と、上記メモリセ
ルアレイ１のカラムに接続されてデータのやりとりを行
うセンスアンプ６と、後述する誤り訂正回路７等を有す
る。８は外部から入力する入力データDinを前記メモリ
セルアレイ１に与えるデータ入力制御回路、９は前記メ
モリセルアレイ１から出力するデータを出力データDout
として外部へ出力するデータ出力制御回路である。10は
リフレッシュ制御回路であり、▲▼信号、▲
▼信号および▲▼信号が入力し、前記入力制御回
路８を制御するための制御信号CSW、前記出力制御回路
９を制御するための制御信号CSR、前記誤り訂正回路７
を制御するための制御信号CSEおよび後述するロウアド
レス・マルチプレクサ11、カラムアドレス・マルチプレ
クサ12、パリティアドレス用ゲート回路13を選択するた
めの制御信号CSSを生成する。14は前記メモリセルアレ
イ１の全てのメモリセルを順次アクセスできるようなア
ドレス出力を発生するアドレスカウンタである。前記ロ
ウアドレス・マルチプレクサ11は、外部から入力するア
ドレス入力中のロウアドレスと上記アドレスカウンタ14
の出力中のロウアドレスとを切換選択し、選択出力（内
部ロウアドレス）を前記ロウデコーダ４に入力する。前
記カラムアドレス・マルチプレクサ12は、外部から入力
するアドレス入力中のカラムアドレスと前記アドレスカ
ウンタ14の出力中のカラムアドレスとを切換選択し、前
記パリティアドレス用ゲート回路13は前記アドレスカウ
ンタ14の出力中のパリティビット用カラムアドレスを選
択する。上記カラムアドレス・マルチプレクサ12の選択
出力とパリティアドレス用ゲート回路13の選択出力と
は、内部カラムアドレスとして前記カラムデコーダ５に
入力する。15はパワーオン・リセット回路であって、外
部からのメモリ電源投入時にリセット信号を発生し、こ
のリセット信号を前記アドレスカウンタ14に供給してそ
の初期化（リセット）を行う。In the DRAM shown in FIG. 1, reference numeral 1 denotes a memory cell array, which is a normal memory cell array unit 2 for storing information;
A parity bit array unit 3 for storing test bits (parity bits when performing a parity check) added for error correction, a row decoder 4 for selecting a row of the memory cell array 1, and the memory Array 1
, A sense amplifier 6 connected to the columns of the memory cell array 1 for exchanging data, an error correction circuit 7 described later, and the like. 8 data input control circuit for providing input data D in to be input from the outside to the memory cell array 1, the output data D out is the data output from the memory cell array 1 9
And a data output control circuit for outputting to the outside. Reference numeral 10 denotes a refresh control circuit, which includes a ▲ ▼ signal, ▲
The control signal CSW for controlling the input control circuit 8, the control signal CSR for controlling the output control circuit 9, the error correction circuit 7
And a control signal CSS for selecting a row address multiplexer 11, a column address multiplexer 12, and a parity address gate circuit 13 to be described later. Reference numeral 14 denotes an address counter for generating an address output for sequentially accessing all the memory cells of the memory cell array 1. The row address multiplexer 11 is connected to a row address being input from an externally input address and the address counter 14.
And selects the row address being output, and inputs the selected output (internal row address) to the row decoder 4. The column address multiplexer 12 switches and selects between a column address being input from an externally input address and a column address being output from the address counter 14, and the parity address gate circuit 13 is switching between a column address being output from the address counter 14. Select the parity bit column address. The selection output of the column address multiplexer 12 and the selection output of the parity address gate circuit 13 are input to the column decoder 5 as internal column addresses. Reference numeral 15 denotes a power-on reset circuit, which generates a reset signal when a memory power is externally turned on, and supplies this reset signal to the address counter 14 to initialize (reset) it.
第２図は前記リフレッシュ制御回路10の一具体例を示
している。即ち、▲▼信号、▲▼信号、▲
▼信号入力は各対応してインバータ21,22,23に入力
しており、上記インバータ21の出力はSR型の第１のフリ
ップフロップFF1のセット入力ＳおよびSR型の第２のフ
リップフロップFF2のセット入力Ｓとなる。上記第１の
フリップフロップFF1のリセット入力Ｒとして前記イン
バータ22の出力が入力し、上記第２のフリップフロップ
FF2のリセット入力Ｒとして前記インバータ23の出力が
入力する。前記第１のフリップフロップFF1のセット出
力Ｑおよび前記インバータ21の出力は第１のナンドゲー
ト24の入力となり、前記第２のフリップフロップFF2の
セット出力Ｑおよび前記インバータ21の出力は第２のナ
ンドゲート25の入力となる。上記第１のナンドゲート24
の出力はインバータ26を介して制御信号CSRとなり、前
記第２のナンドゲート25の出力はインバータ27を介して
制御信号CSWとなる。また、前記第１のナンドゲート24
の出力および前記インバータ21の出力は対応して第３の
フリップフロップFF3のセット入力Ｓ、リセット入力Ｒ
となり、このセット出力Ｑは制御信号CSSとなる。ま
た、前記第２のナンドゲート25の出力および前記インバ
ータ21の出力は、対応して第４のフリップフロップFF4
のセット入力Ｓ、リセット入力Ｒとなり、このセット出
力Ｑは制御信号CSEとなる。FIG. 2 shows a specific example of the refresh control circuit 10. That is, ▲ ▼ signal, ▲ ▼ signal, ▲
▼ The signal inputs are respectively input to the inverters 21, 22, and 23, and the output of the inverter 21 is the set input S of the SR type first flip-flop FF1 and the SR type second flip-flop FF1. 2 is the set input S. The output of the inverter 22 is input as the reset input R of the first flip-flop FF1,
The output of the inverter 23 is input as the reset input R of the FF 2 . The output of the first flip-flop FF 1 set output Q and the inverter 21 becomes the input of the first NAND gate 24, the output of the second flip-flop FF 2 sets output Q and the inverter 21 of the second Input to NAND gate 25. The above first NAND gate 24
Becomes the control signal CSR via the inverter 26, and the output of the second NAND gate 25 becomes the control signal CSW via the inverter 27. In addition, the first NAND gate 24
Output and the output is set input of the third flip-flop FF 3 in response S of the inverter 21, the reset input R of
And the set output Q becomes the control signal CSS. The output of the second NAND gate 25 and the output of the inverter 21 correspond to the fourth flip-flop FF 4
, And the set output Q becomes the control signal CSE.
第３図は上記第２図のリフレッシュ制御回路の動作波
形の一例を示している。即ち、▲▼信号、▲
▼信号、▲▼信号の順にアクティブ（本例では低
レベル）になると、制御信号CSWがアクティブになり、
その他の制御信号CSR,CSS,CSEは非アクティブになり、
この状態は書き込みモードに対応する。このモードは▲
▼信号が非アクティブになるまで続き、この▲
▼信号が非アクティブになると制御信号CSWが非ア
クティブ状態に、制御信号CSRがアクティブ状態に変化
する。FIG. 3 shows an example of operation waveforms of the refresh control circuit shown in FIG. That is, ▲ ▼ signal, ▲
When the signal becomes active (low level in this example) in the order of ▼ signal and ▲ ▼ signal, the control signal CSW becomes active,
Other control signals CSR, CSS, CSE become inactive,
This state corresponds to the write mode. This mode is ▲
▼ Continue until the signal becomes inactive, this ▲
When the signal becomes inactive, the control signal CSW changes to the inactive state and the control signal CSR changes to the active state.
次に、▲▼信号が非アクティブになったのち、▲
▼信号がアクティブになり、この▲▼信号
がアクティブの期間は読み出しモードに対応する。Next, after the ▲ ▼ signal becomes inactive, ▲
The signal becomes active, and the period during which the signal is active corresponds to the read mode.
次に、▲▼信号が非アクティブになったのち、
▲▼信号が非アクティブになると、制御信号CSS,
CSEはそれぞれアクティブ状態になる。そして、▲
▼信号が再びアクティブになると、制御信号CSR,CSS
はそれぞれ非アクティブになり、訂正モードになる。こ
の状態は▲▼信号が非アクティブになるまで続
き、この▲▼信号が非アクティブになると制御信
号CSRがアクティブになり、こののち▲▼信号が
非アクティブになると制御信号CSSはアクティブにな
る。Next, after the ▲ ▼ signal becomes inactive,
When the ▲ ▼ signal becomes inactive, the control signal CSS,
Each CSE will be active. And ▲
▼ When the signal becomes active again, the control signals CSR, CSS
Become inactive and enter the correction mode. This state continues until the signal becomes inactive. When the signal becomes inactive, the control signal CSR becomes active. When the signal becomes inactive, the control signal CSS becomes active.
前記誤り訂正回路７は、リフレッシュ制御回路10から
の制御信号CSEによって活性／非活性状態が制御され、
活性状態においては次のように自動的に誤り訂正を行
う。即ち、メモリセルアレイへのデータ書き込みに際し
ては、書き込み対象となる情報記憶用のメモリセルが属
している誤り訂正符号グループのパリティチェックを行
ってパリティビットを生成し、このときのアドレスに対
応するパリティビット用アレイ部３のメモリセルにパリ
ティビットを格納する。そして、メモリセルアレイから
のデータ読み出しに際しては、読み出し対象となる情報
記憶用のメモリセルが属している誤り訂正符号グループ
のパリティチェックを行ってパリティビットを生成し、
このときのアドレスに対応するパリティビット用アレイ
部３のメモリセルに格納されていたパリティビットと上
記生成したパリティビットとの比較を行い、ビット誤り
があった場合には読み出しデータの訂正を行うと共に訂
正データの書き込みを行うものである。なお、上記した
誤り訂正符号グループによる誤り訂正方式としては、た
とえば特開昭61−265799号公報に開示されているような
水平垂直パリティ符号による誤り訂正方式を使用でき
る。The active / inactive state of the error correction circuit 7 is controlled by a control signal CSE from a refresh control circuit 10,
In the active state, error correction is automatically performed as follows. That is, when writing data to the memory cell array, the parity check of the error correction code group to which the memory cell for information storage to be written belongs is performed to generate a parity bit, and the parity bit corresponding to the address at this time is generated. The parity bits are stored in the memory cells of the array unit 3 for use. When reading data from the memory cell array, a parity check is performed on an error correction code group to which a memory cell for information storage to be read belongs, to generate a parity bit,
The parity bit stored in the memory cell of the parity bit array unit 3 corresponding to the address at this time is compared with the generated parity bit, and if there is a bit error, the read data is corrected and This is for writing correction data. As an error correction method using the above error correction code group, for example, an error correction method using a horizontal / vertical parity code as disclosed in Japanese Patent Application Laid-Open No. 61-265799 can be used.
次に、上記DRAMにおける動作を説明する。通常の読み
出し動作時には、出力制御回路９と誤り訂正回路７が活
性状態になり、書き込み動作時には、入力制御回路８と
誤り訂正回路７が活性状態になる。そして、ロウアドレ
ス・マルチプレクサ11、カラムアドレス・マルチプレク
サ12は外部からのアドレス入力を選択してロウデコーダ
４、カラムデコーダ５に入力するので、従来通りの読み
出し／書き込み動作が行われる。セルフリフレッシュ動
作時には、入力制御回路８、出力制御回路９が非活性状
態になり、誤り訂正回路７は活性状態になり、ロウアド
レス・マルチプレクサ11、カラムアドレス・マルチプレ
クサ12、パリティアドレス用ゲート回路13はアドレスカ
ウンタ出力を選択してロウデコーダ４、カラムデコーダ
５に入力するので、従来通りの動作が行われる。Next, the operation of the DRAM will be described. During a normal read operation, the output control circuit 9 and the error correction circuit 7 are activated, and during a write operation, the input control circuit 8 and the error correction circuit 7 are activated. Then, the row address multiplexer 11 and the column address multiplexer 12 select an external address input and input it to the row decoder 4 and the column decoder 5, so that the conventional read / write operation is performed. During the self-refresh operation, the input control circuit 8 and the output control circuit 9 are deactivated, the error correction circuit 7 is activated, and the row address multiplexer 11, the column address multiplexer 12, and the parity address gate circuit 13 are activated. Since the output of the address counter is selected and input to the row decoder 4 and the column decoder 5, the conventional operation is performed.
これに対して、テストモードのときには、ロウアドレ
ス・マルチプレクサ11、カラムアドレス・マルチプレク
サ12、パリティアドレス用ゲート回路13はアドレスカウ
ンタ出力を選択し、このアドレスカウンタ出力によって
メモリセルアレイの任意のアドレスのメモリセルを選択
することができる。そして、テスト用データの書き込み
に際しては、出力制御回路９および誤り訂正回路７は非
活性状態になり、入力制御回路８は活性状態になる。し
たがって、上記メモリセルアレイの任意のアドレスのメ
モリセルにテスト用データを書き込むことが可能になる
この場合、アドレスカウンタ14は電源投入時にリセット
されるので、この電源投入時からのテスト履歴によって
アドレスカウンタ出力（即ち、メモリセルアレイのアド
レス）を外部で一意的に類推できる。また、テスト用デ
ータの読み出しに際しては、入力制御回路８、誤り訂正
回路７は非活性状態になり、出力制御回路９は活性状態
になる。したがって、上記メモリセルアレイの任意のア
ドレスのメモリセルのテスト用データを読み出すことが
可能になる。On the other hand, in the test mode, the row address multiplexer 11, the column address multiplexer 12, and the parity address gate circuit 13 select the output of the address counter, and the output of the address counter selects the memory cell of an arbitrary address in the memory cell array. Can be selected. When writing the test data, the output control circuit 9 and the error correction circuit 7 are deactivated, and the input control circuit 8 is activated. Therefore, it becomes possible to write test data to a memory cell at an arbitrary address in the memory cell array. In this case, the address counter 14 is reset when the power is turned on. (That is, the address of the memory cell array) can be uniquely analogized externally. When reading the test data, the input control circuit 8 and the error correction circuit 7 are deactivated, and the output control circuit 9 is activated. Therefore, it becomes possible to read the test data from the memory cell at an arbitrary address in the memory cell array.
上記したように、テストモード時にメモリセルアレイ
内の全てのメモリセルに、順次、テスト用データを書き
込むことが可能となるので、外部から故意に誤りデータ
を発生することが可能になり、パリティビット用アレイ
部３のテストも容易に行うことが可能になる。As described above, the test data can be sequentially written to all the memory cells in the memory cell array in the test mode, so that error data can be intentionally generated from the outside and the parity bit can be generated. The array unit 3 can be easily tested.
また、上記DRAMにおいては、リフレッシュサイクルの
繰り返しによってメモリセルアレイのメモリセルのデー
タを常に書き込み直後の誤りのない状態に維持すること
が可能になるので、メモリセル初期化（データを誤りの
ない書き込み直後の状態に戻すことをいう）のための特
別な回路を必要としない。また、アドレスカンウンタ1
4、入力制御回路８、出力制御回路９は既存のものを使
用でき、リフレッシュ制御回路10、パワーオン・リセッ
ト回路15の追加に伴うチップ面積の増大分は僅かであ
り、十分な実用性を持っている。しかも、既存の制御信
号を用いてテストモードにおける内部回路の動作を制御
すると共に、メモリセルアドレスをアドレスカンウンタ
出力によって選択しているので、パリティビット用メモ
リセルのアドレスを選択するために特別に外部アドレス
入力端子を設ける必要もなく、一般の半導体メモリとの
互換性を失うこともなく、汎用性が阻害されることもな
い。Also, in the above-described DRAM, the data of the memory cells in the memory cell array can be always maintained in an error-free state immediately after the writing by repeating the refresh cycle. No special circuit is required. Also, address counter 1
4. The input control circuit 8 and the output control circuit 9 can use the existing ones, and the increase in the chip area due to the addition of the refresh control circuit 10 and the power-on reset circuit 15 is small, and has sufficient practicality. ing. In addition, since the operation of the internal circuit in the test mode is controlled using the existing control signal and the memory cell address is selected by the output of the address counter, it is specially used to select the address of the parity bit memory cell. There is no need to provide an external address input terminal, no loss of compatibility with general semiconductor memories, and no loss of versatility.
なお、上記実施例におけるパワーオン・リセット回路
15を省略し、テストモード時に外部からアドレス入力
（この場合は、パリティアドレスも含む必要がある）を
アドレスカウンタ14にプリセットしたのちカウント動作
を行わせるようにした場合でも、アドレスカウンタ出力
の内容を外部で類推することができる。The power-on reset circuit in the above embodiment
Even if the step 15 is omitted and the address input from the outside (in this case, the parity address must also be included) is preset in the address counter 14 in the test mode and the counting operation is performed, the contents of the address counter output will be Can be analogized outside.
また、上記実施例は、×１ビット構成のDRAMを示した
が、多ビット構成のDRAMにも本発明を適用することがで
きる。In the above embodiment, a DRAM having a × 1 bit configuration is described. However, the present invention can be applied to a DRAM having a multi-bit configuration.
［発明の効果］ 上述したように本発明の半導体メモリによれば、誤り
訂正用メモリセルアレイ部のアドレスを指定するための
専用のアドレス入力端子を用いることなく、情報記憶用
メモリセルアレイ部及び誤り訂正用メモリセルアレイ部
の全てのメモリセルに、順次、テスト用データを書き込
み又は読み出して、情報記憶用メモリセルアレイ部及び
誤り訂正用メモリセルアレイ部のテストを行うことが可
能になる。したがって、上記メモリによれば、誤り訂正
用メモリセルアレイ部自体のビット誤りの有無を直接的
に容易に検出することが可能になり、しかも一般の半導
体メモリとピン互換性を有し、汎用性を損うこともな
い。[Effect of the Invention] As described above, according to the semiconductor memory of the present invention, the memory cell array for information storage and the error correction can be used without using a dedicated address input terminal for designating the address of the memory cell array for error correction. It is possible to write or read test data sequentially to all the memory cells of the memory cell array unit for testing, and to test the memory cell array unit for information storage and the memory cell array unit for error correction. Therefore, according to the above memory, it is possible to directly and easily detect the presence / absence of a bit error in the error correction memory cell array unit itself, and furthermore, it has pin compatibility with a general semiconductor memory and has versatility. There is no loss.
第１図は本発明の一実施例に係るDRAMを示すブロック
図、第２図は第１図中のリフレッシュ制御回路の一具体
例を示す論理回路図、第３図は第１図のDRAMの動作例を
示すタイミング図、第４図は従来の誤り訂正回路を内蔵
したDRAMを示すブロック図である。 ２……通常のメモリセルアレイ部、３……パリティビッ
ト用アレイ部、４……ロウデコーダ、５……カラムデコ
ーダ、６……センスアンプ、７……誤り訂正回路、８…
…データ入力制御回路、９……データ出力制御回路、10
……リフレッシュ制御回路、11……ロウアドレス・マル
チプレクサ、12……カラムアドレス・マルチプレクサ、
13……パリティアドレス用ゲート回路、14……アドレス
カウンタ、15……パワーオン・リセット回路。FIG. 1 is a block diagram showing a DRAM according to an embodiment of the present invention, FIG. 2 is a logic circuit diagram showing a specific example of a refresh control circuit in FIG. 1, and FIG. FIG. 4 is a timing chart showing an operation example, and FIG. 4 is a block diagram showing a DRAM incorporating a conventional error correction circuit. 2 ... normal memory cell array section, 3 ... parity bit array section, 4 ... row decoder, 5 ... column decoder, 6 ... sense amplifier, 7 ... error correction circuit, 8 ...
... Data input control circuit, 9 ... Data output control circuit, 10
... refresh control circuit, 11 ... row address multiplexer, 12 ... column address multiplexer,
13 ... Parity address gate circuit, 14 ... Address counter, 15 ... Power-on reset circuit.
───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡村 淳一 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 (56)参考文献 特開 昭62−120699（ＪＰ，Ａ) 特開 昭63−66798（ＪＰ，Ａ) 特開 昭61−129799（ＪＰ，Ａ) ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Junichi Okamura 1 Toshiba Research Institute, Komukai, Kawasaki City, Kanagawa Prefecture (56) References JP-A-62-120699 (JP, A) JP-A-63-66798 (JP, A) JP-A-61-129799 (JP, A)
Claims (2)
れ、前記情報記憶用メモリセルアレイ部のビット誤りを
検査するためのデータを記憶する検査ビット記憶用メモ
リセルアレイ部と、 前記情報記憶用メモリセルアレイ部及び前記検査ビット
記憶用メモリセルアレイ部から読み出されるデータに基
づいて、前記情報記憶用メモリセルアレイ部のビット誤
りを自動的に訂正する誤り訂正回路と、 前記情報記憶用メモリセルアレイ部及び前記検査ビット
記憶用メモリセルアレイ部のロウを選択するロウデコー
ダと、 前記情報記憶用メモリセルアレイ部及び前記検査ビット
記憶用メモリセルアレイ部のカラムを選択するカラムデ
コーダと を有するダイナミック型ランダムアクセスメモリにおい
て、 セルフリフレッシュモード及びテストモードにおいて前
記情報記憶用メモリセルアレイ部及び前記検査ビット記
憶用メモリセルアレイ部のメモリセルを順次アクセスす
る内部アドレス信号を発生するアドレスカウンタと、 前記セルフリフレッシュモード及び前記テストモードに
おいて前記内部アドレス信号のうち前記情報記憶用メモ
リセルアレイ部及び前記検査ビット記憶用メモリセルア
レイ部のロウをアクセスする部分又は外部アドレス信号
のうち前記情報記憶用メモリセルアレイ部及び前記検査
ビット記憶用メモリセルアレイ部のロウをアクセスする
部分を前記ロウデコーダに導くロウアドレスマルチプレ
クサと、 前記セルフリフレッシュモード及び前記テストモードに
おいて前記内部アドレス信号のうち前記情報記憶用メモ
リセルアレイ部のカラムをアクセスする部分又は前記外
部アドレス信号のうち前記情報記憶用メモリセルアレイ
部及び前記検査ビット記憶用メモリセルアレイ部のカラ
ムをアクセスする部分を前記カラムデコーダに導くカラ
ムアドレスマルチプレクサと、 前記セルフリフレッシュモード及び前記テストモードに
おいて前記内部アドレス信号のうち前記検査ビット記憶
用メモリセルアレイ部のカラムをアクセスする部分を前
記カラムデコーダに導くパリティアドレス用ゲート回路
と、 前記セルフリフレッシュモードにおいて、前記誤り訂正
回路及び前記アドレスカウンタを活性状態にし、前記情
報記憶用メモリセルアレイ部及び前記検査ビット記憶用
メモリセルアレイ部からそれぞれデータを読み出し、か
つ、データの誤り訂正を行った後に、各データを前記情
報記憶用メモリセルアレイ部及び前記検査ビット記憶用
メモリセルアレイ部に再書き込みし、前記テストモード
において、前記誤り訂正回路を非活性状態にし、前記ア
ドレスカウンタ、データ入力制御回路及びデータ出力制
御回路をそれぞれ活性状態にし、前記検査ビット記憶用
メモリセルアレイ部にテスト用データを順次書き込み、
かつ、前記検査ビット記憶用メモリセルアレイ部から前
記テスト用データを順次読み出すことにより、前記検査
ビット記憶用メモリセルアレイ部をテストするような制
御を行うリフレッシュ制御回路と を具備したことを特徴とするダイナミック型ランダムア
クセスメモリ。1. An information storage memory cell array unit, and a check bit storage unit which is additionally provided in the information storage memory cell array unit and stores data for checking a bit error of the information storage memory cell array unit. A memory cell array unit, an error correction circuit that automatically corrects a bit error of the information storage memory cell array unit based on data read from the information storage memory cell array unit and the check bit storage memory cell array unit, A row decoder for selecting a row of the information storage memory cell array and the check bit storage memory cell array; and a column decoder for selecting a column of the information storage memory cell array and the check bit storage memory cell array. Dynamic random access memory with An address counter for generating an internal address signal for sequentially accessing the memory cells of the information storage memory cell array unit and the check bit storage memory cell array unit in the self-refresh mode and the test mode; A portion of the internal address signal that accesses a row of the information storage memory cell array section and the check bit storage memory cell array section or an external address signal of the information storage memory cell array section and the check bit storage memory cell array section A row address multiplexer for guiding a row accessing portion to the row decoder; and a memory cell memory for information storage among the internal address signals in the self refresh mode and the test mode. A column address multiplexer that guides a column accessing a column of the array portion or a portion of the external address signal that accesses a column of the information storage memory cell array and the check bit storage memory cell array to the column decoder; A parity address gate circuit that guides, to the column decoder, a portion of the internal address signal that accesses a column of the memory cell array for storing the check bits in the refresh mode and the test mode; and the error correction circuit in the self refresh mode. After activating the address counter, reading data from the information storage memory cell array and the check bit storage memory cell array, and performing data error correction, Is rewritten into the information storage memory cell array section and the check bit storage memory cell array section, and in the test mode, the error correction circuit is deactivated, and the address counter, the data input control circuit, and the data output control circuit are deactivated. Are respectively activated, and test data is sequentially written to the memory cell array portion for storing the check bits,
A refresh control circuit for sequentially reading out the test data from the test bit storage memory cell array unit to perform control for testing the test bit storage memory cell array unit. Type random access memory.
クセスメモリにおいて、 さらに、前記テストモードを実行する前に、前記アドレ
スカウンタを初期化するためのリセット回路を具備した
ことを特徴とするダイナミック型ランダムアクセスメモ
リ。2. The dynamic random access memory according to claim 1, further comprising a reset circuit for initializing said address counter before executing said test mode. Access memory.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083812A JP3092806B2 (en) | 1988-04-05 | 1988-04-05 | Dynamic random access memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63083812A JP3092806B2 (en) | 1988-04-05 | 1988-04-05 | Dynamic random access memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01256100A JPH01256100A (en) | 1989-10-12 |
| JP3092806B2 true JP3092806B2 (en) | 2000-09-25 |
Family
ID=13813087
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63083812A Expired - Fee Related JP3092806B2 (en) | 1988-04-05 | 1988-04-05 | Dynamic random access memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3092806B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6026052A (en) * | 1994-05-03 | 2000-02-15 | Fujitsu Limited | Programmable semiconductor memory device |
| US5661694A (en) * | 1993-05-14 | 1997-08-26 | Fujitsu Limited | Programmable semiconductor memory device |
| JP3940713B2 (en) | 2003-09-01 | 2007-07-04 | 株式会社東芝 | Semiconductor device |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120699A (en) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | Semiconductor memory device |
| JPS6366798A (en) * | 1986-09-08 | 1988-03-25 | Toshiba Corp | Semiconductor memory device |
-
1988
- 1988-04-05 JP JP63083812A patent/JP3092806B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01256100A (en) | 1989-10-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100864035B1 (en) | Memory circuit having parity cell array | |
| US6104669A (en) | Method and apparatus for generating memory addresses for testing memory devices | |
| US4667330A (en) | Semiconductor memory device | |
| US5490114A (en) | High performance extended data out | |
| EP1255197B1 (en) | System and method for correcting soft errors in random access memory devices | |
| US7464315B2 (en) | Semiconductor memory device | |
| US20070011596A1 (en) | Parity check circuit to improve quality of memory device | |
| JPH087995B2 (en) | Method and apparatus for refreshing dynamic semiconductor memory device | |
| JPS6273500A (en) | Semiconductor memory device | |
| US6405324B2 (en) | Circuit and method for masking a dormant memory cell | |
| JP2669303B2 (en) | Semiconductor memory with bit error correction function | |
| KR20040014237A (en) | Semiconductor memory device and method for testing semiconductor memory device | |
| JP3092806B2 (en) | Dynamic random access memory | |
| US8107314B2 (en) | Semiconductor storage device and method for producing semiconductor storage device | |
| KR20040023300A (en) | Data path reset circuit, method using clock enable(CKE) signal and, semiconductor memory device having the same | |
| JPS608556B2 (en) | Memory refresh counter testing method and device | |
| JPH0440697A (en) | Semiconductor memory | |
| JPWO2006008796A1 (en) | Semiconductor memory device | |
| JP2699640B2 (en) | Electronic circuit using radiation recognition circuit | |
| JP3348632B2 (en) | Memory with high-speed test function | |
| JP2003157696A (en) | Memory circuit having parity cell array | |
| JPS63155495A (en) | Pseudo static memory device | |
| JPH01248399A (en) | Semiconductor memory device | |
| JPS6337417B2 (en) | ||
| JPH0660643A (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |