JP3092747B2 - Active matrix display device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、液晶表示装置等の、静
電表示装置、特にアクティブマトリクスを有する表示装
置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an electrostatic display device such as a liquid crystal display device, and more particularly to a display device having an active matrix.

【０００２】[0002]

【従来の技術】近年、液晶ディスプレー駆動のためのア
クティブマトリクスがさかんに研究され、また、実用化
されている。従来、アクティブマトリクス素子として
は、画素に１つの導電型の薄膜トランジスタ（ＴＦＴ）
だけを配置したものが主流であったが、最近では、例え
ば、特願平３−７６７８５には、いわゆる変形トランス
ファーゲイト型の素子を画素のアクティブ素子としたマ
トリクスが記述されている。このような特殊な回路を用
いる理由は液晶の駆動極性が対称となるため（例えば特
開平３−２０８６４８）である。すなわち、一方の導電
型のＴＦＴだけでは、対称的な動作は困難であった。2. Description of the Related Art In recent years, active matrices for driving liquid crystal displays have been actively studied and put into practical use. Conventionally, as an active matrix element, one conductive type thin film transistor (TFT) is provided for each pixel.
However, recently, for example, Japanese Patent Application No. 3-76785 describes a matrix in which a so-called modified transfer gate type element is used as an active element of a pixel. The reason for using such a special circuit is that the driving polarity of the liquid crystal becomes symmetric (for example, Japanese Patent Laid-Open No. 3-208648). That is, it was difficult to operate symmetrically using only one conductivity type TFT.

【０００３】いずれにしろ、これらのアクティブマトリ
クス回路は、画素電極と対向電極の間に液晶をはさんだ
コンデンサーを形成し、ＴＦＴによって、このコンデン
サーに出入りする電荷を制御するものであった。画像を
安定に表示する為には、このコンデンサーの両極の電圧
が一定に保たれることが要求されていたが、いくつかの
理由によって困難があった。In any case, in these active matrix circuits, a capacitor having a liquid crystal interposed between a pixel electrode and a counter electrode is formed, and electric charges entering and exiting the capacitor are controlled by a TFT. In order to display images stably, it was required that the voltage of both electrodes of the capacitor be kept constant, but there were difficulties for several reasons.

【０００４】最大の理由は、ＴＦＴがオフ状態でもコン
デンサーから電荷がリークすることであった。その他に
も、コンデンサー内部のリークもあったが、一般には前
者のＴＦＴからのリークの方が１桁程度大きかった。そ
して、このリークがはなはだしい場合には、フレーム周
波数と同じ周期で画像の明暗が変化するフリッカーとよ
ばれる現象が生じた。また、ＴＦＴのゲイト電極と画素
電極との寄生容量によってゲイト信号が画素電位と容量
結合し、電圧が変動する現象（ΔＶ）もその原因の１つ
であった。The biggest reason is that electric charge leaks from the capacitor even when the TFT is off. In addition, there was also a leak inside the capacitor, but generally the former leak from the TFT was about one digit larger. When the leak is remarkable, a phenomenon called flicker occurs in which the brightness of the image changes at the same cycle as the frame frequency. In addition, a phenomenon (ΔV) in which the gate signal is capacitively coupled to the pixel potential due to the parasitic capacitance between the gate electrode and the pixel electrode of the TFT and the voltage fluctuates is also one of the causes.

【０００５】これらの問題を解決するには、画素容量に
平行に補助の容量（付加容量とも言う）を付けることが
なされてきた。これは、回路図で表せば図１（Ａ）のよ
うになる。すなわち、このような補助容量によって、画
素容量の電荷の放電の時定数が増加する。また、ΔＶ
は、ゲイトパルス（信号電圧）をＶ_G 、画素容量を
Ｃ_LC、補助容量をＣ、ゲイト電極と画素電極の寄生容量
をＣ’としたときには、 ΔＶ＝Ｃ’Ｖ_G ／（Ｃ_LC＋Ｃ’＋Ｃ） で表され、ＣがＣ’やＣ_LCに比べて大きければΔＶを低
下させることが出来た。To solve these problems, an auxiliary capacitor (also referred to as an additional capacitor) has been provided in parallel with the pixel capacitor. This is shown in a circuit diagram of FIG. That is, such an auxiliary capacitance increases the time constant of discharging the charge of the pixel capacitance. Also, ΔV
Is, when the gate pulse (signal voltage) is V _G , the pixel capacitance is C _LC , the auxiliary capacitance is C, and the parasitic capacitance between the gate electrode and the pixel electrode is C ′, ΔV = C′V _G / (C _LC + C ′) + C) is represented by, C was able to reduce the ΔV greater than the C 'and C _LC.

【０００６】[0006]

【発明が解決しようとする課題】従来は、このような補
助容量は図１（Ｂ）に示されるような回路配置をしてい
た。図１（Ｂ）の方法では、ゲイト線Ｘ_n （あるいはＹ
_m ）と並行に接地線、例えば図示するようなＸ_n ’を形
成し、この上に画素電極をオーバーラップさせて容量Ｃ
を形成するというものがあった。典型的な構造は図２に
示される。補助容量Ｃは斜線部に示される。例えば特願
平３−１６３８７３にはこの方法が記述されている。し
かしこの方法では、新たに配線を形成しなければならな
いので、開口率が低下し、画面が暗くなるという欠点を
有していた。Conventionally, such an auxiliary capacitor has a circuit arrangement as shown in FIG. 1 (B). In the method of FIG. 1B, the gate line X _n (or Y
_m ) is formed in parallel with the ground line, for example, X _n ′ as shown in FIG.
There was something to form. A typical structure is shown in FIG. The storage capacitor C is indicated by a hatched portion. For example, Japanese Patent Application No. 3-163873 describes this method. However, in this method, a new wiring must be formed, so that the aperture ratio is reduced and the screen becomes dark.

【０００７】これに対し、図１（Ｃ）に示すようにゲイ
ト線Ｘ_n に接続した画素の一部を次のゲイト線Ｘ_n+1 に
オーバーラップさせて、これを補助容量Ｃとするものが
提案される。この場合には新たに配線を形成することが
ないので、開口率は低下しない。しかし、従来は、画素
の配置に関しては全く検討されていなかった。すなわ
ち、いかにして、必要な補助容量を確保し、歩留りがよ
い回路構成あるいは視覚的に効果がある画素配置が得ら
れるかということに関しては何ら議論されることがなか
った。本発明はこのような点を鑑みてなされたものであ
り、効率的な画素の配置を提案するものである。[0007] In contrast, with a part of the pixel connected to the gate line X _n are overlapped to the next gate line X _{n + 1} as shown in FIG. 1 (C), which shall be the storage capacitance C Is proposed. In this case, since no new wiring is formed, the aperture ratio does not decrease. However, conventionally, no consideration has been given to the arrangement of pixels. In other words, there has been no discussion on how to secure a necessary storage capacitor and obtain a circuit configuration with a good yield or a visually effective pixel arrangement. The present invention has been made in view of such a point, and proposes an efficient pixel arrangement.

【０００８】[0008]

【問題を解決するための手段】この問題の解決するため
に、本発明では、隣合う画素Ｚ_n,m と画素Ｚ_n+1,m の配
置をデータ線を挟んで互いに逆に配置することを特徴と
する。典型的には図３に示される。すなわち、本発明で
はゲイト線Ｘ_n とデータ線Ｙ_m に接続する画素Ｚ
_n,m は、その下の行のゲイト線Ｘ_n+1 と同じデータ線Ｙ
_m に接続する画素Ｚ_n+1,m とをたがいちがいに配置す
る。そして、画素Ｚ_n,m の画素電極はゲイト線Ｘ_n+1 を
横断して、ここに補助容量Ｃ（斜線部）を形成するもの
である。In order to solve this problem, according to the present invention, adjacent pixels Zn _{, m} and pixels Zn _{+ 1, m} are arranged to be opposite to each other across a data line. It is characterized by. Typically shown in FIG. That is, the pixel Z is connected to the gate lines X _n and the data lines Y _m in the present invention
_{n and m} are the same data lines Y as the gate line X _{n + 1 in} the row below.
a pixel Z _{n + 1, m} to be connected to _m to staggered. The pixel electrode of the pixel _{Zn, m} traverses the gate line _{Xn + 1} and forms an auxiliary capacitance C (shaded portion) here.

【０００９】このようにして形成される補助容量の特徴
は、従来のような難しいパターンの中で形成される場合
と異なり、作製が容易であるということである。図から
も明らかなように、本発明では補助容量の設けられる部
分はＴＦＴが近くにないのでＴＦＴを破壊する危険はな
い。また、このようにたがいちがいに配置された場合に
は、画素をそのままカラー配置する上でも都合がよかっ
た。The feature of the storage capacitor formed in this way is that it is easy to manufacture, unlike the case where the storage capacitor is formed in a difficult pattern as in the prior art. As is clear from the figure, in the present invention, there is no danger of breaking the TFT because the TFT is not close to the portion where the auxiliary capacitance is provided. In addition, when the pixels are arranged one by one as described above, it is convenient to arrange the pixels in color as they are.

【００１０】すなわち、従来は色の混合性をよくするた
めに、画素の配置を蜂の巣状あるいは六角形状にするこ
とがなされていたが、その際には、配線をそれに応じて
曲げていた。このことは配線抵抗の増大につながり、ま
た、作製の困難さから不良が増加する原因となった。し
かしながら、本発明ではわざわざ配線を曲げなくとも理
想的な六角形状の構造が得られる。[0010] That is, conventionally, in order to improve the color mixing, the arrangement of the pixels is made into a honeycomb shape or a hexagonal shape. In this case, the wiring is bent accordingly. This led to an increase in wiring resistance, and also caused an increase in defects due to difficulty in manufacturing. However, according to the present invention, an ideal hexagonal structure can be obtained without bothersomely bending the wiring.

【００１１】本発明を実施しようとしても、特に高等な
技術が必要とされるわけでもなく、従来のＴＦＴ作製技
術を援用すればよいので、極めて平易に実行される。以
下に本発明の構造を有する回路の作製方法を実施例とし
て記述する。In order to carry out the present invention, no particular advanced technology is required, and the present invention can be carried out extremely simply because a conventional TFT manufacturing technology may be used. Hereinafter, a method for manufacturing a circuit having the structure of the present invention will be described as an example.

【００１２】[0012]

【実施例】図３に本実施例で作製した補助容量を有する
回路の上面から見た概略図を示す。図において、Ｘ_n は
ゲイト配線である。また、Ｘ_n+1 は次行のゲイト線で、
画素Ｚ_n,m の補助容量をも形成する。Ｙ_m はデータ線で
ある。Ｃ_LCは画素容量（画素電極）を示し、ＣはＸ_n と
Ｃ_LCの重なりでできる補助容量である。FIG. 3 is a schematic diagram of a circuit having an auxiliary capacitor manufactured in the present embodiment as viewed from above. In the figure, _Xn is a gate wiring. X _{n + 1} is the gate line of the next row,
The auxiliary capacitance of the pixel Zn _{, m} is also formed. Y _m is the data line. _CLC indicates a pixel capacitance (pixel electrode), and C is an auxiliary capacitance formed by overlapping _Xn and _CLC .

【００１３】図４に本実施例の作製工程を示した。図４
（Ａ）〜（Ｄ）は断面図であり、図４（Ｅ）〜（Ｈ）は
上面図である。なお各プロセスの詳細については、特願
平４−３０２２０や同４−３８６３７、同３−２７３３
７７に記述されているので、ここでは特に述べない。FIG. 4 shows a manufacturing process of this embodiment. FIG.
4A to 4D are cross-sectional views, and FIGS. 4E to 4H are top views. For details of each process, refer to Japanese Patent Application Nos. 4-30220, 4-38637, and 3-2733.
77, it is not specifically described here.

【００１４】まず、基板１上に下地の酸化珪素膜２を形
成する。これは酸化珪素と窒化珪素の多層膜でも構わな
い。そして、島状の半導体領域３（ＮチャネルＴＦＴ
用）と３’（ＰチャネルＴＦＴ用）を形成する。さら
に、ゲイト絶縁膜（酸化珪素）４を形成し、アルミニウ
ムでゲイト線Ｘ_n （５）と次行のゲイト線Ｘ_n+1 （７）
とを形成した。ゲイト線５からはゲイト電極６が半導体
領域３、３’の方向に延びている。（図４（Ａ）、
（Ｅ））図には示されていないが、ゲイト線６の左方や
右方にはやはり島状半導体領域３と同じような半導体領
域が形成される。First, an underlying silicon oxide film 2 is formed on a substrate 1. This may be a multilayer film of silicon oxide and silicon nitride. Then, the island-shaped semiconductor region 3 (N-channel TFT
3 ′ (for P-channel TFT). Further, a gate insulating film (silicon oxide) 4 is formed, and a gate line X _n (5) and a gate line X _{n + 1} (7) of the next row are formed with aluminum.
And formed. A gate electrode 6 extends from the gate line 5 in the direction of the semiconductor regions 3, 3 '. (FIG. 4 (A),
(E) Although not shown in the figure, a semiconductor region similar to the island-shaped semiconductor region 3 is formed on the left and right sides of the gate line 6.

【００１５】その後、陽極酸化をおこなって、ゲイト配
線５〜７の周囲に酸化アルミニウム被膜８〜１０を形成
した。そして、不純物注入をおこなって、不純物領域
（ソース／ドレイン）１１（Ｎ型不純物領域）、１１’
（Ｐ型不純物領域）を形成した。（図４（Ｂ）、
（Ｆ））Thereafter, anodization was performed to form aluminum oxide coatings 8 to 10 around the gate wirings 5 to 7. Then, impurities are implanted to form impurity regions (source / drain) 11 (N-type impurity regions), 11 ′.
(P-type impurity region) was formed. (FIG. 4 (B),
(F))

【００１６】ついで、酸化珪素の層間絶縁物を厚さ５０
０ｎｍだけ形成した。ここでは、データ線の下の部分だ
けに酸化珪素１２を残して、後は全て除去した。（図４
（Ｃ）および（Ｇ））Next, a silicon oxide interlayer insulator having a thickness of 50
Only 0 nm was formed. Here, the silicon oxide 12 was left only in the lower part of the data line, and the rest was removed. (FIG. 4
(C) and (G))

【００１７】データ線とゲイト線５、７が交差する部分
では容量が生じ、この容量はゲイト信号やデータの遅延
をもたらす。容量を少なくするためには、このように層
間絶縁物を厚く形成することがよいのであるが、その他
の部分に関しては、このような層間絶縁物は特に必要と
されないからである。特に本実施例のように、酸化珪素
層をゲイト絶縁膜として形成されたものまで除去してし
まった場合には、従来のようなコンタクトホールという
ものは不要であり、したがって、コンタクトの不良は著
しく低減できた。A capacitance is generated at a portion where the data line and the gate lines 5 and 7 intersect, and this capacitance causes a delay of a gate signal and data. In order to reduce the capacitance, it is good to form the interlayer insulator thick as described above, but such interlayer insulator is not particularly required for other portions. In particular, when the silicon oxide layer is removed up to the one formed as the gate insulating film as in the present embodiment, the conventional contact hole is unnecessary, and therefore, the contact failure is significantly reduced. Could be reduced.

【００１８】このような工程においては、、酸化珪素領
域１２の部分にはマスクが必要であるが、その他の部分
にはマスクは特に必要とはされない。なぜならば、陽極
酸化膜として形成される酸化アルミニウムは極めて耐蝕
性が強く、例えばバッファーフッ酸によるエッチングで
は酸化珪素のエッチングレイトに比べて十分にエッチン
グレイトが遅いからである。In such a process, a mask is required for the silicon oxide region 12, but no mask is required for the other portions. This is because aluminum oxide formed as an anodic oxide film has extremely high corrosion resistance and, for example, etching with buffered hydrofluoric acid has a sufficiently slower etching rate than etching rate of silicon oxide.

【００１９】したがって、ゲイト電極の部分に関しては
自己整合的に酸化珪素膜をエッチングできる。従来は、
ＴＦＴのコンタクトホールの形成のために微細なマスク
あわせが必要であったが、本実施例では不要である。当
然のことながら、ゲイト酸化膜も除去され、不純物領域
が露出する。Therefore, the silicon oxide film can be etched in a self-aligned manner with respect to the gate electrode. conventionally,
Although fine mask alignment was necessary for forming the contact hole of the TFT, this is not necessary in the present embodiment. Naturally, the gate oxide film is also removed, exposing the impurity region.

【００２０】最後に、アルミニウムもしくはクロムでデ
ータ線１３を形成し、また、ＩＴＯで画素電極１４を形
成した。このとき、画素電極とゲイト線７とを重なるよ
うに配置することによって補助容量１５を形成できた。
（図４（Ｄ）および（Ｈ））もちろん、ＴＦＴの画素電
極側にもアルミニウム（あるいはクロム）の電極・配線
を形成し、その上に画素電極をＩＴＯで形成してもよ
い。Finally, the data lines 13 were formed of aluminum or chromium, and the pixel electrodes 14 were formed of ITO. At this time, the storage capacitor 15 was formed by arranging the pixel electrode and the gate line 7 so as to overlap.
(FIGS. 4 (D) and (H)) Of course, an aluminum (or chromium) electrode / wiring may be formed also on the pixel electrode side of the TFT, and the pixel electrode may be formed of ITO thereon.

【００２１】本実施例では、補助容量の断面の構造にお
いては、金属配線（アルミニウム）／陽極酸化物（酸化
アルミニウム）／画素電極（ＩＴＯ）という構造となっ
ている。この場合には酸化アルミニウムは比誘電率が、
酸化珪素の３倍もあるので、補助容量を大きくすること
に寄与する。さらに大きな補助容量が必要とされる場合
には、ゲイト線をタンタルやチタンとして、陽極酸化を
おこない、それらの酸化物を補助容量の誘電体とすれば
よい。In this embodiment, the structure of the cross section of the storage capacitor has a structure of metal wiring (aluminum) / anodic oxide (aluminum oxide) / pixel electrode (ITO). In this case, the relative permittivity of aluminum oxide is
Since it is three times as large as silicon oxide, it contributes to increasing the auxiliary capacitance. If a larger storage capacitor is required, the gate line may be made of tantalum or titanium, anodized, and their oxides may be used as the dielectric of the storage capacitor.

【００２２】あるいは、このような作製方法・構造を取
らずに、従来よく用いられたような金属配線／酸化物
（酸化珪素、窒化珪素等ＣＶＤ法やスパッタ法で形成で
きる）／画素電極という方法を使用してもよい。Alternatively, a method of using metal wiring / oxide (which can be formed by a CVD method or a sputtering method such as silicon oxide or silicon nitride) / pixel electrode as conventionally used without using such a manufacturing method / structure. May be used.

【００２３】[0023]

【発明の効果】以上のように、本発明によって、画素の
配置を効率的におこなうことができた。このような画素
の配置では、不良を減らすことができたばかりでなく、
カラーの表示をおこなう上でも効果的であった。以上の
記述は、ポリシリコンＴＦでよく使用されるプレーナー
型のＴＦＴに関するものであったが、アモルファスシリ
コンＴＦＴで良く使用される逆スタガー型のＴＦＴであ
っても同じ効果が得られることは明らかである。As described above, according to the present invention, pixels can be efficiently arranged. This arrangement of pixels not only reduced defects, but also
It was also effective in displaying colors. The above description relates to the planar type TFT often used for the polysilicon TF. However, it is apparent that the same effect can be obtained even for the inverted stagger type TFT often used for the amorphous silicon TFT. is there.

【００２４】さらに、本発明では、アクティブマトリク
スの具体的な動作方法については記述しなかったが、従
来のアナログ階調方式以外に、本発明人らの発明である
デジタル階調方式（例えば、特願平３−１６３８７３に
記述される）によって階調表示をおこなうことも何ら差
し障りがあるわけではない。Further, in the present invention, the specific operation method of the active matrix has not been described. However, in addition to the conventional analog gray scale method, the digital gray scale method (for example, Performing gradation display according to Japanese Patent Application Laid-Open No. Hei 3-163873) does not cause any problem.

【図面の簡単な説明】[Brief description of the drawings]

【図１】 アクティブマトリクスの回路図を示す。FIG. 1 shows a circuit diagram of an active matrix.

【図２】 従来法によるアクティブマトリクスの回路配
置を示す。FIG. 2 shows a circuit arrangement of an active matrix according to a conventional method.

【図３】 本発明によるアクティブマトリクスの回路配
置を示す。FIG. 3 shows a circuit arrangement of an active matrix according to the present invention.

【図４】 本発明による回路の作製工程例を示す。FIG. 4 shows an example of a manufacturing process of a circuit according to the present invention.

【符号の説明】[Explanation of symbols]

１ 基板 ２ 下地酸化珪素層 ３、３’ 島状半導体領域 ４ ゲイト絶縁膜 ５〜７ ゲイト電極・配線 ８〜１０ 陽極酸化膜 １１、１１’ 不純物領域 １２ 層間絶縁物 １３ データ線 １４ 画素電極 １５ 補助容量 DESCRIPTION OF SYMBOLS 1 Substrate 2 Underlying silicon oxide layer 3, 3 'island-shaped semiconductor region 4 Gate insulating film 5-7 Gate electrode / wiring 8-10 Anodized film 11, 11' Impurity region 12 Interlayer insulator 13 Data line 14 Pixel electrode 15 Auxiliary capacity

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】第１のゲイト線と、 前記第１のゲイト線に隣接する第２のゲイト線と、 前記第１のゲイト線に接続されたゲイト電極を有する第
１のＮチャネルＴＦＴ及び第１のＰチャネルＴＦＴと、 前記第１のＮチャネルＴＦＴ及び前記第１のＰチャネル
ＴＦＴに接続された第１の画素電極と、 前記第２のゲイト線に接続されたゲイト電極を有する第
２のＮチャネルＴＦＴ及び第２のＰチャネルＴＦＴと、 前記第２のＮチャネルＴＦＴ及び前記第２のＰチャネル
ＴＦＴに接続された第２の画素電極と、 を有するアクティブマトリクス表示装置において、 前記２のゲイト線と前記第１の画素電極との間に設けら
れた絶縁物と、前記第２のゲイト線及び前記第１の画素
電極とで補助容量が構成されていることを特徴とするア
クティブマトリクス表示装置。 The has a 1. A first gate line, a second gate line adjacent to the first gate line, the connected gate electrode on the first gate line
1 of N-channel TFT and a first P-channel TFT, the first N-channel TFT and the first P-channel
A first pixel electrode having a first pixel electrode connected to the TFT and a gate electrode connected to the second gate line.
Second N-channel TFT and a second P-channel TFT, the second N-channel TFT and the second P-channel
In an active matrix display device having a second pixel electrode connected to a TFT, an active matrix display device is provided between the second gate line and the first pixel electrode.
Insulator, the second gate line and the first pixel
Characterized in that an auxiliary capacitance is formed with the electrodes.
Active matrix display device. 【請求項２】第１のゲイト線と、 前記第１のゲイト線に隣接する第２のゲイト線と、 前記第１のゲイト線に接続されたゲイト電極を有する第
１のＮチャネルＴＦＴ及び第１のＰチャネルＴＦＴと、 前記第１のＮチャネルＴＦＴ及び前記第１のＰチャネル
ＴＦＴに接続された第１の画素電極と、 前記第２のゲイト線に接続されたゲイト電極を有する第
２のＮチャネルＴＦＴ及び第２のＰチャネルＴＦＴと、 前記第２のＮチャネルＴＦＴ及び前記第２のＰチャネル
ＴＦＴに接続された第２の画素電極と、 前記第１のＮチャネルＴＦＴ、前記第１のＰチャネルＴ
ＦＴ、前記第２のＮチャネルＴＦＴ及び及び前記第２の
ＰチャネルＴＦＴに接続されたデータ線と、 を有するアクティブマトリクス表示装置において、 前記第１の画素電極及び前記第２の画素電極は前記デー
タ線を挟んで配置され、前記２のゲイト線と前記第１の
画素電極との間に設けられた絶縁物と、前記第２のゲイ
ト線及び前記第１の画素電極とで補助容量が構成されて
いることを特徴とするアクティブマトリクス表示装置。 The a 2. A first gate line, a second gate line adjacent to the first gate line, the connected gate electrode on the first gate line
1 of N-channel TFT and a first P-channel TFT, the first N-channel TFT and the first P-channel
A first pixel electrode having a first pixel electrode connected to the TFT and a gate electrode connected to the second gate line.
Second N-channel TFT and a second P-channel TFT, the second N-channel TFT and the second P-channel
A second pixel electrode connected to the TFT, the first N-channel TFT, and the first P-channel TFT;
FT, the second N-channel TFT, and the second
An active matrix display device having a data line connected to a P-channel TFT , wherein the first pixel electrode and the second pixel electrode
The two gate lines and the first gate line.
An insulator provided between the pixel electrode and the second gay electrode;
A storage capacitor is constituted by the scanning line and the first pixel electrode.
An active matrix display device. 【請求項３】(3) 請求項１又は請求項２において、前記絶縁The insulation according to claim 1 or 2, wherein
物とは前記第２のゲイト線の周囲に形成された陽極酸化The object is an anodic oxidation formed around the second gate line.
膜であることを特徴とするアクティブマトリクス表示装Active matrix display device characterized by being a film
置。Place.