JP3090929B2 - Delay failure inspection method - Google Patents

Description

【発明の詳細な説明】 〔概要〕 本発明は、論理回路の動作が仕様通りの周波数で動作
できることをテストするディレイ故障検査方式に関し、 スキャン方式の故障シミュレーションを行う場合であ
っても、レジスタからレジスタへ至るパスの論理を活性
化し、そのそれぞれのパスが仕様周波数で動作可能であ
ることをテストすることができるようにすることを目的
とし、 論理回路のレジスタ出力から次のレジスタ入力に至る
組み合わせ回路の特定な検査パスを活性化するような入
力パターンＩを求める入力パターンＩ生成手段と、その
入力パターンＩが前記論理回路の前記レジスタにセット
させるクロックを１発打つことによりその組み合わせ回
路の入力部にあるレジスタにセットされるような入力パ
ターンIIを求める入力パターンII生成手段と、前記入力
パターンIIをスキャンインした後、クロックを前記論理
回路の動作仕様周波数で２発打ち、最初のクロックで前
記入力パターンIIから前記入力パターンＩへの変化に伴
って検査パスの確定化を行う前記入力パターンを前記レ
ジスタにセットし、前記入力パターンＩの論理によって
前記検査パスを形成し、さらに前記論理状態の変化が前
記組み合わせ回路の出力から出力され、その結果を前記
レジスタにその２発目のクロックでセットした後、その
結果をスキャンアウトして期待値と比較するテスト手段
を有し、論理回路の検査パス上に存在するディレイ故障
を検査するように構成する。DETAILED DESCRIPTION OF THE INVENTION [Summary] The present invention relates to a delay fault inspection method for testing that the operation of a logic circuit can operate at a specified frequency. For the purpose of activating the logic of the path leading to the register and testing that each path can operate at the specified frequency, a combination from the register output of the logic circuit to the next register input An input pattern I generating means for obtaining an input pattern I that activates a specific test path of the circuit; and inputting the input of the combinational circuit by hitting one clock that sets the input pattern I in the register of the logic circuit Input pattern II generation method for finding input pattern II as set in a register in the section After scanning in the input pattern II, two clocks are fired at the operation specification frequency of the logic circuit, and the first clock is used to determine the test path with the change from the input pattern II to the input pattern I. Is set in the register, the test path is formed by the logic of the input pattern I, and the change in the logic state is output from the output of the combinational circuit. After setting at the first clock, there is provided a test means for scanning out the result and comparing the result with an expected value, so that a delay fault existing on a test path of the logic circuit is tested.

〔産業上の利用分野〕[Industrial applications]

本発明は、故障シミュレーション方式に係り、さらに
詳しくは、論理回路の動作が仕様通りの周波数で動作で
きることをテストするディレイ故障検査方式に関する。The present invention relates to a failure simulation method, and more particularly, to a delay failure inspection method for testing that an operation of a logic circuit can operate at a specified frequency.

デジタル計算機等に使われる論理回路は、集積回路と
して実現され、大規模集積化技術の発展に伴い、多くの
機能をLSI（ラージ・スケール・インテグレーション）
として実現されるようになって来た。LSIの製造工程に
入る前に、LSIの論理回路の動作が正常であるかどうか
をテストすることが重要で、特に、論理回路を電子計算
機上でハードウエアの記述をソフト的に行い、その機能
が正しいかどうかをテストすることが重要である。論理
シミュレーションは、論理回路の入力に論理信号を入力
し、得られた論理回路の出力が期待されたパターンであ
るかどうかのチェックを行うシミュレーション方式であ
る。また、故障シミュレーションは、各ゲートの出力の
縮退故障を仮定し、その仮定のもとで論理シミュレーシ
ョンを行い、実際の回路で、その時のパターンが出力さ
れた場合に、その縮退故障を見つける方式である。な
お、縮退故障とは、トランジスタのコレクタがオープン
になり、コレクタ電流が流れようとしても、コレクタ出
力が変化しないものをいう。これ等のテストシミュレー
ション方式は極めて重要な技術となる。近年のLSIの高
速化に伴い、縮退故障のようなスタテックな故障の検出
に加えて、LSIの動作が仕様通りの周波数で動作できる
ことを確認するディレイ故障の検査が要求されている。
この場合特に、同期回路のレジスタの出力から他のレジ
スタの入力に至るパスの論理を０から１、あるいは１か
ら０に活性化し、そのパス上の信号伝播が仕様周波数で
動作可能であることを確認できるテスト系列を求める方
式が要求される。Logic circuits used in digital computers, etc. are realized as integrated circuits, and with the development of large-scale integration technology, many functions are implemented in LSI (Large Scale Integration).
It has come to be realized as. Before entering the LSI manufacturing process, it is important to test whether the operation of the logic circuit of the LSI is normal.In particular, the hardware of the logic circuit is described on an electronic computer as software, and its functions are It is important to test that is correct. The logic simulation is a simulation method in which a logic signal is input to the input of a logic circuit, and it is checked whether or not the obtained output of the logic circuit has an expected pattern. The fault simulation assumes a stuck-at fault in the output of each gate, performs a logic simulation under the assumption, and finds the stuck-at fault in the actual circuit when the pattern at that time is output. is there. Note that a stuck-at fault is one in which the collector output of a transistor is open and the collector output does not change even if a collector current tries to flow. These test simulation methods are extremely important technologies. With the recent increase in the speed of LSIs, in addition to the detection of static faults such as stuck-at faults, there has been a demand for inspection of delay faults for confirming that the operation of the LSIs can be operated at the specified frequency.
In this case, in particular, the logic of the path from the output of the register of the synchronous circuit to the input of the other register is activated from 0 to 1 or from 1 to 0, and the signal propagation on that path can operate at the specified frequency. A method for finding a test sequence that can be confirmed is required.

〔従来の技術〕[Conventional technology]

第11図は従来のスキャンパス方式に基づく故障シミュ
レーション方式の概念図である。同図において、１は対
象とする論理回路内部のレジスタ部であり、２はそのレ
ジスタ１から出力される信号と外部入力から入力される
信号を受け、クロック周期内に論理を出力する組み合わ
せ回路部であり、その出力の一部はレジスタ部１にセッ
トされるものである。３はレジスタ部１をシフトレジス
タ化した場合のシフト入力となるスキャンインであり、
４はシフトアウトのスキャンアウトである。レジスタ部
１には、クロック５が入力され、クロックの立ち上がり
から次の立ち上がりのクロック周期間において、組み合
わせ回路部２のパス６の論理が実行されるものとする。
組み合わせ回路部２の出力は外部出力ピンに出力される
ものもある。このスキャンパス方式に基づく故障シミュ
レーションでは、論理回路に含まれるすべてのレジスタ
部は、シフトレジスタとしてシフト信号が伝播する形で
接続される。そして、テスト時に、スキャンインされた
データがレジスタ部１にセットされ、この情報が組み合
わせ回路部２の入力に与えられ、その出力がレジスタ部
１に次のクロックの立ち上がりでセットされ、セットさ
れたその内容がスキャンアウトされ、期待パターンと比
較される。スキャンパス方式の利点は、集積回路のチッ
プ内部にあるレジスタ部に対して任意の入力パターンを
セットすることが可能で、従って、このレジスタ部に接
続された組み合わせ回路に任意の入力パターンを入力す
ることが可能となることである。そして、任意の組み合
わせ回路部の出力もレジスタ部にセットされ、スキャン
アウトすることによってテストが容易に可能となる点で
ある。例えば、第11図の組み合わせ回路部２に示された
４段のナンドゲートは１つのパス上にあり、ナンドゲー
トの一方の端子をすべて１にセッティング可能であるな
らば、レジスタ部１から出力された特定なビットを０か
ら１に活性化すれば、この活性化された論理変化はナン
ドゲート上のパスを介して伝播し、その変化に対応する
論理が次のクロックの立ち上がりでレジスタ部１にセッ
トされる。FIG. 11 is a conceptual diagram of a failure simulation method based on a conventional scan path method. In the figure, reference numeral 1 denotes a register unit in a target logic circuit, and 2 denotes a combinational circuit unit which receives a signal output from the register 1 and a signal input from an external input and outputs logic within a clock cycle. And a part of the output is set in the register unit 1. Reference numeral 3 denotes a scan-in which is a shift input when the register unit 1 is formed as a shift register.
Reference numeral 4 denotes a shift-out scan-out. The clock 5 is input to the register unit 1, and the logic of the path 6 of the combinational circuit unit 2 is executed during the clock cycle from the rising edge of the clock to the next rising edge.
Some outputs of the combinational circuit section 2 are output to external output pins. In the failure simulation based on the scan path method, all register units included in the logic circuit are connected as shift registers in a form in which a shift signal propagates. Then, at the time of the test, the scanned-in data is set in the register unit 1, this information is given to the input of the combinational circuit unit 2, and the output is set in the register unit 1 at the next rising edge of the clock and set. The content is scanned out and compared with the expected pattern. An advantage of the scan path method is that an arbitrary input pattern can be set in a register section inside a chip of an integrated circuit, and therefore, an arbitrary input pattern is input to a combination circuit connected to the register section. It is possible to do that. Then, the output of any combinational circuit section is also set in the register section, and the test can be easily performed by scanning out. For example, the four-stage NAND gate shown in the combinational circuit unit 2 in FIG. 11 is on one path, and if all the terminals of the NAND gate can be set to 1, the specific output from the register unit 1 When the appropriate bit is activated from 0 to 1, the activated logic change propagates through the path on the NAND gate, and the logic corresponding to the change is set in the register unit 1 at the next rising edge of the clock. .

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従来の方式では、入力の変化が出力の変化まで伝播す
るようなパスを形成するための条件、すなわち、例え
ば、第11図のナンド回路の各ナンドの一方の端子をすべ
て１にするような条件を形成するような入力パターンを
形成し、しかもパス上の入力点を０から１、あるいは１
から０に活性化してそのパス上に論理変化を伝播するこ
とが出来なかった。すなわち、従来は設計者が論理設計
の検証をシミュレータにより行った際に、使用した入力
系列を動作周波数でテストして、期待通りかどうかのチ
ェックを行っていた。特にレジスタ部がシフトレジスタ
化されているため、パス上を活性化した論理が伝播する
ような入力条件を満足するようなパターンを変化させる
ことをスキャンイン動作だけで行うことはできなかっ
た。In the conventional method, a condition for forming a path in which a change in input propagates to a change in output, that is, for example, a condition in which one terminal of each NAND of the NAND circuit in FIG. Is formed, and the input points on the path are set from 0 to 1 or 1
From 0 to 0 and a logical change could not be propagated on that path. In other words, conventionally, when a designer performs verification of a logic design using a simulator, the used input sequence is tested at an operating frequency to check whether the input sequence is as expected. In particular, since the register section is formed as a shift register, it is not possible to change a pattern that satisfies an input condition for propagating a logic activated on a path only by a scan-in operation.

従って、従来方式では、入力系列は論理の正しさをチ
ェックするだけのためのもので、レジスタの出力からレ
ジスタの入力に至るパスの論理を活性化し、各パスが仕
様周波数で動作可能であるかのディレイ故障検査ができ
ないという問題があった。すなわち、試験されるパスの
割合が低く、高速動作するLSIをその周波数でテストす
る高性能テスタを形成することができないという問題点
があった。Therefore, in the conventional method, the input sequence is only for checking the correctness of the logic, and the logic of the path from the output of the register to the input of the register is activated, and each path can operate at the specified frequency. However, there is a problem that the delay failure inspection cannot be performed. In other words, there is a problem that the ratio of paths to be tested is low, and a high-performance tester for testing an LSI operating at high speed at the frequency cannot be formed.

本発明は、スキャンパス方式の故障シミュレーション
を行う場合であっても、レジスタからレジスタへ至るパ
スの論理を活性化し、そのそれぞれのパスが仕様周波数
で動作可能であることをテストすることができるように
する。The present invention makes it possible to activate the logic of a path from a register to a register and to test that each path can operate at a specified frequency even when performing a scan path failure simulation. To

〔課題を解決するための手段〕[Means for solving the problem]

第１図は本発明のシステム構成図である。 FIG. 1 is a system configuration diagram of the present invention.

第１図において、７は回路データ、パスデータを格納
する外部記憶部、８は対象のLSI、９は本発明のシステ
ムで、内部はパターン生成部91とテスト部93から構成さ
れている。パターン生成部91は、LSI8のレジスタ出力か
ら次のレジスタの入力に至る組み合わせ回路部のパスを
活性化するような入力パターンＩを求め、さらにクロッ
クを１発打つことによってその入力パターンＩがLSIの
レジスタにセッティングされるような入力パターンIIを
求める。そして、テスト時に、テスト部93を用いて、ま
ずパターンIIをスキャンインした後、クロックをLSIの
動作仕様の周波数で２発打ち、結果をスキャンアウトし
て期待値と比較する（92）。すなわち、本発明は同期回
路のレジスタの出力からレジスタの入力にいたるパスの
論理を活性化し、そのそれぞれのパスが仕様周波数で動
作可能であることを確認するテスト方式である。In FIG. 1, reference numeral 7 denotes an external storage unit for storing circuit data and path data, 8 denotes a target LSI, 9 denotes a system of the present invention, and includes a pattern generation unit 91 and a test unit 93 inside. The pattern generation unit 91 obtains an input pattern I that activates the path of the combinational circuit unit from the register output of the LSI 8 to the input of the next register. Find input pattern II as set in a register. Then, at the time of the test, the pattern II is first scanned in using the test section 93, and then the clock is shot twice at the frequency of the LSI operation specification, and the result is scanned out and compared with the expected value (92). That is, the present invention is a test method for activating the logic of the path from the output of the register of the synchronous circuit to the input of the register and confirming that each path can operate at the specified frequency.

〔作用〕[Action]

本発明では、LSI8のレジスタ出力から次のレジスタの
入力に至る組み合わせ回路部のパスを活性化するような
入力パターンＩを求め、更に、そのレジスタにクロック
を１発打つことによってそのレジスタにその入力パター
ンＩをセットされるような入力パターンIIを求める。テ
スト時には、そのパターンIIをスキャンインした後、ク
ロックを１発いれてパスを活性化する入力パターンＩを
組み合わせ回路の入力に与え、続けて次のクロックを用
いてその入力パターンＩに対する組み合わせ回路の出力
パターンをレジスタにセットし、スキャンアウトするこ
とによって期待値と比較するようにしている。In the present invention, an input pattern I for activating the path of the combinational circuit section from the register output of the LSI 8 to the input of the next register is obtained, and a clock is applied to the register so that the input pattern is input to the register. An input pattern II for setting the pattern I is obtained. At the time of the test, after scanning in the pattern II, an input pattern I for activating a path by issuing one clock is given to the input of the combinational circuit, and then the combinational circuit for the input pattern I is inputted using the next clock. The output pattern is set in a register and scanned out to compare with the expected value.

〔実施例〕〔Example〕

次に本発明の実施例を図面を参照して詳細に説明す
る。Next, embodiments of the present invention will be described in detail with reference to the drawings.

第２図（ａ）は本発明のシステムの処理概要図であ
る。FIG. 2A is a schematic diagram of the processing of the system of the present invention.

すなわち、本発明は第２図（ａ）に示されるようにS1
とS2でパターンＩとパターンIIを生成し、S3でパターン
IIをスキャンインし、パターンＩで出力される期待値を
テストする。That is, as shown in FIG.
And S2 to generate pattern I and pattern II, and S3 to generate pattern
II is scanned in and the expected value output in pattern I is tested.

第２図（ｂ）はパターン生成部の構成図である。同図
において、12は入力探索部、13は対象とする組み合わせ
回路のシミュレーション部、14は出力検査部である。パ
ターン生成部91は、パターンＩ及びIIを生成するための
テスト系列を探索するものである。探索の結果、パター
ンＩが求められない場合もあり、またパターンＩが求ま
ってもパターンIIが求まらない場合がある。従って、入
力探索部12では、パターンＩ及びパターンIIを生成する
ために、パターンを探索するアルゴリズムが実行され
る。そして、そのアルゴリズムの実行により得られた結
果を検査して目的のパターンが求まった場合には、これ
を「成功」として判定し、求まらない場合は解が存在し
ない、あるいは、打ち切って「不可能」とする。また
は、探索を行っているうち、これ以上進むことができな
い、前にまだやり残した場合がある場合は「失敗」とし
て探索をバックトラックする。「成功」でも「不可
能」、あるいは、「失敗」でもない場合には「不明」と
して扱う。このように成功，失敗，不明，不可能或いは
リセットを出力検査部14から得ることによって、これら
の情報を入力探索部12に教え、動作を制御する。これが
本発明のパターン生成部９の動作である。FIG. 2B is a configuration diagram of the pattern generation unit. In the figure, reference numeral 12 denotes an input search unit, 13 denotes a simulation unit of a target combinational circuit, and 14 denotes an output inspection unit. The pattern generation section 91 searches for a test sequence for generating patterns I and II. As a result of the search, the pattern I may not be obtained, or the pattern I may not be obtained even if the pattern I is obtained. Therefore, the input search unit 12 executes an algorithm for searching for a pattern in order to generate the pattern I and the pattern II. If the target pattern is obtained by inspecting the result obtained by executing the algorithm, the target pattern is determined as "success". If the target pattern is not obtained, the solution does not exist or is censored. Impossible. " Alternatively, if the search cannot be performed any further during the search and there is still a case left before, the search is backtracked as “failure”. If it is neither “success” nor “impossible” or “failure”, it is treated as “unknown”. By obtaining success, failure, unknown, impossible, or reset from the output inspection unit 14 in this manner, the information is transmitted to the input search unit 12 and the operation is controlled. This is the operation of the pattern generator 9 of the present invention.

第１図のテスト部93はパターン生成部91で生成された
入力パターンI,入力パターンII及び期待値を受け取る。
第２図（ｃ）はテスト部93の処理の機能ブロック図であ
る。テスト部93では、S4でパスを活性化するための入力
パターンＩをクロックの入力で形成する第２の入力パタ
ーンIIをスキャンインする。スキャンデータはスキャン
用クロックを用いて入力される必要がある。テスト部93
がLSIにこの入力パターンIIをスキャンインすると、LSI
内部のレジスタ部にその入力パターンIIが設定される。
そして、S5において、クロックを２発、仕様の周波数で
入れる。このシステムクロックの周波数をｆとすれば、
周期は1/fであって、クロックの立ち上がりから次のク
ロックの立ち上がりまでの時間幅である。第１のクロッ
クの立ち上がりによってスキャンインされた入力パター
ンIIは入力パターンＩに変わる。この入力パターンＩは
予めLSIの現在注目している論理パスのパス上を論理の
変化が伝播するように他の入力を決定するものである。
この入力パターンＩが組み合わせ回路に与えられると、
LSIのレジスタ部は第１のクロックで入力パターンIIか
ら入力パターンＩに変化し、第２のクロックで入力パタ
ーンＩの結果を組み合わせ回路を介して出力し、それを
レジスタ部に格納する。そしてS6において、それをスキ
ャンアウトしてそのデータが期待値に等しいことを確認
する。すなわち、入力パターンIIから入力パターンＩに
変化したことによる論理変化が、仕様周波数ｆ内で正常
に動作したかどうかをレジスタ部の結果のスキャンアウ
トで取り出し、該スキャンアウトされたデータを期待値
と比較することにより検査できる。すなわち、今、調べ
ようとしている論理パス上の伝播遅延時間がトータルと
して、周期1/f内に収まっているかどうかをチェックで
きる。もし収まっていれば、２発目のクロックで正しい
期待値パターンがスキャンアウトされるが、もし論理パ
スのディレイが仕様周波数ｆの逆数、すなわちシステム
クロックの周期内に収まっていなければ、たとえ論理が
正しくてもディレイ故障となって、スキャンアウトした
データが正しくない。従ってスキャンアウトされたその
データは期待値と比較すると一致しないことになり、デ
ィレイ故障が確認される。The test unit 93 in FIG. 1 receives the input pattern I, the input pattern II and the expected value generated by the pattern generation unit 91.
FIG. 2C is a functional block diagram of the processing of the test unit 93. The test unit 93 scans in a second input pattern II that forms an input pattern I for activating a path in S4 by inputting a clock. Scan data needs to be input using a scan clock. Test section 93
Scans this input pattern II into the LSI,
The input pattern II is set in the internal register section.
Then, in S5, two clocks are input at the specified frequency. If the frequency of this system clock is f,
The cycle is 1 / f, which is the time width from the rise of one clock to the rise of the next clock. The input pattern II scanned in at the rising edge of the first clock changes to the input pattern I. This input pattern I is used to determine another input in advance so that a change in logic propagates on the path of the currently focused logical path of the LSI.
When this input pattern I is given to the combinational circuit,
The register section of the LSI changes from the input pattern II to the input pattern I at the first clock, outputs the result of the input pattern I via the combinational circuit at the second clock, and stores it in the register section. Then, in S6, it is scanned out to confirm that the data is equal to the expected value. That is, whether or not the logical change due to the change from the input pattern II to the input pattern I normally operates within the specified frequency f is extracted by scanning out the result of the register unit, and the scanned-out data is regarded as an expected value. It can be inspected by comparing. That is, it is possible to check whether or not the propagation delay time on the logical path to be examined is within the period 1 / f in total. If it does, the correct expected value pattern is scanned out at the second clock. Even if it is correct, a delay failure occurs and the scanned out data is incorrect. Therefore, the scanned-out data does not match when compared with the expected value, and a delay failure is confirmed.

第２図（ｄ）は入力パターンＩを求めるパターン生成
部91の動作の概念図である。入力探索部12の与える入力
パターンに対し、パスの開始点18の信号値を０から１、
或いは１から０に変化させた場合に、その信号変化がパ
ス19上をその終点20に向けて伝播するかどうかを調べる
必要がある。入力パターンＩを求めるために、組み合わ
せ回路シミュレーション部13でその動作を模擬すること
になる。出力検査部14は、パスの終点20に信号変化が伝
わったどうかをチェックする。伝わった場合には「成
功」とし、解が存在しない、或いはギブアップの場合を
「不可能」の状態にし、アルゴリズムが進められず、も
とに戻らざるを得ない場合には「失敗」とし、探索をバ
ックトラックさせる。そのいずれでもわからない状態は
不明である。このような「成功」，「不可能」，「失
敗」，「不明」の判別を行うのが出力検査部14である。
これらの判定を行って入力探索部12の次の動作を出力検
査部14は指示する。もし不可能な時にはこのパスは活性
化されない。すなわち、検査不能であることが判明され
る。また探索開始時にはリセット信号でパターン生成部
91を初期化する。従って、第２図（ｄ）に示すように、
入力パターンＩを求める場合には、入力探索部12から与
えられる入力は全入力であって、出力検査部14に与えら
れる出力は１出力である。FIG. 2D is a conceptual diagram of the operation of the pattern generation unit 91 for obtaining the input pattern I. For the input pattern provided by the input search unit 12, the signal value of the starting point 18 of the path is changed from 0 to 1,
Alternatively, when changing from 1 to 0, it is necessary to check whether the signal change propagates on the path 19 toward the end point 20. In order to obtain the input pattern I, the operation is simulated by the combinational circuit simulation unit 13. The output inspection unit 14 checks whether a signal change has been transmitted to the end point 20 of the path. If it is transmitted, it is regarded as "success", if there is no solution or if the give-up is in the "impossible" state, if the algorithm does not proceed and it has to return to the original state, it will be "failed", Backtrack the search. The state of which none of them is known is unknown. It is the output inspection unit 14 that determines such “success”, “impossible”, “failure”, and “unknown”.
After making these determinations, the output inspection unit 14 instructs the next operation of the input search unit 12. If not possible, this path will not be activated. That is, it is determined that the inspection is impossible. At the start of the search, the pattern generator
Initialize 91. Therefore, as shown in FIG.
When obtaining the input pattern I, the inputs provided from the input search unit 12 are all inputs, and the output provided to the output check unit 14 is one output.

第２図（ｅ）は入力パターンIIを求めるためのパター
ン生成部91の概念図である。入力パターンIIはクロック
を打った結果、レジスタ部に格納される値が入力パター
ンＩとなるような入力のことである。入力探索部12が与
えるパターンに対し、組み合わせ回路の出力が最終的に
どうなるかをシミュレーションする。出力検査部14がそ
の組み合わせ回路シミュレーション部13の出力が入力パ
ターンＩになっているという場合に「成功」を与え、解
が存在しない、あるいはギブアップの場合は「不可能」
とし、アルゴリズムの先に進むことはできないが、元に
戻ってから違う道を探索する場合がバックトラックであ
り、この場合には、探索が「失敗」であるからバックト
ラックすることになる。そのいずれかがわからない場合
が「不明」である。このように、「成功」，「不可
能」，「失敗」，「不明」を判別し、入力探索部12の次
の動作を指示する。探索が「不可能」であることが判明
した場合には別のパターンＩを生成することを要求す
る。なお、リセット信号は探索の条件を設定する。従っ
て、第２図（ｅ）に示すように、入力パターンIIを求め
る場合には入力探索部12から組み合わせ回路シミュレー
ション部13に与えられる入力は全入力に対するパターン
が与えられ、出力検査部14に与えられる組み合わせ回路
シミュレーション部13の出力も全出力である。FIG. 2 (e) is a conceptual diagram of the pattern generator 91 for obtaining the input pattern II. The input pattern II is an input such that the value stored in the register unit becomes the input pattern I as a result of clocking. With respect to the pattern provided by the input search unit 12, the output of the combinational circuit is finally simulated. The output inspection unit 14 gives "success" when the output of the combinational circuit simulation unit 13 is the input pattern I, and "impossible" when there is no solution or the solution is given up.
Although it is not possible to proceed to the end of the algorithm, backtracking refers to searching for a different road after returning to the original state. In this case, the search is "failed" and backtracking is performed. The case where any one of them is unknown is "unknown". Thus, “success”, “impossible”, “failure”, and “unknown” are determined, and the next operation of the input search unit 12 is instructed. If the search turns out to be "impossible", another pattern I is required to be generated. The reset signal sets a search condition. Therefore, as shown in FIG. 2 (e), when the input pattern II is obtained, the input supplied from the input search unit 12 to the combinational circuit simulation unit 13 is a pattern for all the inputs, and the input supplied to the output inspection unit 14. The output of the combinational circuit simulation unit 13 is also all outputs.

第３図（ａ）は本発明によってパターンＩ、パターン
IIを求めるために用いられる実施例の回路図である。同
図において、DFF1,DFF2,DFF3はそれぞれＤタイプのフリ
ップフロップで、クロックがclk端子に入力されると、
その立ち上がりによって入力端子のデータがセットさ
れ、Ｑ出力から出力される。また、各フリップフロップ
はシフトレジスタを形成するためにシフトイン入力siと
シフトアウト出力s0があり、DFF1のsiにはスキャンイン
（SCAN−IN）データが入力され、DFF1のs0はDFF2のsiに
入力され、DFF2のs0はDFF3のsiに入力され、DFF3のs0は
スキャンアウトとして出力される。FIG. 3 (a) shows a pattern I and a pattern according to the present invention.
FIG. 3 is a circuit diagram of an embodiment used for obtaining II. In the figure, DFF1, DFF2, and DFF3 are D-type flip-flops, respectively. When a clock is input to a clk terminal,
The data at the input terminal is set by the rise, and output from the Q output. Each flip-flop has a shift-in input si and a shift-out output s0 to form a shift register. Scan-in (SCAN-IN) data is input to si of DFF1, and s0 of DFF1 is input to si of DFF2. S0 of DFF2 is input to si of DFF3, and s0 of DFF3 is output as scan-out.

Q1は２入力ゲートg3の入力、Q2は２入力ゲートg1の入
力、Q3は２入力ゲートg2の入力である。またQ2はg2の入
力にも接続されている。g1の出力はg3の他方の入力に接
続され、g2の出力とg3の出力はg4の入力になって、その
g4の出力はDFF1の入力のD1に接続されている。g4の出力
はデータアウトである。またDFF2の入力D2は外部から入
力される＊ENABLEであり、DFF3の入力D3は外部から入力
されるDATA−IN信号である。すなわち、第３図（ａ）で
は、DFF1,DFF2,DFF3はレジスタ部に対応し、g1,g2,g3,g
4は組み合わせ回路部に対応する。そして、DATA−IN信
号と＊ENABLE信号が外部入力、DATA−OUT信号が外部出
力になる。組み合わせ回路部において、活性化するパス
としてQ2,g1,g3,g4,D1のパスを考える。今、１から０へ
の変化をＦ（Fall）の記号で表現し、０から１への立ち
上がりをＲ（Rise）の記号で表現する。前述のパスを以
後「検査パス」と呼ぶことにする。検査パスを活性化す
るためにはQ1が１であって、g2の出力も１にする必要が
ある。このような条件であれば、Q2がＦまたはＲであっ
た場合に、検査パスにおいて、g1の出力、g3の出力、g4
の出力にそのＦまたはＲが伝播する。例えば、Q2がＦで
ある場合にはg1の出力はＲ、g3の出力はＦ、g4の出力は
Ｒとなる。Q1 is the input of the two-input gate g3, Q2 is the input of the two-input gate g1, and Q3 is the input of the two-input gate g2. Q2 is also connected to the input of g2. The output of g1 is connected to the other input of g3, and the output of g2 and the output of g3 become the input of g4.
The output of g4 is connected to the input D1 of DFF1. The output of g4 is the data out. The input D2 of DFF2 is * ENABLE input from the outside, and the input D3 of DFF3 is a DATA-IN signal input from the outside. That is, in FIG. 3 (a), DFF1, DFF2, DFF3 correspond to the register section, and g1, g2, g3, g
4 corresponds to a combination circuit part. The DATA-IN signal and the * ENABLE signal are external inputs, and the DATA-OUT signal is an external output. In the combinational circuit section, paths of Q2, g1, g3, g4, and D1 are considered as paths to be activated. Now, a change from 1 to 0 is represented by a symbol of F (Fall), and a rise from 0 to 1 is represented by a symbol of R (Rise). The above-mentioned path will be hereinafter referred to as an “inspection path”. In order to activate the inspection path, Q1 must be 1 and the output of g2 must also be 1. Under such conditions, if Q2 is F or R, the output of g1, the output of g3, g4
The F or R propagates to the output of. For example, when Q2 is F, the output of g1 is R, the output of g3 is F, and the output of g4 is R.

第３図（ｂ）はパターンＩとパターンIIの生成手順を
示す探索順序の実施例図である。同図において、Ｘはド
ントケアであって、１または０の非決定状態である。Ｆ
は１から０への変化を表す記号、Ｒは０から１に変化す
る記号を表す。B1,B0はそれぞれ、信号値１となって失
敗、及び信号値０となって失敗したという意味の記号で
ある。Ｙは不明の意味の記号である。FIG. 3 (b) is an embodiment diagram of a search order showing a procedure for generating patterns I and II. In the figure, X is don't care, which is a non-determined state of 1 or 0. F
Is a symbol representing a change from 1 to 0, and R is a symbol representing a change from 0 to 1. B1 and B0 are symbols indicating that the signal value 1 has failed and the signal value 0 has failed, respectively. Y is a symbol of unknown meaning.

まず、パターンＩ、すなわちパスを活性化するための
条件となる入力パターンを求めるための木探索方式を説
明する。項番１から８はQ2が１から０、すなわちＦと変
化した場合のパターン生成手順で、項番９から16は、Q2
が０から１、すなわちＲと変化した場合のパターン生成
手順である。項番１ではリセット命令により回路が初期
化された状態である。リセット時には、入力探索部12の
Q2に対応する信号線がパスの始点としてＦに固定され
る。また、出力検査部14はパスの終点としてのD1にＲな
いしはＦの信号値が伝播されることを見張る。Q2がＦで
ある場合には、g1の出力はＲであって、今、それ以外の
信号はＸになっている。これが開始状態である。項番2,
3,4はパターンＩを生成するための木探索手順である。
入力としてはQ2以外にQ1,Q3,DI（DATA−IN），＊Ｅ（＊
ENABLE）が０か１を取る自由度を持ち、従って、２の４
乗＝16の組み合わせの中からパターンＩを生成すること
になる。そのため、まず始めにすべての入力は０か１か
が不定であるＸの状態に初期化される。そして項番２で
はこのうちもっとも左にあるQ1を０優先で０に束縛す
る。すると、Q2がＦの時にg1はその反転のＲが規定さ
れ、後述の真理値に従ってg2は１となる。g2の出力が１
であれば、Q2のＦはg1でＲになってg3を通過しようとす
るが、Q1が０であるため、g3の出力に伝播せず、Q1の０
によってg3の出力は１になる。従ってg3の出力は１によ
って失敗するからB1、g4の出力（D1）は０で失敗するか
らB0になる。従って制御は「失敗」となる。そこで今度
はQ1を１に変える。これが項番３である。この時はg2の
出力はＸであり、g3の出力はQ1が１であるからg1の出力
状態が伝播し、Ｆとなる。g3はＦであるがg2がＸである
から、D1の入力は不明であってＹとなる。従って制御は
「不明」である。不明である場合には、他の入力Ｘを０
にしてアルゴリズムを先に進む。すなわちQ3を０にす
る。これが項番４である。Q1とQ2は項番３と同じであっ
て１、Ｆである。この時g1はＲ、g2はQ3が０であるから
１となり、g3のＦをg4において伝播させることになり、
g4の出力はＲとなる。従って活性化が伝達されたことに
なり、「成功」となる。First, a tree search method for obtaining the pattern I, that is, an input pattern serving as a condition for activating a path will be described. Item numbers 1 to 8 are pattern generation procedures when Q2 changes from 1 to 0, that is, F, and item numbers 9 to 16 are Q2
Is a pattern generation procedure in the case where R changes from 0 to 1, that is, R. Item No. 1 is a state where the circuit has been initialized by the reset instruction. At the time of reset, the input search unit 12
The signal line corresponding to Q2 is fixed to F as the starting point of the path. Further, the output inspection unit 14 monitors that the signal value of R or F is propagated to D1 as the end point of the path. If Q2 is F, the output of g1 is R, and the other signals are now X. This is the start state. No. 2,
3 and 4 are tree search procedures for generating the pattern I.
Inputs other than Q2 include Q1, Q3, DI (DATA-IN), * E (*
ENABLE) has the freedom to take 0 or 1, so 2 in 4
The pattern I is generated from the combinations of the power = 16. Therefore, first, all inputs are initialized to the state of X in which whether 0 or 1 is undefined. In item number 2, the leftmost Q1 is bound to 0 with 0 priority. Then, when Q2 is F, g1 is defined to have its inverted R, and g2 becomes 1 according to the truth value described later. g2 output is 1
Then, F of Q2 becomes R at g1 and tries to pass through g3, but since Q1 is 0, it does not propagate to the output of g3,
As a result, the output of g3 becomes 1. Therefore, the output of g3 is B1 because it fails with 1 and the output (D1) of g4 is B0 because it fails with 0. Therefore, the control is "failure". So we change Q1 to 1. This is item number 3. At this time, the output of g2 is X, and the output of g3 is F because the output state of g1 is 1 because Q1 is 1. Since g3 is F but g2 is X, the input of D1 is unknown and becomes Y. Therefore, the control is "unknown". If unknown, set other input X to 0
And proceed with the algorithm. That is, Q3 is set to 0. This is item number 4. Q1 and Q2 are the same as item number 3 and are 1, F. At this time, g1 is R and g2 is 1 because Q3 is 0, and F of g3 is propagated in g4.
The output of g4 is R. Therefore, the activation has been transmitted, and the result is “success”.

Q1,Q2,Q3が110から100と変化する、すなわち、Q1が
１、Q3が０の制約の条件下でQ2を１から０と変化させる
と、その変化が検査パスを経由してD1に現れるようにす
るのが入力パターンＩで、これが生成された。次に、項
番５と６はパターンIIを生成するための手順である。項
番５では、リセットにより、制約条件を設定する。Q1,Q
2,Q3は、クロックを打つ前が110で、打った後がパター
ンＩの100でなくてはならないので、すなわちQ2がＦで
あるといけないので、入力探索部12はQ1＝1,Q2＝１、Q3
＝０に束縛し、入力のうちD1とＥのみが変化の自由度を
持つ。また出力検査部14はクロックをうって、組み合わ
せ回路シミュレーション部13の出力がパターンＩになら
ないといけないので、D1が１、D2が０、D3が０の出力条
件を検出するように設定される。このような制約条件下
で項番５を組み合わせ回路の入力に入れるとQ1の１によ
りg3の下側の入力が１となる。Q2は１であるからg1の出
力は０となり、g3の出力は１であり、g2の出力はQ3が０
であるから１である。従ってg2、g3の出力が共に１であ
るからg4の出力は０となって項番６となるが項番５のD1
＝１に反する。従って失敗となる。バックトラックする
ものはないので失敗は不可能と等価となる。When Q1, Q2, and Q3 change from 110 to 100, that is, when Q1 changes from 1 to 0 under the constraint that Q1 is 1 and Q3 is 0, the change appears in D1 via the inspection path. This is the input pattern I, which was generated. Next, item numbers 5 and 6 are procedures for generating the pattern II. In item No. 5, a constraint condition is set by resetting. Q1, Q
2. Since Q2 must be 110 before the clock is applied and 100 after the clock is applied, ie, Q2 must be F, the input search unit 12 determines that Q1 = 1 and Q2 = 1. , Q3
= 0, only the inputs D1 and E have the degree of freedom of change. Further, the output inspection unit 14 must be set so as to detect an output condition in which D1 is 1, D2 is 0, and D3 is 0, since the output of the combinational circuit simulation unit 13 must become the pattern I in response to the clock. When the item No. 5 is input to the input of the combinational circuit under such a constraint condition, the input on the lower side of g3 becomes 1 by 1 of Q1. Since Q2 is 1, the output of g1 is 0, the output of g3 is 1, and the output of g2 is 0
Therefore, it is 1. Therefore, the output of g4 is 0 and the output of g4 is 0 and the output of the item 5 is D1.
= 1. Therefore, it fails. Failure is equivalent to impossible because there is nothing to backtrack.

そこで、項番７と８で、他のパターンＩを検索する。
項番７では項番４の続きとしてQ3を１にする。Q1,Q2,Q3
が1,F,1である場合にg1の出力はＲ、g2の出力はQ3が１
であるからQ2のＦを伝播しＲとなり、g3の出力はQ1が１
であるからg1のＲを伝播しＦとなる。g2のＲとg3のＦで
g4の出力はg3のＦがきいてD1は１で失敗する。従って制
御は「失敗」となる。項番８では他の可能性を検討する
が、すべての場合をつくしていたことがわかるので、パ
ターンＩの生成は不可能であることが判明する。すなわ
ち項番８ではQ1とQ3がＸにもどり、項番１の状態と同じ
になる。これは不可能であることを意味する。すなわち
項番１から８までの木探索は、Q2がＦであるようなパタ
ーンＩを求めることはできるが、パターンIIを求めるこ
とができないことを意味する。Therefore, another pattern I is searched for in item numbers 7 and 8.
In item number 7, Q3 is set to 1 as a continuation of item number 4. Q1, Q2, Q3
Is 1, F, 1 the output of g1 is R and the output of g2 is Q3
Therefore, the F of Q2 is propagated to become R, and the output of g3 is 1 for Q1.
Therefore, R of g1 is propagated to become F. With R of g2 and F of g3
The output of g4 fails with the F of g3 and D1 of 1. Therefore, the control is "failure". Item No. 8 considers other possibilities, but since it is clear that all cases have been made, it turns out that pattern I cannot be generated. That is, in item number 8, Q1 and Q3 return to X, which is the same as the state of item number 1. This means that it is not possible. That is, the tree search from the item numbers 1 to 8 means that the pattern I in which Q2 is F can be obtained, but the pattern II cannot be obtained.

そこで、項番９から12においてQ2がＲである場合のパ
ターンＩを同様の手順で生成する。項番９はQ2がＲであ
って、g1がＦ、それ以外はＸにリセットされた状態であ
る。項番10において、Q1のＸを０に変えると、g3の出力
が強制的に１となって１によって失敗する。従ってg4の
出力も０で失敗し、g3はB1、D1はB0となって制御は「失
敗」となる。そこで、項番11においてQ1を０から１にす
る。この１によってg3の出力はＲとなる。ところがg2の
出力はQ3がＸであるから、Ｘであって、従ってg4の出力
はＹとなって「不明」となる。不明である場合には、ア
ルゴリズムをさらに項番12に進めてそれ以外のＸを０に
変える。この場合はQ3をＸから０に変えている。このこ
とにより、g2の出力が１となってg4は他方の入力を伝播
することになり、g3の出力のＲを伝播し、その出力をＦ
にする。すなわちD1がＦとなって「成功」となる。項番
13から16はパターンIIを生成する。項番13は項番12にお
いてQ2がＲであるから立ち上がる前の状態の０をQ2に割
当て、これにクロックが入ると１になるためにD2を１に
する。従って、制約条件はQ1,Q2,Q3が100であり、D1,D
2,D3は110にする。これがリセット状態である。このよ
うな条件で、アルゴリズムを項番14に進めていくと、g1
の出力はQ2の反転であるから１、g2の出力はQ3の反転で
あるから１、g3の出力はQ1が１でg1が１であるから０、
D1（g4）はg3の出力の反転であって１となる。しかし、
D2とD3は10となるべきとことろがＸ、Ｘである。パター
ンIIは求められず失敗となる。そこで更にアルゴリズム
を進めて、１番左のＸ、すなわち項番15でDIを０に変え
る。この時D3が０であるから不明となる。次にアルゴリ
ズムを項番16に進めて、＊ＥをＸから０に変えるとD2入
力が０となる。Ｘの状態はないが、これは不明の状態で
ある。そこで、更にアルゴリズムを進めて、項番17にお
いてD2を１にする、すなわち、＊Ｅを１にすれば、D1,D
2,D3が110となって成功する。すなわちクロックを入れ
ればQ2が０から１の状態に変えられ、そのＲが検査パス
を伝播することが可能となる。Therefore, the pattern I when Q2 is R in the item numbers 9 to 12 is generated in the same procedure. Item No. 9 is a state in which Q2 is R, g1 is reset to F, and the others are reset to X. In item No. 10, when X of Q1 is changed to 0, the output of g3 is forcibly set to 1 and fails by 1. Therefore, the output of g4 also fails at 0, g3 becomes B1 and D1 becomes B0, and the control becomes “failure”. Therefore, in item number 11, Q1 is changed from 0 to 1. With this 1, the output of g3 becomes R. However, the output of g2 is X because Q3 is X, so the output of g4 is Y and "unknown". If unknown, the algorithm further proceeds to item number 12 to change other X to 0. In this case, Q3 is changed from X to 0. As a result, the output of g2 becomes 1 and g4 propagates the other input, the R of the output of g3 propagates, and the output is F
To That is, D1 becomes F, which means “success”. Item number
13 to 16 generate pattern II. In item No. 13, since Q2 is R in item No. 12, "0" in the state before rising is assigned to Q2, and when a clock is input to this, D2 is set to "1". Therefore, the constraint condition is that Q1, Q2, and Q3 are 100, and D1, D
2, D3 is set to 110. This is the reset state. Under these conditions, when the algorithm is advanced to No. 14, g1
Is 1 because the output of g2 is the inverse of Q3, 1 is the output of g2 because it is the inverse of Q3, and the output of g3 is 0 because the output of Q1 is 1 and the output of g1 is 1.
D1 (g4) is the inversion of the output of g3 and becomes 1. But,
D2 and D3 are X, X if they should be 10. Pattern II is unsuccessful and fails. Therefore, the algorithm is further advanced, and DI is changed to 0 at the leftmost X, that is, at item number 15. At this time, since D3 is 0, it becomes unknown. Next, the algorithm proceeds to item No. 16, and when * E is changed from X to 0, the D2 input becomes 0. There is no state of X, but this is an unknown state. Therefore, if the algorithm is further advanced and D2 is set to 1 in item No. 17, that is, if * E is set to 1, D1, D1
2, D3 becomes 110 and succeeds. That is, if a clock is applied, Q2 is changed from 0 to 1, and its R can propagate through the inspection path.

第３図（ｃ）はパターン生成部91で得られたパターン
ＩとIIを用いてテストするテスト部93の処理フローであ
る。FIG. 3 (c) is a processing flow of the test unit 93 for testing using the patterns I and II obtained by the pattern generation unit 91.

第３図（ａ）の回路に関するパターンＩとパターンII
が第３図（ｂ）の実施例に基づいて求められると、テス
ト部93は、まず入力パターンIIのスキャンインと外部入
力の設定をS10で行う。すなわち、第３図（ｂ）の項番1
7に示される入力の値、すなわち、Q1＝1,Q2＝0,Q3＝0,D
I＝0,＊Ｅ＝１である。このパターンのうちスキャンイ
ンされるのはレジスタの値であるからQ1,Q2,Q3である。
DIと＊Ｅは外部入力において、0,1に設定しておく。そ
して、S11に移る。ここではクロックパルス２発を仕様
周波数ｆでレジスタに入力させる。この時、外部入力
は、DI＝0,＊Ｅ＝１であって、レジスタの内容は、Q1＝
1,Q2＝0,Q3＝０である。この状態で、クロックパルスを
１発入れると、レジスタの入力は、第３図（ｂ）の項番
17に示される様に、D1＝1,D2＝1,D3＝０であるから、レ
ジスタの内容は、1,1,0に変化する。外部入力は変化し
ない。Q1＝1,Q2＝1,Q3＝０、で外部入力のDI＝0,＊Ｅ＝
１であるときに、組み合わせ回路の出力g4は、０である
から、フリップフロップDFF1の入力は０となる。また、
外部入力によって、DFF2の入力は１、DFF3の入力は０で
ある。従って、２発目のクロックパルスを入れるとQ1,Q
2,Q3はそれぞれ0,1,0と変化する。これがS11の状態であ
る。S12に移ってスキャンアウトして期待値と比較す
る。すなわち、Q1＝0,Q2＝1,Q3＝０が正しくレジスタに
セットされたかどうかを調べる。仕様周波数ｆでレジス
タにセットされていれば、この期待値がスキャンアウト
され、テスト結果は、正しいことになる。Pattern I and Pattern II for the circuit of FIG. 3 (a)
Is obtained based on the embodiment of FIG. 3 (b), the test unit 93 first performs scan-in of the input pattern II and setting of external input in S10. That is, item No. 1 in FIG.
The value of the input shown in 7, ie, Q1 = 1, Q2 = 0, Q3 = 0, D
I = 0, * E = 1. Of these patterns, what is scanned in is Q1, Q2, Q3 because of the register values.
DI and * E are set to 0 and 1 in the external input. Then, the process proceeds to S11. Here, two clock pulses are input to the register at the specified frequency f. At this time, the external input is DI = 0, * E = 1, and the content of the register is Q1 =
1, Q2 = 0 and Q3 = 0. In this state, when one clock pulse is input, the input of the register becomes the item number in FIG.
As shown in FIG. 17, since D1 = 1, D2 = 1 and D3 = 0, the contents of the register change to 1,1,0. External input does not change. Q1 = 1, Q2 = 1, Q3 = 0, and external input DI = 0, * E =
When it is 1, the output g4 of the combinational circuit is 0, so that the input of the flip-flop DFF1 is 0. Also,
Due to the external input, the input of DFF2 is 1 and the input of DFF3 is 0. Therefore, when the second clock pulse is inserted, Q1, Q
2. Q3 changes to 0, 1, 0, respectively. This is the state of S11. Move to S12, scan out and compare with expected value. That is, it is checked whether Q1 = 0, Q2 = 1, and Q3 = 0 are correctly set in the register. If the register is set at the specified frequency f, this expected value is scanned out, and the test result is correct.

以上のテスト動作を第３図（ｄ）の回路図による動作
で説明する。入力パターンIIのスキャンイン状態におい
ては、Q1＝1,Q2＝0,Q3＝０である。The above-described test operation will be described with reference to the circuit diagram of FIG. In the scan-in state of the input pattern II, Q1 = 1, Q2 = 0, and Q3 = 0.

クロックパルス１発を仕様周波数ｆで入力するとQ1＝
1,Q2＝1,Q3＝０となる。このとき同図（ｄ）に示すよう
にg4の出力は、１から０に変化する。従って、D1＝0,D2
＝0,D3＝０の状態でクロックパルスの２発目が仕様周波
数ｆで入力する。するとQ1は、g4の出力である０がセッ
トされる。D3はデータインの０がセットされる。従って
Q1＝0,Q2＝1,Q3＝０となる。これをスキャンアウトす
る。When one clock pulse is input at the specified frequency f, Q1 =
1, Q2 = 1 and Q3 = 0. At this time, the output of g4 changes from 1 to 0 as shown in FIG. Therefore, D1 = 0, D2
= 0, D3 = 0, the second clock pulse is input at the specified frequency f. Then, 0, which is the output of g4, is set in Q1. D3 is set to data-in 0. Therefore
Q1 = 0, Q2 = 1, Q3 = 0. Scan this out.

さらに以上の動作を第３図（ｅ）を用いてタイムチャ
ートによる説明を行う。図の番号は時間的な位置に対応
し、各番号は、下の番号の説明文に対応する。（１）は
スキャンインしたときの状態である。Q1＝1,Q2＝0,Q3＝
0,DI＝０＊Ｅ＝１となっている。このとき、g1の出力は
Q2が０であるから、１である。g2の出力はQ3が０である
から１である。g3の出力は０である。従って、g4は、１
である。これがD1に対応している。D2は、１でD3は、０
である。この状態で１番目のクロックが（２）の時点で
入力される。この時のレジスタの入力はD1,D2,D3である
から、それに対応して（３）に示されるように、Q1＝D
1,Q2＝D2,Q3＝D3となる。Q2が０から１に変化する。
（４），（５），（６）で組み合わせ回路に対して,Q2
の変化が伝播する。（４）ではQ2の変化のため、g1が１
から０に変化し、（５）でg1変化のため、g3が０から１
に変化する。そして、（６）でg3の変化のため、D1が１
から０に変化する。そして、（７）で２番目のクロック
が入力される。すると、（８）でDFF1がD1＝０を取り込
んでQ1が１から０に変化する。（９）でスキャンアウト
するときの状態がQ1＝０、Q2＝1,Q3＝０となる。Further, the above operation will be described with reference to a time chart with reference to FIG. The numbers in the figure correspond to the temporal positions, and each number corresponds to the description of the number below. (1) is a state at the time of scanning in. Q1 = 1, Q2 = 0, Q3 =
0, DI = 0 * E = 1. At this time, the output of g1 is
Since Q2 is 0, it is 1. The output of g2 is 1 because Q3 is 0. The output of g3 is 0. Therefore, g4 is 1
It is. This corresponds to D1. D2 is 1 and D3 is 0
It is. In this state, the first clock is input at the time (2). At this time, the input of the register is D1, D2, D3, and accordingly, as shown in (3), Q1 = D
1, Q2 = D2 and Q3 = D3. Q2 changes from 0 to 1.
In (4), (5), and (6), Q2
Changes propagate. In (4), g1 is 1 due to the change in Q2.
G3 changes from 0 to 1 because g1 changes in (5).
Changes to Then, because of the change in g3 in (6), D1 is 1
From 0 to 0. Then, in (7), the second clock is input. Then, in (8), DFF1 takes in D1 = 0, and Q1 changes from 1 to 0. The state at the time of scanning out in (9) is Q1 = 0, Q2 = 1, Q3 = 0.

第４図は入力パターンＩを求める場合の演算論理用の
真理値表である。４入力のゲートは、同図に示すよう
に、２入力ゲートに展開でき、２入力の真理値表で与え
るので、繰り返し適用して４入力の真理値表を作る。ま
た、NAND/NORはAND/ORを反転する。FIG. 4 is a truth table for operation logic when obtaining the input pattern I. As shown in the figure, a four-input gate can be developed into a two-input gate and given as a two-input truth table, so that it is repeatedly applied to create a four-input truth table. NAND / NOR inverts AND / OR.

例えば２入力アンドゲートのうちパス上にある２入力
アンドゲートはPath−Primitiveの真理値表（１）で演
算する。表中、横方向がパス上の入力端子に対応し、縦
方向がパス上にない入力端子に相当する。信号の記号０
は、論理値のローレベル、１はハイレベル、Ｒは０から
１の変化、Ｆは１から０の変化、Ｘは０か１かが不定、
B0は０で探索が失敗、B1は１で探索が失敗を意味する。
Ｙは０か１かＲかＦかが不明の状態である。斜線で示さ
れた部分は探索失敗で論理値がＸとなるものであるが、
信号値の種類を８に抑えて３ビットで表現可能とするた
めに、強制的にB1としているもので、これで計算上では
矛盾が生じない。Ｅはあり得ない場合を表す。この真理
値表を用いことにより、そのゲートをＲないしＦが入力
から出力に伝播するかどうかをシミュレートできる。例
えば、パス上の入力端子でない入力側が０である場合に
はパス上の入力端子がR,Fであっても０で失敗すること
になる。パス上にない入力端子が１である場合に、パス
上の入力端子R,Fはアンドゲートの場合にはR,Fで伝播す
る。パス上の入力端子がX,B0,B1,Yであるならば出力も
同じである。パス上にない入力端子がＲである場合に
は、パス上の入力端子がＲの時にはＲであるが、例え
ば、パス上の入力端子がＦである場合にはアンドゲート
の入力端子は０で失敗する。このような２入力のアンド
ゲートに対する真理値表がPath−primitive、すなわち
活性化状態がアンドゲートを伝播するかどうかを記号で
表現した形で与えられる。For example, of the two-input AND gates, the two-input AND gate on the path is calculated using the truth table (1) of Path-Primitive. In the table, the horizontal direction corresponds to input terminals on the path, and the vertical direction corresponds to input terminals not on the path. Signal symbol 0
Is a logical low level, 1 is a high level, R is a change from 0 to 1, F is a change from 1 to 0, and X is 0 or 1 indefinite.
B0 is 0 and the search has failed, and B1 is 1 and the search has failed.
It is unknown whether Y is 0, 1 or R or F. The shaded portion indicates that the search failed and the logical value is X,
The signal value type is forcibly set to B1 in order to suppress the type of the signal value to 8 so that it can be expressed by 3 bits, so that there is no inconsistency in calculation. E represents the case where it is impossible. By using this truth table, it is possible to simulate whether or not R or F propagates from the input to the output through the gate. For example, if the input side which is not the input terminal on the path is 0, even if the input terminal on the path is R or F, it will fail at 0. When the number of input terminals not on the path is 1, the input terminals R and F on the path propagate with R and F in the case of an AND gate. If the input terminals on the path are X, B0, B1, and Y, the output is the same. When the input terminal not on the path is R, the input terminal on the path is R when the input terminal on the path is R. For example, when the input terminal on the path is F, the input terminal of the AND gate is 0. Fail. A truth table for such a two-input AND gate is given in a form of a path-primitive, that is, a symbol representing whether the activation state propagates through the AND gate.

パス上にない２入力アンドゲートに関しては、Non−p
ath−primitveな真理値表（２）が与えられる。すなわ
ち、アンドでは、どちらか一方の入力端子に０であれば
出力は０である。一方の入力端子が１であるならば他方
の入力端子にR,Fが入れば出力はR,Fになる。一方の入力
が１である場合には、他方の入力がＸであるならば出力
はＸとなる。For 2-input AND gates not on the path, Non-p
An ath-primitve truth table (2) is given. In other words, in AND, if one of the input terminals is 0, the output is 0. If one input terminal is 1, if R and F enter the other input terminal, the output becomes R and F. If one input is 1, the output is X if the other input is X.

第４図（３）は２入力オアのPath−primitiveな真理
値表である。２入力オアの場合にはパス上の入力端子で
ない方の入力端子が０である場合に、パス上の入力端子
のR,Fが出力に伝播する。パス上の入力端子でない方の
入力端子が１である場合には、活性化状態にならず、パ
ス上の入力端子がR,Fであっても１で失敗する。パス上
にない入力端子がＲである場合には、パス上の入力端子
がＲの時にはＲであるが、ＦやＸやB0やB1である場合に
は１で失敗する。以下説明は省略する。FIG. 4 (3) is a two-input OR path-primitive truth table. In the case of a two-input OR, if the input terminal other than the input terminal on the path is 0, the R and F of the input terminal on the path propagate to the output. If the input terminal that is not the input terminal on the path is 1, the state is not activated, and even if the input terminals on the path are R and F, the operation fails with 1. When the input terminal not on the path is R, the input terminal on the path is R when the input terminal is R. However, when the input terminal on the path is F, X, B0, or B1, it fails with 1. The description is omitted below.

第４図（４）は２入力オアのNon−path−primitve、
すなわちパス上にないオアゲートの真理値表である。こ
の場合は、どちらか一方が０である場合に他方のR,Fが
伝播する。どちらか一方の入力が１である場合には出力
は１になることが多い。以下説明は省略する。なおアン
ドゲートの入力が４入力ある場合には、図に示すよう
に、２入力アンドのツリー構造で置換することが可能で
ある。勿論、４入力アンドの真理値表を直接構成しても
よい。FIG. 4 (4) shows a 2-input or non-path-primitve,
That is, a truth table of the OR gate not on the path. In this case, when either one is 0, the other R and F propagate. When one of the inputs is 1, the output is often 1. The description is omitted below. If there are four AND gate inputs, it can be replaced with a two-input AND tree structure as shown in the figure. Of course, a four-input AND truth table may be directly configured.

第４図（５）は反転回路すなわちインバータの真理値
表である。インバータは１が来たときに０を出すゲート
であるが、Path−Primitive、すなわち、パターンＩを
求める場合の真理値表はＲが入力されたときＦ、Ｆが入
力されたときにＲ、ＸのときはＸ、B0のときはB1、B1の
ときはB0、ＹのときはＹ、0,1のときにはエラーであ
る。Non−path−Primitiveすなわち、パターンIIを生成
する場合には０のとき１、１のとき０、ＲのときＦ、Ｆ
のときＲ、ＸのときＸ、B0のとき１、B1のとき０、Ｙの
ときＸである。FIG. 4 (5) is a truth table of the inverting circuit, that is, the inverter. The inverter is a gate that outputs 0 when 1 comes, but the path-primitive, that is, the truth table for obtaining the pattern I is F when R is input, and R and X when F is input. Is X, B1 is B1, B1 is B0, Y is Y, and 0,1 is an error. Non-path-Primitive, that is, when generating pattern II, it is 1 when it is 0, it is 0 when it is 1, and it is F and F when it is R.
R is X, X is X, B0 is 1, B1 is 0, and Y is X.

第５図（ａ）は本発明の機構の原理図で第５図（ｂ）
はその処理フローのブロック図である。同図（ａ），
（ｂ）において入力探索器I,IIはパターンＩとパターン
IIの候補となるパターンを注入するもの、組み合わせ回
路シミュレーション部13は候補のパターンに対する回路
の動作を模擬するもの、出力検査部14は候補のパターン
がパターンＩとIIの条件を満足することを確認するもの
である。出力検査部14はパターンＩとIIのどちらを生成
しているかを示す信号であるモード及び成功，失敗，不
明，不可能等の通知を入力探索部12に通知し、組み合わ
せ回路シミュレーション部13の生成モードを制御する。
組み合わせ回路シミュレーション13はパターンＩの生成
時には検査パスに対し、パス上にあるゲートの動作論理
とパス上にないゲートの動作論理を第３図の真理値表に
従って区別することにより信号の変化がパスの始点から
終点を伝わる様子を模擬する。パターンIIの生成時には
ゲートの動作論理はすべてパス上にないゲートのものと
なり、パターンIIのための回路動作をシミュレーション
する。入力探索部12ではパターンＩの生成時には入力探
索器Ｉが発生するパターンを組み合わせ回路シミュレー
ション部13に注入する。そのため、選択回路21を介して
入力探索器Ｉからの信号を選択出力する。また、パター
ンIIの生成のために入力探索器IIが動作し、パターンの
候補を組み合わせ回路シミュレーション部13に注入す
る。第３図（ｂ）の項番５で示すように、項番４でパタ
ーンＩが生成された場合、それをもとに項番５が決定さ
れ、それが制約条件となる。従って、固定条件IIは入力
探索器Ｉから情報を受け、パターンＩから発生される条
件により決められる。入力探索器Ｉから発生するパター
ンにも制約条件はあり、例えば、パスの始点となる入力
値をＦないしＲに固定する。これが固定条件Ｉであっ
て、入力探索器Ｉに与える。パターンＩはパターンIIの
制約条件のすべてを決めるものでそれは固定条件IIと検
査条件IIに別れている。FIG. 5A is a principle view of the mechanism of the present invention, and FIG.
Is a block diagram of the processing flow. FIG.
In (b), the input searchers I and II are the pattern I and the pattern
Injecting a pattern that is a candidate for II, combining circuit simulation unit 13 simulating the operation of the circuit for the candidate pattern, and output inspection unit 14 confirming that the candidate pattern satisfies the conditions of patterns I and II. Is what you do. The output inspection unit 14 notifies the input search unit 12 of a mode, which is a signal indicating which of the patterns I and II is being generated, and a notification of success, failure, unknown, impossible, and the like. Control the mode.
The combinational circuit simulation 13 distinguishes the operation logic of the gate on the path and the operation logic of the gate not on the path in accordance with the truth table of FIG. Simulates the transmission from the start point to the end point. When the pattern II is generated, the operation logics of the gates are all those of the gates not on the path, and the circuit operation for the pattern II is simulated. The input search unit 12 injects the pattern generated by the input search unit I into the combination circuit simulation unit 13 when generating the pattern I. Therefore, the signal from the input searcher I is selectively output through the selection circuit 21. The input searcher II operates to generate the pattern II, and injects the pattern candidates into the combinational circuit simulation unit 13. As shown by item No. 5 in FIG. 3 (b), when pattern I is generated by item No. 4, item No. 5 is determined based on the pattern I and becomes a constraint. Accordingly, the fixed condition II receives information from the input searcher I and is determined by the condition generated from the pattern I. There are also restrictions on the pattern generated from the input searcher I. For example, the input value serving as the starting point of the path is fixed to F or R. This is the fixed condition I, which is given to the input searcher I. The pattern I determines all the constraints of the pattern II, and is divided into a fixed condition II and an inspection condition II.

前の例では、項番５が制約条件、すなわち固定条件II
であるが、これを定めると組み合わせ回路シミュレーシ
ョン部13でそのゲート出力が決定され、項番６に示され
るように、g1,g2,g3の出力が011となる。従って、検査
条件IIとして、項番６が与えられ、これは入力探索器Ｉ
より決定されるものである。各入力探索器は入力のベク
トル空間の解を生成するように探索し、その探索が成功
か、失敗か、不明か、不可能かを出力検査部14より通知
される。探索において失敗した時にはバックトラックす
る。バックトラックにより探索開始時の状態に戻ってし
まった時には不可能であるとわかり、これを出力検査部
14に通知する。不明な場合には探索を前進させる。パタ
ーンIIの生成時に不可能が通知された時は、他のパター
ンＩを探索するモードに入る。例えば、第３図（ｂ）に
おいては、項番６においてパターンIIを生成することは
不可能であることがわかるので、項番７において、パタ
ーンＩを他のものに変えている。パターンＩの探索時に
不可能となった場合には、その検査パスを試験するテス
トパターンは存在しないことが証明される。例えば、項
番８ではパターンＩの生成が不可能であることが判明す
る。すなわちQ2がＦの１から０の変化に対するパターン
Ｉの生成は不可能であることが判明される。出力検査部
14は、パターンＩの生成モードでは検査条件Ｉを検査器
Ｉで検査する。これはパスの終点の出力信号線にＦない
しＲが伝播されることを見張っている。例えば、第３図
（ｂ）の項番４ではQ1,Q2,Q3が1,F,0であるという検査
条件Ｉの基では、D1にＲが生成され、パスの終点におい
て活性化論理が伝播されることが検査器Ｉでわかる。パ
ターンIIの生成モードでは検査条件IIを検査器IIで検査
する。検査器IIは入力探索器Ｉのパターンで値の確定し
ているものが対応する出力線に現れることを監視する。
但しＦについては０、Ｒについては１を監視する。例え
ば第３図（ｂ）において、項番11,12において、パター
ンＩが求められ、Q2のＲがD1端子にＦとして伝播するこ
とに成功する。クロックを入れた時にこのパターンＩが
生成されるような入力パターンIIを求めるために項番13
から17まで変化させる。Q2はＲであるからその前の値と
して０にし、クロックを入れた後１にならなくてはいけ
ないのでD2は１にするという項番13が制約条件として与
えられる。そして検査器IIは入力探索器Ｉのパターンで
値の確定しているものが対応する出力線に現れることを
監視する。このようにして項番14,15,16,17と進んでパ
ターンIIが生成される。このパターンは１クロックを入
れるとパターンＩになるものである。そしてQ2において
は０から１に変化するものである。その変化はパターン
Ｉの条件を満足するので出力まで伝播する。このように
本発明においては、いずれの生成モードにおいても条件
が成立した時に成功，失敗，不明，不可能，あるいはリ
セットの制御信号を入力探索部12に送る。但し、不可能
は探索が１周して元に戻った時に検出されるもので、入
力探索部12が検出したものを出力検査部14に伝えること
により、認知される。リセットはパターンの生成時に発
行されるが、パターンＩ生成時には最初のみリセットで
ある。In the previous example, item No. 5 is a constraint, that is, fixed condition II
However, when this is determined, the gate output is determined by the combinational circuit simulation unit 13, and the outputs of g1, g2, and g3 become 011 as shown in item 6. Accordingly, item number 6 is given as the inspection condition II, which is the input searcher I
It will be determined more. Each input searcher searches to generate a solution in the vector space of the input, and the output checking unit 14 notifies whether the search is successful, failed, unknown, or impossible. Backtrack if the search fails. When it returns to the state at the start of the search due to backtracking, it turns out that it is impossible, and this is output inspection unit
Notify 14. If unknown, advance search. When the impossibility is notified when the pattern II is generated, a mode for searching for another pattern I is entered. For example, in FIG. 3 (b), it can be seen that it is impossible to generate the pattern II in item No. 6, so in item No. 7, the pattern I is changed to another one. If it becomes impossible during the search for the pattern I, it is proved that there is no test pattern for testing the inspection path. For example, it turns out that the pattern I cannot be generated in the item No. 8. That is, it turns out that it is impossible to generate the pattern I for the change of F from 1 to 0 in Q2. Output inspection unit
In step 14, the inspection condition I is inspected by the inspection device I in the pattern I generation mode. This watches that F or R is propagated to the output signal line at the end point of the path. For example, in item No. 4 of FIG. 3B, under the inspection condition I that Q1, Q2, and Q3 are 1, F, and 0, R is generated in D1, and the activation logic propagates at the end point of the path. It can be seen that the inspection is performed by the inspection device I. In the generation mode of the pattern II, the inspection condition II is inspected by the inspection device II. The checker II monitors that a pattern whose value is determined in the pattern of the input searcher I appears on the corresponding output line.
However, 0 is monitored for F, and 1 is monitored for R. For example, in FIG. 3B, the pattern I is obtained in the item numbers 11 and 12, and the R of Q2 successfully propagates as F to the D1 terminal. In order to find an input pattern II that generates this pattern I when a clock is turned on,
To 17 Since Q2 is R, it must be set to 0 as its previous value, and must be set to 1 after the clock is turned on. Therefore, the item number 13 that D2 is set to 1 is given as a constraint. Then, the inspection device II monitors that a pattern whose value is determined in the pattern of the input search device I appears on the corresponding output line. Thus, the pattern II is generated by proceeding to item numbers 14, 15, 16, and 17. This pattern becomes pattern I when one clock is input. And in Q2, it changes from 0 to 1. The change satisfies the condition of the pattern I and propagates to the output. Thus, in the present invention, a control signal of success, failure, unknown, impossible, or reset is sent to the input search unit 12 when the condition is satisfied in any of the generation modes. However, the impossibility is detected when the search returns to its original state after one round, and is recognized by transmitting the detection detected by the input search unit 12 to the output inspection unit 14. The reset is issued when the pattern is generated, but is reset only at the beginning when the pattern I is generated.

第６図は、第５図の原理図を第３図（ａ）の実施例に
応用した場合の入力パターン生成回路の回路図である。
g1,g2,g3,g4は第３図（ａ）に示された組み合わせ回路
である。組み合わせ回路の入力数すなわちレジスタ数＋
外部入力数に対応する入力探索器を２組合成し、それぞ
れ入力探索器Ｉ及び入力探索器IIとして、選択回路21を
介して組み合わせ回路に与える。この実施例ではレジス
タの出力がQ1,Q2,Q3で外部入力がDIと＊Ｅであるから入
力探索器Ｉ及びIIの出力はそれぞれ５つとなっている。
入力探索器Ｉの出力は入力探索器IIに接続されている。
入力探索器Ｉ及びIIの出力はモードによって選択される
選択回路21を介して組み合わせ回路の入力となってい
る。組み合わせ回路にはQ1,Q2,Q3が入力され、DIと＊Ｅ
は組み合わせ回路をバイパスしている。組み合わせ回路
の出力であるg4とバイパスされたDI、＊Ｅは出力検査部
14の検査器Ｉ及び検査器IIに入力され、それぞれモード
に対して選択された出力信号が入力探索部12の入力探索
器Ｉ及びIIにフィードバックされている。この信号は成
功，失敗，不明，不可能及びリセットの通知である。FIG. 6 is a circuit diagram of an input pattern generation circuit when the principle diagram of FIG. 5 is applied to the embodiment of FIG. 3 (a).
g1, g2, g3, g4 are combinational circuits shown in FIG. 3 (a). Number of inputs of combinational circuit, ie, number of registers +
Two sets of input searchers corresponding to the number of external inputs are synthesized and given to the combinational circuit via the selection circuit 21 as an input searcher I and an input searcher II, respectively. In this embodiment, since the outputs of the registers are Q1, Q2, and Q3 and the external inputs are DI and * E, the outputs of the input searchers I and II each have five outputs.
The output of the input searcher I is connected to the input searcher II.
Outputs of the input searchers I and II are input to a combinational circuit via a selection circuit 21 selected according to a mode. Q1, Q2, Q3 are input to the combination circuit, DI and * E
Is bypassing the combinational circuit. G4, which is the output of the combinational circuit, and DI and * E, which are bypassed, are output inspection units
The output signals input to the fourteen testers I and II and selected for the respective modes are fed back to the input searchers I and II of the input search part 12. This signal is a notification of success, failure, unknown, impossible and reset.

第６図の入力パターン生成回路の動作を第７図を用い
て順に説明する。第７図（ａ）は第３図（ｂ）のパター
ンＩとIIの生成における項番１の状態である。パターン
Ｉの生成であるから選択回路21は入力探索器Ｉ側に接続
され出力検査部14においても検査器Ｉの出力が選択され
ている。項番１に示すようにQ2をＦに固定する。Q2をＦ
にすると組み合わせ回路のg2の１つの入力とg1の入力に
おいてQ2がＦとなって入力される。入力探索器Ｉのその
他の出力Q1,Q3,DI,＊ＥはＸであるから、g2の他の入力Q
3はＸ、g3の一方の入力がQ1で、g3の他方の入力にはg1
の出力であるＦの反転であるＲが入力される。従って、
g2の出力はＩであり、g3の出力はg3の一方の入力がＸで
あるから不明のＹとなる。従ってg4の出力もＹとなる。
g4の出力はD1であるからD1＝Ｙとして検査器Ｉに入力さ
れる。検査器ＩはこのＹをセンスして不明という結果を
探索器Ｉ側に通知する。入力探索器Ｉは検査器Ｉから不
明であるという通知を受けることにより項番２の状態す
なわちQ1に０を入れる。すると、第３図（ｂ）に示され
るように、B1であって失敗する。従って入力探索器１は
項番３の状態すなわちQ1を０から１に変化させる。する
と検査器ＩはD1にＹ、すなわち不明の状態であることを
センスし入力探索器Ｉに通知する。項番４の状態になっ
てQ3をさらに０にする。するとD1がＲとなって成功にな
る。そしてパターンIIの生成モードに移る。すなわち選
択回路21を入力探索器IIの状態、検査器IIの出力を入力
探索器にフィードバックするように選択回路のモードを
切り換える。項番５において、Q1,Q2,Q3をそれぞれ1,1,
0とすると組み合わせ回路の出力g4は０となり、項番５
のD1＝１に反するため失敗となる。これはQ2のＦの伝播
を可能にするパターンＩは生成されるが、パターンIIが
生成されないことを意味する。従って、もう一度パター
ンＩの生成モードに入る。すなわち入力探索器Ｉ、検査
器Ｉを用いる。The operation of the input pattern generation circuit of FIG. 6 will be described in order with reference to FIG. FIG. 7 (a) shows the state of item No. 1 in the generation of patterns I and II in FIG. 3 (b). Since the pattern I is generated, the selection circuit 21 is connected to the input searcher I side, and the output of the tester I is also selected in the output tester 14. Q2 is fixed to F as shown in item 1. Q2 to F
Then, Q2 becomes F at one input of g2 and the input of g1 of the combinational circuit. Since the other outputs Q1, Q3, DI, and * E of the input searcher I are X, the other inputs Q2 of g2
3 is one input of X and g3 is Q1, and the other input of g3 is g1
R, which is the inversion of F, which is the output of R, is input. Therefore,
The output of g2 is I, and the output of g3 is unknown Y because one input of g3 is X. Therefore, the output of g4 is also Y.
Since the output of g4 is D1, it is input to the inspection device I as D1 = Y. The tester I senses this Y and notifies the searcher I that the result is unknown. The input searcher I receives 0 from the checker I to notify that it is unknown, and puts 0 in the state of item No. 2, that is, Q1. Then, as shown in FIG. 3 (b), it is B1 and fails. Accordingly, the input searcher 1 changes the state of item No. 3, that is, Q1 from 0 to 1. Then, the inspector I senses Y, that is, the unknown state, to D1, and notifies the input searcher I. In the state of item No. 4, Q3 is further reduced to 0. Then, D1 becomes R and becomes a success. Then, the mode shifts to the pattern II generation mode. That is, the mode of the selection circuit is switched so that the selection circuit 21 feeds back the state of the input searcher II and the output of the checker II to the input searcher. In item number 5, Q1, Q2, and Q3 are 1,1,
If it is set to 0, the output g4 of the combinational circuit becomes 0, and
Fails because it is against D1 = 1. This means that pattern I, which allows the propagation of F in Q2, is generated, but pattern II is not. Accordingly, the mode of generating the pattern I is again entered. That is, the input searcher I and the checker I are used.

第７図（ｂ）は項番４の状態である。すなわちQ1が
１、Q2がＦ、Q3が０となっている。この時、組み合わせ
回路の出力はＲとなって、検査器Ｉは探索器Ｉが成功で
あることを通知している。FIG. 7B shows the state of item No. 4. That is, Q1 is 1, Q2 is F, and Q3 is 0. At this time, the output of the combinational circuit becomes R, and the tester I notifies that the searcher I is successful.

第７図（ｃ）は項番６の状態である。すなわち、項番
６はパターンIIの生成の後半部分であって、入力探索器
IIの出力のQ3,Q2,Q1はそれぞれ0,1,1に固定されている
が、DIと＊ＥはＸの状態である。モードはパターンIIの
状態であるから入力探索器IIの結果が組み合わせ回路に
入力する。Q2が１であるからg1の出力は０、g2の出力は
Q3が０であるから１、g3の出力はg1が０であるから１と
なる。従って、g4には１が入力され、D1は０となる。こ
の０を検査器IIに入れると、検査器IIにおいては、制約
条件であるD1,D2,D3が1,0,0であることは予め記憶され
ているので、その内のD1に対してチェックを行う。今の
場合、g4の出力が０であるから記憶されているD1＝１に
反して矛盾する。従って、失敗を意味する不可能を入力
探索器側に通知する。なお、入力探索器Ｉの出力はパタ
ーンＩの生成が成功した時点での項番４に対応するQ1,Q
2,Q3の値である1,F,0及びDI,＊ＥのX,Xの状態を出力し
たままとなっている。FIG. 7C shows the state of item No. 6. That is, item No. 6 is the latter half of the generation of pattern II,
Although the outputs Q3, Q2, and Q1 of the II are fixed to 0, 1, and 1, respectively, DI and * E are in the X state. Since the mode is the state of the pattern II, the result of the input searcher II is input to the combinational circuit. Since Q2 is 1, the output of g1 is 0 and the output of g2 is
Since Q3 is 0, the output is 1 and the output of g3 is 1 because g1 is 0. Therefore, 1 is input to g4, and D1 becomes 0. When this 0 is put into the tester II, it is stored in advance that the constraint conditions D1, D2, and D3 are 1, 0, 0. I do. In this case, since the output of g4 is 0, it contradicts the stored D1 = 1. Therefore, the input searcher is notified of the impossibility indicating failure. The output of the input searcher I is Q1, Q1 corresponding to the item number 4 when the pattern I is successfully generated.
The state of X, X of 1, F, 0 and DI, * E which are the values of 2, Q3 is still output.

第７図（ｄ）は項番７の状態である。項番７は再度、
パターンＩを求めるための状態であって入力探索器Ｉ及
び検査器Ｉを用いる。項番７はQ1が１、Q2がＦ、Q3が１
になっている。DIと＊ＥはＸである。入力探索器Ｉのこ
れらの出力が選択回路21を介して組み合わせ回路13に与
えられる。g1の出力はQ2がＦであるからＲとなる。g2の
出力はQ3が１であってQ2がＦであるからＲとなる。g3の
出力はQ1が１であるからg3の入力のＲを伝播したＦにな
る。従って、g4にはＲとＦが入力されるのでB1、すなわ
ち、１であって失敗する。項番８を形成するために、入
力探索器ＩはQ1,Q2,Q3,DI,＊ＥがX,F,X,X,Xとなって開
始状態すなわち項番１の状態と同じになって不可能とな
る。このとき、Q2のＦを伝播する条件はない。すなわ
ち、不可能であることが判明するので、パターンＩに対
してはQ2のＲの伝播を行うように制御され、項番９とな
る。FIG. 7D shows the state of item No. 7. No. 7 is again
This is a state for obtaining the pattern I, and uses the input searcher I and the checker I. For item number 7, Q1 is 1, Q2 is F, and Q3 is 1.
It has become. DI and * E are X. These outputs of the input searcher I are provided to the combination circuit 13 via the selection circuit 21. The output of g1 is R because Q2 is F. The output of g2 is R because Q3 is 1 and Q2 is F. Since Q1 is 1, the output of g3 is F that has propagated the R of the input of g3. Therefore, since R and F are input to g4, B1, ie, 1, fails. In order to form the item No. 8, the input searcher I determines that Q1, Q2, Q3, DI, * E become X, F, X, X, X and becomes the same as the start state, that is, the state of the item No. 1. Impossible. At this time, there is no condition for propagating F of Q2. That is, since it is determined that it is impossible, the pattern I is controlled to propagate the R of Q2, and the item No. 9 is obtained.

第７図（ｅ）は項番９の状態である。Q2がＲに固定さ
れる。このとき組み合わせ回路において、g1の出力がＦ
となるが、Q1がＸであるため、g3の出力は不明のＹ、g2
の出力はＸとなってg4の出力はＹとなって不明の状態で
ある。従って、先に進むため、Q1を０にする。第４図
（ａ）に示すように、この場合には、D1が０となって失
敗するため、項番11に移ってQ1を１に変える。このとき
にはD1がＹとなって不明であるため、さらに木探索を前
進させるため、Q3のＸを０に変える。このときにD1はＦ
となって成功する。この項番12の状態が第７図（ｆ）で
ある。入力探索器Ｉの出力がQ1が１、Q2がＲ、Q3が０及
びD1がＸ、＊ＥがＸである。このとき組み合わせ回路に
入力される信号を用いるとg1の出力はQ2がＲであるから
Ｆとなる。g2の出力はQ3が０であるから１である。g3の
出力はQ1が１でg1の出力がＦであるからＲとなる。従っ
てg4の出力はＦになって活性化状態が伝播することにな
り成功となる。すなわちパターンＩが求まったことにな
る。これを検査器Ｉが入力探索器に成功として通知す
る。FIG. 7E shows the state of item No. 9. Q2 is fixed to R. At this time, in the combinational circuit, the output of g1 is F
However, since Q1 is X, the output of g3 is unknown Y, g2
Is X and the output of g4 is Y, which is unknown. Therefore, Q1 is set to 0 to proceed. As shown in FIG. 4 (a), in this case, D1 becomes 0 and a failure occurs. Therefore, the process proceeds to item No. 11, and Q1 is changed to 1. At this time, since D1 becomes Y and is unknown, X of Q3 is changed to 0 to further advance the tree search. At this time, D1 is F
And succeed. The state of item No. 12 is shown in FIG. 7 (f). The output of the input searcher I is 1, Q1 is R, Q2 is R, Q3 is 0, D1 is X, and * E is X. At this time, if the signal input to the combinational circuit is used, the output of g1 becomes F because Q2 is R. The output of g2 is 1 because Q3 is 0. The output of g3 is R because Q1 is 1 and the output of g1 is F. Therefore, the output of g4 becomes F, and the activated state is propagated, which is successful. That is, the pattern I is obtained. The tester I notifies the input searcher of success.

項番13に移る。第７図（ｇ）は項番13の状態で入力探
索器II及び検査器IIが接続された状態である。項番12で
求まった論理から、Q1が１、Q2が０、Q3が０という制約
条件が入力探索器２より出力され、検査器IIにおいて
は、D1,D2,D3がそれぞれ1,1,0であることを記憶してお
く。そしてパターンIIの生成を行う。項番13の状態か
ら、g1,g2,g3がそれぞれ1,1,0であることになり、g4の
出力は１すなわちD1が１となる。しかしD2はＸの状態で
あるから失敗に終わる。そのため項番15に移る。すなわ
ちDIをＸから０に変える。これを変えてもD2はＸのまま
であるから不明である。従って木探索を前進させ、＊Ｅ
をさらに０に変える。Ｅで０であると、D2が０であるか
ら不明となる。Move to No.13. FIG. 7 (g) shows a state where the input searcher II and the checker II are connected in the state of item No. 13. From the logic obtained in item number 12, the constraint that Q1 is 1, Q2 is 0, and Q3 is 0 is output from the input searcher 2, and in the checker II, D1, D2, and D3 are 1, 1, 0, respectively. Is stored. Then, a pattern II is generated. From the state of item number 13, g1, g2, and g3 are 1, 1, and 0, respectively, and the output of g4 is 1, that is, D1 is 1. However, since D2 is in the state of X, it fails. Therefore, it moves to No. 15. That is, DI is changed from X to 0. Even if this is changed, it is unknown because D2 remains X. Therefore, the tree search is advanced and * E
Is further changed to 0. If E is 0, it becomes unknown because D2 is 0.

第７図（ｈ）は項番17の状態である。入力探索器２の
出力はQ1,Q2,Q3,DI,＊Ｅが1,0,0,0,1の状態である。こ
のときg1の出力はQ2が０であるから１、g2の出力はg2、
g3もともに０であるから１、g3の出力はg1の出力が１、
Q1の出力が１であるから０であって、g4の出力は１とな
る。従って、D1が１となる。さらにDIが０、＊Ｅが１で
あることから、D2,D3はそれぞれ1,0となる。これは成功
の状態である。すなわちパターンIIも求められたことを
意味する。FIG. 7 (h) shows the state of item No. 17. The output of the input searcher 2 is in a state where Q1, Q2, Q3, DI, * E are 1,0,0,0,1. At this time, the output of g1 is 1, since Q2 is 0, the output of g2 is g2,
Since g3 is also 0, the output of g1 is 1 and the output of g1 is 1.
Since the output of Q1 is 1, it is 0, and the output of g4 is 1. Therefore, D1 becomes 1. Further, since DI is 0 and * E is 1, D2 and D3 are 1,0, respectively. This is a state of success. That is, it means that the pattern II was also obtained.

第８図は入力探索器のハードウェアの構成図である。
（ａ）は入力探索器のブロック図、（ｂ）はその動作概
要図、（ｃ）は入力探索器の第ｉ番目のセルIsiの内部
の構成図である。FIG. 8 is a block diagram of the hardware of the input searcher.
(A) is a block diagram of an input searcher, (b) is an operation schematic diagram, and (c) is a configuration diagram of the inside of an i-th cell Isi of the input searcher.

入力探索器はクロックに同期してパターンを取り替え
る。初期状態では全ISの出力はＸである。MD.2＝０によ
りactiveであるISの出力は、第８図（ｃ）に示されるよ
うに、 と変化する。ＶはMD.0により０または１が指定される。
MD.2＝１のときinactiveであるISの出力は、MD.1、０に
より0,R,F,1のいずれかに固定される。出力検査部14の
検査器からくるバックトラック信号Btrkに関し、Btrk＝
00のとき入力探索器は動作しない。Btrk＝01のとき入力
探索器はリセットする（すべてのISの出力をＸとす
る）。Btrk＝10のとき入力探索器は前進する。Btrk＝11
のとき入力探索器は後退すなわちバックトラックする。
キャリ（CR,CL）は、入力探索器においてactiveとなっ
ているIS（MD.2＝０）の状態を伝達する。CRは自分より
左のISの出力がすべてＸでないとき、１となる。CLは自
分より右にＶを出力しているISがあるとき、１となる。
最も左のIS（IS₀）のCR入力値は１、最も右のIS（I
S_n-1）のCL入力値は０とする。The input searcher replaces the pattern in synchronization with the clock. In the initial state, the outputs of all ISs are X. The output of the IS that is active due to MD.2 = 0, as shown in FIG. And change. For V, 0 or 1 is designated by MD.0.
When MD.2 = 1, the output of the inactive IS is fixed to one of 0, R, F, and 1 by MD.1,0. Regarding the backtrack signal Btrk coming from the inspection device of the output inspection unit 14, Btrk =
When 00, the input searcher does not operate. When Btrk = 01, the input searcher is reset (outputs of all ISs are X). When Btrk = 10, the input searcher moves forward. Btrk = 11
, The input searcher moves backward, that is, backtracks.
The carry (CR, CL) transmits the state of IS (MD.2 = 0) that is active in the input searcher. CR becomes 1 when all the outputs of ISs to the left of the self are not X. CL becomes 1 when there is an IS that outputs V to the right of itself.
Most CR input value of the left IS (IS ₀₎ is 1, the rightmost IS (I
The CL input value of S _n-1 ) is set to 0.

例えば入力探索器が第８図（ｂ）の状態にあるとき
（すべてのモード信号MDi＝000とする）、前進する場
合、Ｘを出力している最も左にあるISの出力値をＶとす
る。すなわち、CR＝１を入力しており、かつＸを出力し
ているIS₉の出力を０とする。後退する場合、Ｖを出力
している最も右にあるISの出力値を （反転）とし、それより右にあるISの出力をＸとする。
すなわち、CL＝０を入力しており、かつ０を出力してい
るIS₆の出力を１とし、CL＝０を入力しており、かつ１
を出力しているIS₇,IS₈の出力をＸとする。For example, when the input searcher is in the state shown in FIG. 8 (b) (all the mode signals MDi = 000), when moving forward, the output value of the leftmost IS outputting X is V. . That is, the output of IS ₉ that has input CR = 1 and outputs X is set to 0. When retreating, change the output value of the rightmost IS that is outputting V (Inverted), and let X be the output of IS located to the right of it.
In other words, the output of IS ₆ that inputs CL = 0 and outputs 0 is set to 1, the input of CL = 0 is set to 1 and
Let X be the outputs of IS ₇ and IS ₈ that output.

第８図（ｃ）と（ｄ）は、それぞれ入力探索器の各セ
ルISiの内部のブロック構造と該各ブロックの真理値表
である。CR_iのブロックはCR_i-1から１ビットの情報を受
け取り、MD_iから３ビットの情報を受け、CR_iを出力す
る。真理値表に示すように、初期値は０とし、CR_i-1が
ａのとき、そして、MD_i＝１＊＊のときにCR_iはａとな
る。CR_i-1の状態に係わらず、PG_iが０または１のときそ
してMD_i＝０＊＊のときにCR_iは１となる。PG_iがＸであ
る場合には、CR_iは０となる。その出力は３ビットであ
る。FIGS. 8 (c) and (d) are a block structure inside each cell ISi of the input searcher and a truth table of each block, respectively. Block CR _i receives one bit of information from the CR _i-1, receives the 3-bit information from the MD _i, and outputs the CR _i. As shown in the truth table, the initial value is set to 0, when CR _i-1 is a, and, CR _i becomes a when MD _i = 1 **. Regardless of the state of the CR _i-1, CR _i is 1 to and when MD _i = 0 ** when PG _i is 0 or 1. If PG _i is X, CR _i is zero. Its output is 3 bits.

PG_iの出力を決定する場合、現在のPG_iがａであって、
バック・トラック信号Btrkが00のとき、次のPG_iはａと
なる。モード信号MD_iが100のとき、そしてバック・トラ
ック信号Btrkが00でなければ、PG_iは０となる。モード
信号MD_iが111のときで、かつまた、Btrkが00でなけれ
ば、PG_iは１となる。MD_iが110、Btrkが00でないとき、P
G_iはＦとなる。MD_i＝101,Btrkが00でないときPG_iはＲと
なる。MD_iが０＊＊,Btrkが01のときにPG_i＝はＸとな
り、MD_iが０＊ａで現在のPG_i＝Ｘで、CC_i＝１＊,Btrk＝
10のとき次のPG_iはａとなる。そしてMD_iの上位ビットが
０、そして現在のPG_iがa,Btrkが10のとき、次のPG_iはａ
となる。MD_i＝０＊０で、現在のPG_iが０であって、Btrk
が1,1であって、さらにCC_iの下位ビットが０のときに次
のPG_iは１となる。また、現在のPG_iが0,CC_iの下位ビッ
トが１のときに次のPG_iは０、現在のPG_iが1,CC_iの下位
ビットが０のとき次のPG_iはＸ、現在のPG_iが１のとき
で,CC_iの下位ビットが１のときに次のPG_iは１、現在のP
G_iがＸのときで,CC_iが＊＊のときには次のPG_iはＸとな
る。また、MD_iが０＊１で、かつBtrkが11である場合に
は、次のPG_iは、現在のPG_iが1,CC_iの下位ビットが０の
ときに０、現在のPG_iが1,CC_iの下位ビットが１であると
き１、PG_iが０でCC_iの下位ビットが０のときＸ、PG_iが
0,CC_iの下位ビットが１のときに０、PG_iがＸであってCC
_iが＊＊のとき、Ｘとなる。When determining the output of PG _i, current PG _i is an a,
When back-track signal Btrk is 00, the next PG _i will be a. When the mode signal MD _i is 100, and if not back-track signal Btrk is 00, PG _i is zero. When the mode signal MD _i is 111 and Btrk is not 00, PG _i becomes 1. When MD _i is 110 and Btrk is not 00, P
G _i is the F. When MD _i = 101 and Btrk is not 00, PG _i becomes R. When MD _i is 0 ** and Btrk is 01, PG _i = becomes X. When MD _i is 0 * a and the current PG _i = X, CC _i = 1 * and Btrk =
At 10, the next PG _i becomes a. Then, when the upper bit of MD _i is 0, the current PG _i is a, and Btrk is 10, the next PG _i is a
Becomes MD _i = 0 * 0, the current PG _i is 0, and Btrk
Is 1,1, and when the lower bit of CC _i is 0, the next PG _i becomes 1. When the current PG _i is 0 and the lower bit of CC _i is 1, the next PG _i is 0. When the lower bit of the current PG _i is 1 and CC _i is 0, the next PG _i is X and the current PG _i is X. when PG _i is 1, the following when the lower bits of the CC _i is 1 PG _i is 1, the current P
When G _i is X and CC _i is **, the next PG _i is X. Further, when the MD _i is 0 * 1, and Btrk is 11, the next PG _i, current PG _i is 1, CC _i 0 when the lower bit is 0, the current PG _i 1, when the lower bit of CC _i is 1, 1; when PG _i is 0, and when the lower bit of CC _i is 0, X, PG _i
0, 0 when the lower bit of CC _i is 1, PG _i is X and CC
_{When i} is **, it becomes X.

第９図は第３図（ｂ）の各項番の固定条件を生成する
セルIS_{ｉ（ｉ＝０}〜₄₎のモードパターン図である。項番
１から８ではQ2をＦに固定するためIS₁のMD_iを110にし
ている。また項番５から６ではQ1,Q2を１にするためIS₀
とIS₁のMD_iを111にし、Q3を０にするためIS₂のMD_iを100
にしている。FIG. 9 is a mode pattern diagram of a cell ISi _{(i = 0} to ₄₎ for generating the fixed condition of each item number in FIG. 3 (b). From item 1 8, Q2 is a 110 MD _i of IS ₁ for fixing to the F. The IS to the item number in 5 from 6 Q1, Q2 to 1 ₀
And the MD _i of IS ₁ is 111, and the MD _i of IS ₂ is 100 to make Q3 0
I have to.

項番９〜16ではQ2をＲにするため、IS₁のMD_iを101に
し、項番13から16では、Q1を１にするためIS₀のMD_iを11
1にし、Q2とQ3を０にするためIS₁とIS₂のMD_iを100とし
ている。To the No. 9-16 in Q2 to R, the MD _i of IS ₁ to 101, in the item number 13 16, the MD _i of IS ₀ to Q1 to 1 11
The MD _i of IS ₁ and IS ₂ is set to 100 in order to set ₁ and Q 2 and Q 3 to 0.

第10図（ａ）は本発明の全体処理のフロー図である。
S21においてパスを設定する。すなわちパターンＩのた
めの制約条件を設定し、S22でパターンＩの生成を行
う。パターンＩが生成できない場合すなわち不可能であ
る場合には、テスト不可能とする。パターンＩが生成さ
れた「成功」である場合にはS23に移り、パターンIIの
ための制約条件の設定を行って、S24でパターンIIの生
成を行う。もしパターンIIの生成ができない場合すなわ
ち不可能である場合にはS22に戻ってパターンＩの生成
を再度行う。S24でパターンIIの生成が成功した場合、
すなわち解が発見された場合には。パターンI,パターン
II及びパターンＩに対する期待値を格納する。FIG. 10 (a) is a flowchart of the overall processing of the present invention.
A path is set in S21. That is, a constraint condition for the pattern I is set, and the pattern I is generated in S22. If the pattern I cannot be generated, that is, if the pattern I cannot be generated, it is determined that the test cannot be performed. If the pattern I is "successful", the process proceeds to S23, where the constraint conditions for the pattern II are set, and the pattern II is generated in S24. If the pattern II cannot be generated, that is, if the pattern II cannot be generated, the process returns to S22 and the pattern I is generated again. If the generation of pattern II is successful in S24,
That is, if a solution is found. Pattern i, pattern
Store expected values for II and pattern I.

第10図（ｂ）はパス設定S21における処理フローであ
る。与えられたパスに基づきパス上にないゲートとパス
上にあるゲートの動作論理を区別して設定する。パス上
にあるゲートについては、入力ピンのどれがパス上にあ
るかも認識し、動作論理と対応するように設定する。ま
たパスの始点をＲかＦに設定する（S25）。FIG. 10 (b) is a processing flow in the path setting S21. Based on a given path, the operation logic of a gate not on the path and a gate on the path are distinguished and set. For the gates on the path, which of the input pins are on the path is also recognized, and the setting is made so as to correspond to the operation logic. The start point of the path is set to R or F (S25).

第10図（ｃ）はパターンＩの生成の処理S22に対する
フロー図である。S26において入力のうち値に自由度が
あるもの、すなわちＸであるものから、１つの入力を選
択し、その値を０乃至１にする。S27に移り、組み合わ
せ回路シミュレーション部13の真理値表に基づき、シミ
ュレーションを行う。この場合の真理値表はプリミティ
ブな方を用いる。S28において、パス終点にＦないしＲ
が検出されたかを出力検査部14でチェックする。もしイ
エスであるならば、パターンＩの発見を通知する（S2
9）。もしノーであるならば、可能性があるかどうかをS
30で検査し、それがイエスであるなら、戻って自由度の
あるものを０または１に倒す。可能性がない場合には、
S31に移る。そして最も最近、値をＸから０（乃至１）
に倒し、かつその値を１（乃至０）に取り替えていない
入力の値を１（乃至０）に取り替える。またそれ以後Ｘ
から０（乃至１）に倒した入力については、すでに値を
取り代えているので、値をＸに戻す。そしてS32に移
る。ここでは、パス始点のみＲないしＦで、他はすべて
Ｘに戻ってしまったかどうかをチェックする（S32）。
もしイエスであるならば、不可能な状態であるから解な
しとして通知する（S33）。もしそうでなければ、S27に
戻ってシミュレーションを続行する。FIG. 10 (c) is a flow chart for the process S22 of generating the pattern I. In S26, one input is selected from inputs having a degree of freedom, that is, X, and its value is set to 0 or 1. In S27, a simulation is performed based on the truth table of the combinational circuit simulation unit 13. The truth table in this case uses the primitive one. In S28, F or R
Is checked by the output inspection unit 14. If yes, notify the discovery of pattern I (S2
9). If no, check if there is a possibility S
Inspect at 30, and if it is yes, go back and knock anything to 0 or 1. If there is no possibility,
Move to S31. And the most recent value from X to 0 (or 1)
And the value of the input that has not been replaced with 1 (or 0) is replaced with 1 (or 0). Also after that X
Since the value of the input from 0 to 1 (or 1) has already been replaced, the value is returned to X. And it moves to S32. Here, it is checked whether or not only the path start point is R or F, and all others have returned to X (S32).
If yes, it is notified that there is no solution because it is impossible (S33). If not, return to S27 and continue the simulation.

第10図（ｄ）はパターンIIのための制約条件の設定S2
3の処理フローである。S41において、パターンＩで確定
した値をもつ入力についてはパターンIIの探索ではその
入力をその確定値に固定する。ただし、パスの始点値が
Ｒの場合は０、Ｆの場合は１に固定する。そしてS42に
移って、組み合わせ回路の入力と出力に関係がある場
合、すなわち、クロックを打つとある出力の値がある入
力の値として伝わる場合、すなわち、レジスタの入力と
出力との間に関係がある場合、パターンＩで値の確定し
ている入力に対応する出力の値を入力の値に固定する。
ただし、入力値がＲの場合は１、Ｆの場合は０に固定す
る。FIG. 10 (d) shows the setting conditions S2 for the pattern II.
3 is a processing flow of FIG. In S41, for an input having a value determined in pattern I, the input is fixed to the determined value in the search for pattern II. However, if the starting point value of the path is R, it is fixed to 0, and if it is F, it is fixed to 1. Then, proceeding to S42, when there is a relationship between the input and the output of the combinational circuit, that is, when the value of one output is transmitted as a certain input value when the clock is turned on, that is, the relationship between the input and the output of the register is In some cases, the output value corresponding to the input whose value is determined in the pattern I is fixed to the input value.
However, when the input value is R, it is fixed at 1, and when it is F, it is fixed at 0.

第10図（ｅ）はパターンIIの生成S24の処理フロー図
である。S43において、まず入力のうち値に自由度があ
るもの、すなわち、Ｘであるものから１つの入力を選択
し、その値を０ないし１に倒す。そしてS44において、
組み合わせ回路シミュレーション部13の真理値表に基づ
くシミュレーションを行う。この場合の真理値表はノン
プリミティブな方を用いる。S45において、出力値が出
力の固定条件に一致したかを観測し、もしイエスである
ならばパターンIIの発見となる。もしノーである場合に
は、不一致かどうかを見る（S46）。不一致でない場合
にはS43のシミュレーションに戻り、イエスである場合
にはS47になる。そしてここでは、最も最近、値をＸか
ら０（乃至１）に倒し、かつその値を１（乃至は０）に
取り代えていない入力の値を１（乃至０）に取り代え
る。またそれ以後のＸから０（乃至は１）に倒した入力
については、既に値を取り代えているので値をＸに戻
す。そしてS48に移って、ここで固定条件以外の入力値
がすべてＸに戻ったかどうかを観測する（S48）。もし
戻ってしまったならば、解なし（S49）となるが、戻っ
ていなければノーとなってシミュレーションのS44に戻
る。FIG. 10 (e) is a processing flowchart of generation S24 of pattern II. In S43, first, one input is selected from inputs having a degree of freedom, that is, X, and the value is reduced to 0 or 1. And in S44,
A simulation based on the truth table of the combinational circuit simulation unit 13 is performed. In this case, the non-primitive truth table is used. In S45, it is observed whether the output value matches the fixed condition of the output, and if yes, the pattern II is found. If no, it is determined whether there is a mismatch (S46). If not, the process returns to the simulation in S43, and if yes, the process goes to S47. In this case, the value is changed from X to 0 (or 1) most recently, and the value of the input that has not been replaced with 1 (or 0) is replaced with 1 (or 0). In addition, the value of the input that is changed from X to 0 (or 1) thereafter is returned to X because the value has already been replaced. Then, the process proceeds to S48, where it is observed whether or not all the input values other than the fixed conditions have returned to X (S48). If it returns, there is no solution (S49), but if it has not returned, it returns no and returns to S44 of the simulation.

〔発明の効果〕〔The invention's effect〕

以上詳細に説明したように、本発明によれば、従来困
難であったLSIのディレイ故障の検査が可能となる。さ
らに、そのために必要なテスタは従来のスキャンテスト
用のスタティックな故障検査用のテスタに、高速なクロ
ックパルスを２発打つ回路を追加したものでよく、簡単
に構成できる。As described above in detail, according to the present invention, it is possible to inspect the LSI for a delay failure, which has been difficult in the past. Further, the tester required for this purpose may be a conventional tester for static failure inspection for scan test, to which a circuit for emitting two high-speed clock pulses may be added, and can be easily configured.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明のシステム構成図、 第２図（ａ）は本発明のシステムの処理概要図、 第２図（ｂ）は本発明のパターン生成部の構成図、 第２図（ｃ）はテスト部の処理フローを示す図、 第２図（ｄ）は入力パターンＩを求めるパターン生成部
の動作概念図、 第２図（ｅ）は入力パターンIIを求めるパターン生成部
の動作概念図、 第３図（ａ）は本発明のパターンI,パターンIIを求める
ために用いられる実施例に用いる回路図、 第３図（ｂ）はパターンＩとIIの生成手順を示す探索順
序の実施例図、 第３図（ｃ）はテスト部の処理フロー、 第３図（ｄ）は本発明の動作説明を示す回路図、 第３図（ｅ）は本発明の動作説明を示すタイムチャー
ト、 第４図は入力パターンＩのためのシミュレーションを示
す図、 第５図（ａ）は本発明の機構原理図、 第５図（ｂ）はパターン生成回路の動作概要図、 第６図は本発明の入力パターン生成回路図、 第７図は第３図（ｂ）のパＩとIIの生成における項番の
状態を示す図であり、（ａ）項番１の状態、（ｂ）は項
番４の状態、（ｃ）は項番６の状態、（ｄ）は項番７の
状態、（ｅ）は項番９の状態、（ｆ）は項番12の状態、
（ｇ）は項番13の状態、（ｈ）は項番17の状態、 第８図（ａ）は入力探索器きブロック図、 第８図（ｂ）は第８図（ａ）の動作概要図、 第８図（ｃ）は入力探索器の第ｉ番目のセルIs_iの内部
構成図、 第８図（ｄ）は入力探索器の各ブロックの真理値表、 第９図は第３図（ｂ）の各項番の固定条件を生成するセ
ルのモードパターン、 第10図（ａ）は本発明の全体処理に対するフロー図、 第10図（ｂ）本発明のパス設定における処理フロー、 第10図（ｃ）は本発明のパターンＩの生成処理に対する
フロー図、 第10図（ｄ）は本発明のパターンIIのための制約条件の
設定用の処理フロー、 第10図（ｅ）は本発明のパターンIIの生成処理に対する
フロー図、 第11図は従来のスキャンパス方式を示すブロック図であ
る。 91……入力パターン生成手段 92……期待値 93……テスト手段 S21,S23……パス設定手段 S22……パターンＩ生成手段 S24……パターンII生成手段 S26,S43……選択手段 S27,S44……シミュレーション手段 S28……検出手段 S31,S32,S47,S48……木探索手段 S45,S46……検査手段FIG. 1 is a system configuration diagram of the present invention, FIG. 2 (a) is a schematic processing diagram of the system of the present invention, FIG. 2 (b) is a configuration diagram of a pattern generation unit of the present invention, FIG. 2 (c) FIG. 2D is a diagram showing a processing flow of the test unit, FIG. 2D is an operation conceptual diagram of the pattern generation unit for obtaining the input pattern I, FIG. 2E is an operation conceptual diagram of the pattern generation unit for obtaining the input pattern II, FIG. 3 (a) is a circuit diagram used in an embodiment used for obtaining patterns I and II of the present invention, and FIG. 3 (b) is an embodiment diagram of a search order showing a procedure for generating patterns I and II. FIG. 3 (c) is a processing flow of the test unit, FIG. 3 (d) is a circuit diagram illustrating the operation of the present invention, FIG. 3 (e) is a time chart illustrating the operation of the present invention, FIG. The figure shows a simulation for input pattern I. FIG. 5 (a) shows the mechanism of the present invention. FIG. 5 (b) is a schematic diagram of the operation of the pattern generation circuit, FIG. 6 is an input pattern generation circuit diagram of the present invention, and FIG. 7 is a section in the generation of parameters I and II in FIG. 3 (b). (A) is the state of item No. 1, (b) is the state of item No. 4, (c) is the state of item No. 6, (d) is the state of item No. 7, (e) ) Is the state of item No. 9, (f) is the state of item No. 12,
(G) is the state of item No. 13, (h) is the state of item No. 17, FIG. 8 (a) is a block diagram of the input searcher, and FIG. 8 (b) is the operation outline of FIG. 8 (a). Figure, Figure 8 (c) is an internal configuration diagram of the i-th cell is _i input searcher, Figure 8 (d) shows a truth table of each block of the input searcher, FIG. 9 is Figure 3 FIG. 10 (a) is a flow diagram for the entire processing of the present invention, FIG. 10 (b) is a processing flow in path setting of the present invention, FIG. FIG. 10 (c) is a flow chart for the pattern I generation processing of the present invention, FIG. 10 (d) is a processing flow for setting a constraint condition for pattern II of the present invention, and FIG. FIG. 11 is a flow chart for the pattern II generation processing of the present invention. FIG. 11 is a block diagram showing a conventional scan path method. 91: Input pattern generation means 92: Expected value 93: Test means S21, S23: Path setting means S22: Pattern I generation means S24: Pattern II generation means S26, S43 ... Selection means S27, S44 ... Simulation means S28 ... Detection means S31, S32, S47, S48 ... Tree search means S45, S46 ... Inspection means

Claims (7)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】論理回路内のレジスタ出力から次のレジス
タ入力に至る組み合わせ回路の特定な検査パスを活性化
するような入力パターンＩを求める入力パターンＩ生成
手段と、 前記論理回路内の前記レジスタにクロックを１発打つこ
とにより前記入力パターンＩが前記組み合わせ回路の入
力部にあたる前記レジスタにセットされるような入力パ
ターンIIを求める入力パターンII生成手段と、 前記入力パターンIIを前記論理回路にスキャンインした
後、クロックを前記論理回路の動作仕様周波数で２発打
ち、最初のクロックで前記入力パターンＩを前記レジス
タにセットし、前記入力パターンＩを前記組み合わせ回
路へ入力させることによって前記論理回路の検査パスを
形成し、さらに前記検査パスの論理状態の変化を前記組
み合わせ回路から出力させ、その出力結果を前記レジス
タにその２発目のクロックでセットした後、その結果を
スキャンアウトして期待値と比較するテスト手段を有
し、 該比較結果に基づいて、前記論理回路の検査パス上に存
在するディレイ故障を検査することを特徴とするディレ
イ故障検査方式。An input pattern I generating means for obtaining an input pattern I for activating a specific test path of a combinational circuit from a register output in a logic circuit to a next register input, and the register in the logic circuit An input pattern II generating means for obtaining an input pattern II such that the input pattern I is set in the register corresponding to an input section of the combinational circuit by hitting one clock to the logic circuit; After the input, the clock is hit twice at the operation specification frequency of the logic circuit, the input pattern I is set in the register at the first clock, and the input pattern I is input to the combinational circuit. Forming a test path, and further detecting a change in the logic state of the test path from the combinational circuit; Test means for setting the output result in the register with the second clock, scanning out the result and comparing the result with an expected value, and based on the comparison result, A delay fault inspection method for inspecting a delay fault existing on an inspection path. 【請求項２】論理回路のレジスタ出力から次のレジスタ
入力に至る組み合わせ回路の特定な検査パスを活性化す
るような入力パターンＩを求めるための第１の制約条件
を与えるパス設定手段と、 該第１の制約条件を基に前記入力パターンＩを生成する
パターンＩ生成手段と、 該パターンＩ生成手段において、入力パターンＩを生成
できない場合には、テスト不可能とし、入力パターンＩ
が生成された場合には、前記論理回路の前記レジスタに
クロックを１発打つことにより、該入力パターンＩがそ
の組み合わせ回路の入力部にあたる前記レジスタにセッ
トされるような入力パターンIIを求めるための第２の制
約条件を設定する設定手段と、 該第２の制約条件を基に前記入力パターンIIを生成する
パターンII生成手段とを備え、 該パターンII生成手段において入力パターンIIが生成さ
れなければ、前記パターンＩ生成手段において前記入力
パターンＩの生成を再度行い、もし入力パターンIIが生
成された場合には、前記入力パターンＩと前記入力パタ
ーンIIと期待値を出力することを特徴とするディレイ故
障検査方式。2. A path setting means for providing a first constraint condition for obtaining an input pattern I for activating a specific test path of a combinational circuit from a register output of a logic circuit to a next register input; A pattern I generating means for generating the input pattern I based on the first constraint condition, and when the input pattern I cannot be generated by the pattern I generating means, the test is disabled and the input pattern I
Is generated, one clock is applied to the register of the logic circuit to obtain an input pattern II such that the input pattern I is set in the register corresponding to the input section of the combinational circuit. Setting means for setting a second constraint condition; and pattern II generating means for generating the input pattern II based on the second constraint condition, if the input pattern II is not generated by the pattern II generating means. The pattern I generating means re-generates the input pattern I, and if the input pattern II is generated, outputs the input pattern I, the input pattern II and an expected value. Failure inspection method. 【請求項３】前記パス設定手段は与えられたパスに基づ
き、パス上にあるゲートとパス上にないゲートの動作論
理を区別して、パス上にあるゲートに関しては、パスプ
リミティブな真理値表を用いて入出力関係を表現し、パ
ス上にないゲートに関しては、ノンパスプリミティブな
真理値表にしたがって入出力関係を表現することを特徴
とする請求項２記載のディレイ故障検査方式。3. The path setting means distinguishes the operation logic of a gate on a path and a gate on a non-path based on a given path, and generates a path primitive truth table for a gate on the path. 3. The delay fault inspection system according to claim 2, wherein the input / output relationship is expressed by using a gate not on the path, and the input / output relationship is expressed according to a non-pass primitive truth table. 【請求項４】前記パターンＩ生成手段は、前記組み合わ
せ回路への全入力のうち値に自由度があるものから、１
つの入力を選択手段で選択し、該入力の値を０（乃至
１）にたおし、前記パスプリミティブな真理値表に従っ
て、前記組み合わせ回路のシミュレーションを実行する
シミュレーション手段と、前記検査パスの終点におい
て、論理の変化が検出されたかどうかを検出する検出手
段と、 該検出手段において、論理変化が検出されない場合、そ
の可能性がまだあるかどうかを先ず調べ、もしあるなら
ば、前記選択手段にもどり、もし可能性がないならば、
前記全入力について、もっとも最近、値をドントケア
（Ｘ）の状態から、０（乃至１）にたおし、かつその値
を１（乃至０）に取り替えていない入力の値を１（乃至
０）に取り替え、また、それ以後、Ｘから０（乃至１）
にたおした入力については値をＸに戻す探索を行い、そ
の探索過程において、前記全入力において前記検査パス
の始点の入力のみ変化の状態で他の入力は全てドントケ
ア（Ｘ）の状態に戻ってしまったかどうかを探索してい
く本探索手段を有することを特徴とする請求項２記載の
ディレイ故障検査方式。4. The method according to claim 1, wherein the pattern I generating means selects one of the inputs to the combinational circuit from a value having a degree of freedom.
Simulation means for selecting one of the inputs by a selection means, setting the value of the input to 0 (or 1), and executing a simulation of the combinational circuit according to the path primitive truth table; Detecting means for detecting whether or not a change in logic has been detected; and in the detecting means, if no logical change has been detected, it is first checked whether or not the possibility exists, and if so, returning to the selecting means, If not possible,
For all of the inputs, the most recent value is changed from "don't care (X)" to "0" (or "1"), and the value of the input that has not been replaced with "1" (or "0") is replaced with "1" (or "0"). , And thereafter, 0 (or 1) from X
A search is performed to return the value to X with respect to the input that has been set, and in the search process, all the inputs return to the state of don't care (X) while only the input at the start point of the inspection path changes. 3. The delay fault inspection system according to claim 2, further comprising a main search unit for searching whether the error has occurred. 【請求項５】前記第２の制約条件を設定する設定手段
は、前記入力パターンＩで確定した値をもつ入力につい
ては、前記入力パターンIIの探索では、その入力をその
確定値に固定し、前記組み合わせ回路の入力と出力の間
に関係がある場合、前記入力パターンＩで値の確定して
いる入力に対応する出力の値をその入力の値に固定する
ように設定する手段を有することを特徴とする請求項２
記載のディレイ故障検査方式。5. The setting means for setting the second constraint condition, for an input having a value determined by the input pattern I, fixing the input to the determined value in the search for the input pattern II, When there is a relationship between the input and the output of the combinational circuit, there is provided a means for setting so as to fix an output value corresponding to the input whose value is determined in the input pattern I to the input value. Claim 2
The delay failure inspection method described. 【請求項６】前記パターンII生成手段は、 前記組み合わせ回路への全入力のうち値に自由度がある
ものから１つの入力を選択し、該入力の値を０（乃至
１）に倒す選択手段と、 ノンパスプリミティブな真理値表に基づいて、前記組み
合わせ回路のシミュレーションを行うシミュレーション
手段と、 前記シミュレーションの結果、前記組み合わせ回路の出
力値が出力の固定条件に一致したかどうかを検査する検
査手段と、 該検査手段において不一致であった場合には、前記全入
力について、もっとも最近、値をＸから０（乃至１）に
たおし、かつその値を１（乃至０）に取り替えていない
入力の値を１（乃至０）に取り替え、そして、それ以
後、ドントケアのＸから０（乃至１）にたおした入力に
ついては値をＸに戻す探索を行い、その探索を前記全入
力の中で固定条件以外の入力値が全てＸに戻ってしまう
まで続行する木探索手段を有することを特徴とする請求
項２記載のディレイ故障検査方式。6. The pattern II generating means selects one input from among all inputs to the combinational circuit having a degree of freedom in a value, and falls the value of the input to 0 (or 1). Simulation means for simulating the combinational circuit based on a non-pass primitive truth table; andinspection means for inspecting whether or not an output value of the combinational circuit matches a fixed output condition as a result of the simulation. If there is no match in the checking means, for all the inputs, the value of the input which has most recently changed from X to 0 (or 1) and whose value has not been replaced with 1 (or 0) is 1 (to 0), and after that, for an input from X of don't care to 0 (to 1), a search is performed to return the value to X, and the search is performed. Delay fault test method according to claim 2, characterized in that it has a tree search means continues until the input value other than the fixed condition in the entire input reverts all X. 【請求項７】論理回路内のレジスタ出力から次のレジス
タ入力に至る組み合わせ回路の特定なパスを活性化する
ような入力パターンＩ及び前記論理回路の前記レジスタ
にクロックを１発うつことにより、その入力パターンＩ
がその組み合わせ回路の入力部にあたる前記レジスタに
セットされるような入力パターンIIを求めるための入力
探索器は、探索を前進する場合は、ドントケアの状態の
Ｘを出力しているもっとも右（左）にあるセルの出力値
を０乃至１とし、探索を後退する場合は、１乃至０の値
を出力している最も右（左）にあるセルにある出力値を
反転し、それよりも右（左）にあるセルの出力をドント
ケアのＸとする木探索用のハードウェアを利用すること
を特徴とする請求項１記載のディレイ故障検査方式。7. An input pattern I for activating a specific path of a combinational circuit from a register output in a logic circuit to a next register input, and a clock is sent to the register of the logic circuit to generate a clock signal. Input pattern I
The input searcher for obtaining the input pattern II as set in the register corresponding to the input section of the combinational circuit outputs the X in the don't care state when the search is advanced. In the case where the output value of the cell in the cell is 0 to 1 and the search is to be reversed, the output value in the rightmost (left) cell outputting the value of 1 to 0 is inverted, and the output value is shifted to the right ( 2. The delay fault inspection system according to claim 1, wherein tree search hardware is used in which the output of the cell in (left) is X of don't care.