JP3090144B2 - Matrix display device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は液晶表示装置等のマトリ
ックス表示装置にかかり、特にアナログ表示データ入力
で多階調、多色表示を実現する方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a matrix display device such as a liquid crystal display device, and more particularly to a method for realizing multi-gradation and multi-color display by analog display data input.

【０００２】[0002]

【従来の技術】従来液晶表示装置は、特開昭６２−１９
５６２８号公報に記載のように、入力表示データを
“１”又は“０”で示すデジタル値に従い、液晶セルを
ＯＮ、ＯＦＦし、白黒表示または８色カラー表示を行な
っており、多階調、多色表示のアナログ入力に関しては
配慮されていなかった。以下図２、図３を用いて従来技
術の問題点の説明をおこなう。2. Description of the Related Art A conventional liquid crystal display device is disclosed in
As described in Japanese Patent No. 5628, the liquid crystal cell is turned on and off in accordance with a digital value indicating input display data of "1" or "0" to perform monochrome display or eight-color display. No consideration was given to multi-color display analog input. The problems of the prior art will be described below with reference to FIGS.

【０００３】図２は従来の液晶表示装置のブロック図
で、１はＸ信号線、Ｙ信号線によって選択されるマトリ
ックス状液晶パネル１７を備えた液晶表示装置（又は液
晶表示モジュールとも言い以下ＬＣＭと略す）、１８は
表示データで表示ＯＮ（白）を“１”、表示ＯＦＦ
（黒）を“０”で表す。３は表示データ１８に同期した
クロックであるラッチクロック、４は、表示１水平分の
表示データ量送出期間を示す水平クロック、５は先頭ラ
イン信号である。１９は電圧発生手段、２０は表示ＯＮ
電圧、２１は表示ＯＦＦ電圧、１３は選択電圧、１４は
非選択電圧で、各電圧は電圧発生手段１９で生成され
る。２２はＸ信号線を駆動するＸ駆動手段で、水平クロ
ック４の立下りエッジでリセットし、ラッチクロック３
により表示データ１８を１水平分取り込み、その取り込
んだデータをデータが“１”に対しては表示ＯＮ電圧２
０、データが０に対しては表示ＯＦＦ電圧２１に変換し
て次の水平クロック４の立下りで出力する。Ｘ１〜Ｘ６
４０は、パネルデータでＸ駆動手段２２の出力電圧であ
る。１６はＹ信号線を駆動するＹ駆動手段、Ｙ１〜Ｙ２
００は走査信号で、Ｙ駆動手段１６は、先頭ライン信号
５を水平クロック４の立下りエッジで取り込み、走査信
号Ｙ１を選択電圧１３とし、それ以後の水平クロック４
の立下りエッジで順次選択電圧１３を走査信号Ｙ２，Ｙ
３…Ｙ２００とシフトしていく。尚、各走査信号は、選
択電圧１３となっているもの以外は非選択電圧１４とな
っている。１７は液晶パネルで、Ｘ駆動手段２２の出力
するＸ信号線駆動電圧であるパネルデータＸ１〜Ｘ６４
０に従い選択電圧１３のレベルとなっている走査信号Ｙ
ｉ上のラインにデータを表示する。FIG. 2 is a block diagram of a conventional liquid crystal display device. Reference numeral 1 denotes a liquid crystal display device (or a liquid crystal display module, also referred to as an LCM) having a matrix liquid crystal panel 17 selected by an X signal line and a Y signal line. Abbreviated), 18 is display data, display ON (white) is “1”, display OFF
(Black) is represented by “0”. Reference numeral 3 denotes a latch clock which is a clock synchronized with the display data 18, 4 denotes a horizontal clock indicating a display data amount transmission period for one horizontal display, and 5 denotes a head line signal. 19 is voltage generating means, 20 is display ON
Voltage, 21 is a display OFF voltage, 13 is a selection voltage, 14 is a non-selection voltage, and each voltage is generated by the voltage generation means 19. Reference numeral 22 denotes an X driving means for driving the X signal line, which is reset at the falling edge of the horizontal clock 4 and outputs the latch clock 3
The display data 18 is fetched for one horizontal line, and the fetched data is displayed on the display ON voltage 2 when the data is “1”.
When the data is 0, the data is converted to the display OFF voltage 21 and output at the falling edge of the next horizontal clock 4. X1 to X6
Numeral 40 denotes panel data, which is an output voltage of the X driving means 22. Reference numeral 16 denotes Y driving means for driving the Y signal line, and Y1 to Y2.
Reference numeral 00 denotes a scanning signal. The Y driving means 16 captures the leading line signal 5 at the falling edge of the horizontal clock 4, sets the scanning signal Y1 to the selection voltage 13, and sets the horizontal signal 4
The selection voltage 13 is sequentially applied to the scanning signals Y2 and Y at the falling edge of
3. Shifts to Y200. Note that each scanning signal has a non-selection voltage 14 other than the selection voltage 13. Reference numeral 17 denotes a liquid crystal panel, which is panel data X1 to X64 which are X signal line driving voltages output from the X driving means 22.
The scanning signal Y having the level of the selection voltage 13 according to 0
The data is displayed on the line on i.

【０００４】図３は、ＬＣＭ１の動作を説明するタイミ
ング図である。FIG. 3 is a timing chart for explaining the operation of LCM1.

【０００５】図２において、Ｘ駆動手段２２はラッチク
ロック３に同期して表示データ１８を１ライン分順次取
り込み、次の水平クロック４により、その各データの
“１”又は“０”により選択された表示ＯＮ電圧２０、
表示ＯＦＦ電圧をパネルデータＸ１〜Ｘ６４０として出
力する。したがって、図３に示すように、Ｘ駆動手段２
２は、１ライン目のデータを取り込んでいる時は最終ラ
インである２００ライン目のデータによって選択された
電圧を出力し、２ライン目のデータを取り込んでいる時
は、１ライン目のデータによって選択された電圧を出力
する。すなわち、取り込みと出力が１ラインずつずれて
動作する。又この時Ｙ駆動手段１６は、Ｘ駆動手段２２
が出力するラインの走査信号を選択電圧１３とするよう
に、先頭ライン信号５を水平クロック４のタイミングで
取り込み走査信号Ｙ１を選択電圧１３レベルとし、その
後水平クロック４に従い選択電圧１３をシフトしてい
く。液晶パネル１７は、選択電圧１３となっている走査
信号のライン上にパネルデータＸ１〜Ｘ６４０の電圧に
従い、表示ＯＮ電圧２０の時は“白”、表示ＯＦＦ電圧
２１時には“黒”表示を行なう。In FIG. 2, the X driving means 22 sequentially fetches the display data 18 for one line in synchronization with the latch clock 3, and is selected by the next horizontal clock 4 by "1" or "0" of each data. Display ON voltage 20,
The display OFF voltage is output as panel data X1 to X640. Therefore, as shown in FIG.
2 outputs the voltage selected by the data of the 200th line which is the last line when the data of the first line is fetched, and outputs the voltage selected by the data of the first line when the data of the second line is fetched. Outputs the selected voltage. That is, the operation is performed with the capture and the output shifted by one line. At this time, the Y driving means 16 is
The leading line signal 5 is taken in at the timing of the horizontal clock 4 so that the scanning signal Y1 is at the level of the selection voltage 13 so that the scanning signal of the line output by the scanning voltage 13 is the selection voltage 13, and the selection voltage 13 is shifted in accordance with the horizontal clock 4 Go. The liquid crystal panel 17 performs “white” when the display ON voltage is 20 and “black” when the display OFF voltage is 21 according to the voltages of the panel data X1 to X640 on the line of the scanning signal having the selection voltage 13.

【０００６】又カラー表示時には、ライン方向又はドッ
ト方向に、赤、緑、青色の色フィルタを配し、３ドット
で可視情報１ドットとし各々表示ＯＮ，又は表示ＯＦＦ
による加色混合により８色表示を行なっている。At the time of color display, red, green, and blue color filters are arranged in the line direction or the dot direction, and three dots make visible information one dot, and display ON or display OFF, respectively.
8 colors are displayed by additive color mixing.

【０００７】[0007]

【発明が解決しようとする課題】最近カラー表示や多階
調表示の要求が高まっているが、多色化が進むと、液晶
パネルとパソコン等の情報処理装置間のインタフェース
が問題となって来る。すなわち、例えば４０９６色の表
示を行う場合には、Ｒ，Ｇ，Ｂそれぞれを表わす信号線
が、４ビット分づつ必要になり１２本の信号線が必要と
なる。更に多色化して３２７６８色表示とするとＲ，
Ｇ，Ｂそれぞれ５ビット分の信号線（計１５本）が必要
になる。信号線の数が増えると、表示パネルとパソコン
等との接続が複雑になるとともに不要副射の原因ともな
る。これを防止するには、入力信号ラインをアナログ入
力とすればよい。Recently, demands for color display and multi-gradation display have been increasing. However, as the number of colors increases, an interface between a liquid crystal panel and an information processing device such as a personal computer becomes a problem. . That is, for example, in the case of displaying 4096 colors, signal lines representing each of R, G, and B are required for 4 bits, and 12 signal lines are required. When 32768 colors are displayed by increasing the number of colors, R,
G and B signal lines of 5 bits each are required (15 lines in total). As the number of signal lines increases, the connection between the display panel and a personal computer or the like becomes complicated and causes unnecessary spatter. To prevent this, the input signal line may be an analog input.

【０００８】しかし上記従来技術は、表示ＯＮ、又は表
示ＯＦＦによる表示であり、モノクロ多階調、カラー多
色表示を行なうアナログデータ入力について配慮されて
いなかった。However, the above-mentioned prior art is a display with display ON or display OFF, and does not consider analog data input for performing monochrome multi-tone and color multi-color display.

【０００９】本発明は、アナログデータ入力による多階
調、多色表示の液晶表示を実現することを目的としてお
り、さらに、アナログ入力のＬＣＭを提供することを目
的としている。An object of the present invention is to realize a liquid crystal display of multi-gradation and multi-color display by analog data input, and further to provide an analog input LCM.

【００１０】[0010]

【課題を解決するための手段】本発明の液晶表示装置
は、液晶表示パネルが搭載されたＬＣＭと外部がアナロ
グインタフェースにより接続され、入力された複数の信
号レベルを有するアナログデータをデジタルデータに変
換するアナログ・デジタル変換回路と、入力されたシリ
アル信号をパラレルに変換するシリアル・パラレル変換
回路と、階調に応じた複数レベルの電圧を発生する電圧
発生回路を備える。According to the liquid crystal display device of the present invention, an LCM on which a liquid crystal display panel is mounted and an external device are connected by an analog interface, and the input analog data having a plurality of signal levels is converted into digital data. An analog-to-digital conversion circuit, a serial-to-parallel conversion circuit for converting an input serial signal into parallel, and a voltage generation circuit for generating a plurality of levels of voltages according to the gradation.

【００１１】外部とＬＣＭがアナログインタフェースに
より接続されるので、階調数が増加しても入力信号線数
が増加することがない。入力されたアナログデータはア
ナログ・デジタル変換回路によりデジタルデータに変換
され、このデジタルデータに応じた電圧レベルの信号が
電圧発生回路から選択され、液晶パネルに印加される。
これにより多階調表現が可能となる。Since the outside and the LCM are connected by an analog interface, the number of input signal lines does not increase even if the number of gradations increases. The input analog data is converted into digital data by an analog / digital conversion circuit, and a signal having a voltage level corresponding to the digital data is selected from the voltage generation circuit and applied to the liquid crystal panel.
This enables multi-gradation expression.

【００１２】更にシリアルパラレル変換回路によりシリ
アルデータをパラレルデータに変換し、以後の回路をパ
ラレル動作させることにより回路動作を遅くできる。Further, the circuit operation can be slowed down by converting serial data into parallel data by a serial / parallel conversion circuit and operating the subsequent circuits in parallel.

【００１３】[0013]

【発明の実施の形態】以下、本発明の一実施例を図１、
図４を用いて説明する。本実施例は、モノクロ４階調表
示を例に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG.
This will be described with reference to FIG. In the present embodiment, a monochrome 4-gradation display will be described as an example.

【００１４】図１は、本発明の一実施例のブロック図
で、２は４値の電圧レベルをもつアナログ表示データ、
６はアナログデジタル変換手段、７はデジタル表示デー
タで、アナログデジタル変換手段６は、入力となるアナ
ログ表示データ２をその電圧値により２ビットのデジタ
ル表示データ７に変換する（アナログ表示データ２の４
値の電圧レベルより低い方から、（００），（０，
１），（１，０），（１，１）へ変換）。８は多電圧レ
ベル出力発生回路で、階調に応じた複数のレベルの電圧
を発生する。例えば、本実施例では４階調表示であるの
で、４つのレベルの電圧を発生する。信号線９には階調
０に対応する電圧レベルの信号が出力され、信号線１
０，１１，１２にはそれぞれ階調１，階調２，階調３に
対応する電圧レベルの信号が出力される。１５はＸ駆動
手段で、２ビットのデジタル表示データ７をラッチクロ
ック３で１ライン分順次取り込み、各ドットのデータの
デコード値により信号線９，１０，１１，１２に出力さ
れる４つの階調電圧の１つを選択し、パネルデータＸ１
〜Ｘ６４０として出力する。その他は、図２と同じであ
る。FIG. 1 is a block diagram of an embodiment of the present invention. Reference numeral 2 denotes analog display data having quaternary voltage levels;
Reference numeral 6 denotes analog-to-digital conversion means, and reference numeral 7 denotes digital display data. The analog-to-digital conversion means 6 converts the input analog display data 2 into 2-bit digital display data 7 according to the voltage value (4 of the analog display data 2).
(00), (0,
1), (1, 0), and (1, 1)). Reference numeral 8 denotes a multi-voltage level output generation circuit which generates a plurality of levels of voltages according to the gradation. For example, in this embodiment, since four gradations are displayed, four levels of voltages are generated. A signal of a voltage level corresponding to gradation 0 is output to signal line 9 and signal line 1 is output.
Signals of voltage levels corresponding to gradations 1, 2, and 3 are output to 0, 11, and 12, respectively. Numeral 15 denotes X driving means, which sequentially fetches 2-bit digital display data 7 for one line by the latch clock 3, and outputs four gradations output to the signal lines 9, 10, 11, 12 according to the decode value of the data of each dot. Select one of the voltages and select the panel data X1
~ X640. Others are the same as FIG.

【００１５】図４はＸ駆動手段の１実施例のブロック図
で、２３はラッチセレクタ、Ｓ１〜Ｓ６４０はセレクト
信号で、ラッチセレクタ２３は、水平クロック３でクリ
アされ、その後のラッチクロック３で、順次セレクト信
号Ｓ１、Ｓ２と順に“ハイ”にしていく。２４はラッチ
回路で、セレクト信号が“ハイ”になっているブロック
（ラッチ１〜ラッチ６４０）でデジタル表示データ７を
ラッチする。２５〜２８は、ラッチ回路２４の各ブロッ
クの出力で２ビットのラッチデータ１〜６４０である。
２９は、水平ラッチ回路で、ラッチデータ１〜６４０を
各々水平ラッチ１〜６４０で水平クロック４に同期して
ラッチする。３０〜３３は水平ラッチ回路２９の各ブロ
ックの出力で各々２ビットの水平データ１〜６４０であ
る。３４はデコーダで、各水平データ１〜６４０を各ブ
ロックのデコーダ（デコーダ１〜６４０）でデコード
（（０，０）を１，（０，１）を１（１，０）を２
（１，１）＝３）する。３５〜３８は、各ブロックのデ
コーダの出力でデコード値１〜６４０である。３９は電
圧セレクタで、デコード値１〜６４０の値（０，０），
（０，１），（１，０），（１，１）に従い、各階調電
圧のうち１つを選択する。FIG. 4 is a block diagram of one embodiment of the X driving means. Reference numeral 23 denotes a latch selector, S1 to S640 denote select signals, and the latch selector 23 is cleared by the horizontal clock 3 and thereafter by the latch clock 3. The selection signals S1 and S2 are sequentially set to “high”. A latch circuit 24 latches the digital display data 7 in blocks (latch 1 to latch 640) in which the select signal is "high". Reference numerals 25 to 28 denote 2-bit latch data 1 to 640, which are outputs of each block of the latch circuit 24.
Reference numeral 29 denotes a horizontal latch circuit which latches latch data 1 to 640 in synchronization with a horizontal clock 4 by horizontal latches 1 to 640, respectively. Reference numerals 30 to 33 denote outputs of the respective blocks of the horizontal latch circuit 29, which are 2-bit horizontal data 1 to 640, respectively. Reference numeral 34 denotes a decoder which decodes each of the horizontal data 1 to 640 by the decoder (decoder 1 to 640) of each block ((0, 0) is 1, (0, 1) is 1 (1, 0) and 2 is 2).
(1, 1) = 3). Reference numerals 35 to 38 denote output values of the decoders of the respective blocks, which are decoded values 1 to 640. 39 is a voltage selector, which is a value (0, 0) of decode values 1 to 640,
According to (0,1), (1,0), (1,1), one of the gradation voltages is selected.

【００１６】図１において、アナログ表示データ２はア
ナログデジタル変換手段６により２ビットのデジタル表
示データに変換され、Ｘ駆動手段１５に入力される。Ｘ
駆動手段１５は、入力されるデジタル表示データ７をラ
ッチクロック３に同期してその時“ハイ”となっている
セレクト信号が入力されている。ラッチ回路２４の１ブ
ロックに取り込む。ラッチセレクタ２３は、ラッチクロ
ック３が入力される毎にセレクト信号の“ハイ”状態を
シフトするため、ラッチ回路２４では、順次送られてく
るデジタル表示データ７をラッチ１，ラッチ２へと順次
取り込むことができる。このようにして、ラッチ回路２
４がデジタル表示データ７を１ライン分、すなわちラッ
チ６４０まで取り込むと、水平クロック４が与えられ、
ラッチセレクタ２３をクリアし、次のラインデータの取
り込みに備えると共にラッチ回路２４へ取り込んだデー
タを水平ラッチ回路２９へ転送しラッチする。水平ラッ
チ回路２９の出力である水平データ１〜６４０はデコー
ダ３４へ入力され、各々デコーダ３４のブロックのデコ
ーダ１〜６４０でデコードされ、デコード値１〜６４０
としてデコーダ３４より出力される。電圧セレクタ３９
では、デコーダ３４の出力であるデコード値１〜６４０
の各値により、各ブロックの電圧セレクタ１〜６４０で
デコード値が“０”の時は階調０電圧９、“１”の時は
階調１電圧１０、“２”の時は階調２電圧“３”の時は
階調３電圧を選択し、各ブロックから出力し、パネルデ
ータＸ１〜Ｘ６４０として液晶パネル１７へ供給され
る。したがって、図１のＬＣＭ１では、Ｙ駆動手段１６
の出力である走査信号の選択電圧１３の電圧レベルとな
っている１ラインの液晶パネル上にＸ駆動手段１５の出
力する４値の電圧が加わることになり４階調表示が実現
する。In FIG. 1, analog display data 2 is converted into 2-bit digital display data by analog-to-digital conversion means 6 and input to X drive means 15. X
The drive means 15 receives the select signal which is “high” at that time in synchronization with the input digital display data 7 in synchronization with the latch clock 3. It is taken into one block of the latch circuit 24. Since the latch selector 23 shifts the “high” state of the select signal every time the latch clock 3 is input, the latch circuit 24 sequentially captures the digital display data 7 sequentially transmitted to the latches 1 and 2. be able to. Thus, the latch circuit 2
4 takes in the digital display data 7 for one line, that is, up to the latch 640, the horizontal clock 4 is given,
The latch selector 23 is cleared, and the data fetched into the latch circuit 24 is transferred to the horizontal latch circuit 29 and latched in preparation for fetching the next line data. The horizontal data 1 to 640 output from the horizontal latch circuit 29 are input to the decoder 34, and are respectively decoded by the decoders 1 to 640 of the block of the decoder 34, and the decoded values 1 to 640 are provided.
Is output from the decoder 34. Voltage selector 39
Then, the decode values 1 to 640, which are the outputs of the decoder 34,
, The grayscale 0 voltage 9 when the decode value is “0”, the grayscale 1 voltage 10 when the decode value is “1”, and the grayscale 2 when the decode value is “2” in the voltage selectors 1 to 640 of each block. When the voltage is “3”, the gray scale 3 voltage is selected, output from each block, and supplied to the liquid crystal panel 17 as panel data X1 to X640. Therefore, in the LCM 1 of FIG.
The four-level voltage output from the X driving means 15 is applied to the one-line liquid crystal panel at the voltage level of the selection voltage 13 of the scanning signal, which is the output of the above, and four-gradation display is realized.

【００１７】以上説明した実施例では、４階調表示で説
明したが、入力するアナログ表示データが２N（Ｎは１
以上の整数）レベルを表現する場合、アナログデジタル
変換手段で、Ｎビットデジタル表示データへ変換し、Ｘ
駆動手段の内部回路のデータ幅をＮビットとし、入力す
る電圧を２N種とすることで同様に実現できる。In the above-described embodiment, the description has been made of the 4-gradation display. However, the input analog display data is 2N (N is 1
When expressing the above (integer) level, analog-to-digital conversion means converts the data into N-bit digital display data, and
The same can be realized by setting the data width of the internal circuit of the driving means to N bits and the input voltage to 2N types.

【００１８】又、カラー表示の場合は液晶パネル１７に
ドット方向に赤、緑、青の色フィルタを配し図５に示す
ように、入力されるアナログ表示データのＲ４０，Ｇ４
１，Ｂ４２各々にアナログデジタル変換手段を設け、各
Ｒ，Ｇ，Ｂアナログデジタル変換手段４３，４４，４５
の出力をカラーＸ駆動手段４６へ与えることで実現でき
る。この時、カラーＸ駆動手段４６は、図４のブロック
を３系列持ち、各々のパネルデータはＲＸ１〜ＲＸ６４
０，ＧＸ１〜ＧＸ６４０，ＢＸ１〜ＢＸ６４０となる。In the case of color display, red, green, and blue color filters are arranged in the liquid crystal panel 17 in the dot direction, and as shown in FIG.
1 and B42 are provided with analog-to-digital conversion means, respectively, and R, G, and B analog-to-digital conversion means 43, 44, and 45 are provided.
Is provided to the color X driving means 46. At this time, the color X drive means 46 has three blocks of FIG. 4 and each panel data is RX1 to RX64.
0, GX1 to GX640 and BX1 to BX640.

【００１９】次に第２の実施例として、Ｘ駆動手段がパ
ラレル（Ｍドット）入力の場合について説明する。本実
施例では、Ｍ＝２ドットとして説明する。Next, as a second embodiment, a case where the X drive means receives a parallel (M dot) input will be described. In the present embodiment, description will be made on the assumption that M = 2 dots.

【００２０】図６は、Ｘ駆動手段がパラレル入力時の実
施例のブロック図で、４７はシリアルパラレル変換手
段、４８は１ドットデジタルデータ，４９は２ドットデ
ジタルデータで、アナログデジタル変換手段６の出力で
ある２ビットのシリアルなデジタル表示データ７を各々
２ビットの１ビット目デジタルデータ４８、２ドット目
デジタルデータ４９のパラレルデータに変換する。５０
はタイミング補正手段、５１はパラレルクロック、５２
は補正水平クロック、５３は補正先頭ライン信号で、タ
イミング補正手段５０は、ラッチクロック３より、パラ
レルな１ドット目デジタルデータ４８、２ドット目デジ
タルデータに同期したパラレルクロック５０、又、表示
データをパラレル変換することにより生じる位相ずれを
補正するため、水平クロック４、先頭ライン信号５をラ
ッチクロック３で補正し、補正水平クロック５２、補正
先頭ライン信号５３とする。５４はパラレルＸ駆動手段
で、パラレルな２ビットの表示データをパラレルクロッ
ク５１で順次取り込む。図７はシリアルパラレル変換手
段の動作を示すタイミング図で図８はパラレルＸ駆動手
段５４の入力部のブロック図で、５１はパラレルラッチ
セレクトで、補正水平クロック５２でクリアされ、その
後、パラレルクロック５１で順次セレクト信号Ｓ１，Ｓ
２…Ｓ３２０と“ハイ”にしていく。５２はパラレルラ
ッチ回路で、セレクト信号Ｓ１〜Ｓ３２０のうち“ハ
イ”となっているブロックで１ドット目デジタル４７、
２ドット目デジタルデータ４８を同時にパラレルクロッ
ク５１のタイミングでラッチする。その他の符号は、図
４と同じである。FIG. 6 is a block diagram of an embodiment when the X driving means is a parallel input. 47 is a serial / parallel conversion means, 48 is 1 dot digital data, 49 is 2 dot digital data. The output 2-bit serial digital display data 7 is converted into 2-bit parallel data of first-bit digital data 48 and second-dot digital data 49. 50
Is a timing correction means, 51 is a parallel clock, 52
Is a corrected horizontal clock signal, 53 is a corrected leading line signal, and the timing correction means 50 is a latch clock 3 which outputs a parallel first dot digital data 48, a parallel clock 50 synchronized with the second dot digital data, and display data. In order to correct the phase shift caused by the parallel conversion, the horizontal clock 4 and the leading line signal 5 are corrected by the latch clock 3 to obtain a corrected horizontal clock 52 and a corrected leading line signal 53. Numeral 54 denotes parallel X drive means, which sequentially captures parallel 2-bit display data with the parallel clock 51. FIG. 7 is a timing chart showing the operation of the serial / parallel conversion means. FIG. 8 is a block diagram of the input section of the parallel X drive means 54. Reference numeral 51 denotes a parallel latch select, which is cleared by a corrected horizontal clock 52. And select signals S1 and S
2. S320 is set to "high". Reference numeral 52 denotes a parallel latch circuit, which is a “high” block of the select signals S1 to S320.
The second-dot digital data 48 is simultaneously latched at the timing of the parallel clock 51. Other reference numerals are the same as those in FIG.

【００２１】図６において、４値の電圧レベルをもつア
ナログ表示データ２はアナログデジタル変換手段６によ
って２ビットのデジタル表示データ７に変換され、この
デジタル表示データ７は、シリアルパラレル変換手段４
７により図７に示すように２ドットのパラレルデータに
変換され、パラレルロック５に同期した１ドット目デジ
タルデータ４８、２ドット目デジタルデータとなる。こ
の時シリアルパラレル変換手段４７により、そのデータ
出力は入力位相と比較すると図７に示すようにラッチク
ロック３が２クロック分遅れたことになる。その遅れを
補正するため、タイミング補正手段５０により水平クロ
ック４、先頭ライン信号５も同様にラッチクロック３を
２クロック分遅らせ、補正水平クロック５２、補正先頭
タイミング信号５３として、Ｘ駆動手段５４、Ｙ駆動手
段１６に与えられる。Ｘ駆動手段５４は、図８に示すよ
うに、パラレルセレクト５４の出力が“ハイ”となり示
しているパラレルラッチ回路５５の１ブロックに、１ド
ット目デジタルデータ４８、２ドット目デジタルデータ
４９をパラレルクロック５１に同期して取り込む。In FIG. 6, analog display data 2 having a quaternary voltage level is converted into 2-bit digital display data 7 by analog-to-digital conversion means 6, and this digital display data 7 is converted to serial-parallel conversion means 4.
7, the data is converted into 2-dot parallel data as shown in FIG. 7, and becomes first-dot digital data 48 and second-dot digital data synchronized with the parallel lock 5. At this time, the data output from the serial / parallel conversion means 47 is delayed by two clocks as compared with the input phase, as shown in FIG. In order to correct the delay, the horizontal clock 4 and the leading line signal 5 are similarly delayed by two clocks by the timing correcting means 50, and the X driving means 54 and the Y driving signal 54 are used as the corrected horizontal clock 52 and the corrected leading timing signal 53. It is provided to the driving means 16. As shown in FIG. 8, the X driving means 54 parallelizes the first-dot digital data 48 and the second-dot digital data 49 to one block of the parallel latch circuit 55 in which the output of the parallel select 54 is "high". The data is taken in synchronization with the clock 51.

【００２２】パラレルラッチセレクト５１は、補正水平
クロック５２でクリアされ、その後パラレルクロック５
１により順次セレクト信号Ｓ１，Ｓ２…Ｓ３２０と“ハ
イ”にしていくため、パラレルラッチ回路５２も同様
に、ラッチ１，ラッチ２，…ラッチ３２０と順にデータ
をラッチし、１ライン分のデータをラッチすることにな
る。パラレルラッチ回路５５の各ブロックの出力は、補
正水平クロック５２で、水平ラッチ回路２９にラッチさ
れ、その後は、図４と同じ動作をし、パラレルデー タ
Ｘ１〜Ｘ６４０となる。以上説明したように、シリアル
パラレル変換手段４７を設け、Ｘ駆動手段の入力部を２
ドット同時にラッチするようにし、さらにパラレル変換
により生じる位相遅れを補正するタイミング補正手段を
設けることにより、Ｘ駆動手段の入力を２ドットとする
ことができる。これによりアナログ／デジタル変換手段
６以後の回路の動作速度を低くすることができる。The parallel latch select 51 is cleared by the correction horizontal clock 52,
1, the latch signals are sequentially latched in the order of the latches 1, 2, 3,..., And the data of one line is also latched. Will do. The output of each block of the parallel latch circuit 55 is latched by the horizontal latch circuit 29 with the corrected horizontal clock 52, and thereafter, the same operation as in FIG. 4 is performed, and the parallel data becomes X1 to X640. As described above, the serial / parallel conversion means 47 is provided, and the input section of the X drive means is connected to two.
By latching the dots at the same time and providing timing correction means for correcting the phase delay caused by the parallel conversion, the input of the X drive means can be two dots. Thereby, the operation speed of the circuit after the analog / digital conversion means 6 can be reduced.

【００２３】本実施例では、Ｘ駆動手段の入力を２ビッ
ト，２ドットとして説明したが、Ｎ（Ｎは１以上の整
数）ビット、Ｍ（Ｍは２以上の整数）ドットも同様に実
施できる。In this embodiment, the input of the X driving means is described as 2 bits and 2 dots. However, N (N is an integer of 1 or more) bits and M (M is an integer of 2 or more) dots can be similarly implemented. .

【００２４】又、図９に示すように、カラー表示の場合
も図５に対してＲシリアルパラレル変換手段５６、Ｇシ
リアルパラレル変換手段５７、Ｂシリアルパラレル変換
手段５８を設け、カラーパラレルＸ駆動手段５９は、図
８のＸ駆動手段の入力部を３系列持つ構成とすることで
実現できる。Also, as shown in FIG. 9, in the case of color display, an R serial / parallel converter 56, a G serial / parallel converter 57 and a B serial / parallel converter 58 are provided in FIG. 59 can be realized by adopting a configuration having three lines of input units of the X drive means in FIG.

【００２５】以上の説明では、液晶表示装置を実施例と
して説明したが、プラズマディスプレイ、ＥＬ等のマト
リックス表示装置でもよい。In the above description, a liquid crystal display device has been described as an embodiment, but a matrix display device such as a plasma display or EL may be used.

【００２６】[0026]

【発明の効果】本発明によれば、アナログデータ入力
で、多階調，多色表示のＬＣＭを実現でき、ＬＣＭの入
力線数を少なくできる。又、データビット数を少なく
し、アナログ化すことにより、発生するノイズを少なく
できる効果がある。According to the present invention, a multi-tone, multi-color display LCM can be realized by analog data input, and the number of input lines of the LCM can be reduced. Also, by reducing the number of data bits and converting to analog data, there is an effect that generated noise can be reduced.

【００２７】又、Ｘ駆動手段をパラレル駆動も可能で、
動作速度を低くできる効果がある。The X driving means can be driven in parallel.
This has the effect of reducing the operating speed.

【００２８】又、Ｘ駆動手段の出力を、Ｎビットのデコ
ード値による電圧セレクト方式としたため、バラツキの
少ない各階調電圧とすることが可能である。Further, since the output of the X driving means is of a voltage selection method using an N-bit decode value, it is possible to use each gradation voltage with little variation.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１の実施例のＬＣＭのブロック図。FIG. 1 is a block diagram of an LCM according to a first embodiment of the present invention.

【図２】従来のＬＣＭのブロック図。FIG. 2 is a block diagram of a conventional LCM.

【図３】図２のＬＣＭの動作を示すタイミング図。FIG. 3 is a timing chart showing an operation of the LCM of FIG. 2;

【図４】Ｘ駆動手段の１実施例のブロック図。FIG. 4 is a block diagram of one embodiment of an X driving means.

【図５】カラー表示の場合の第１の実施例のブロック
図。FIG. 5 is a block diagram of a first embodiment for color display.

【図６】本発明の第２の実施例のＬＣＭのデータ系のブ
ロック図。FIG. 6 is a block diagram of a data system of an LCM according to a second embodiment of the present invention.

【図７】シリアルパラレル変換手段の動作を示すタイミ
ング図。FIG. 7 is a timing chart showing the operation of the serial-parallel conversion means.

【図８】パラレルＸ駆動手段５４の入力部のブロック
図。FIG. 8 is a block diagram of an input unit of a parallel X driving unit 54;

【図９】カラー表示の場合の第２の実施例のデータ系の
ブロック図。FIG. 9 is a block diagram of a data system according to a second embodiment for color display.

【符号の説明】[Explanation of symbols]

１…ＬＣＭ、２…アナログ表示データ、３…ラッチクロ
ック、４…水平クロック、５…先頭ライン信号、６…ア
ナログデジタル変換手段、７…デジタル表示データ、８
…多出力電圧発生手段、９…階調０電圧、１０…階調１
電圧、１１…階調２電圧、１２…階調３電圧、１５…Ｘ
駆動手段、Ｘ１〜Ｘ６４０…パネルデータ、１７…液晶
パネル、２３…ラッチセレクタ、２４…ラッチ回路、
２９…水平ラッチ回路、３４…デコーダ、３９…電圧
セレクタ、４３…Ｒアナログデジタル変換手段、４４…
Ｇアナログデジタル変換手段、４５…Ｂアナログデジタ
ル変換手段、４６…カラーＸ駆動手段、４７…シリアル
パラレル変換手段、４８…１ドット目デジタルデータ、
４９…２ドット目デジタルデータ、５０…タイミング補
正手段、５１…パラレルクロック、５２…補正水平クロ
ック、５３…補正先頭ライン信号、５４…パラレルＸ駆
動手段、５４…パラレルラッチセレクト、５５…パラレ
ルラッチ回路、５６…Ｒシリアルパラレル変換手段、５
７…Ｇシリアルパラレル変換手段、５８…Ｂシリアルパ
ラレル変換手段、５９…カラーパラレルＸ駆動手段DESCRIPTION OF SYMBOLS 1 ... LCM, 2 ... Analog display data, 3 ... Latch clock, 4 ... Horizontal clock, 5 ... Head line signal, 6 ... Analog digital conversion means, 7 ... Digital display data, 8
... Multiple output voltage generating means, 9... Gray scale 0 voltage, 10.
Voltage, 11: grayscale 2 voltage, 12: grayscale 3 voltage, 15: X
Driving means, X1 to X640: panel data, 17: liquid crystal panel, 23: latch selector, 24: latch circuit,
29: horizontal latch circuit, 34: decoder, 39: voltage selector, 43: R analog-to-digital conversion means, 44:
G analog-to-digital conversion means, 45 ... B analog-to-digital conversion means, 46 ... color X driving means, 47 ... serial / parallel conversion means, 48 ... first dot digital data,
49: 2nd dot digital data, 50: timing correction means, 51: parallel clock, 52: correction horizontal clock, 53: correction head line signal, 54: parallel X drive means, 54: parallel latch select, 55: parallel latch circuit , 56 ... R serial / parallel conversion means, 5
7: G serial / parallel conversion means, 58: B serial / parallel conversion means, 59: color parallel X driving means

───────────────────────────────────────────────────── フロントページの続き (72)発明者 二見 利男 千葉県茂原市早野3300番地 株式会社日 立製作所 茂原工場内 (72)発明者 衣川 清重 千葉県茂原市早野3300番地 株式会社日 立製作所 茂原工場内 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/36 G02F 1/133 G09G 3/20 ──────────────────────────────────────────────────の Continuing on the front page (72) Inventor Toshio Futami 3300 Hayano Mobara-shi, Chiba Pref. Mochi Plant, Hitachi, Ltd. (58) Investigated field (Int.Cl. ⁷ , DB name) G09G 3/36 G02F 1/133 G09G 3/20

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】X方向に配列された複数のX方向信号線と、
Y方向に配列された複数のY方向信号線と、前記複数のX
方向信号線と前記複数のY方向信号線とがそれぞれ交差
する点で複数のピクセルをマトリックス上に形成し、X
方向に隣接する３つのピクセルがそれぞれR、G、Bを表
示することで一つのドットを形成するマトリックスディ
スプレイパネルと、R、G、Bのそれぞれ階調を有するア
ナログ表示データをR、G、Bそれぞれ多階調のデジタル
表示データに変換するアナログデジタル変換回路と、前
記アナログデジタル変換回路によってデジタル信号に変
換されたＲ、G、Bそれぞれ多階調のデジタル表示データ
を入力し、R、G、B多階調のマルチカラーを表示させる
駆動電圧を、前記複数のX方向信号線に出力するX方向駆
動手段と、前記X方向駆動手段の駆動に同期して前記複
数のY方向信号線を連続的に走査するY方向駆動手段と、
前記X方向駆動手段は、前記マトリックスディスプレイ
パネル上の第１のドットにマルチカラーを表示させるた
めのR、G、Bの各々がNビットで構成される第１の多階調
ディジタルデータと、第２のドットにマルチカラーを表
示させるためのR、G、Bの各々がNビットで構成される第
２の多階調ディジタルデータとを、外部から供給される
クロックの一つクロックパルスで入力し、前記入力した
第１の多階調ディジタルデータに対応した駆動電圧を前
記第１のドットに印加し、前記第２のドットに前記入力
した第２の多階調ディジタルデータに対応した駆動電圧
を印加することを特徴とするイメージ表示装置。A plurality of X-direction signal lines arranged in the X-direction;
A plurality of Y-direction signal lines arranged in a Y-direction;
A plurality of pixels are formed on a matrix at points where the direction signal lines and the plurality of Y direction signal lines intersect, respectively, and X
A matrix display panel in which three pixels adjacent in the direction form one dot by displaying R, G, B, respectively, and analog display data having respective gradations of R, G, B are represented by R, G, B. An analog-to-digital conversion circuit that converts each to multi-level digital display data, and R, G, and B, each of which is converted to a digital signal by the analog-to-digital conversion circuit, inputs multi-level digital display data, and outputs R, G, X drive means for outputting a drive voltage for displaying B multi-tone multi-color to the plurality of X direction signal lines; and continuously driving the plurality of Y direction signal lines in synchronization with the drive of the X direction drive means. Y-direction driving means for scanning in a selective manner;
The X-direction driving means includes: first multi-gradation digital data in which each of R, G, and B for displaying multi-color on a first dot on the matrix display panel is composed of N bits; The second multi-gradation digital data in which each of R, G, and B for displaying multi-color on two dots is composed of N bits is input by one clock pulse of a clock supplied from the outside. Applying a drive voltage corresponding to the input first multi-tone digital data to the first dot, and applying a drive voltage corresponding to the input second multi-tone digital data to the second dot; An image display device characterized by applying. 【請求項２】請求項１記載のイメージ表示装置におい
て、前記マトリックスディスプレイパネルは液晶ディス
プレイパネルであることを特徴とするイメージ表示装
置。2. The image display device according to claim 1, wherein said matrix display panel is a liquid crystal display panel. 【請求項３】請求項１記載のイメージ表示装置におい
て、前記第１及び第２の多階調ディジタルデータは、
R、G、Bの各々を２^N階調で表現するNビットデータ（Nは
正の整数)であることを特徴とするイメージ表示装置。3. The image display device according to claim 1, wherein said first and second multi-tone digital data are:
An image display device comprising N-bit data (N is a positive integer) representing each of R, G, and B in 2 ^N gradations.