JP3090094B2 - Test circuit - Google Patents
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
Description
【0001】[0001]
【発明の属する技術分野】本発明は、自己診断回路を有
する半導体記憶装置(以下「メモリ」と称する)に関
し、特にメモリと論理回路とを有する半導体集積回路に
適用して好適なテスト回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device having a self-diagnosis circuit (hereinafter referred to as "memory"), and more particularly to a test circuit suitably applied to a semiconductor integrated circuit having a memory and a logic circuit.
【0002】[0002]
【従来の技術】メモリ素子等の半導体記憶装置は近年益
々大規模化されており、製造工程における歩留りの向上
がより一層求められている。そして、歩留り向上のため
の一つの方法として、半導体装置内に予め冗長回路を設
けておき、通常回路に不良箇所が発見された時には、そ
の不良箇所を冗長回路の同等機能を持つ部分で書き換え
ることで、不良を救済して良品化する方法が従来より用
いられている。不良個所を冗長回路で置き換えること
で、通常回路に、一箇所でも不良があった時には廃棄さ
れていたものを良品化することができるため、歩留りを
大幅に向上することができる。2. Description of the Related Art Semiconductor storage devices such as memory elements have been increasing in scale in recent years, and there is a demand for further improvement in yield in the manufacturing process. As one method for improving the yield, a redundant circuit is provided in the semiconductor device in advance, and when a defective portion is found in the normal circuit, the defective portion is rewritten with a portion having the same function of the redundant circuit. Conventionally, a method of relieving a defect and improving the quality has been used. By replacing a defective portion with a redundant circuit, a product which has been discarded when there is even a defect in the normal circuit can be made a good product, so that the yield can be greatly improved.
【0003】また、メモリの不良箇所を分かりやすく表
現した、例えば、メモリセルアレー部の配列と同じ位置
での不良位置を示したフェイルビットマップを作成し、
複数のチップにおいて、メモリ部不良箇所の傾向の有無
や、その不良箇所を回路、レイアウト情報等を用いて不
良解析を行い、歩留り向上をする方法も従来より用いら
れている。[0003] Further, a fail bit map showing a defective position in the same position as the array of the memory cell array, which expresses defective portions of the memory in an easy-to-understand manner, is created.
In a plurality of chips, a method of improving the yield by performing a failure analysis using a circuit, layout information, and the like on the presence / absence of a tendency of a defective portion in a memory portion and the defective portion has been conventionally used.
【0004】図9は、従来のメモリのテストを行う場合
の全体構成を示す図である(「従来技術1」という)。
図9において、101は試験する対象となるメモリ本
体、905はメモリ本体101に書き込むデータ、90
3はメモリ本体101へのデータ書込み及び読み出しを
行うためのアドレスデータである。また904はメモリ
本体101に書込みを行った後に読み出しを行ったデー
タであり、書込みを行ったデータ905と読み出しデー
タ904を、比較器906において比較する。FIG. 9 is a diagram showing an entire configuration of a conventional memory test (referred to as "prior art 1").
9, reference numeral 101 denotes a memory main body to be tested; 905, data to be written into the memory main body 101;
Reference numeral 3 denotes address data for writing and reading data to and from the memory main body 101. Reference numeral 904 denotes data that has been read after writing to the memory main body 101. The comparator 906 compares the written data 905 with the read data 904.
【0005】比較器906の比較結果を比較結果データ
907に蓄え、フェイルビットマップデータ908に変
換する。[0005] The comparison result of the comparator 906 is stored in comparison result data 907 and converted into fail bit map data 908.
【0006】従来、この一連の処理フローを、LSIテ
スタ等の外部試験装置902を用いて行っていた。Conventionally, this series of processing flows has been performed using an external test apparatus 902 such as an LSI tester.
【0007】上記のような不良箇所を発見して冗長回路
へ置き換える不良ビット救済を目的としたメモリ試験
は、不良箇所を特定して不良箇所の位置情報を外部に出
力する必要である。そのため、通常のメモリ素子におけ
る試験では、メモリの入出力端子を全て外部ピンに直接
接続した上で、外部より駆動してその出力を観測し、不
良箇所の位置を特定している。その検出結果に基づい
て、冗長回路への置換えを行っている。このような状況
において、冗長回路への置換えを行うための試験は、外
部より駆動して、外部で、その出力を観測する必要があ
る。In the memory test for the purpose of repairing a defective bit in which a defective portion is found and replaced with a redundant circuit as described above, it is necessary to specify the defective portion and output the position information of the defective portion to the outside. Therefore, in a test on a normal memory element, after all input / output terminals of the memory are directly connected to external pins, the memory is driven from the outside and the output thereof is observed to identify the position of a defective portion. Replacement with a redundant circuit is performed based on the detection result. In such a situation, a test for performing the replacement with the redundant circuit needs to be driven from the outside and observe its output outside.
【0008】また、近年メモリ素子の信頼性向上のた
め、メモリ素子自体に自己診断回路を組み込んで、不良
箇所の存在を検出し、冗長回路へ置換えを行うことが行
われている。図10は、この種の従来のメモリの自己診
断回路の全体構成を示す図である(「従来技術2」とい
う)。In recent years, in order to improve the reliability of a memory element, a self-diagnosis circuit has been incorporated in the memory element itself to detect the presence of a defective portion and replace the memory element with a redundant circuit. FIG. 10 is a diagram showing an overall configuration of a conventional memory self-diagnosis circuit of this kind (referred to as “prior art 2”).
【0009】図10は、LSI内部構成を示したもので
あり、1001は論理回路、1002はメモリ内の冗長
回路、1003は記憶部本体、1004は冗長回路内部
にある置換制御部で本体、1005は自己診断回路であ
る。FIG. 10 shows the internal structure of an LSI. 1001 is a logic circuit, 1002 is a redundant circuit in a memory, 1003 is a storage unit, 1004 is a replacement control unit in the redundant circuit, and 1005 is a replacement control unit. Is a self-diagnosis circuit.
【0010】自己診断回路1005は、不良位置記憶手
段1006と出力手段1107を含み、論理回路100
1からの自己診断動作信号によって動作し、試験動作終
了後、試験結果である、不良位置信号を外部出力端子に
出力する。The self-diagnosis circuit 1005 includes a defective position storage means 1006 and an output means 1107,
It operates according to the self-diagnosis operation signal from 1 and outputs a test result, that is, a defective position signal, to an external output terminal after the test operation.
【0011】図11は、図10の自己診断回路1005
の構成をより詳細に示した図である。図11を参照する
と、自己診断回路は、(a)自己診断回路で必要な制御
信号を発生させるシーケンスコントローラー1103
と、(b)試験のためにメモリ本体101に書き込むデ
ータを発生させるデータ発生器1102と、(c)試験
のために各メモリセルにデータを書き込み、更に書き込
んだデータを読み出す時のアドレス信号を発生するアド
レス発生器1104と、(d)試験のためにメモリの各
メモリセルに書き込んだデータをデータ発生器1102
から受け、その書き込んだデータを実際にメモリ本体1
01から読み出したデータと比較し、その結果を記憶す
るデータ良否判定器/結果記憶器1105と、(e)デ
ータ良否判定器/結果記憶器1105に記憶された試験
結果、すなわち不良箇所の位置情報を出力する出力回路
1106と、を備えて構成されている。FIG. 11 shows the self-diagnosis circuit 1005 of FIG.
FIG. 3 is a diagram showing the configuration of FIG. Referring to FIG. 11, the self-diagnosis circuit includes: (a) a sequence controller 1103 that generates a control signal required by the self-diagnosis circuit;
(B) a data generator 1102 for generating data to be written to the memory body 101 for the test, and (c) an address signal for writing data to each memory cell for the test and reading the written data. An address generator 1104 to be generated, and (d) a data generator 1102 which stores data written in each memory cell of the memory for testing.
From the main memory 1
01, a data pass / fail judgment unit / result storage unit 1105 for comparing the data read out from the data readout unit 01 and the result, and (e) a test result stored in the data pass / fail judgment unit / result storage unit 1105, that is, position information of a defective portion. And an output circuit 1106 for outputting the same.
【0012】図11のデータ良否判定器/結果記録器1
105と、出力回路1106の詳細を図12に示す。図
12において、メモリ本体101、データ発生器110
2、シーケンスコントローラ1103、アドレス発生器
1104は、図11に示したものと同一である。Data quality judgment device / result recording device 1 shown in FIG.
FIG. 12 shows details of the output circuit 105 and the output circuit 1106. In FIG. 12, a memory body 101, a data generator 110
2. The sequence controller 1103 and the address generator 1104 are the same as those shown in FIG.
【0013】図12を参照すると、排他的論理和(EX
OR)ゲート1205とANDゲート1208の素子で
構成される部分が、データ良否判定器/結果記憶器11
05の単位部分であり、この単位部分がメモリ本体10
1のビット列毎に存在し、全体でデータ良否判定器/結
果記憶器1105を構成している。EXORゲート12
05は、メモリ本体101からの読み出しデータと、そ
のデータを書き込んだ時のデータ(期待値)が異なった
ときに、「H」(Highレベル)信号を出力する。Referring to FIG. 12, an exclusive OR (EX)
OR) The portion composed of the elements of the gate 1205 and the AND gate 1208 serves as a data pass / fail judgment unit / result storage unit 11.
05, and this unit is the memory unit 10
There is one bit string for each bit, and the whole constitutes a data pass / fail judgment unit / result storage unit 1105. EXOR gate 12
Reference numeral 05 outputs an "H" (High level) signal when data read from the memory main body 101 and data (expected value) at the time of writing the data are different.
【0014】D型のフリップフロップ1207は、初期
状態において出力Q=0(Lowレベル)になってい
る。ORゲート1206は、EXORゲート1205の
出力とフリップフロップ1207の出力Qの論理和をと
り、ORゲートの出力はフリップフロップ1207のデ
ータ入力端子Dに接続されている。The D-type flip-flop 1207 has an output Q = 0 (Low level) in an initial state. The OR gate 1206 calculates the logical sum of the output of the EXOR gate 1205 and the output Q of the flip-flop 1207, and the output of the OR gate is connected to the data input terminal D of the flip-flop 1207.
【0015】よって、EXORゲート1205の出力が
「H」のとき、すなわち読み出しデータと期待値が異な
ったときには、シーケンスコントローラ1103の出力
とクロック信号とを入力とするANDゲート1208の
出力であるクロックに同期して、フリップフロップ12
07の出力Qは「H」状態になる。一旦フリップフロッ
プ1207の出力が「H」状態になると、その出力はO
Rゲート1206に戻されるため、たとえ次のメモリセ
ルが良好でEXORゲート1205の出力が「L」(L
owレベル)になっても、フリップフロップ1207の
出力Qはそのまま「H」状態が維持される。Therefore, when the output of the EXOR gate 1205 is "H", that is, when the read data and the expected value are different, the clock which is the output of the AND gate 1208 which receives the output of the sequence controller 1103 and the clock signal is input. Synchronously, the flip-flop 12
The output Q of 07 becomes the “H” state. Once the output of flip-flop 1207 goes to the "H" state, its output
Since the data is returned to the R gate 1206, the output of the EXOR gate 1205 becomes "L" (L
(low level), the output Q of the flip-flop 1207 is maintained at the “H” state.
【0016】上記のようにしてビット列の各メモリセル
に対して試験を行うことにより、各ビット列における不
良の有無がフリップフロップ1207に記憶され、出力
シフト素子1210によって外部にシリアルに出力され
る。なお、図11、及び図12に示した構成の詳細は、
特開平6−45451号公報の記載が参照される。By performing a test on each memory cell in the bit string as described above, the presence or absence of a defect in each bit string is stored in the flip-flop 1207 and serially output to the outside by the output shift element 1210. The details of the configuration shown in FIGS. 11 and 12 are as follows.
Reference is made to the description in JP-A-6-45451.
【0017】上記のような自己診断回路による試験は、
全てのメモリセルに所定のデータを書き込んだ後読み出
し、元の書き込んだデータと一致するかを判定すること
により行うが、メモリの1本のビット線もしくは1本の
ワード線に付属する全てのメモリセルを置き換える冗長
回路への不良位置データしか出力せず、不良のカラムと
ロウを規定する箇所の位置、すなわちフェイルビットマ
ップに用いるデータまではデータとして出力しない。The test by the self-diagnosis circuit as described above
This is performed by writing predetermined data to all the memory cells and then reading out the data to determine whether or not the data matches the original written data. However, all the memories attached to one bit line or one word line of the memory are used. Only the defective position data is output to the redundant circuit replacing the cell, and the data is not output as the data up to the position of the position defining the defective column and row, that is, the data used for the fail bit map.
【0018】これは自己診断回路としてはビット毎また
はワード毎の不良の有無を検出できれば、冗長回路への
置換えが可能だからである。This is because if a self-diagnosis circuit can detect the presence or absence of a defect for each bit or word, it can be replaced with a redundant circuit.
【0019】さらに、もし不良位置まで出力するために
は不良箇所の位置を記憶する必要があり、また、そのよ
うなデータを出力するためにはその分だけデータ出力に
要する時間が長くなるという問題があるためでもある。Furthermore, if the data is output up to the defective position, it is necessary to store the position of the defective portion, and the time required for data output becomes longer by outputting such data. That's because there is.
【0020】[0020]
【発明が解決しようとする課題】近年LSI等の半導体
装置の内部に、論理回路と共にメモリを組み込んだもの
が使用されるようになっている。しかも、組み込まれる
メモリが大規模化する傾向にある。In recent years, a semiconductor device such as an LSI which incorporates a memory together with a logic circuit has been used. In addition, the memory to be incorporated tends to increase in size.
【0021】このため、論理回路と同一チップ上に混載
されるメモリにおいても、やはり冗長回路を設けて歩留
りを向上することは勿論、自己診断回路を設けて信頼性
向上を図ることが行われている。For this reason, even in a memory mixedly mounted on the same chip as a logic circuit, not only a redundancy circuit is provided to improve the yield but also a self-diagnosis circuit is provided to improve the reliability. I have.
【0022】また、上記半導体装置の評価段階において
は、メモリの評価を行う際に上記メモリの各セルのフェ
イル情報をアドレス毎にマップ上に出力したフェイルビ
ットマップを用いて評価、解析等も行われている。In the evaluation step of the semiconductor device, when the memory is evaluated, evaluation, analysis, and the like are performed using a fail bit map in which the fail information of each cell of the memory is output on a map for each address. Have been done.
【0023】フェイルビットマップ情報を用いた評価法
の一般的な処理の流れを図8に示す。図8を参照する
と、(1)LSIの設計、制作、(2)メモリ部のテス
ト、フェイルビット情報の作成出力、(3)フェイルビ
ットデータの処理、フェイルビットマップの画面表示、
印刷、不良部の調査、解析等、(4)不良原因のLSI
設計へのフィードバック、及び不良対策、という処理の
流れよりなる。すなわち、メモリ部のテストにおいて、
フェイルビットマップによって表された不良箇所を基に
その箇所の回路やレイアウト、マスク等の問題点を解析
し、その不良原因に対する対策を立て、設計や製作側に
フィードバックをかけ、より高歩留まりの高品質の製品
の製作に反映する。FIG. 8 shows a general processing flow of an evaluation method using fail bitmap information. Referring to FIG. 8, (1) LSI design and production, (2) test of memory unit, creation and output of fail bit information, (3) processing of fail bit data, display of fail bit map screen,
(4) LSIs that cause defects, such as printing, investigation and analysis of defective parts
It consists of a process flow of feedback to the design and troubleshooting. That is, in the test of the memory unit,
Based on the failure point represented by the fail bitmap, analyze the problems of the circuit, layout, mask, etc. at that point, establish countermeasures for the failure cause, give feedback to the design and manufacturing sides, and achieve higher yield Reflect on the production of quality products.
【0024】しかし、論理回路とメモリを有する半導体
装置では、メモリは論理回路が動作中にアクセスするも
のであり、半導体装置への入出力端子の数は限られてお
り、上記従来技術1のような入出力端子を外部よりメモ
リにアクセスするために端子を割くのは難しい、という
のが現状である。However, in a semiconductor device having a logic circuit and a memory, the memory is accessed while the logic circuit is operating, and the number of input / output terminals to the semiconductor device is limited. At present, it is difficult to divide the input / output terminals to access the memory from outside.
【0025】このため上記のような半導体装置(メモリ
と論理回路混載型半導体装置)において、冗長回路への
置換えやフェイルビットマップ情報を得るには、外部入
出力端子と論理回路との配線を試験時のみ外部入出力端
子を直接メモリに接続するように切り換えるセレクタが
必要である。For this reason, in the above-described semiconductor device (semiconductor device with a memory and a logic circuit mixed therein), the wiring between the external input / output terminal and the logic circuit is tested in order to replace the circuit with a redundant circuit and obtain the fail bit map information. Only when the external input / output terminal is connected directly to the memory is required a selector for switching.
【0026】また、セレクタを切り換えるための入力端
子が必要であり、この入力端子に切換え信号を印加する
ことにより、外部入出力端子からメモリへのアクセスが
可能になる。Further, an input terminal for switching the selector is required, and by applying a switching signal to this input terminal, an external input / output terminal can access the memory.
【0027】しかし、上記のような回路構成では、新た
にセレクタを設ける必要がある上に、そのための配線数
が増加するという問題がある。特にメモリが大容量化し
た時には、このようなオーバーヘッドは無視できず、高
集積化及び製造コストの障害になる、という問題があ
る。However, in the above-described circuit configuration, it is necessary to newly provide a selector, and there is a problem that the number of wirings for the selector increases. In particular, when the memory has a large capacity, such an overhead cannot be ignored, and there is a problem that high integration and manufacturing cost are obstructed.
【0028】また、上記従来技術2のような自己診断回
路を設けて冗長回路への置換えを行うという手法もとら
れているが、この回路構成では、メモリの1本のビット
線もしくは1本のワード線に付属する全てのメモリセル
を置き換える冗長回路への不良位置データしか出力せ
ず、フェイルビットマップの情報は出力することができ
ない。In addition, although a method of providing a self-diagnosis circuit and performing replacement with a redundant circuit as in the prior art 2 has been proposed, in this circuit configuration, one bit line or one bit line of a memory is used. Only defective position data is output to a redundant circuit that replaces all memory cells attached to a word line, and fail bit map information cannot be output.
【0029】したがって、本発明は上記問題点に鑑みて
なされたものであって、その目的は、論理回路とメモリ
を有し自己診断回路を有する半導体装置において、冗長
回路への置換えを行うと共に、フェイルビットマップ情
報を容易に出力でき、試験を容易化するテスト回路を提
供することにある。Therefore, the present invention has been made in view of the above problems, and an object of the present invention is to replace a semiconductor device having a logic circuit and a memory with a self-diagnosis circuit with a redundant circuit, An object of the present invention is to provide a test circuit which can easily output fail bitmap information and facilitates a test.
【0030】[0030]
【課題を解決するための手段】前記目的を達成するた
め、本発明は、キャッシュメモリ等の記憶装置と、前記
記憶装置の不良箇所の有無を判定する自己診断回路と、
を備える半導体集積回路であって、前記自己診断回路
が、自己診断動作において、前記記憶装置の不良箇所の
位置を検出する不良位置検出手段と、前記不良位置検出
手段から出力された前記不良箇所の位置データを圧縮す
る手段と、前記圧縮した不良位置データを外部に出力す
る手段と、を備えている。 In order to achieve the above object,
Therefore, the present invention relates to a storage device such as a cache memory,
A self-diagnosis circuit for determining the presence or absence of a defective portion of the storage device;
A self-diagnosis circuit, comprising:
However, in the self-diagnosis operation,
Defective position detecting means for detecting a position, and the defective position detection
Means for compressing the position data of the defective portion output from the means.
Means for outputting the compressed defective position data to the outside.
Means.
【0031】[0031]
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明の半導体装置は、その好ましい実施
の形態において、論理回路(図1の105)と、不良セ
ル救済用の冗長回路を備えた記憶装置(図1の101)
を備えた半導体装置において、記憶装置の自己診断回路
を備え、自己診断回路が、自己診断動作において記憶装
置の不良箇所の位置を検出する不良位置検出手段(図2
の204)と、不良位置検出手段から出力された不良箇
所の位置データを圧縮する手段及び圧縮した不良位置デ
ータを外部に出力する手段(図2の205)と、を備え
る。Embodiments of the present invention will be described below. In a preferred embodiment of the semiconductor device of the present invention, a storage device including a logic circuit (105 in FIG. 1) and a redundant circuit for repairing a defective cell (101 in FIG. 1).
A semiconductor device provided with a self-diagnosis circuit for a storage device, wherein the self-diagnosis circuit detects a position of a defective portion of the storage device in a self-diagnosis operation (FIG.
204), means for compressing the position data of the defective portion output from the defective position detecting means, and means for outputting the compressed defective position data to the outside (205 in FIG. 2).
【0032】本発明の実施の形態においては、不良箇所
の位置データを圧縮する手段が、LFSR(リニアフィ
ードバックシフトレジスタ)を備え、不良位置検出手段
から出力される不良箇所の位置データをLFSRにて圧
縮する。In the embodiment of the present invention, the means for compressing the position data of the defective part includes an LFSR (Linear Feedback Shift Register), and the position data of the defective part output from the defective position detecting means is converted by the LFSR. Compress.
【0033】あるいは、本発明の実施の形態において
は、不良箇所の位置データを圧縮する手段が、不良箇所
の位置データの各ビットの近接する任意のビットを縮退
して圧縮処理を行うようにしてもよい(図3参照)。Alternatively, according to the embodiment of the present invention, the means for compressing the position data of the defective portion compresses an arbitrary bit adjacent to each bit of the position data of the defective portion by performing compression processing. (See FIG. 3).
【0034】さらに、本発明の実施の形態においては、
不良箇所の位置データを圧縮する手段が、不良箇所の位
置データに不良データが存在したときのみ、該アドレス
と該不良データを出力するようにしてもよい(図4参
照)。Further, in the embodiment of the present invention,
The means for compressing the position data of the defective portion may output the address and the defective data only when the defective position data includes the defective data (see FIG. 4).
【0035】[0035]
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing an embodiment of the present invention;
【0036】[実施例1]図1は、本発明の一実施例の
原理構成を示す図である。本発明の一実施例の半導体装
置は、通常のメモリ本体101の他に、不良箇所の有無
を判定する自己判断回路102と、論理回路105と、
を備えている。自己診断回路102は、自己診断動作に
おいて不良箇所を発見した時に不良箇所の位置を記憶す
る不良位置検出手段103と、不良位置検出手段103
に記憶した不良箇所の位置を圧縮して出力する圧縮、出
力手段104と、を備えている。[Embodiment 1] FIG. 1 is a diagram showing the principle configuration of an embodiment of the present invention. A semiconductor device according to an embodiment of the present invention includes, in addition to a normal memory main body 101, a self-determining circuit 102 for determining whether there is a defective portion, a logic circuit 105,
It has. The self-diagnosis circuit 102 includes a defect position detection unit 103 that stores the position of the defect when a defect is found in the self-diagnosis operation;
And a compression and output unit 104 for compressing and outputting the position of the defective portion stored in the storage unit.
【0037】図2は、図1に示した自己診断回路102
の構成をより詳細に示した図である。図2を参照する
と、自己診断回路は、(a)必要な制御信号を発生させ
るシーケンスコントローラ201と、(b)試験のため
にメモリ本体101に書き込むデータを発生させるデー
タ発生器202と、(c)試験のために各メモリセルに
データを書き込み、更に書き込んだデータを読み出す時
のアドレス信号を発生するアドレス発生器203と、
(d)メモリ本体101の各メモリセルに書き込んだデ
ータをデータ発生器202から受け、その書き込んだデ
ータを実際にメモリ本体101から読み出したデータと
比較し、その結果を記憶するデータ比較/記憶器204
と、(e)データ比較/記憶器204に記憶された試験
結果、すなわち不良箇所の位置情報を圧縮し、出力する
データ圧縮/出力回路204と、を備えて構成されてい
る。FIG. 2 shows the self-diagnosis circuit 102 shown in FIG.
FIG. 3 is a diagram showing the configuration of FIG. Referring to FIG. 2, the self-diagnosis circuit includes (a) a sequence controller 201 for generating necessary control signals, (b) a data generator 202 for generating data to be written to the memory body 101 for a test, and (c) A) an address generator 203 for writing data to each memory cell for testing and generating an address signal when reading the written data;
(D) A data comparison / storage device that receives data written to each memory cell of the memory main body 101 from the data generator 202, compares the written data with data actually read from the memory main body 101, and stores the result. 204
And (e) a data compression / output circuit 204 for compressing and outputting the test results stored in the data comparison / storage unit 204, that is, the position information of the defective part.
【0038】図5に、図2に示したデータ圧縮/出力回
路205の構成例を示す。FIG. 5 shows a configuration example of the data compression / output circuit 205 shown in FIG.
【0039】図5において、511〜518、521〜
523はEXOR(排他的論理和)ゲートであり、EX
ORゲート511〜518のの出力を、それぞれ、フリ
ップフロップ501〜508に入力する。In FIG. 5, 511-518, 521-521
523 is an EXOR (exclusive OR) gate,
Outputs of the OR gates 511 to 518 are input to flip-flops 501 to 508, respectively.
【0040】図2のデータ比較/記憶器204の出力で
ある比較結果Z1〜Z8を、EXORゲート511〜5
18の2つの入力端子の一方にそれぞれ入力する。ここ
で、図5は、8ビットのデータを処理する圧縮器(LF
SR:Linear Feedback Shift Register)の例を示
したが、データ比較/記憶器204の出力の本数に合わ
せ任意に構成可能である。The comparison results Z1 to Z8 output from the data comparison / storage unit 204 in FIG.
18 is input to one of the two input terminals. Here, FIG. 5 shows a compressor (LF) for processing 8-bit data.
Although an example of an SR (Linear Feedback Shift Register) has been described, it can be arbitrarily configured according to the number of outputs of the data comparison / storage unit 204.
【0041】また、フリップフロップ501〜508出
力は、次段のEXORゲートの2つの入力端子の他方、
すなわちデータ比較/記憶器204の出力である比較結
果を入力する端子でない方のに入力端子に入力する。The outputs of the flip-flops 501 to 508 are connected to the other of the two input terminals of the next-stage EXOR gate,
That is, the comparison result, which is the output of the data comparison / storage device 204, is input to the input terminal which is not the input terminal.
【0042】また、最終段のフリップフロップ508の
出力は、任意に設けたEXORゲート521の入力の一
の入力端子に入力し、前段のフリップフロップ507の
出力をEXORゲート521の他の入力端子に入力す
る。The output of the last-stage flip-flop 508 is input to one input terminal of an optional EXOR gate 521, and the output of the preceding-stage flip-flop 507 is input to another input terminal of the EXOR gate 521. input.
【0043】EXORゲート521の出力は、次段のE
XORゲート522の一の入力端子に入力し、EXOR
ゲート522の他の入力端子には、フリップフロップ5
05の出力を入力する。The output of the EXOR gate 521 is output to the next stage E
Input to one input terminal of XOR gate 522 and EXOR
The other input terminal of the gate 522 includes a flip-flop 5
05 output is input.
【0044】同様にEXORゲート523の一つの入力
端子には、EXORゲート522の出力を入力し、他の
入力端子には、フリップフロップ503の出力を入力
し、EXORゲート523の出力は、EXORゲート5
11の2つの入力端子のうちZ1が入力されていない他
の入力端子に入力する。Similarly, the output of the EXOR gate 522 is input to one input terminal of the EXOR gate 523, the output of the flip-flop 503 is input to the other input terminal, and the output of the EXOR gate 523 is the EXOR gate 523. 5
The input is made to the other input terminal to which Z1 is not input among the 11 input terminals.
【0045】図2のデータ比較/記憶器204の出力で
ある比較結果Z1〜Z8を、各比較試験毎に入力し、例
えば、同じワード線に並んでいるメモリセルを同時に読
み出した場合に、各ビット線に出力される読み出しデー
タと期待値とを比較した結果を、順次Z1〜Z8に入力
し、最終的に、シフトレジスタ501〜508内に残っ
たデータ(signature;シグネチャ)を圧縮後のデータ
として、外部に出力する。The comparison results Z1 to Z8, which are the outputs of the data comparison / storage unit 204 shown in FIG. 2, are inputted for each comparison test. For example, when the memory cells arranged on the same word line are read simultaneously, The result of comparing the read data output to the bit line with the expected value is sequentially input to Z1 to Z8, and finally the data (signature) remaining in the shift registers 501 to 508 is compressed data. And output to the outside.
【0046】この実施例では、8ビットのLFSRを用
いてデータ圧縮器の説明を行ったが、nビットのLFS
Rを用いて圧縮を行った場合、出力の異常を見逃す確率
Pは、P=2-nで表せる。たとえば、ビット線本数が、
n=32ビットの場合、P≦1/40億と十分小さく、
実用上差し支えないレベルである。In this embodiment, the data compressor has been described using the 8-bit LFSR.
When compression is performed using R, the probability P of overlooking an output abnormality can be expressed by P = 2− n . For example, if the number of bit lines is
In the case of n = 32 bits, P ≦ 1/4 billion is sufficiently small,
This is a practical level.
【0047】図7に、本発明の一実施例におけるテスト
回路の一連の処理を示すフローチャートを示す。FIG. 7 is a flowchart showing a series of processes of the test circuit according to one embodiment of the present invention.
【0048】まず、図5に示したフリップフロップ50
1〜508のレジスタをリセットしておく(ステップS
1)。First, the flip-flop 50 shown in FIG.
The registers 1 to 508 are reset (step S
1).
【0049】次にメモリ部へのデータの書込み処理を行
い(ステップS2)、次に読み出し処理に移る。Next, a process of writing data to the memory unit is performed (step S2), and then the process proceeds to a read process.
【0050】まず、メモリ本体のロウ(行)の位置情報
を示す番号、変数iに1を代入し(ステップS3)、i
番目のロウに存在するメモリセルをすべて読み出す(ス
テップS4)。First, a number indicating the position information of a row (row) in the memory body and 1 are substituted for a variable i (step S3), and i
All the memory cells in the row are read out (step S4).
【0051】次に読み出したデータと書込み時に用いた
データである期待値と比較する(ステップS5)。Next, the read data is compared with an expected value which is data used at the time of writing (step S5).
【0052】比較結果を一時保管し、データ圧縮処理を
行う(ステップS6)。The result of the comparison is temporarily stored, and a data compression process is performed (step S6).
【0053】また、次にテストすべきロウのデータが存
在すれば(ステップS7のNo分岐)、変数iにi+1
を代入し(ステップS8)、ステップS4〜S7の読み
出し、比較、圧縮処理を行う。If there is row data to be tested next (No branch in step S7), i + 1 is added to the variable i.
(Step S8), and the reading, comparing, and compressing processes of steps S4 to S7 are performed.
【0054】試験すべきデータがなければ(ステップS
7のYes分岐)、フェイルビットマップデータとし
て、圧縮後のデータとして出力する(ステップS9)。If there is no data to be tested (step S
(Yes branch of No. 7), and output as fail bitmap data as compressed data (step S9).
【0055】上記処理において、ロウ毎の試験を順次行
う方式をとっていったが、これはカラム毎でも同様であ
る。In the above processing, a method of sequentially performing a test for each row is employed, but the same applies to a column.
【0056】このようにして、出力された圧縮後のフェ
イルビットマップ情報のデータを解凍し、図6に示すよ
うなフェイルビットマップを得ることができる。In this way, the data of the output fail bitmap information after compression is decompressed, and a fail bitmap as shown in FIG. 6 can be obtained.
【0057】[実施例2]本発明の第2の実施例とし
て、図5に示した方式以外のデータ圧縮法について説明
する。図3にその例を示す。[Second Embodiment] As a second embodiment of the present invention, a data compression method other than the method shown in FIG. 5 will be described. FIG. 3 shows an example.
【0058】メモリ本体から読み出したデータと期待値
との比較結果を、図3の左欄に示した場合、4ビットず
つに縮退し、4ビットのうち一つでも比較結果に不一致
が存在した場合、その不一致情報を残す形として、図3
の右欄に示すようなデータに圧縮する。When the comparison result between the data read from the memory body and the expected value is shown in the left column of FIG. 3, when the comparison result is degenerated into 4 bits and there is a mismatch in any one of the 4 bits, , As a form to leave the mismatch information, FIG.
To the data as shown in the right column.
【0059】例えば、上記手法はメモリ本体が著しく大
規模な容量を持つ場合やフェイルビットマップ情報を解
像度を低くし、大まかな位置だけを示す場合に、特に効
果がある。For example, the above method is particularly effective when the memory body has a remarkably large capacity or when the resolution of the fail bit map information is lowered to indicate only a rough position.
【0060】[実施例3] また、その他の方法として、図4に示すように、メモリ
本体から読み出したデータと期待値との比較結果に1つ
でも不一致が存在したときのみ、そのロウの位置を示す
情報と比較結果を出力する。Third Embodiment As another method, as shown in FIG. 4, only when at least one mismatch exists in the comparison result between the data read from the memory body and the expected value, the position of the row is determined. and it outputs the comparison result <br/> information indicating.
【0061】これはある程度歩留りが安定し、予測され
る不良箇所の発生箇所が比較的少ない場合のメモリを試
験する際に効果がある。この場合も、1つのワードにつ
ながったメモリセルを試験した場合を示したが、1つの
ビットにつながったメモリセルを試験した場合も同様な
方式をとることができる。This is effective for testing a memory in which the yield is stable to some extent and the number of predicted defective locations is relatively small. Also in this case, the case where the memory cell connected to one word is tested is shown, but the same method can be applied to the case where the memory cell connected to one bit is tested.
【0062】[0062]
【発明の効果】以上説明したように、本発明のテスト回
路によれば、論理回路とメモリを有し、自己診断回路を
有する半導体装置において、冗長回路への置換えはもち
ろんフェイルビットマップ情報をも取り出す試験が、容
易にしかも高速に行うことができるという効果を奏す
る。As described above, according to the test circuit of the present invention, in a semiconductor device having a logic circuit and a memory and having a self-diagnosis circuit, not only replacement with a redundant circuit but also failure bitmap information can be performed. This has the effect that the taking out test can be performed easily and at high speed.
【図1】本発明の一実施例の原理構成を示す図である。FIG. 1 is a diagram showing a principle configuration of an embodiment of the present invention.
【図2】本発明の一実施例における自己診断回路の構成
を示す図である。FIG. 2 is a diagram showing a configuration of a self-diagnosis circuit according to one embodiment of the present invention.
【図3】本発明のデータ圧縮方式の一例を説明するため
の説明図である。FIG. 3 is an explanatory diagram illustrating an example of a data compression method according to the present invention.
【図4】本発明のデータ圧縮方式の別の例を説明するた
めの説明図である。FIG. 4 is an explanatory diagram for explaining another example of the data compression method of the present invention.
【図5】本発明の一実施例のデータ圧縮器の構成の一例
を示す図である。FIG. 5 is a diagram illustrating an example of a configuration of a data compressor according to an embodiment of the present invention.
【図6】本発明の一実施例を説明するための図であり、
フェイルビットマップの一例を示す図である。FIG. 6 is a diagram for explaining one embodiment of the present invention;
FIG. 4 is a diagram illustrating an example of a fail bit map.
【図7】本発明の一実施例の処理を示すフローチャート
である。FIG. 7 is a flowchart illustrating a process according to an embodiment of the present invention.
【図8】フェイルビットマップ情報を用いた評価法の一
般的流れを示す図である。FIG. 8 is a diagram showing a general flow of an evaluation method using fail bitmap information.
【図9】従来のメモリテストを説明するための図であ
る。FIG. 9 is a diagram for explaining a conventional memory test.
【図10】従来のメモリ自己診断回路の原理構成を示す
図である。FIG. 10 is a diagram showing a principle configuration of a conventional memory self-diagnosis circuit.
【図11】従来の自己診断回路の構成の一例を示す図で
ある。FIG. 11 is a diagram illustrating an example of a configuration of a conventional self-diagnosis circuit.
【図12】従来のデータ良否判定器及び結果記憶器の詳
細構成を示す図である。FIG. 12 is a diagram showing a detailed configuration of a conventional data pass / fail judgment unit and a result storage unit.
101 メモリ本体 102 自己診断回路 103 不良位置検出手段 104 圧縮、出力手段 105 論理回路 201 シーケンスコントローラー 202 データ発生器 203 アドレス発生器 204 データ比較/記憶器 205 データ圧縮/出力回路 501〜508 フリップフロップ、算装置 803 磁気ディスク装置 804 表示装置 511〜518、521〜523 EXOR(排他的論
理和) 902 LSIテスタ 903 アドレスデータ 904 読み出しデータ 905 書込みデータ 906 比較器 907 比較結果 908 フェイルビットマップデータ 1001 論理回路 1002 冗長回路 1003 記憶部本体 1004 置換制御部 1005 自己診断回路 1006 不良位置記憶手段 1007 出力手段 1102 データ発生器 1103 シーケンスコントローラ 1104 アドレス発生器 1105 データ良否判定器/結果記憶器 1106 出力回路 1205 EXOR 1206 ORゲート 1207 フリップフロップ 1208、1209 ANDゲート 1210 シフト回路Reference Signs List 101 memory main body 102 self-diagnosis circuit 103 defective position detection means 104 compression and output means 105 logic circuit 201 sequence controller 202 data generator 203 address generator 204 data comparison / storage device 205 data compression / output circuit 501 to 508 flip-flop Device 803 Magnetic disk device 804 Display device 511 to 518, 521 to 523 EXOR (exclusive OR) 902 LSI tester 903 Address data 904 Read data 905 Write data 906 Comparator 907 Comparison result 908 Fail bit map data 1001 Logic circuit 1002 Redundancy Circuit 1003 Storage unit main body 1004 Replacement control unit 1005 Self-diagnosis circuit 1006 Defective position storage unit 1007 Output unit 1102 Data generator 1103 Over Ken scan controller 1104 address generator 1105 data judging unit / result memory 1106 output circuit 1205 EXOR 1206 OR gate 1207 flip flops 1208 and 1209 the AND gate 1210 shift circuit
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI G11C 11/413 G01R 31/28 V G11C 11/34 341D (58)調査した分野(Int.Cl.7,DB名) G11C 29/00 G06F 11/22 G01R 31/28 G11C 11/413 ──────────────────────────────────────────────────続 き Continued on the front page (51) Int.Cl. 7 identification code FI G11C 11/413 G01R 31/28 V G11C 11/34 341D (58) Investigated field (Int.Cl. 7 , DB name) G11C 29 / 00 G06F 11/22 G01R 31/28 G11C 11/413
Claims (4)
憶装置の不良箇所の有無を判定する自己診断回路と、を
備える半導体集積回路であって、 前記自己診断回路が、自己診断動作において、前記記憶
装置の不良箇所の位置を検出する不良位置検出手段と、 前記不良位置検出手段から出力された前記不良箇所の位
置データの各ビットの近接する任意のビットを縮退し
て、圧縮処理を行う圧縮手段と、 前記圧縮した不良位置データを外部に出力する手段と、 を備えたことを特徴とするテスト回路。 A storage device such as a cache memory;
A self-diagnosis circuit for determining the presence or absence of a defective portion of the storage device.
A self-diagnosis circuit , wherein the self-diagnosis circuit stores the memory in a self-diagnosis operation.
A defective position detecting means for detecting a position of a defective part of the apparatus; and a position of the defective part output from the defective position detecting means.
Any bits adjacent to each bit of the location data are degenerated
A compression circuit for performing a compression process; and a unit for outputting the compressed defective position data to the outside .
憶装置の不良箇所の有無を判定する自己診断回路と、を
備える半導体集積回路であって、 前記自己診断回路が、自己診断動作において、前記記憶
装置の不良箇所の位置を検出する不良位置検出手段と、 前記不良位置検出手段から出力された前記不良箇所の位
置データに不良データが存在したときのみ、そのときの
アドレスと該不良データを出力することで、圧縮処理を
行う圧縮手段と、 前記圧縮した不良位置データを外部に出力する手段と、 を備えたことを特徴とするテスト回路。 A storage device such as a cache memory;
A self-diagnosis circuit for determining the presence or absence of a defective portion of the storage device.
A self-diagnosis circuit , wherein the self-diagnosis circuit stores the memory in a self-diagnosis operation.
A defective position detecting means for detecting a position of a defective part of the apparatus; and a position of the defective part output from the defective position detecting means.
Only when there is bad data in the
By outputting the address and the bad data, the compression process can be performed.
A test circuit comprising: compression means for performing the compression; and means for outputting the compressed defective position data to the outside .
各セルに書き込んだデータと、書き込んだデータに対し
て実際に前記記憶装置から読み出したデータと比較し、
その比較結果を記憶する手段を含むことを特徴とする請
求項1または2のいずれかに記載のテスト回路。 3. The storage device according to claim 2 , wherein
The data written to each cell and the data written
Comparing with the data actually read from the storage device,
A contractor comprising means for storing the comparison result.
The test circuit according to claim 1 or 2.
載する半導体装置において、 前記記憶回路が不良セルの置き換えを行う冗長セル回路
を備え、 前記記憶回路の不良箇所の有無を判定する自己診断回路
を備え、 前記自己診断回路は、前記メモリへの書き込みデータを
自動発生するデータ発生回路、前記メモリへのアドレス
を自動発生するアドレス回路、及び、前記記憶装置の各
セルに書き込んだデータと、書き込んだデータに対して
実際に前記記憶装置から読み出したデータと比較しその
比較結果を記憶するデータ比較記憶回路に加えてデータ
圧縮出力回路を備え、 前記データ圧縮出力回路が、前記データ比較記憶回路か
ら出力される比較結果について所定のビット数単位に不
良の有無を示すように圧縮処理を行う手段、及び、前記
データ比較記憶回路から出力される比較結果から不良デ
ータが存在したときのみ、そのときのアドレスと該不良
データを出力することで圧縮処理を行う手段のうちのい
ずれか一つを圧縮手段として備え、さらに圧縮処理した
データを外部に出力する手段を備えたことを特徴とする
テスト回路。 4. A logic circuit and a storage circuit are mixed on the same chip.
A redundant cell circuit in which the storage circuit replaces a defective cell.
A self-diagnosis circuit for determining the presence or absence of a defective portion in the storage circuit
Wherein the self-diagnostic circuit may write data to the memory
Automatically generated data generation circuit, address to the memory
Address circuit for automatically generating
The data written to the cell and the data written
The data is compared with the data actually read from the storage device.
Data in addition to the data comparison storage circuit that stores the comparison results
A compression output circuit, wherein the data compression output circuit is
The comparison result output from the
Means for performing a compression process to indicate the presence or absence of goodness, and
From the comparison result output from the data comparison storage circuit,
Only when the data exists, the address at that time and the defect
One of the means to perform compression processing by outputting data
Either one was provided as compression means, and further compression processing was performed.
Characterized by having means for outputting data to the outside
Test circuit.
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