JP3082701B2 - メモリ保護装置およびメモリ保護方法 - Google Patents
メモリ保護装置およびメモリ保護方法Info
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- General Physics & Mathematics (AREA)
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ保護装置お
よびメモリ保護方法に関する。
よびメモリ保護方法に関する。
【０００２】
【従来の技術】メモリを備えたコンピュータシステムに
おいて、アプリケーションプログラムによりメモリに対
する不正な書き換えが発生すると、特にそれがオペレー
ティングシステムのカーネル等システム領域であった場
合、システムに重大な悪影響を及ぼし、場合によって
は、システム自体をダウンさせる可能性もある。
おいて、アプリケーションプログラムによりメモリに対
する不正な書き換えが発生すると、特にそれがオペレー
ティングシステムのカーネル等システム領域であった場
合、システムに重大な悪影響を及ぼし、場合によって
は、システム自体をダウンさせる可能性もある。
【０００３】この不正なメモリアクセスを防止する従来
のメモリ保護方式として、システムにおいてメモリのア
クセス権を階層化し、システム領域に対して下位階層か
らの書き込みアクセスを抑止する方式が知られている。
のメモリ保護方式として、システムにおいてメモリのア
クセス権を階層化し、システム領域に対して下位階層か
らの書き込みアクセスを抑止する方式が知られている。
【０００４】例えば特開平１−２３１１４８号公報に
は、絶対アドレスモードによるアクセスがページアドレ
スモードにおいて書き込みが禁止された領域への書き込
みであることを検出した時に、この絶対アドレスモード
によるアクセスを禁止することによって、ソフトウェア
によるメモリへの不正な書き込みをすばやく検出して防
止することができ、メモリの内容を保護するようにした
方式として、図５に示すような構成が提案されている。
は、絶対アドレスモードによるアクセスがページアドレ
スモードにおいて書き込みが禁止された領域への書き込
みであることを検出した時に、この絶対アドレスモード
によるアクセスを禁止することによって、ソフトウェア
によるメモリへの不正な書き込みをすばやく検出して防
止することができ、メモリの内容を保護するようにした
方式として、図５に示すような構成が提案されている。
【０００５】図５において、情報処理装置２０１がメモ
リアクセス動作開始時に、メモリ２０２へのアクセスの
管理を行うページテーブルがメモリ２０２からデータ線
２０７を介して読み込まれ、このページテーブルがペー
ジテーブル格納部２０３に格納される。
リアクセス動作開始時に、メモリ２０２へのアクセスの
管理を行うページテーブルがメモリ２０２からデータ線
２０７を介して読み込まれ、このページテーブルがペー
ジテーブル格納部２０３に格納される。
【０００６】この時、同時に、ページテーブル変換部２
０４が、メモリ２０２から読み込まれたページテーブル
から、そのページが格納されているメモリ２０２の領域
へのメモリアクセス権を取り出すとともに、ページテー
ブルのページアドレスからメモリアクセス権管理テーブ
ル２０５内の格納位置を決定し、メモリアクセス権管理
テーブル制御線２０８を介して、その格納位置とメモリ
アクセス権とをメモリアクセス権管理テーブル２０５に
送出し、メモリアクセス権管理テーブル２０５に、該メ
モリアクセス権を格納する。メモリ領域に対するメモリ
アクセス権は、メモリアクセス権読み出し線２０９を介
してアクセス権制御部２１０に送出される。
０４が、メモリ２０２から読み込まれたページテーブル
から、そのページが格納されているメモリ２０２の領域
へのメモリアクセス権を取り出すとともに、ページテー
ブルのページアドレスからメモリアクセス権管理テーブ
ル２０５内の格納位置を決定し、メモリアクセス権管理
テーブル制御線２０８を介して、その格納位置とメモリ
アクセス権とをメモリアクセス権管理テーブル２０５に
送出し、メモリアクセス権管理テーブル２０５に、該メ
モリアクセス権を格納する。メモリ領域に対するメモリ
アクセス権は、メモリアクセス権読み出し線２０９を介
してアクセス権制御部２１０に送出される。
【０００７】ここで、ページテーブル格納部２０３の内
容は必要時に書き換えられるため、メモリアクセス権管
理テーブル２０５もページテーブル格納部２０３の書き
換えと同時に書き換えられる。アクセス権制御部２１０
では、メモリアクセス権管理テーブル２０５から送られ
てきたメモリアクセス権の内容に基づき、実行アドレス
レジスタ２０６に格納されたアドレスによるメモリ２０
２へのアクセスの正当性を確認し、このアクセスを下位
特権レベル等からの不正アクセスと認めた湯合、実行ア
ドレスレジスタ２０６に格納されたアドレスによるメモ
リ２０２へのアクセスを中止させる。
容は必要時に書き換えられるため、メモリアクセス権管
理テーブル２０５もページテーブル格納部２０３の書き
換えと同時に書き換えられる。アクセス権制御部２１０
では、メモリアクセス権管理テーブル２０５から送られ
てきたメモリアクセス権の内容に基づき、実行アドレス
レジスタ２０６に格納されたアドレスによるメモリ２０
２へのアクセスの正当性を確認し、このアクセスを下位
特権レベル等からの不正アクセスと認めた湯合、実行ア
ドレスレジスタ２０６に格納されたアドレスによるメモ
リ２０２へのアクセスを中止させる。
【０００８】
【発明が解決しようとする課題】しかしながら、上述し
た従来のメモリ保護方式では、メモリアクセス要求を発
生してからアクセス権判定までに、ページテーブルの読
み込み、メモリアクセス権の抽出、および、メモリアク
セス権管理テーブル２０９の更新の各処理が必要であ
り、特にランダムアドレスに対するメモリアクセスの際
に、これらの処理がネックとなり、処理に時間を要し、
このため動作周波数の向上を阻止している、という問題
点を有している。
た従来のメモリ保護方式では、メモリアクセス要求を発
生してからアクセス権判定までに、ページテーブルの読
み込み、メモリアクセス権の抽出、および、メモリアク
セス権管理テーブル２０９の更新の各処理が必要であ
り、特にランダムアドレスに対するメモリアクセスの際
に、これらの処理がネックとなり、処理に時間を要し、
このため動作周波数の向上を阻止している、という問題
点を有している。
【０００９】また、ページテーブルの格納場所を、上記
従来のメモリ保護方式のように、メモリ２０２上でな
く、専用ハードウェアで構成した場合でも、制御回路が
複雑でハードウェア規模が非常に大きくなり、結局、動
作周波数の向上のネックとなっていた。
従来のメモリ保護方式のように、メモリ２０２上でな
く、専用ハードウェアで構成した場合でも、制御回路が
複雑でハードウェア規模が非常に大きくなり、結局、動
作周波数の向上のネックとなっていた。
【００１０】したがって、本発明は、上記した従来技術
の問題点を解消すべくなされたものであって、その目的
は、メモリへのアクセスアドレスをマスクするという最
小限のハードウェア構成で、所定のアドレス範囲につい
てアクセス禁止制御を実現するメモリ保護装置およびメ
モリ保護方法を提供することにある。
の問題点を解消すべくなされたものであって、その目的
は、メモリへのアクセスアドレスをマスクするという最
小限のハードウェア構成で、所定のアドレス範囲につい
てアクセス禁止制御を実現するメモリ保護装置およびメ
モリ保護方法を提供することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するた
め、本発明のメモリ保護装置は、メモリ装置における所
定のアドレス空間すべてがアクセス許可領域とされる第
一のモードと、前記所定のアドレス空間のうち部分アド
レス空間のみがアクセス許可領域とされ、他はアクセス
禁止領域とされる第二のモードと、を備え、前記第一、
第二モードのいずれか一方に切り換えるモード指定手段
と、前記第二のモードに指定されたときにメモリアドレ
スの上位所定ビットを特定の論理値に固定するアドレス
変換手段と、を備えるようにしたものである。また本発
明のメモリ保護方法は、メモリ装置における所定のアド
レス空間すべてがアクセス許可領域とされる第一のモー
ドと、前記所定のアドレス空間のうち一部のアドレス空
間がアクセス許可領域とされ、他はアクセス禁止領域と
される第二のモードと、を備え、前記第一及び第二のモ
ードはモード切り換え制御信号により切り換えられ、前
記第二のモードにおいては、ＣＰＵからの情報に基づ
き、領域指定レジスタのアドレス上位所定ビットにより
アクセス禁止領域の範囲を可変に設定し、前記メモリ装
置のアクセス禁止領域へのメモリアクセスに対しては、
前記ＣＰＵから出力されたメモリアドレスの上位所定ビ
ットを論理処理することにより、前記ＣＰＵから出力さ
れた前記メモリアドレスをアクセス許可領域内へのアク
セスに切り替える。
め、本発明のメモリ保護装置は、メモリ装置における所
定のアドレス空間すべてがアクセス許可領域とされる第
一のモードと、前記所定のアドレス空間のうち部分アド
レス空間のみがアクセス許可領域とされ、他はアクセス
禁止領域とされる第二のモードと、を備え、前記第一、
第二モードのいずれか一方に切り換えるモード指定手段
と、前記第二のモードに指定されたときにメモリアドレ
スの上位所定ビットを特定の論理値に固定するアドレス
変換手段と、を備えるようにしたものである。また本発
明のメモリ保護方法は、メモリ装置における所定のアド
レス空間すべてがアクセス許可領域とされる第一のモー
ドと、前記所定のアドレス空間のうち一部のアドレス空
間がアクセス許可領域とされ、他はアクセス禁止領域と
される第二のモードと、を備え、前記第一及び第二のモ
ードはモード切り換え制御信号により切り換えられ、前
記第二のモードにおいては、ＣＰＵからの情報に基づ
き、領域指定レジスタのアドレス上位所定ビットにより
アクセス禁止領域の範囲を可変に設定し、前記メモリ装
置のアクセス禁止領域へのメモリアクセスに対しては、
前記ＣＰＵから出力されたメモリアドレスの上位所定ビ
ットを論理処理することにより、前記ＣＰＵから出力さ
れた前記メモリアドレスをアクセス許可領域内へのアク
セスに切り替える。
【００１２】本発明において、前記アドレス変換手段に
おけるメモリアドレスの特定の論理値が全ビット“０”
に固定されるようにしたものである。
おけるメモリアドレスの特定の論理値が全ビット“０”
に固定されるようにしたものである。
【００１３】さらに本発明においては、別な構成として
は、前記アドレス変換手段におけるメモリアドレスの特
定の論理値が全ビット“１”に固定されるようにしても
よい。
は、前記アドレス変換手段におけるメモリアドレスの特
定の論理値が全ビット“１”に固定されるようにしても
よい。
【００１４】また、本発明において、メモリアクセスを
保護しない第一のモードと、メモリアクセスを保護する
第二のモードと、この２種類のモードの一方に切り替え
るモード指定手段と、前記第二のモードに指定されたと
きにメモリアドレスの少なくとも１ビット以上に対して
特定の論理値に固定するアドレス変換手段と、該アドレ
ス変換手段に接続され保護する領域を指定する領域指定
手段とを備えるようにしたものである。
保護しない第一のモードと、メモリアクセスを保護する
第二のモードと、この２種類のモードの一方に切り替え
るモード指定手段と、前記第二のモードに指定されたと
きにメモリアドレスの少なくとも１ビット以上に対して
特定の論理値に固定するアドレス変換手段と、該アドレ
ス変換手段に接続され保護する領域を指定する領域指定
手段とを備えるようにしたものである。
【００１５】さらに、本発明において、前記領域指定手
段は、領域指定条件をプログラマブルに変更可能に構成
することができる。
段は、領域指定条件をプログラマブルに変更可能に構成
することができる。
【００１６】また、本発明のメモリ保護方法は、保護モ
ードにおけるメモリアクセス権の制御を、メモリアドレ
スの所定ビットのマスク処理により、アクセス禁止領域
へのメモリアクセスに対しては、アドレスを変換して、
所定のアクセス許可領域内へのアクセスに強制的に切り
替えて行う、ようにしたことを特徴とする。
ードにおけるメモリアクセス権の制御を、メモリアドレ
スの所定ビットのマスク処理により、アクセス禁止領域
へのメモリアクセスに対しては、アドレスを変換して、
所定のアクセス許可領域内へのアクセスに強制的に切り
替えて行う、ようにしたことを特徴とする。
【００１７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、メモリ装置（図１の３）における所定のアドレス空
間すべてがアクセス許可領域とされる第１のモードと、
メモリ装置の上記所定のアドレス空間のうち部分アドレ
ス空間のみがアクセス許可領域とされ、他はアクセス禁
止領域とされる第２のモード（「保護モード」という）
と、を備え、第１及び第２のモードはモード切り換え制
御信号（図１の信号ＵＭ）により切り換え自在とされ、
第１のモードにおいては、ＣＰＵ（図１の１）から出力
されたメモリアドレスをメモリ装置にそのまま供給し、
第２のモードにおいては、ＣＰＵから出力されたメモリ
アドレスの予め定められた所定ビットを例えば論理値
“０”固定する等のマスク演算処理を施すことにより、
メモリ装置のアクセス禁止領域へのメモリアクセスに対
しては、ＣＰＵから出力されたメモリアドレスをアドレ
スを変換して、アクセス許可領域内へのアクセスに切り
替える手段（図１のアドレス変換手段２、領域指定レジ
スタ３）を備えて構成される。
に説明する。本発明は、その好ましい実施の形態におい
て、メモリ装置（図１の３）における所定のアドレス空
間すべてがアクセス許可領域とされる第１のモードと、
メモリ装置の上記所定のアドレス空間のうち部分アドレ
ス空間のみがアクセス許可領域とされ、他はアクセス禁
止領域とされる第２のモード（「保護モード」という）
と、を備え、第１及び第２のモードはモード切り換え制
御信号（図１の信号ＵＭ）により切り換え自在とされ、
第１のモードにおいては、ＣＰＵ（図１の１）から出力
されたメモリアドレスをメモリ装置にそのまま供給し、
第２のモードにおいては、ＣＰＵから出力されたメモリ
アドレスの予め定められた所定ビットを例えば論理値
“０”固定する等のマスク演算処理を施すことにより、
メモリ装置のアクセス禁止領域へのメモリアクセスに対
しては、ＣＰＵから出力されたメモリアドレスをアドレ
スを変換して、アクセス許可領域内へのアクセスに切り
替える手段（図１のアドレス変換手段２、領域指定レジ
スタ３）を備えて構成される。
【００１８】本発明は、その好ましい実施の形態におい
て、領域指定を行う手段（図１の領域指定レジスタ３）
は、好ましくは領域指定条件を可変に設定可能とされて
いる。
て、領域指定を行う手段（図１の領域指定レジスタ３）
は、好ましくは領域指定条件を可変に設定可能とされて
いる。
【００１９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の一実施例について図面を参照
して説明する。
細に説明すべく、本発明の一実施例について図面を参照
して説明する。
【００２０】図１は、本発明のメモリ保護装置の一実施
例の構成をブロック図にて示したものである。図１を参
照すると、本実施例において、ＣＰＵ１はアドレスバス
５から１６ビットのアドレスＡ１５〜Ａ０を出力し、不
図示のリード／ライト制御信号をメモリ３に出力してデ
ータバス７を介してデータアクセスを行う。アドレスバ
ス５のアドレスは、アドレス変換回路２において、メモ
リアドレス６（ＭＡ１５〜ＭＡ０）に変換され、メモリ
３に接続している。なお、本発明において、アドレス信
号は１６ビットに限定されるものでないことは勿論であ
る。
例の構成をブロック図にて示したものである。図１を参
照すると、本実施例において、ＣＰＵ１はアドレスバス
５から１６ビットのアドレスＡ１５〜Ａ０を出力し、不
図示のリード／ライト制御信号をメモリ３に出力してデ
ータバス７を介してデータアクセスを行う。アドレスバ
ス５のアドレスは、アドレス変換回路２において、メモ
リアドレス６（ＭＡ１５〜ＭＡ０）に変換され、メモリ
３に接続している。なお、本発明において、アドレス信
号は１６ビットに限定されるものでないことは勿論であ
る。
【００２１】メモリ３に対するアクセス方法としては、
ユーザモード及び非ユーザモードの２種類のモードのア
クセス方法があり、アドレス変換回路２には、メモリ３
に対するアクセス方法を指定するためのＵＭ（Ｕｓｅｒ
Ｍｏｄｅ）信号９、及び、ユーザモードでのアクセス
領域を指定する領域指定レジスタ４の出力である８本の
アドレスマスク信号８（Ｒ１５〜Ｒ８）が接続してい
る。領域指定レジスタ４は、ＣＰＵ１の命令処理により
レジスタ値を設定することができる。
ユーザモード及び非ユーザモードの２種類のモードのア
クセス方法があり、アドレス変換回路２には、メモリ３
に対するアクセス方法を指定するためのＵＭ（Ｕｓｅｒ
Ｍｏｄｅ）信号９、及び、ユーザモードでのアクセス
領域を指定する領域指定レジスタ４の出力である８本の
アドレスマスク信号８（Ｒ１５〜Ｒ８）が接続してい
る。領域指定レジスタ４は、ＣＰＵ１の命令処理により
レジスタ値を設定することができる。
【００２２】図３は、アドレス変換回路２におけるアド
レス１ビット単位（Ａｎ）の詳細回路を示した図であ
る。ＣＰＵ１からのアドレスのうち上位８ビットのＡ１
５〜Ａ８は、３入力のＡＮＤゲート３１、及び２入力の
ＡＮＤゲート３２の入力となり、ＡＮＤゲート３１、３
２にはＵＭ信号９が入力され、ＵＭ信号９の状態により
どちらか一方のＡＮＤゲートを選択する。より詳細に
は、ＵＭ信号９が論理値“１”のときは、ＡＮＤゲート
３１を選択し、領域指定レジスタ４からのアドレスマス
ク信号８の各ビットＲｎ（ｎは１５〜８）を入力とする
ＡＮＤゲート３１において、アドレスＡ１５〜Ａ８のビ
ットＡｎとの論理積がとられる。一方、ＵＭ信号９が論
理値“０”のときは、ＡＮＤゲート３２が選択され、ア
ドレスＡ１５〜Ａ８の各ビットＡｎがそのままの論理値
でＡＮＤゲート３２の出力となる。
レス１ビット単位（Ａｎ）の詳細回路を示した図であ
る。ＣＰＵ１からのアドレスのうち上位８ビットのＡ１
５〜Ａ８は、３入力のＡＮＤゲート３１、及び２入力の
ＡＮＤゲート３２の入力となり、ＡＮＤゲート３１、３
２にはＵＭ信号９が入力され、ＵＭ信号９の状態により
どちらか一方のＡＮＤゲートを選択する。より詳細に
は、ＵＭ信号９が論理値“１”のときは、ＡＮＤゲート
３１を選択し、領域指定レジスタ４からのアドレスマス
ク信号８の各ビットＲｎ（ｎは１５〜８）を入力とする
ＡＮＤゲート３１において、アドレスＡ１５〜Ａ８のビ
ットＡｎとの論理積がとられる。一方、ＵＭ信号９が論
理値“０”のときは、ＡＮＤゲート３２が選択され、ア
ドレスＡ１５〜Ａ８の各ビットＡｎがそのままの論理値
でＡＮＤゲート３２の出力となる。
【００２３】ＡＮＤゲート３１、３２の出力は、ＯＲゲ
ート３３で論理和がとられ、メモリアドレス６（ＭＡ
ｎ、ｎは１５〜８）として、アドレス変換回路２の出力
となる。
ート３３で論理和がとられ、メモリアドレス６（ＭＡ
ｎ、ｎは１５〜８）として、アドレス変換回路２の出力
となる。
【００２４】ここで、ＣＰＵ１からのアドレスの下位ビ
ットＡ７〜Ａ０についてはそのままメモリアドレス６の
下位８ビット（ＭＡ７〜ＭＡ０）の出力となる。
ットＡ７〜Ａ０についてはそのままメモリアドレス６の
下位８ビット（ＭＡ７〜ＭＡ０）の出力となる。
【００２５】図２は、本実施例におけるアドレス変換動
作の一例を示した図である。領域指定レジスタ４（Ｒ１
５〜Ｒ８）には、ＣＰＵ１の命令により、“０００００
１１１Ｂ”（Ｂは２進数であることを示す）が設定され
ている。
作の一例を示した図である。領域指定レジスタ４（Ｒ１
５〜Ｒ８）には、ＣＰＵ１の命令により、“０００００
１１１Ｂ”（Ｂは２進数であることを示す）が設定され
ている。
【００２６】ＵＭ信号９が論理値“１”の場合、アドレ
スＡ１５〜Ａ０のうち、上位８ビットＡ１５〜Ａ８の各
ビットが領域指定レジスタ４の各ビットＲ１５〜Ｒ８と
論理積がとられ、“０”、“０”、“０”、“０”、
“０”、Ａ１０、Ａ９、Ａ８がメモリアドレス６の上位
８ビットとなり、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ
２、Ａ１、Ａ０がメモリアドレス６の下位８ビットとな
る。
スＡ１５〜Ａ０のうち、上位８ビットＡ１５〜Ａ８の各
ビットが領域指定レジスタ４の各ビットＲ１５〜Ｒ８と
論理積がとられ、“０”、“０”、“０”、“０”、
“０”、Ａ１０、Ａ９、Ａ８がメモリアドレス６の上位
８ビットとなり、Ａ７、Ａ６、Ａ５、Ａ４、Ａ３、Ａ
２、Ａ１、Ａ０がメモリアドレス６の下位８ビットとな
る。
【００２７】結果として、メモリアドレス６としては、
ＣＰＵ１からのアドレスＡ１５〜Ａ０に対して、上位５
ビットを論理値“０”にマスクした、“０”、“０”、
“０”、“０”、“０”、Ａ１０、Ａ９、Ａ８、Ａ７、
Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１、Ａ０が、ＭＡ１
５〜ＭＡ０として出力される。
ＣＰＵ１からのアドレスＡ１５〜Ａ０に対して、上位５
ビットを論理値“０”にマスクした、“０”、“０”、
“０”、“０”、“０”、Ａ１０、Ａ９、Ａ８、Ａ７、
Ａ６、Ａ５、Ａ４、Ａ３、Ａ２、Ａ１、Ａ０が、ＭＡ１
５〜ＭＡ０として出力される。
【００２８】一方、ＵＭ信号９が論理値“０”の場合、
アドレスＡ１５〜Ａ０の値がそのままＭＡ１５〜ＭＡ０
として出力される。
アドレスＡ１５〜Ａ０の値がそのままＭＡ１５〜ＭＡ０
として出力される。
【００２９】図４は、本実施例におけるアドレス変換に
よるメモリマップを示した図であり、メモリ空間の説明
図である。
よるメモリマップを示した図であり、メモリ空間の説明
図である。
【００３０】ＵＭ信号９が論理値“０”の場合、すなわ
ち非ユーザモード時には、ＣＰＵ１の１６ビットアドレ
ス空間６４Ｋバイトにおいて、全てアドレッシング可能
であるのに対して、ＵＭ信号９が論理値“１”の場合、
すなわちユーザモード時には、ＣＰＵ１の１６ビットア
ドレス空間のうち下位１１ビットアドレスのみ、すなわ
ち下位２Ｋバイトの領域にのみアドレッシング可能であ
る。この場合、ＣＰＵ１からのアドレス信号について、
Ａ１５〜Ａ１２に対していかなるアドレスを生成したと
しても、強制的に、上位５ビットは論理値“０”にマス
クされ、下位の２Ｋバイト領域にしかメモリアクセスで
きないことになり、これ以外の領域は、プログラムから
アクセスが禁止されており、すなわち該領域が保護され
ていることになる。
ち非ユーザモード時には、ＣＰＵ１の１６ビットアドレ
ス空間６４Ｋバイトにおいて、全てアドレッシング可能
であるのに対して、ＵＭ信号９が論理値“１”の場合、
すなわちユーザモード時には、ＣＰＵ１の１６ビットア
ドレス空間のうち下位１１ビットアドレスのみ、すなわ
ち下位２Ｋバイトの領域にのみアドレッシング可能であ
る。この場合、ＣＰＵ１からのアドレス信号について、
Ａ１５〜Ａ１２に対していかなるアドレスを生成したと
しても、強制的に、上位５ビットは論理値“０”にマス
クされ、下位の２Ｋバイト領域にしかメモリアクセスで
きないことになり、これ以外の領域は、プログラムから
アクセスが禁止されており、すなわち該領域が保護され
ていることになる。
【００３１】本実施例においては、オペレーティングシ
ステム等のソフトウェアにおいて、ユーザモード、非ユ
ーザモードのアクセス権のレベルを切り替える操作を、
ＵＭ信号９の制御で実現することができる。また保護す
る領域は、領域指定レジスタ４に設定する値によりＣＰ
Ｕ１からプログラマブルに調整可能である。
ステム等のソフトウェアにおいて、ユーザモード、非ユ
ーザモードのアクセス権のレベルを切り替える操作を、
ＵＭ信号９の制御で実現することができる。また保護す
る領域は、領域指定レジスタ４に設定する値によりＣＰ
Ｕ１からプログラマブルに調整可能である。
【００３２】なお、本実施例では、上位アドレスを論理
値“０”に固定する場合を例として説明したが、上記し
た本実施例と同様の単純な論理回路を用いることで、論
理値“１”に固定することもできる。
値“０”に固定する場合を例として説明したが、上記し
た本実施例と同様の単純な論理回路を用いることで、論
理値“１”に固定することもできる。
【００３３】さらに、アドレスの最上位（ＭＳＢ）側か
らの上位アドレスに対して変換制御するだけでなく、ア
ドレスの任意の１ビットまたは複数のビットに対して、
上記したものと同様のアドレス変換制御を行うようにし
てよいことは勿論である。
らの上位アドレスに対して変換制御するだけでなく、ア
ドレスの任意の１ビットまたは複数のビットに対して、
上記したものと同様のアドレス変換制御を行うようにし
てよいことは勿論である。
【００３４】
【発明の効果】以上説明したように、本発明のメモリ保
護装置よれば、保護モードにおけるメモリアクセス権の
制御を、メモリアドレスのマスク処理により、アクセス
が許可された所定の領域以外のメモリアクセスに対して
は、アドレスを変換して、上記アクセス許可された所定
の領域内へのアクセスに強制的に切り替えることにより
実現したものであり、簡易な論理ゲート回路で構成であ
りながら、完全な保護機能を提供するものである。
護装置よれば、保護モードにおけるメモリアクセス権の
制御を、メモリアドレスのマスク処理により、アクセス
が許可された所定の領域以外のメモリアクセスに対して
は、アドレスを変換して、上記アクセス許可された所定
の領域内へのアクセスに強制的に切り替えることにより
実現したものであり、簡易な論理ゲート回路で構成であ
りながら、完全な保護機能を提供するものである。
【００３５】そして、本発明によれば、簡易な論理ゲー
ト回路で構成可能としたことにより、コストの低減を達
成しており、その経済的効果と、メモリアクセス処理時
間にほとんど影響を与えないことから、メモリ制御装置
を具備したことによる性能低下を最小限に抑えるという
顕著な効果を奏するものであり、本発明の実用的価値は
きわめて高い。
ト回路で構成可能としたことにより、コストの低減を達
成しており、その経済的効果と、メモリアクセス処理時
間にほとんど影響を与えないことから、メモリ制御装置
を具備したことによる性能低下を最小限に抑えるという
顕著な効果を奏するものであり、本発明の実用的価値は
きわめて高い。
【図１】本発明の一実施例のメモリ保護装置の構成を示
すブロック図である。
すブロック図である。
【図２】本発明の一実施例におけるアドレス変換回路２
の構成を示す図である。
の構成を示す図である。
【図３】本発明の一実施例のアドレス変換動作を説明す
るための図である。
るための図である。
【図４】本発明の一実施例におけるアドレス変換による
メモリマップを示す図である。
メモリマップを示す図である。
【図５】従来のメモリ保護装置の構成を示す図である。
１ ＣＰＵ ２ アドレス変換回路 ３、２０２ メモリ ４ 領域指定レジスタ ５ アドレスバス ６ メモリアドレス ７ データバス ８ アドレスマスク信号 ９ ＵＭ信号 ２０１ 情報処理装置 ２０３ ページテーブル格納部 ２０４ ページテーブル変換部 ２０５ メモリアクセス権管理テーブル ２０６ 実行アドレスレジスタ ２０７ データ線 ２０８ メモリアクセス権管理テーブル制御線 ２０９ メモリアクセス権読み出し線 ２１０ アクセス権制御部 ２１１ アドレス線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 12/14
Claims (7)
- 【請求項１】メモリを保護するメモリ保護方法におい
て、メモリ装置における所定のアドレス空間すべてがアクセ
ス許可領域とされる第一のモードと 、前記所定のアドレス空間のうち一部のアドレス空間がア
クセス許可領域とされ、他はアクセス禁止領域とされる
第二のモードと、を備え 、前記第一及び第二のモードはモード切り換え制御信号に
より切り換えられ、 前記第二のモードにおいては、ＣＰＵからの情報に基づ
き、領域指定レジスタのアドレス上位所定ビットにより
アクセス禁止領域の範囲を可変に設定し、前記メモリ装
置のアクセス禁止領域へのメモリアクセスに対しては、
前記ＣＰＵから出力されたメモリアドレスの上位所定ビ
ットを論理処理することにより、前記ＣＰＵから出力さ
れた前記メモリアドレスを アクセス許可領域内へのアク
セスに切り替えることを特徴とする、メモリ保護方法。 - 【請求項２】前記第一のモードにおいては、前記ＣＰＵ
から出力されたメモリアドレスにてそのまま前記メモリ
装置のアクセスを行う、ことを特徴とする請求項１記載
のメモリ保護方法。 - 【請求項３】メモリ装置における所定のアドレス空間す
べてがアクセス許可領域とされる第一のモードと、前記所定のアドレス空間のうち部分アドレス空間のみが
アクセス許可領域とされ、他はアクセス禁止領域とされ
る 第二のモードと、 を備え、 前記第一、第二モードのいずれか一方に切り換えるモー
ド指定手段と、 前記第二のモードに指定されたときにメモリアドレスの
上位所定ビットを特定の論理値に固定するアドレス変換
手段と、 前記アドレス変換手段に対して保護する領域の範囲を前
記メモリアドレスの上位所定ビットにより可変に指定す
る領域指定手段と、 を備えたことを特徴とするメモリ保護装置。 - 【請求項４】前記領域指定手段が、アクセス禁止領域の
範囲をＣＰＵからの情報によりアドレス上位所定ビット
でプログラマブルに変更可能に構成した請求項３記載の
メモリ保護装置。 - 【請求項５】前記アドレス変換手段が、前記第一モード
において前記メモリアドレスをそのまま出力し、前記第
二モードにおいて前記領域指定手段の領域指定情報とメ
モリアドレスの前記上位所定のビット情報との論理演算
により前記メモリアドレスの少なくとも１ビット以上を
特定の論理値に固定する、ことを特徴とする請求項３又
は４記載のメモリ保護装置。 - 【請求項６】前記アドレス変換手段におけるメモリアド
レスの特定の論理値が全ビット“０”に固定されるよう
構成したことを特徴とする請求項５記載のメモリ保護装
置。 - 【請求項７】前記アドレス変換手段におけるメモリアド
レスの特定の論理値が全ビット“１”に固定されるよう
構成したことを特徴とする請求項５記載のメモリ保護装
置。
Priority Applications (3)
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|---|---|---|---|
| JP09082330A JP3082701B2 (ja) | 1997-03-14 | 1997-03-14 | メモリ保護装置およびメモリ保護方法 |
| KR1019980008595A KR100327641B1 (ko) | 1997-03-14 | 1998-03-13 | 부정한기입으로부터메모리를보호하는메모리어드레스관리회로 |
| EP98104607A EP0864983A3 (en) | 1997-03-14 | 1998-03-13 | Computer system including memory adress management circuit for protecting memory from illegal writing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09082330A JP3082701B2 (ja) | 1997-03-14 | 1997-03-14 | メモリ保護装置およびメモリ保護方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10260901A JPH10260901A (ja) | 1998-09-29 |
| JP3082701B2 true JP3082701B2 (ja) | 2000-08-28 |
Family
ID=13771557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09082330A Expired - Fee Related JP3082701B2 (ja) | 1997-03-14 | 1997-03-14 | メモリ保護装置およびメモリ保護方法 |
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| EP (1) | EP0864983A3 (ja) |
| JP (1) | JP3082701B2 (ja) |
| KR (1) | KR100327641B1 (ja) |
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| KR20110124992A (ko) | 2010-05-12 | 2011-11-18 | 삼성전자주식회사 | 반도체 메모리 장치 및 반도체 메모리 시스템 |
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| US4407016A (en) * | 1981-02-18 | 1983-09-27 | Intel Corporation | Microprocessor providing an interface between a peripheral subsystem and an object-oriented data processor |
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| US5623636A (en) * | 1993-11-09 | 1997-04-22 | Motorola Inc. | Data processing system and method for providing memory access protection using transparent translation registers and default attribute bits |
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-
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- 1997-03-14 JP JP09082330A patent/JP3082701B2/ja not_active Expired - Fee Related
-
1998
- 1998-03-13 KR KR1019980008595A patent/KR100327641B1/ko not_active IP Right Cessation
- 1998-03-13 EP EP98104607A patent/EP0864983A3/en not_active Withdrawn
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| Publication number | Publication date |
|---|---|
| KR19980080255A (ko) | 1998-11-25 |
| EP0864983A2 (en) | 1998-09-16 |
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| EP0864983A3 (en) | 2003-04-02 |
| JPH10260901A (ja) | 1998-09-29 |
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