JP3080077B2 - Layout design method and design system for semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体集積回路の
レイアウト設計方法に関し、更に詳細には、回路の同時
動作によって発生する電源ノイズ及びＥＭＣを低減する
ように、半導体集積回路をレイアウト設計する方法、半
導体集積回路のレイアウト設計方法を実施する設計シス
テム、及び設計システムを駆動するプログラムを記憶し
た記憶媒体に関するものである。The present invention relates to a layout design method for a semiconductor integrated circuit, and more particularly, to a layout design method for a semiconductor integrated circuit so as to reduce power supply noise and EMC generated by simultaneous operation of the circuits. The present invention relates to a design system for implementing a layout design method of a semiconductor integrated circuit, and a storage medium storing a program for driving the design system.
【０００２】[0002]
【従来の技術】近年、製造プロセスの向上によって、半
導体集積回路の高集積化及び高速化が進んでいるもの
の、集積回路が高速動作するため、集積回路の回路内の
クロックの位相を合わせ、同時に動作する回路が増加
し、その結果、電源ノイズ、及び、集積回路で発生する
ＥＭＣが増加している。このような、高速で同時に動作
する回路が多い半導体集積回路では、電源ノイズ及びＥ
ＭＣを低減するために、一般的に、半導体集積回路のパ
ッケージの電源線とＧＮＤ線の間に容量を設けている
が、近年、半導体集積回路チップの電源線とＧＮＤ線の
間に容量素子を設けることが多くなっている。2. Description of the Related Art In recent years, semiconductor integrated circuits have been highly integrated and operated at high speeds due to improvements in manufacturing processes. However, since integrated circuits operate at high speed, clock phases in the circuits of the integrated circuits have been adjusted and simultaneously. The number of operating circuits has increased, and as a result, power supply noise and EMC generated in integrated circuits have increased. In such a semiconductor integrated circuit having many circuits that operate simultaneously at high speed, power supply noise and E
In order to reduce MC, a capacitor is generally provided between the power supply line of the package of the semiconductor integrated circuit and the GND line. In recent years, a capacitor is provided between the power supply line of the semiconductor integrated circuit chip and the GND line. It is increasing to provide.
【０００３】半導体集積回路チップの電源線とＧＮＤ線
の間に容量素子を設けるようにした半導体集積回路のレ
イアウト設計方法には、大別のして二つの種類の方法が
ある。ここで、図５から図７を参照して、従来の第１の
半導体集積回路のレイアウト設計方法を説明する。図５
は半導体集積回路のレイアウト設計システムの構成を示
すブロック図であり、図６は従来の第１の半導体集積回
路のレイアウト設計方法の手順の一例を示すフローチャ
ート、及び、図７は第１の半導体集積回路のレイアウト
設計方法で得た半導体集積回路チップの配置図である。
半導体集積回路の設計システムは、図５に示すように、
プログラムに従って機能ブロックを配置し、配線のパタ
ーニングを行う処理装置１と、半導体集積回路の配置、
配線情報及び接続情報を入力するための入力装置２と、
レイアウトデータ或いはネットリストなどを出力するた
めの出力装置３と、処理装置１の処理結果を表示するた
めの表示装置４と、処理装置１で実行する処理プログラ
ムを記憶した記録媒体５とによって構成されている。記
録媒体５は、磁気ディスク、半導体メモリ、又はその他
の種類の記憶媒体である。以下に説明する半導体集積回
路のレイアウト設計方法は、記憶媒体５に記憶され、処
理装置１に読み込まれた処理プログラムに従って実行さ
れる。There are roughly two types of layout design methods for a semiconductor integrated circuit in which a capacitance element is provided between a power supply line and a GND line of a semiconductor integrated circuit chip. Here, a first conventional layout design method of a semiconductor integrated circuit will be described with reference to FIGS. FIG.
FIG. 6 is a block diagram showing a configuration of a layout design system for a semiconductor integrated circuit, FIG. 6 is a flowchart showing an example of a procedure of a conventional first layout design method for a semiconductor integrated circuit, and FIG. FIG. 3 is a layout diagram of a semiconductor integrated circuit chip obtained by a circuit layout design method.
As shown in FIG. 5, a design system for a semiconductor integrated circuit includes:
A processing device 1 for arranging functional blocks according to a program and patterning wiring, and arranging a semiconductor integrated circuit;
An input device 2 for inputting wiring information and connection information;
An output device 3 for outputting layout data or a net list, a display device 4 for displaying a processing result of the processing device 1, and a recording medium 5 storing a processing program to be executed by the processing device 1. ing. The recording medium 5 is a magnetic disk, a semiconductor memory, or another type of storage medium. The layout design method of the semiconductor integrated circuit described below is executed according to a processing program stored in the storage medium 5 and read into the processing device 1.
【０００４】従来の第１の半導体集積回路のレイアウト
設計方法では、図６に示すように、先ず、処理装置１
は、入力装置２を介して入力された各機能ブロックの配
置情報及び接続情報に基づいて、半導体集積回路の構成
要素である各機能ブロックを配置、配線し、レイアウト
データを作成する（ステップＳ２１）。次いで、機能ブ
ロックが配置されていない領域に容量素子のブロックを
配置する（ステップＳ２２）。次に、配置した容量を機
能ブロックの電源線とＧＮＤ線間に接続する（ステップ
Ｓ２３）。In a first conventional layout design method of a semiconductor integrated circuit, as shown in FIG.
Lays out and wires each functional block, which is a component of the semiconductor integrated circuit, based on the layout information and connection information of each functional block input via the input device 2, and creates layout data (step S21). . Next, a block of a capacitor is arranged in a region where no functional block is arranged (step S22). Next, the arranged capacitance is connected between the power supply line of the functional block and the GND line (step S23).
【０００５】図６で示した半導体集積回路レイアウト設
計方法により得た半導体集積回路チップ６は、例えば図
７に示すようにレイアウトされる。図７中、７は機能ブ
ロック、８は容量素子、９は機能ブロック電源線、及び
１０は機能ブロックＧＮＤ線である。半導体集積回路チ
ップ６では、機能ブロック７を配置し、機能ブロック７
間に配線を行い、未使用領域であって、かつ機能ブロッ
ク７近傍に容量素子８を配置し、電源線９とＧＮＤ１０
との間に容量素子８を接続し、電源ノイズ、ＥＭＣを低
減している。A semiconductor integrated circuit chip 6 obtained by the semiconductor integrated circuit layout design method shown in FIG. 6 is laid out, for example, as shown in FIG. 7, 7 is a functional block, 8 is a capacitor, 9 is a functional block power supply line, and 10 is a functional block GND line. In the semiconductor integrated circuit chip 6, the functional block 7 is arranged, and the functional block 7
A capacitive element 8 is arranged in an unused area and near the functional block 7, and the power supply line 9 and the GND 10
To reduce the power supply noise and EMC.
【０００６】次に、図８及び図９を参照して、従来の第
２の半導体集積回路のレイアウト設計方法を説明する。
図８は従来の第２の半導体集積回路のレイアウト設計方
法の手順を示すフローチャートである。図９は図８の半
導体集積回路のレイアウト設計方法で半導体集積回路チ
ップの配置図である。従来の第２の半導体集積回路のレ
イアウト設計方法では、図８に示すように、先ず、予め
機能ブロックの電源、ＧＮＤ間に容量素子を接続する
（ステップ３１）。次に、処理装置１は、入力装置２を
介して入力された各機能ブロックの配置情報及び接続情
報に基づいて、半導体集積回路の構成要素である各機能
ブロックを配置、配線し、レイアウトデータを作成する
（ステップＳ３２）。Next, a second conventional layout design method for a semiconductor integrated circuit will be described with reference to FIGS.
FIG. 8 is a flowchart showing a procedure of a second conventional layout design method for a semiconductor integrated circuit. FIG. 9 is a layout diagram of a semiconductor integrated circuit chip in the layout design method of the semiconductor integrated circuit of FIG. In the second conventional layout design method of a semiconductor integrated circuit, as shown in FIG. 8, first, a capacitor is previously connected between a power supply of a functional block and GND (step 31). Next, the processing device 1 arranges and wires each functional block, which is a component of the semiconductor integrated circuit, based on the arrangement information and connection information of each functional block input via the input device 2, and converts the layout data. It is created (step S32).
【０００７】図８で示した半導体集積回路レイアウト設
計方法により得た半導体集積回路チップ６は、例えば図
９に示すようにレイアウトされる。半導体集積回路チッ
プ６では、予め機能ブロック７近傍に容量素子８を配置
し、電源線９とＧＮＤ線１０間に容量素子８を接続し
て、電源ノイズ、ＥＭＣを低減している。The semiconductor integrated circuit chip 6 obtained by the semiconductor integrated circuit layout design method shown in FIG. 8 is laid out, for example, as shown in FIG. In the semiconductor integrated circuit chip 6, the capacitive element 8 is arranged in advance near the functional block 7, and the capacitive element 8 is connected between the power supply line 9 and the GND line 10 to reduce power supply noise and EMC.
【０００８】[0008]
【発明が解決しようとする課題】しかし、上述の従来の
第１の半導体レイアウト設計方法は、機能ブロックを配
置し、配線した後、未使用領域であって、かつ機能ブロ
ックの近傍に容量素子を配置し、電源線とＧＮＤ線間に
容量素子を配線するレイアウト設計方法であって、同時
に動作し、電源ノイズ、ＥＭＣを増大させる機能ブロッ
クの電源線とＧＮＤ線間に容量素子を必ずしも配置する
というレイアウト設計思想になっていないため、電源ノ
イズ及びＥＭＣを効果的に低減することができないとい
う問題があった。第２の方法は、予め、機能ブロックの
近傍に容量素子を設け、電源線とＧＮＤ線間に容量素子
を配線する方法であって、容量素子を設けなくても、電
源ノイズ、ＥＭＣを増加させない機能ブロックとは同時
に動作しない他の機能ブロックにも、機能ブロック内の
電源、ＧＮＤ間に容量素子を設けるため、容量素子の数
が増加して、その結果、半導体集積回路の所要面積が増
大するという問題があった。However, in the above-mentioned first conventional semiconductor layout design method, after arranging and wiring functional blocks, a capacitor is placed in an unused area and near the functional blocks. A layout design method of arranging and arranging a capacitor between a power supply line and a GND line, wherein the capacitor is necessarily arranged between a power supply line and a GND line of a functional block which operates simultaneously and increases power supply noise and EMC. Since the layout design concept was not adopted, there was a problem that power supply noise and EMC could not be effectively reduced. The second method is to provide a capacitance element in the vicinity of a functional block in advance and to wire the capacitance element between a power supply line and a GND line. Even without providing a capacitance element, power supply noise and EMC are not increased. In other function blocks that do not operate simultaneously with the function block, a capacitor is provided between the power supply and GND in the function block, so that the number of capacitors increases, and as a result, the required area of the semiconductor integrated circuit increases. There was a problem.
【０００９】そこで、本発明の目的は、容量素子の増加
により半導体集積回路の所要面積が増大することを抑制
しつつ、半導体集積回路の電源ノイズ及びＥＭＣを低減
するようにした半導体集積回路のレイアウト設計方法及
び設計システムを提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a layout of a semiconductor integrated circuit in which power supply noise and EMC of the semiconductor integrated circuit are reduced while suppressing an increase in required area of the semiconductor integrated circuit due to an increase in capacitance elements. A design method and a design system are provided.
【００１０】[0010]
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体集積回路レイアウト設計方法
（以下、第１の発明方法と言う）は、半導体集積回路を
設計するに当たり、半導体集積回路チップに複数個の機
能ブロックを配置し、前記機能ブロック間に配線を行
う、半導体集積回路のレイアウト設計方法であって、半
導体集積回路について回路シミュレーションを行って、
消費電流の変化が大きい区間で動作する機能ブロックを
選出する第１のステップと、第１のステップで選出した
機能ブロックの近くに他の機能ブロックを配置しないよ
うにして全ての機能ブロックを配置し、配置した機能ブ
ロック間に配線を行う第２のステップと、配置、配線後
の半導体集積回路について回路シミュレーションを実行
し、再度、消費電流の変化が大きい期間で動作する機能
ブロックを選出する第３のステップと、第３のステップ
で選出した機能ブロック近傍の未使用領域に容量素子を
配置する第４のステップと、第３のステップで選出した
機能ブロックの電源とＧＮＤとの間に、第４のステップ
で配置した容量素子を接続する第５のステップとを有す
ることを特徴としている。第１の発明方法及び第２の発
明方法で配置する複数個の機能ブロックは、任意の機能
を有する機能ブロックであって、機能の種類に制約は無
い。In order to achieve the above object, a semiconductor integrated circuit layout designing method according to the present invention (hereinafter referred to as a first invention method) is used for designing a semiconductor integrated circuit. A layout design method for a semiconductor integrated circuit, in which a plurality of function blocks are arranged on a circuit chip and wiring is performed between the function blocks, wherein a circuit simulation is performed on the semiconductor integrated circuit.
A first step of selecting a function block that operates in a section where a change in current consumption is large; and arranging all the function blocks so as not to arrange another function block near the function block selected in the first step. A second step of performing wiring between the arranged functional blocks, and a third step of performing a circuit simulation on the semiconductor integrated circuit after the arrangement and wiring, and again selecting a functional block that operates during a period in which a change in current consumption is large. And a fourth step of disposing a capacitive element in an unused area near the functional block selected in the third step, and a fourth step between the power supply and GND of the functional block selected in the third step. And a fifth step of connecting the capacitive elements arranged in the steps (a) to (d). The plurality of functional blocks arranged in the first and second invention methods are functional blocks having an arbitrary function, and there is no restriction on the type of function.
【００１１】本発明に係る別の半導体集積回路レイアウ
ト設計方法（以下、第２の発明方法と言う）は、半導体
集積回路を設計するに当たり、半導体集積回路チップに
複数個の機能ブロックを配置し、前記機能ブロック間に
配線を行う、半導体集積回路のレイアウト設計方法であ
って、半導体集積回路について回路シミュレーションを
行って、消費電流の変化が大きい区間で動作する機能ブ
ロックを選出し、かつ、選出した機能ブロックの消費電
流を算出する第１のステップと、第１のステップで算出
した機能ブロックの中で消費電流が大きい機能ブロック
ほど他の機能ブロックから距離を離すようにして、全て
の機能ブロックを配置し、配置した機能ブロック間に配
線を行う第２のステップと、配置、配線後の半導体集積
回路について回路シミュレーションを実行し、再度、消
費電流の変化が大きい期間で動作する機能ブロックを選
出し、選出した機能ブロックの消費電流を算出する第３
のステップと、第３のステップで選出した機能ブロック
の中で、消費電流の大きい機能ブロックほどその近傍の
未使用領域に多くの容量素子を配置する第４のステップ
と、第３のステップで選出した機能ブロックの中で消費
電流が大きい機能ブロックの電源とＧＮＤとの間に、第
４のステップで配置した容量素子を接続する第５のステ
ップとを有することを特徴としている。Another semiconductor integrated circuit layout designing method according to the present invention (hereinafter referred to as a second invention method) is to design a semiconductor integrated circuit by arranging a plurality of functional blocks on a semiconductor integrated circuit chip. A layout design method for a semiconductor integrated circuit, in which wiring is performed between the functional blocks, wherein a circuit simulation is performed on the semiconductor integrated circuit to select and select a functional block that operates in a section where a change in current consumption is large. A first step of calculating the current consumption of the functional blocks, and, among the functional blocks calculated in the first step, a function block having a larger current consumption is separated from other function blocks so that all the functional blocks are separated. A second step of arranging and wiring between the arranged functional blocks, and a circuit for the semiconductor integrated circuit after the arrangement and wiring Run the simulation again elect a functional block to operate in the period change is large in current consumption, a third for calculating the current consumption of the selected functional blocks
And a fourth step in which, among the functional blocks selected in the third step, a larger number of capacitive elements are placed in unused areas nearer to the functional block having a larger current consumption, and a third step is performed. A fifth step of connecting the capacitive element arranged in the fourth step between a power supply of a functional block having a large current consumption and GND in the functional blocks described above.
【００１２】本発明に係る設計システム（以下、第１の
発明システムと言う）は、半導体集積回路を設計するに
当たり、半導体集積回路チップに複数個の機能ブロック
を配置し、前記機能ブロック間に配線を行う、半導体集
積回路のレイアウト設計方法を実施する設計システムで
あって、上述の第１の発明方法に係る半導体集積回路の
レイアウト設計方法を実施することを特徴としている。In designing a semiconductor integrated circuit, a design system according to the present invention (hereinafter referred to as a first invention system) arranges a plurality of functional blocks on a semiconductor integrated circuit chip and interconnects between the functional blocks. , Which implements a layout design method for a semiconductor integrated circuit, characterized in that the layout design method for a semiconductor integrated circuit according to the above-described first invention method is implemented.
【００１３】また、本発明に係る別の設計システム（以
下、第２の発明システムと言う）は、半導体集積回路を
設計するに当たり、半導体集積回路チップに複数個の機
能ブロックを配置し、前記機能ブロック間に配線を行
う、半導体集積回路のレイアウト設計方法を実施する設
計システムであって、上述の第２の発明方法に係る半導
体集積回路のレイアウト設計方法を実施することを特徴
としている。In another design system according to the present invention (hereinafter referred to as a second invention system), when designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip, and A design system that implements a layout design method of a semiconductor integrated circuit that performs wiring between blocks, characterized in that the layout design method of a semiconductor integrated circuit according to the above-described second invention method is implemented.
【００１４】本発明に係る記録媒体は、半導体集積回路
を設計するに当たり、第１の発明システムを駆動する際
に使用するプログラムとして、半導体集積回路チップに
複数個の機能ブロックを配置し、前記機能ブロック間に
配線を行う、半導体集積回路のレイアウト設計方法を記
憶する記憶媒体であって、プログラムとして記憶された
半導体集積回路のレイアウト設計方法が、第１の発明方
法に係る半導体集積回路のレイアウト設計方法であるこ
とを特徴としている。In the recording medium according to the present invention, when designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip as a program used for driving a first invention system. A storage medium for storing a layout design method for a semiconductor integrated circuit, wherein wiring is performed between blocks, wherein the layout design method for a semiconductor integrated circuit stored as a program is a layout design method for a semiconductor integrated circuit according to the first invention method Method.
【００１５】本発明に係る別の記録媒体は、半導体集積
回路を設計するに当たり、第２の発明システムを駆動す
る際に使用するプログラムとして、半導体集積回路チッ
プに複数個の機能ブロックを配置し、前記機能ブロック
間に配線を行う、半導体集積回路のレイアウト設計方法
を記憶する記憶媒体であって、プログラムとして記憶さ
れた半導体集積回路のレイアウト設計方法が、第２の発
明方法に係る半導体集積回路のレイアウト設計方法であ
ることを特徴としている。In another recording medium according to the present invention, in designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip as a program used for driving a second invention system, A storage medium for storing a layout design method for a semiconductor integrated circuit, wherein wiring is performed between the functional blocks, wherein the layout design method for a semiconductor integrated circuit stored as a program is a storage medium for a semiconductor integrated circuit according to a second invention method. It is a layout design method.
【００１６】本発明で言う機能ブロックとは、任意の機
能を有する機能ブロックである。上記のような半導体集
積回路のレイアウト設計方法及び設計システムでは、消
費電流の変化が大きい区間に動作する機能ブロックを選
出し、選出した機能ブロックの近くに他の機能ブロック
を配置しないように、機能ブロックを配置し、機能ブロ
ック間を配線し、配置配線後の回路シミュレーションを
実行し、再度消費電流の変化が大きい期間に動作する機
能ブロックを再度選出し、選出した機能ブロックの近傍
の未使用領域に容量素子を配置し、配置した容量素子を
選出した機能ブロックの電源、ＧＮＤに接続を行うこと
により、従来に比べて小さい半導体集積回路面積で、電
源ノイズ及びＥＭＣを低減できる。The function block referred to in the present invention is a function block having an arbitrary function. In the layout design method and design system for a semiconductor integrated circuit as described above, a function block that operates in a section where a change in current consumption is large is selected, and a function is set so that another function block is not disposed near the selected function block. Arrange blocks, wire between function blocks, execute circuit simulation after arrangement and wiring, select again function blocks that operate during periods of large changes in current consumption, and use unused areas in the vicinity of the selected function blocks. The power supply noise and the EMC can be reduced with a smaller semiconductor integrated circuit area than in the related art by connecting a capacitor to the power supply and GND of the selected functional block.
【００１７】[0017]
【発明の実施の形態】以下に、実施形態例を挙げ、添付
図面を参照して、本発明の実施の形態を具体的かつ詳細
に説明する。 実施形態例１ 本実施形態例は、第１の発明方法に係る半導体集積回路
のレイアウト設計方法の実施形態の一例である。図１は
本実施形態例の半導体集積回路のレイアウト設計方法の
手順を示すフローチャートである。図２は本実施形態例
の半導体集積回路のレイアウト設計方法で得た半導体集
積回路チップの配置の一例を示す図であって、消費電流
の変化が大きい期間に動作する機能ブロックの電源、Ｇ
ＮＤ間の容量素子を配置配線した図である。Embodiments of the present invention will be described below in detail with reference to the accompanying drawings. Embodiment 1 This embodiment is an example of an embodiment of a layout design method for a semiconductor integrated circuit according to the first invention method. FIG. 1 is a flowchart showing a procedure of a layout design method for a semiconductor integrated circuit according to this embodiment. FIG. 2 is a diagram showing an example of the layout of semiconductor integrated circuit chips obtained by the semiconductor integrated circuit layout design method of the present embodiment.
It is the figure which arranged and wired the capacitive element between ND.
【００１８】本実施形態例の半導体集積回路のレイアウ
ト設計方法は、図５に示した半導体集積回路の設計シス
テムと同じ構成の設計システムを使って実施する。本実
施形態例の半導体集積回路のレイアウト設計方法では、
図１に示すように、先ず、半導体集積回路の回路シミュ
レーションを実行し、消費電流の変化が大きい区間に動
作する機能ブロックを選出する（ステップＳ１）。続い
て、ステップＳ１で選出した機能ブロックの近くに他の
機能ブロックを配置しないようにして、全ての機能ブロ
ックを配置し、配置した機能ブロック間を配線する（ス
テップＳ２）。次いで、配置、配線後の半導体集積回路
の回路シミュレーションを実行し、再度、消費電流の変
化が大きい期間に動作する機能ブロックを選出する（ス
テップＳ３）。次いで、ステップＳ３で選出した機能ブ
ロックの近傍の未使用領域に容量素子を配置する（ステ
ップＳ４）。次いで、ステップＳ４で配置した容量素子
をステップＳ３で選出した機能ブロックの電源線及びＧ
ＮＤ線の間に接続する（ステップＳ５）。The layout design method of the semiconductor integrated circuit according to the present embodiment is implemented using a design system having the same configuration as the semiconductor integrated circuit design system shown in FIG. In the layout design method of the semiconductor integrated circuit according to the embodiment,
As shown in FIG. 1, first, a circuit simulation of a semiconductor integrated circuit is executed, and a functional block operating in a section where a change in current consumption is large is selected (step S1). Subsequently, all the function blocks are arranged so that no other function blocks are arranged near the function block selected in step S1, and wiring is performed between the arranged function blocks (step S2). Next, a circuit simulation of the semiconductor integrated circuit after the arrangement and wiring is performed, and a functional block that operates during a period in which a change in current consumption is large is selected again (step S3). Next, a capacitive element is arranged in an unused area near the functional block selected in step S3 (step S4). Next, the capacitor arranged in step S4 is connected to the power supply line and the G of the functional block selected in step S3.
Connection is made between ND lines (step S5).
【００１９】例えば、図２に示す半導体集積回路チップ
６では、半導体集積回路チップ６の消費電流が大きく変
化する期間に動作する機能ブロック７の近傍に容量素子
８を配置し、機能ブロック７の電源線９とＧＮＤ線１０
に容量素子８を接続し、電源ノイズ及びＥＭＣを低減し
ている。For example, in the semiconductor integrated circuit chip 6 shown in FIG. 2, a capacitive element 8 is arranged near a functional block 7 which operates during a period in which the current consumption of the semiconductor integrated circuit 6 changes greatly. Line 9 and GND line 10
To reduce the power supply noise and EMC.
【００２０】実施形態例２ 本実施形態例は、第２の発明方法に係る半導体集積回路
のレイアウト設計方法の実施形態の一例である。図３は
本実施形態例の半導体集積回路レイアウト設計方法の手
順を示すフローチャートである。図４は本実施形態例の
半導体集積回路のレイアウト設計方法で得た半導体集積
回路チップの配置の一例を示す図であり、消費電流の変
化が大きい期間に動作する機能ブロックの中で、消費電
流が大きい機能ブロックの電源線、ＧＮＤ線間の容量素
子の容量値を消費電流が小さい機能ブロックの電源、Ｇ
ＮＤ間に配置する容量値より大きくしている。本実施形
態例は、基本的構成は実施形態例１とほぼ同じである
が、更に工夫されていて、最適な容量の容量素子を機能
ブロックの電源線及びＧＮＤ線間に接続するレイアウト
設計フローである。Embodiment 2 This embodiment is an example of an embodiment of a semiconductor integrated circuit layout design method according to the second invention method. FIG. 3 is a flowchart showing the procedure of the semiconductor integrated circuit layout design method of the embodiment. Figure 4 is in the functional blocks operating in one example is a diagram showing, a large period change in current consumption of the arrangement of the semiconductor integrated circuit chip obtained by the method of designing a layout of a semiconductor integrated circuit of the present embodiment, the current consumption The power supply line of a functional block having a large current consumption and the capacitance value of a capacitive element between a GND line and the power supply
It is larger than the capacitance value arranged between the NDs. Although the basic configuration of this embodiment is almost the same as that of the first embodiment, it is further devised, and a layout design flow for connecting a capacitance element having an optimum capacitance between a power supply line and a GND line of a functional block is adopted. is there.
【００２１】本実施形態例の回路集積レイアウト設計方
法では、図３において、先ず、半導体集積回路の回路シ
ミュレーションを実行し、消費電流の変化が大きい区間
に動作する機能ブロックを選出し、選出された機能ブロ
ックの消費電流を算出する（ステップＳ１１）。次い
で、ステップＳ１１で選出した機能ブロックの中で消費
電流が大きい機能ブロックほど、他の機能ブロックから
距離を離すようにして、全ての機能ブロックを配置し、
配置した機能ブロック間を配線する（ステップＳ１
２）。次いで、配置、配線後の回路シミュレーションを
実行し、再度、消費電流の変化が大きい期間に動作する
機能ブロックを選出し、選出機能ブロックの消費電流を
算出する（ステップＳ１３）。次いで、ステップＳ１３
で選出した機能ブロックの中で、消費電流の大きい機能
ブロックほど近傍の未使用領域に多くの数の容量素子、
即ち大きな容量を配置する。逆に言えば、消費電流の小
さい機能ブロックほど近傍の未使用領域に少な い数の容
量素子、即ち小さな容量を配置する（ステップＳ１
４）。次いで、ステップＳ１３で選出した機能ブロック
の中から、消費電流が大きい機能ブロックほど、機能ブ
ロックの電源、ＧＮＤ間の容量が大きくなるように、ス
テップＳ１４で配置した多くの数の容量素子を電源線及
びＧＮＤ線の間に接続する。消費電流が小さい機能ブロ
ックは、消費電流の大きい機能ブロックに比べて、機能
ブロックの電源、ＧＮＤ間の容量が小さくなるように、
ステップＳ１４で配置した少ない数の容量素子を機能ブ
ロックの電源及びＧＮＤ線の間に接続する（ステップＳ
１５）。In the circuit integrated layout design method of this embodiment, in FIG. 3, first, a circuit simulation of a semiconductor integrated circuit is executed, and a functional block operating in a section where a change in current consumption is large is selected. The current consumption of the functional block is calculated (step S11). Next, among the function blocks selected in step S11, all the function blocks are arranged such that a function block having a larger current consumption is further away from other function blocks,
Wiring between the arranged functional blocks (step S1
2). Next, a circuit simulation after the placement and wiring is performed, a functional block that operates during a period in which the change in the current consumption is large is selected again, and the current consumption of the selected function block is calculated (step S13). Next, step S13
Among the functional blocks selected in the above, the larger the current consumption of the functional block, the larger the number of capacitive elements in the nearby unused area,
That is, a large capacity is arranged. Conversely, low current consumption
The number of volumes have little unused area near enough again function block
A quantity element, that is, a small capacitance is arranged (step S1).
4). Next, from among the functional blocks selected in step S13, the functional block with the larger current consumption is
In order to increase the capacity between the lock power supply and GND,
A large number of capacitive elements arranged in step S14
And GND line. Function block with low current consumption
Function block compared to a functional block that consumes a large amount of current.
In order to reduce the capacity between the block power supply and GND,
The small number of capacitive elements arranged in step S14 are
Connect between lock power supply and GND line (step S
15).
【００２２】例えば、図４に示す半導体集積回路チップ
６では、半導体集積回路チップ６の消費電流が大きく変
化する期間に動作する機能ブロックの中で、消費電流が
大きい機能ブロック１２の電源線９とＧＮＤ線１０に
は、消費電流が小さい機能ブロック１１の電源線９とＧ
ＮＤ線１０に接続した容量素子８（図４では１個）より
多くの数（図４では４個）の容量素子８を接続し、電源
ノイズ及びＥＭＣを効果的に低減している。このよう
に、本実施形態例の半導体集積回路のレイアウト設計方
法は、機能ブロックの電源線及びＧＮＤ線間に更に最適
な容量を接続するレイアウト設計システムであって、小
さい容量素子で、電源ノイズ、ＥＭＣを低減できるた
め、半導体集積回路のチップ面積を一層小さくできると
いう効果が得られる。For example, in the semiconductor integrated circuit chip 6 shown in FIG. 4, among the functional blocks operating during a period in which the current consumption of the semiconductor integrated circuit 6 greatly changes, the power supply line 9 of the functional block 12 having a large current consumption is connected to the power supply line 9. the GND line 10, the power supply line 9 and G of the current consumption is small functional blocks 11
A larger number (four in FIG. 4) of capacitive elements 8 are connected than the capacitive elements 8 (one in FIG. 4) connected to the ND line 10, thereby effectively reducing power supply noise and EMC. As described above, the layout design method of the semiconductor integrated circuit according to the present embodiment is a layout design system that connects a more optimal capacitance between the power supply line and the GND line of the functional block. Since EMC can be reduced, the effect that the chip area of the semiconductor integrated circuit can be further reduced can be obtained.
【００２３】[0023]
【発明の効果】本発明によれば、以上説明したように構
成されているので、以下に記載する効果が得られる。第
１の発明方法では、配置、配線後の半導体集積回路につ
いて回路シミュレーションを実行し、再度、消費電流の
変化が大きい期間に動作する機能ブロックを選出し、選
出した機能ブロックの近傍の未使用領域に容量素子を配
置し、配置した容量素子を選出した機能ブロックの電
源、ＧＮＤに接続することにより、半導体集積回路の電
源ノイズ、ＥＭＣを低減することができる。また、第２
の発明方法では、配置、配線後の半導体集積回路につい
て回路シミュレーションを実行し、再度、消費電流の変
化が大きい期間に動作する機能ブロックとその機能ブロ
ックの消費電流を算出し、選出した機能ブロックの中
で、電流の大きい機能ブロックほど近傍の未使用領域に
多くの容量素子を配置し、配置した容量素子を選出した
機能ブロックの中で、消費電流が大きい機能ブロックの
電源線、ＧＮＤ線に接続するため、最適な容量を機能ブ
ロックの電源、ＧＮＤ間に接続することにより、小さい
容量素子で、電源ノイズ及びＥＭＣを低減できるため、
半導体集積回路のチップ面積を小さくできる。According to the present invention, since the configuration is as described above, the following effects can be obtained. In the first invention method, a circuit simulation is performed on the semiconductor integrated circuit after the arrangement and the wiring, and a functional block that operates during a period in which a change in current consumption is large is selected again, and an unused area near the selected functional block is selected. By arranging a capacitive element in the circuit and connecting the arranged capacitive element to the power supply and GND of the selected functional block, power supply noise and EMC of the semiconductor integrated circuit can be reduced. Also, the second
In the method of the invention, a circuit simulation is performed on the semiconductor integrated circuit after the arrangement and the wiring, and the functional blocks operating in a period in which the change in the current consumption is large and the current consumption of the functional blocks are calculated again. Among them, a larger number of capacitive elements are arranged in an unused area nearer to a functional block having a larger current , and the arranged capacitive elements are connected to a power supply line and a GND line of a functional block having a larger current consumption among the selected functional blocks. Therefore, by connecting the optimum capacitance between the power supply and GND of the functional block, power supply noise and EMC can be reduced with a small capacitance element.
The chip area of the semiconductor integrated circuit can be reduced.
【図１】実施形態例１の半導体集積回路のレイアウト設
計方法の手順を示すフローチャート。FIG. 1 is a flowchart illustrating a procedure of a layout design method for a semiconductor integrated circuit according to a first embodiment.
【図２】実施形態例１の半導体集積回路レイアウト設計
方法で得た半導体集積回路チップの配置の一例を示す図
である。FIG. 2 is a diagram illustrating an example of an arrangement of semiconductor integrated circuit chips obtained by a semiconductor integrated circuit layout design method according to a first embodiment;
【図３】実施形態例２の半導体集積回路レイアウト設計
方法の手順を示すフローチャートである。FIG. 3 is a flowchart illustrating a procedure of a semiconductor integrated circuit layout design method according to a second embodiment;
【図４】実施形態例２の半導体集積回路のレイアウト設
計方法で得た半導体集積回路チップの配置の一例を示す
図である。FIG. 4 is a diagram illustrating an example of an arrangement of semiconductor integrated circuit chips obtained by a semiconductor integrated circuit layout designing method according to a second embodiment;
【図５】半導体集積回路のレイアウト設計システムの構
成を示すブロック図である。FIG. 5 is a block diagram illustrating a configuration of a layout design system for a semiconductor integrated circuit.
【図６】従来の第１の半導体集積回路のレイアウト設計
方法の手順を示すフローチャートである。FIG. 6 is a flowchart showing a procedure of a first conventional layout design method of a semiconductor integrated circuit.
【図７】従来の第１の半導体集積回路のレイアウト設計
方法で得た半導体集積回路チップの配置の一例を示す図
である。FIG. 7 is a diagram showing an example of an arrangement of semiconductor integrated circuit chips obtained by a first conventional semiconductor integrated circuit layout design method.
【図８】従来の第２の半導体集積回路のレイアウト設計
方法の手順を示すフローチャートである。FIG. 8 is a flowchart showing a procedure of a second conventional layout design method for a semiconductor integrated circuit.
【図９】従来の第２の半導体集積回路のレイアウト設計
方法で得た半導体集積回路チップの配置の一例を示す図
である。FIG. 9 is a diagram showing an example of an arrangement of semiconductor integrated circuit chips obtained by a second conventional semiconductor integrated circuit layout designing method.
１ 処理装置 ２ 入力装置 ３ 出力装置 ４ 表示装置 ６ 半導体集積回路チップ ７ 機能ブロック ８ 容量素子 ９ 機能ブロック電源線 １０ 機能ブロックＧＮＤ線 １１ 消費電流が小さい機能ブロック １２ 消費電流が大きい機能ブロック DESCRIPTION OF SYMBOLS 1 Processing device 2 Input device 3 Output device 4 Display device 6 Semiconductor integrated circuit chip 7 Function block 8 Capacitance element 9 Function block power supply line 10 Function block GND line 11 Function block with small current consumption 12 Function block with large current consumption
フロントページの続き (56)参考文献 特開 平10−91675（ＪＰ，Ａ) 特開 平９−62717（ＪＰ，Ａ) 特開 平８−278992（ＪＰ，Ａ) 北川信孝，”低ノイズ半導体集積回路 装置”，東芝技術公開集，株式会社東 芝，平成９年，第15巻，第21号，ｐ. 129−130 (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 H01L 21/82 ＪＩＣＳＴファイル（ＪＯＩＳ)Continuation of front page (56) References JP-A-10-91675 (JP, A) JP-A-9-62717 (JP, A) JP-A-8-278992 (JP, A) Nobutaka Kitagawa, "Low-noise semiconductor integration Circuit device ", Toshiba Technical Publications, Toshiba Corporation, 1997, Vol. 15, No. 21, p. 129-130 (58) Fields investigated (Int. Cl. 7 , DB name) G06F 17 / 50 H01L 21/82 JICST file (JOIS)
Claims (6)
導体集積回路チップに複数個の機能ブロックを配置し、
前記機能ブロック間に配線を行う、半導体集積回路のレ
イアウト設計方法であって、 半導体集積回路について回路シミュレーションを行っ
て、消費電流の変化が大きい区間で動作する機能ブロッ
クを選出する第１のステップと、 第１のステップで選出した機能ブロックの近くに他の機
能ブロックを配置しないようにして全ての機能ブロック
を配置し、配置した機能ブロック間に配線を行う第２の
ステップと、 配置、配線後の半導体集積回路について回路シミュレー
ションを実行し、再度、消費電流の変化が大きい期間で
動作する機能ブロックを選出する第３のステップと、 第３のステップで選出した機能ブロック近傍の未使用領
域に容量素子を配置する第４のステップと、 第３のステップで選出した機能ブロックの電源とＧＮＤ
との間に、第４のステップで配置した容量素子を接続す
る第５のステップとを有することを特徴とする半導体集
積回路のレイアウト設計方法。In designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip,
A layout design method for a semiconductor integrated circuit, wherein wiring is performed between the functional blocks, wherein a circuit simulation is performed on the semiconductor integrated circuit to select a functional block that operates in a section where a change in current consumption is large; A second step of arranging all the function blocks without arranging other function blocks near the function block selected in the first step, and wiring between the arranged function blocks; A third step of performing a circuit simulation on the semiconductor integrated circuit of the above and selecting again a functional block that operates during a period in which the change in the current consumption is large; and an unused area near the functional block selected in the third step. Fourth step of arranging elements, power supply and GND of the functional block selected in the third step
And a fifth step of connecting the capacitive element arranged in the fourth step between the first step and the second step.
導体集積回路チップに複数個の機能ブロックを配置し、
前記機能ブロック間に配線を行う、半導体集積回路のレ
イアウト設計方法であって、 半導体集積回路について回路シミュレーションを行っ
て、消費電流の変化が大きい区間で動作する機能ブロッ
クを選出し、かつ、選出した機能ブロックの消費電流を
算出する第１のステップと、 第１のステップで算出した機能ブロックの中で消費電流
が大きい機能ブロックほど他の機能ブロックから距離を
離すようにして、全ての機能ブロックを配置し、配置し
た機能ブロック間に配線を行う第２のステップと、 配置、配線後の半導体集積回路について回路シミュレー
ションを実行し、再度、消費電流の変化が大きい期間で
動作する機能ブロックを選出し、選出した機能ブロック
の消費電流を算出する第３のステップと、 第３のステップで選出した機能ブロックの中で、消費電
流の大きい機能ブロックほどその近傍の未使用領域に多
くの容量素子を配置する第４のステップと、 第３のステップで選出した機能ブロックの中で消費電流
が大きい機能ブロックの電源とＧＮＤとの間に、第４の
ステップで配置した容量素子を接続する第５のステップ
とを有することを特徴とする半導体集積回路のレイアウ
ト設計方法。2. When designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip.
A layout design method for a semiconductor integrated circuit, wherein wiring is performed between the functional blocks, wherein a circuit simulation is performed on the semiconductor integrated circuit to select and select a functional block operating in a section where a change in current consumption is large. A first step of calculating the current consumption of the functional blocks; and, among the functional blocks calculated in the first step, a function block having a larger current consumption is separated from other function blocks so that all the functional blocks are separated. A second step of arranging and wiring between the arranged functional blocks, and performing a circuit simulation on the semiconductor integrated circuit after arranging and wiring, and again selecting a functional block that operates during a period in which a change in current consumption is large. A third step of calculating the current consumption of the selected functional block, and a functional block selected in the third step. Power consumption in lock
A fourth step of arranging a larger number of capacitive elements in an unused area in the vicinity of a functional block having a larger flow , and a power supply and a GND of a functional block having a larger current consumption among the functional blocks selected in the third step. And a fifth step of connecting the capacitive element arranged in the fourth step between the steps.
導体集積回路チップに複数個の機能ブロックを配置し、
前記機能ブロック間に配線を行う、半導体集積回路のレ
イアウト設計方法を実施する設計システムであって、 請求項１に記載の半導体集積回路のレイアウト設計方法
を実施することを特徴とする設計システム。3. When designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip.
A design system for implementing a layout design method for a semiconductor integrated circuit, wherein wiring is performed between the functional blocks, wherein the design system implements the layout design method for a semiconductor integrated circuit according to claim 1.
導体集積回路チップに複数個の機能ブロックを配置し、
前記機能ブロック間に配線を行う、半導体集積回路のレ
イアウト設計方法を実施する設計システムであって、 請求項２に記載の半導体集積回路のレイアウト設計方法
を実施することを特徴とする設計システム。4. When designing a semiconductor integrated circuit, a plurality of functional blocks are arranged on a semiconductor integrated circuit chip.
A design system for implementing a layout design method for a semiconductor integrated circuit, wherein wiring is performed between the functional blocks, wherein the design system implements the layout design method for a semiconductor integrated circuit according to claim 2.
求項３に記載の設計システムを駆動する際に使用するプ
ログラムとして、半導体集積回路チップに複数個の機能
ブロックを配置し、前記機能ブロック間に配線を行う、
半導体集積回路のレイアウト設計方法を記憶する記憶媒
体であって、 プログラムとして記憶された半導体集積回路のレイアウ
ト設計方法が、請求項１に記載の半導体集積回路のレイ
アウト設計方法であることを特徴とする記憶媒体。5. A program used to drive the design system according to claim 3 in designing a semiconductor integrated circuit, wherein a plurality of function blocks are arranged on a semiconductor integrated circuit chip, and a plurality of function blocks are arranged between the function blocks. Do the wiring,
A storage medium for storing a layout design method for a semiconductor integrated circuit, wherein the layout design method for a semiconductor integrated circuit stored as a program is the layout design method for a semiconductor integrated circuit according to claim 1. Storage medium.
求項４に記載の設計システムを駆動する際に使用するプ
ログラムとして、半導体集積回路チップに複数個の機能
ブロックを配置し、前記機能ブロック間に配線を行う、
半導体集積回路のレイアウト設計方法を記憶する記憶媒
体であって、 プログラムとして記憶された半導体集積回路のレイアウ
ト設計方法が、請求項２に記載の半導体集積回路のレイ
アウト設計方法であることを特徴とする記憶媒体。6. In designing a semiconductor integrated circuit, a plurality of function blocks are arranged on a semiconductor integrated circuit chip as a program used for driving the design system according to claim 4, and a program is provided between the function blocks. Do the wiring,
A storage medium for storing a layout design method for a semiconductor integrated circuit, wherein the layout design method for a semiconductor integrated circuit stored as a program is the layout design method for a semiconductor integrated circuit according to claim 2. Storage medium.
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|---|---|---|---|
| JP10218904A JP3080077B2 (en) | 1998-08-03 | 1998-08-03 | Layout design method and design system for semiconductor integrated circuit |
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1998
- 1998-08-03 JP JP10218904A patent/JP3080077B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 北川信孝，"低ノイズ半導体集積回路装置"，東芝技術公開集，株式会社東芝，平成９年，第１５巻，第２１号，ｐ．１２９−１３０ |
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