JP3074570B2 - Ａｔｍスイッチのパス試験方式 - Google Patents
Ａｔｍスイッチのパス試験方式Info
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- JP3074570B2 JP3074570B2 JP28304390A JP28304390A JP3074570B2 JP 3074570 B2 JP3074570 B2 JP 3074570B2 JP 28304390 A JP28304390 A JP 28304390A JP 28304390 A JP28304390 A JP 28304390A JP 3074570 B2 JP3074570 B2 JP 3074570B2
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- cell
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Description
【発明の詳細な説明】 〔概 要〕 ATMスイッチのパス試験方式に関し、 ATMスイッチのパス試験を少ないハードウエア及びソ
フトウエアにより行うことを可能にすることを目的と
し、 他局とのインターフェースを行っている複数のトラン
クと、該複数のトランクを介して入線と出線との間でヘ
ッダとデータ部からなるセル単位に交換を行うATMスイ
ッチを備えたATM交換装置において、該ATMスイッチ内の
パスの試験を行うため試験セルを発生する試験セル発生
トランクを設け、該試験セルのヘッダ部に試験セルであ
る旨を表示する試験セル表示ビットを含ませ、該複数の
トランクの各々には、該ATMスイッチを介して送られて
くる該試験セル内の該試験セル表示ビットを検出したと
きに該試験セルを該試験を行いたいルートに折り返す手
段を設けるように構成する。
フトウエアにより行うことを可能にすることを目的と
し、 他局とのインターフェースを行っている複数のトラン
クと、該複数のトランクを介して入線と出線との間でヘ
ッダとデータ部からなるセル単位に交換を行うATMスイ
ッチを備えたATM交換装置において、該ATMスイッチ内の
パスの試験を行うため試験セルを発生する試験セル発生
トランクを設け、該試験セルのヘッダ部に試験セルであ
る旨を表示する試験セル表示ビットを含ませ、該複数の
トランクの各々には、該ATMスイッチを介して送られて
くる該試験セル内の該試験セル表示ビットを検出したと
きに該試験セルを該試験を行いたいルートに折り返す手
段を設けるように構成する。
本発明はATM交換スイッチのパス試験方式に関する。
ATM交換機は、セルと呼ばれる固定長のデータを一単
位としてセルフルーティングモジュールSRM（Self Rout
ing Module）を複数段組合せたマルチステージセルフル
ーティングMSSR（Multi−Stage Self Routing）の方式
により構成されている。
位としてセルフルーティングモジュールSRM（Self Rout
ing Module）を複数段組合せたマルチステージセルフル
ーティングMSSR（Multi−Stage Self Routing）の方式
により構成されている。
このATM交換機の概略構成を第９図によって説明す
る。
る。
第９図において、91は他局とのインターフェースを行
っている複数のトランク、92は複数のトランク91の出力
信号を多重化するマルチプレクサ、93は上記MSSR方式に
より入出力の交換動作をするのATMスイッチ、94はATMス
イッチの多重化出力を各トランクに分配するデマルチプ
レクサ、95はATMスイッチ93内で制御信号を分配するイ
ンタフェースSRD（Signalling Route Distributer）、9
6はATMスイッチ93を制御する中央処理装置CPである。
っている複数のトランク、92は複数のトランク91の出力
信号を多重化するマルチプレクサ、93は上記MSSR方式に
より入出力の交換動作をするのATMスイッチ、94はATMス
イッチの多重化出力を各トランクに分配するデマルチプ
レクサ、95はATMスイッチ93内で制御信号を分配するイ
ンタフェースSRD（Signalling Route Distributer）、9
6はATMスイッチ93を制御する中央処理装置CPである。
ATMスイッチ93は、第10図に示すように、複数段のセ
ルフルーティングモジュールSRMで構成されている。第1
0図の例では、４×４のSRMを１単位としてSRM0,SRM1,及
びSRM2の３段構成でATMスイッチが構成されている。こ
の場合、任意の入力ポイントから任意の出力ポイントま
でのルートは合計16通りある。
ルフルーティングモジュールSRMで構成されている。第1
0図の例では、４×４のSRMを１単位としてSRM0,SRM1,及
びSRM2の３段構成でATMスイッチが構成されている。こ
の場合、任意の入力ポイントから任意の出力ポイントま
でのルートは合計16通りある。
ATM交換装置そのものが新しい技術なので、従来はATM
スイッチのパス試験方式は未だに提案されていない。通
常の技術では、ATMスイッチのパス試験を行うために
は、複数のトランクの各々に対応して試験セル発生及び
受信手段を設けることが考えられる。
スイッチのパス試験方式は未だに提案されていない。通
常の技術では、ATMスイッチのパス試験を行うために
は、複数のトランクの各々に対応して試験セル発生及び
受信手段を設けることが考えられる。
上記通常の技術により複数のトランクの各々に対応し
て試験セル発生及び受信手段を設けると、ハードウエア
及びソフトウエアが膨大となり、システム価格が高くな
るという問題がある。
て試験セル発生及び受信手段を設けると、ハードウエア
及びソフトウエアが膨大となり、システム価格が高くな
るという問題がある。
本発明の目的は、ATMスイッチのパス試験を少ないハ
ードウエア及びソフトウエアにより行うことを可能にす
ることにある。
ードウエア及びソフトウエアにより行うことを可能にす
ることにある。
第１図は本発明の原理ブロック図である。同図におい
て、11〜1nは他局とのインタフェースを行う複数のトラ
ンク、２はATMスイッチ、３は本発明により設けられた
試験セル発生トランク、４は試験セル発生トランク３か
ら出力される試験セル、５は試験セル４内の試験セルで
ある旨を表示する試験セル表示ビット、６は試験を行い
たいルートを示すルート選択情報である。
て、11〜1nは他局とのインタフェースを行う複数のトラ
ンク、２はATMスイッチ、３は本発明により設けられた
試験セル発生トランク、４は試験セル発生トランク３か
ら出力される試験セル、５は試験セル４内の試験セルで
ある旨を表示する試験セル表示ビット、６は試験を行い
たいルートを示すルート選択情報である。
複数のトランク11〜1nの各々には、ATMスイッチ２を
介して送られてくる試験セル４内の試験セル表示ビット
を検出したときに試験セルを試験を行いたいルートに折
り返す折り返し手段７が設けられている。
介して送られてくる試験セル４内の試験セル表示ビット
を検出したときに試験セルを試験を行いたいルートに折
り返す折り返し手段７が設けられている。
試験セル発生トランク３は、試験セルであることを表
示する試験セル表示ビット５をヘッダ部に含ませ、どの
ルートを試験したいかを示すルート選択情報とをデータ
部に含ませた試験セルを発生する。この試験セルを受信
したトランクは、試験セル表示ビットを検出すると、ル
ート選択情報にしたがって試験セルを該当ルートに折り
返す。そして、折り返された試験セルがもとの試験セル
発生トランクに戻ってくるかどうかにより、上記ルート
が正常か否かをチェックすることができる。
示する試験セル表示ビット５をヘッダ部に含ませ、どの
ルートを試験したいかを示すルート選択情報とをデータ
部に含ませた試験セルを発生する。この試験セルを受信
したトランクは、試験セル表示ビットを検出すると、ル
ート選択情報にしたがって試験セルを該当ルートに折り
返す。そして、折り返された試験セルがもとの試験セル
発生トランクに戻ってくるかどうかにより、上記ルート
が正常か否かをチェックすることができる。
第２図は本発明の実施例によるATM交換装置の構成を
示すブロック図である。同図において、211〜21n及び22
1、・・・は通常のトランク、23は試験セル発生トラン
ク、241及び242はマルチプレクサ、25はATMスイッチ、2
61及び262はデマルチプレクサ、27は中央処理装置（C
P）である。
示すブロック図である。同図において、211〜21n及び22
1、・・・は通常のトランク、23は試験セル発生トラン
ク、241及び242はマルチプレクサ、25はATMスイッチ、2
61及び262はデマルチプレクサ、27は中央処理装置（C
P）である。
本発明の課題は、マルチプレクサ241及び242、デマル
チプレクサ261及び262を含めたATMスイッチ内のルート
の試験をいかにして実現するか、にあり、以下第２図に
よって本発明の方式の概略を説明する。
チプレクサ261及び262を含めたATMスイッチ内のルート
の試験をいかにして実現するか、にあり、以下第２図に
よって本発明の方式の概略を説明する。
トランク211〜21n及び221〜22mの外側つまり他局とこ
のATM交換装置との間は、例えばSONET等の局間の規定に
従った伝送路のフォーマットで信号が伝送されており、
各トランクは伝送路上の信号からセルを抽出してマルチ
プレクサ241または242を介してATMスイッチ25に送出す
る。ATMスイッチ25によりスイッチングされたセルはデ
マルチプレクサ261又は262を介して対応するトランクに
送られ、そのトランクから伝送路上に送出される。
のATM交換装置との間は、例えばSONET等の局間の規定に
従った伝送路のフォーマットで信号が伝送されており、
各トランクは伝送路上の信号からセルを抽出してマルチ
プレクサ241または242を介してATMスイッチ25に送出す
る。ATMスイッチ25によりスイッチングされたセルはデ
マルチプレクサ261又は262を介して対応するトランクに
送られ、そのトランクから伝送路上に送出される。
この入りトランクから出トランクまでのルートは、AT
Mスイッチの規模によって複数あり、それらのルートの
選択はマルチプレクサ241または242の入口で付加される
タグ（TAG）によって決定される。
Mスイッチの規模によって複数あり、それらのルートの
選択はマルチプレクサ241または242の入口で付加される
タグ（TAG）によって決定される。
本発明により、試験セル発生トランク23は、通常のト
ランク211〜21n、221〜22mと同様に、交換機制御を行う
制御ソフトウエアとメンテナンス上のインタフェースMS
D（Maintenance Distributer）、MSCN（Maintenance Sc
anner））をもち、中央処理装置（CP）27内のソフトウ
エアによりパスの試験を行う指示とともに被試験トラン
クのトランク番号、ATMスイッチ25上のルート番号（４
×４の場合０〜15の１つ）をもらう。
ランク211〜21n、221〜22mと同様に、交換機制御を行う
制御ソフトウエアとメンテナンス上のインタフェースMS
D（Maintenance Distributer）、MSCN（Maintenance Sc
anner））をもち、中央処理装置（CP）27内のソフトウ
エアによりパスの試験を行う指示とともに被試験トラン
クのトランク番号、ATMスイッチ25上のルート番号（４
×４の場合０〜15の１つ）をもらう。
試験セル発生トランク23は、パス試験の指示及びトラ
ンク番号とルート番号を中央処理装置27から受けると、
セルのヘッダ部の所定の位置に設けた試験セル表示ビッ
トをオンにし、データ部に所定の試験パターンと試験し
たいルートを示すタグ情報とを載せ、且つ、試験したい
ルートの最初のトランクの番号を示す情報であるタグを
含む試験セルを発生する。この試験セルが、タグにした
がって、例えば被試験トランクであるトランク211に送
出されると、被試験トランク211では試験セル中のヘッ
ダ部を監視しており、その中の試験セル表示ビットがオ
ンになっていることを検出すると、試験セルが入力され
たと判別してその試験セルをATMスイッチ25の入り側の
ラインに折り返す。この折り返しの際に、マルチプレク
サ241では、試験セルのデータ部の所定位置にあるタグ
情報をタグに置き換える。折り返された試験セルは、置
き換えられたタグにしたがって、試験したいルートの次
のトランク、例えば21nに送出される。以下、同様にし
て、最終的に、試験セルは、試験セル発生トランク23に
戻される。試験セル発生トランク23で、試験セルが返送
された事及びデータの中身が送出前のデータと一致して
いるかどうかを検出することにより、上記試験したいル
ートが正常かどうかが確認できる。
ンク番号とルート番号を中央処理装置27から受けると、
セルのヘッダ部の所定の位置に設けた試験セル表示ビッ
トをオンにし、データ部に所定の試験パターンと試験し
たいルートを示すタグ情報とを載せ、且つ、試験したい
ルートの最初のトランクの番号を示す情報であるタグを
含む試験セルを発生する。この試験セルが、タグにした
がって、例えば被試験トランクであるトランク211に送
出されると、被試験トランク211では試験セル中のヘッ
ダ部を監視しており、その中の試験セル表示ビットがオ
ンになっていることを検出すると、試験セルが入力され
たと判別してその試験セルをATMスイッチ25の入り側の
ラインに折り返す。この折り返しの際に、マルチプレク
サ241では、試験セルのデータ部の所定位置にあるタグ
情報をタグに置き換える。折り返された試験セルは、置
き換えられたタグにしたがって、試験したいルートの次
のトランク、例えば21nに送出される。以下、同様にし
て、最終的に、試験セルは、試験セル発生トランク23に
戻される。試験セル発生トランク23で、試験セルが返送
された事及びデータの中身が送出前のデータと一致して
いるかどうかを検出することにより、上記試験したいル
ートが正常かどうかが確認できる。
第２図の例では、試験セルの通過経路はからの順
である。
である。
尚、第２図において、図解の便宜上、トランク211〜2
1n及び221〜22mの各々は、他局からの信号の受信トラン
クと他局への送信トランクとを別々に図示してあるが、
実際には受信トランクと送信トランクとは同一トランク
内の受信部及び送信部として構成できる。また、試験セ
ル発生トランク23も、送信部と受信部で別々に図示して
あるが、実際には同一物で構成できる。
1n及び221〜22mの各々は、他局からの信号の受信トラン
クと他局への送信トランクとを別々に図示してあるが、
実際には受信トランクと送信トランクとは同一トランク
内の受信部及び送信部として構成できる。また、試験セ
ル発生トランク23も、送信部と受信部で別々に図示して
あるが、実際には同一物で構成できる。
第３図は本発明の実施例による試験セル発生トランク
の構成を示すブロック図である。同図において、31はAT
Mスイッチの試験を行いたいときに中央処理装置（CP）2
7からソフトウエアにより設定される試験のための情報
を受信するMSD（Maintenance Signal Distributer）受
信部、32はMSD受信部31から試験ルートの最初のトラン
クの番号とその次のトランク番号と試験を行いたいルー
ト番号とを受け取ってタグデータを発生するタグデータ
発生部、33は試験パターン生成部、34はタグデータ発生
部32からのタグデータと試験パターンとに基づいて試験
セルのデータを生成する試験セルデータ生成部、35はデ
マルチプレクサからデータと試験パターン生成部33から
のデータとが一致するかどうかを検出する一致検出部、
36は一致検出部35における比較結果を格納するMSCN（Ma
intenance Scanner）レジスタである。
の構成を示すブロック図である。同図において、31はAT
Mスイッチの試験を行いたいときに中央処理装置（CP）2
7からソフトウエアにより設定される試験のための情報
を受信するMSD（Maintenance Signal Distributer）受
信部、32はMSD受信部31から試験ルートの最初のトラン
クの番号とその次のトランク番号と試験を行いたいルー
ト番号とを受け取ってタグデータを発生するタグデータ
発生部、33は試験パターン生成部、34はタグデータ発生
部32からのタグデータと試験パターンとに基づいて試験
セルのデータを生成する試験セルデータ生成部、35はデ
マルチプレクサからデータと試験パターン生成部33から
のデータとが一致するかどうかを検出する一致検出部、
36は一致検出部35における比較結果を格納するMSCN（Ma
intenance Scanner）レジスタである。
マルチプレクサ及びデマルチプレクサとATMスイッチ2
5の試験を行いたい場合、試験セル発生トランク23内のM
SD受信部31はCP27からソフトウエアによって被試験トラ
ンクＡ（例えばトランク211）、Ｂ（例えばトランク21
n）及びＡからＢへのATMスイッチ25内のルート番号を受
信する。これらのデータに基づいてタグデータ発生部32
は、試験セル発生トランク23からトランクＡへのルート
のタグ、トランクＡからトランクＢへのルートのタグ、
トランクＢから試験セル発生トランク23へのルートのタ
グの３ルートのタグを生成し、最初に、試験セル発生ト
ランク23からトランクＡへのルートのタグを正式のタグ
とし、他のタグは試験セルのデータの一部として試験パ
ターンとともに試験セルデータとしてセル化する。
5の試験を行いたい場合、試験セル発生トランク23内のM
SD受信部31はCP27からソフトウエアによって被試験トラ
ンクＡ（例えばトランク211）、Ｂ（例えばトランク21
n）及びＡからＢへのATMスイッチ25内のルート番号を受
信する。これらのデータに基づいてタグデータ発生部32
は、試験セル発生トランク23からトランクＡへのルート
のタグ、トランクＡからトランクＢへのルートのタグ、
トランクＢから試験セル発生トランク23へのルートのタ
グの３ルートのタグを生成し、最初に、試験セル発生ト
ランク23からトランクＡへのルートのタグを正式のタグ
とし、他のタグは試験セルのデータの一部として試験パ
ターンとともに試験セルデータとしてセル化する。
試験を行いたいルートが正常である場合の動作を以下
に説明する。
に説明する。
試験セルデータに上記正式のタグを付加して試験セル
は、マルチプレクサ242、ATMスイッチ25及びデマルチプ
レクサ261を介して被試験トランクの一つであるトラン
クＡ（例えばトランク211）に送られる。
は、マルチプレクサ242、ATMスイッチ25及びデマルチプ
レクサ261を介して被試験トランクの一つであるトラン
クＡ（例えばトランク211）に送られる。
トランクＡでは、試験セルを受け取ると、これを他局
に転送するのではなくて、ATMスイッチ側に折り返す。
折り返された試験セルのタグは、マルチプレクサにおい
て、試験セル発生トランク23からトランクＡへのルート
のタグからトランクＡからトランクＢへのルートのタグ
に変更され、その変更されたタグにしたがって、マルチ
プレクサ、ATMスイッチ及びデマルチプレクサを介して
被試験トランクＢ（例えばトランク21n）に送られる。
に転送するのではなくて、ATMスイッチ側に折り返す。
折り返された試験セルのタグは、マルチプレクサにおい
て、試験セル発生トランク23からトランクＡへのルート
のタグからトランクＡからトランクＢへのルートのタグ
に変更され、その変更されたタグにしたがって、マルチ
プレクサ、ATMスイッチ及びデマルチプレクサを介して
被試験トランクＢ（例えばトランク21n）に送られる。
トランクＢでは、試験セルを受け取ると、同じくこれ
を他局に転送するのではなくて、ATMスイッチ側に折り
返す。折り返された試験セルは、マルチプレクサにおい
て、トランクＡからトランクＢへのルートのタグをトラ
ンクＢから試験セル発生トランク23へのルートのタグに
変更して、その変更されたタグにしたがって、マルチプ
レクサ、ATMスイッチ及びデマルチプレクサを介してを
介して試験セル発生トランク23に戻される。
を他局に転送するのではなくて、ATMスイッチ側に折り
返す。折り返された試験セルは、マルチプレクサにおい
て、トランクＡからトランクＢへのルートのタグをトラ
ンクＢから試験セル発生トランク23へのルートのタグに
変更して、その変更されたタグにしたがって、マルチプ
レクサ、ATMスイッチ及びデマルチプレクサを介してを
介して試験セル発生トランク23に戻される。
試験セル発生トランク23では、トランクＡ、トランク
Ｂ及びATMスイッチ25を経由してきた試験セルデータ
が、試験セルデータ生成部33により生成された試験デー
タと一致検出部35において比較され、一致していれば、
ATMスイッチ25を含む被試験ルートが正常であることが
確認でき、また、試験セルが返送されて来た事実により
タグルートの正常性も確認出来る。
Ｂ及びATMスイッチ25を経由してきた試験セルデータ
が、試験セルデータ生成部33により生成された試験デー
タと一致検出部35において比較され、一致していれば、
ATMスイッチ25を含む被試験ルートが正常であることが
確認でき、また、試験セルが返送されて来た事実により
タグルートの正常性も確認出来る。
この試験の結果は、MSCNレジスタ36に格納され、ソフ
トウエアにより定期的に監視して表示される。
トウエアにより定期的に監視して表示される。
第４図は本発明の実施例におけるルート番号の説明図
である。ATMスイッチ25が例えば４×４のSRMの３段構成
である場合、図示の如くルート番号としては〜の16
通りがある。試験を行いたいルートの番号は、ソフトウ
エアによってCP27により設定される。
である。ATMスイッチ25が例えば４×４のSRMの３段構成
である場合、図示の如くルート番号としては〜の16
通りがある。試験を行いたいルートの番号は、ソフトウ
エアによってCP27により設定される。
第５図は本発明の実施例による被試験トランクの折り
返し部の構成を示すブロック図である。同図において、
51は試験セル抽出部、52はSONETのフレームからセルの
みのフォーマットに変換する伝送路−スイッチインタフ
ェース回路（SSINF）、53はタイミング発生器（TMG）、
54はタイミング発生器53からのクロック信号に応じて試
験セル抽出部51の出力または伝送路−スイッチインタフ
ェース回路52の出力を選択出力する切替え回路である。
返し部の構成を示すブロック図である。同図において、
51は試験セル抽出部、52はSONETのフレームからセルの
みのフォーマットに変換する伝送路−スイッチインタフ
ェース回路（SSINF）、53はタイミング発生器（TMG）、
54はタイミング発生器53からのクロック信号に応じて試
験セル抽出部51の出力または伝送路−スイッチインタフ
ェース回路52の出力を選択出力する切替え回路である。
試験セル抽出部51は、ATMスイッチ25から受け取るセ
ルのヘッダ中に試験セル表示ビットがあるかどうかを監
視しており、試験セル表示ビットがオンになっている
と、そのセルを抽出して格納する。
ルのヘッダ中に試験セル表示ビットがあるかどうかを監
視しており、試験セル表示ビットがオンになっている
と、そのセルを抽出して格納する。
一方、伝送路−スイッチインタフェース52は他局から
伝送路を介して転送されてきたSONETのフレーム中のデ
ータ部のみを抽出し、SOH（Section Over Head）及びPO
H（Path Over Head）といったヘッダ部は抽出しない。
したがって、SOH及びPOHの分が空き時間となる。その空
き時間をタイミング発生器53で検出し、試験セル抽出部
51に格納されている試験セルを上記空き時間中に切替え
回路54からATMスイッチ25に出力する。これにより、試
験セル以外の通常のセルの交換動作中であっても、ATM
スイッチのパス試験を行うことができる。
伝送路を介して転送されてきたSONETのフレーム中のデ
ータ部のみを抽出し、SOH（Section Over Head）及びPO
H（Path Over Head）といったヘッダ部は抽出しない。
したがって、SOH及びPOHの分が空き時間となる。その空
き時間をタイミング発生器53で検出し、試験セル抽出部
51に格納されている試験セルを上記空き時間中に切替え
回路54からATMスイッチ25に出力する。これにより、試
験セル以外の通常のセルの交換動作中であっても、ATM
スイッチのパス試験を行うことができる。
第６図は本発明の実施例によるマルチプレクサ内のタ
グ操作部の構成を示すブロック図である。同図におい
て、61はトランクから折り返されたセル中の試験セル表
示ビットを検出する試験セル表示ビット検出部、62は試
験セルの検出時に切り換え信号を発生するタイミングジ
ェネレータ、63はVCI変換テーブル、64及び65は切り換
えスイッチである。
グ操作部の構成を示すブロック図である。同図におい
て、61はトランクから折り返されたセル中の試験セル表
示ビットを検出する試験セル表示ビット検出部、62は試
験セルの検出時に切り換え信号を発生するタイミングジ
ェネレータ、63はVCI変換テーブル、64及び65は切り換
えスイッチである。
VCI変換テーブル63はソウトウエアによって書き換え
可能なテーブルで、ソフトウエアが割りつけたVCIのセ
ルをどの出線に出力すべきか及びATMスイッチ25内部の
バッファの使用率等にしたがってタグを計算し設定す
る。そして、そのテーブルのデータがタグとなってATM
スイッチ内部のルートを決定する。
可能なテーブルで、ソフトウエアが割りつけたVCIのセ
ルをどの出線に出力すべきか及びATMスイッチ25内部の
バッファの使用率等にしたがってタグを計算し設定す
る。そして、そのテーブルのデータがタグとなってATM
スイッチ内部のルートを決定する。
ところが、トランクから試験セルが折り返されて来た
場合は、タグのデータは前述の如くその試験セルのデー
タの一部に格納されている。そこで、マルチプレクサ内
の試験セル表示ビット検出部61により試験セルが来た旨
が確認されると、タイミングジェネレータ62から切り換
え信号が切り換えスイッチ64及び65に与えられ、それに
よりVCC変換テーブル63からのデータに代えて試験セル
のデータが切り換えスイッチ64から出力され、VCC変換
テーブル63からのタグに代えて試験セル内のデータ部に
あるタグが切り換えスイッチ65から出力される。
場合は、タグのデータは前述の如くその試験セルのデー
タの一部に格納されている。そこで、マルチプレクサ内
の試験セル表示ビット検出部61により試験セルが来た旨
が確認されると、タイミングジェネレータ62から切り換
え信号が切り換えスイッチ64及び65に与えられ、それに
よりVCC変換テーブル63からのデータに代えて試験セル
のデータが切り換えスイッチ64から出力され、VCC変換
テーブル63からのタグに代えて試験セル内のデータ部に
あるタグが切り換えスイッチ65から出力される。
第７図は本発明の実施例における伝送路のフォーマッ
トを示す図である。この例では、伝送路のフォーマット
として、SONET STS−3cが示されている。この場合、１
フレームは270バイト×９列であり、そのうち９バイト
×９列のSOH（Section Overhead）及びLOH（Line Overh
ead）と１バイト×９列のPOH（Path Overhead）を除く2
60バイト×９列に53バイトのセルが詰められて送受信さ
れる。前述の如く、ATMスイッチ25に入力される際に
は、SOH、POH、LOH等のヘッダ部は除去されるので、そ
のヘッダ部に相当する空き時間に試験セルを流すことに
より、通常のセルの伝送中であってもATMスイッチのパ
ス試験が可能となる。
トを示す図である。この例では、伝送路のフォーマット
として、SONET STS−3cが示されている。この場合、１
フレームは270バイト×９列であり、そのうち９バイト
×９列のSOH（Section Overhead）及びLOH（Line Overh
ead）と１バイト×９列のPOH（Path Overhead）を除く2
60バイト×９列に53バイトのセルが詰められて送受信さ
れる。前述の如く、ATMスイッチ25に入力される際に
は、SOH、POH、LOH等のヘッダ部は除去されるので、そ
のヘッダ部に相当する空き時間に試験セルを流すことに
より、通常のセルの伝送中であってもATMスイッチのパ
ス試験が可能となる。
第８図は本発明の実施例におけるセルのフォーマット
の変換の説明図である。伝送路上の53バイトのセルのフ
ォーマットとしては、UNI（User Node Interface）及び
NNI（Network Node Interface）の規定のフォーマット
がある。UNIにおいて、データ部を除くヘッダ部はGFC
（Generic Flow Control）、VPI（Virtual Path Identi
fier）、VCI（Vertual Channel Identifier）、HEC（He
ader Error Control）、PT（Payload Type）、RE（Rese
rve）、CL（Cell Loss Priority）からなっている。ま
た、NNIにおけるヘッダ部はVPI（Virtual Path Identif
ier）、VCI（Vertual Channel Identifier）、HEC（Hea
der Error Control）、PT（Payload Type）、RE（Reser
ve）、CL（Cell Loss Priority）からなっている。この
伝送路上のフォーマットは、ATMスイッチ25に入力する
際には、同図下部に示すフォーマットに変換される。即
ち、ヘッダ部としては、タグとVPI及びVCIと、PT、RE、
CLのみであり、HECはカットされて、27バイト×16ビッ
トのフォーマットに変換される。
の変換の説明図である。伝送路上の53バイトのセルのフ
ォーマットとしては、UNI（User Node Interface）及び
NNI（Network Node Interface）の規定のフォーマット
がある。UNIにおいて、データ部を除くヘッダ部はGFC
（Generic Flow Control）、VPI（Virtual Path Identi
fier）、VCI（Vertual Channel Identifier）、HEC（He
ader Error Control）、PT（Payload Type）、RE（Rese
rve）、CL（Cell Loss Priority）からなっている。ま
た、NNIにおけるヘッダ部はVPI（Virtual Path Identif
ier）、VCI（Vertual Channel Identifier）、HEC（Hea
der Error Control）、PT（Payload Type）、RE（Reser
ve）、CL（Cell Loss Priority）からなっている。この
伝送路上のフォーマットは、ATMスイッチ25に入力する
際には、同図下部に示すフォーマットに変換される。即
ち、ヘッダ部としては、タグとVPI及びVCIと、PT、RE、
CLのみであり、HECはカットされて、27バイト×16ビッ
トのフォーマットに変換される。
本発明の実施例においては、通常のセルも試験セルも
第８図下部に示したフォーマットでATMスイッチ25に入
力されるが、試験セルのヘッダ部には試験セル表示ビッ
トが設けられ、データ部には試験を行いたいルートを指
定するタグ情報を挿入する。
第８図下部に示したフォーマットでATMスイッチ25に入
力されるが、試験セルのヘッダ部には試験セル表示ビッ
トが設けられ、データ部には試験を行いたいルートを指
定するタグ情報を挿入する。
以上の説明から明らかなように、本発明によれば、AT
M交換装置において、ATMスイッチ、マルチプレクサ、デ
マルチプレクサ、及びトランクを通るルートの試験を行
うにあたって、試験セルの発生、ルート選択用タグの発
生、及びデータのチェック機能を一つの専用トランクに
持たせ、各トランクにおいては折り返し手段のみを設け
た事により、回路の削減及びソフトウエアの処理の軽減
が可能になる。
M交換装置において、ATMスイッチ、マルチプレクサ、デ
マルチプレクサ、及びトランクを通るルートの試験を行
うにあたって、試験セルの発生、ルート選択用タグの発
生、及びデータのチェック機能を一つの専用トランクに
持たせ、各トランクにおいては折り返し手段のみを設け
た事により、回路の削減及びソフトウエアの処理の軽減
が可能になる。
第１図は本発明の原理ブロック図、 第２図は本発明の実施例によるATM交換装置の構成を示
すブロック図、 第３図は本発明の実施例による試験セル発生トランクの
構成を示すブロック図、 第４図は本発明の実施例におけるルート蛮行の説明図、 第５図は本発明の実施例による被試験トランクの折り返
し部を示すブロック図、 第６図は本発明の実施例によるマルチプレクサ内タグ操
作部のブロック図、 第７図は本発明の実施例における伝送路のフォーマット
を示す図、 第８図は本発明の実施例におけるセルフォーマットの変
換の説明図、 第９図は本発明の背景となるATM交換装置を示すブロッ
ク図、 第10図はATMスイッチ（MSSR）の構成を示す図である。 図において、 11〜1nはトランク、 ２はATMスイッチ、 ３は試験セル発生トランク、 ４は試験セル、 ５は試験セル表示ビット、 ６はルート選択情報である。
すブロック図、 第３図は本発明の実施例による試験セル発生トランクの
構成を示すブロック図、 第４図は本発明の実施例におけるルート蛮行の説明図、 第５図は本発明の実施例による被試験トランクの折り返
し部を示すブロック図、 第６図は本発明の実施例によるマルチプレクサ内タグ操
作部のブロック図、 第７図は本発明の実施例における伝送路のフォーマット
を示す図、 第８図は本発明の実施例におけるセルフォーマットの変
換の説明図、 第９図は本発明の背景となるATM交換装置を示すブロッ
ク図、 第10図はATMスイッチ（MSSR）の構成を示す図である。 図において、 11〜1nはトランク、 ２はATMスイッチ、 ３は試験セル発生トランク、 ４は試験セル、 ５は試験セル表示ビット、 ６はルート選択情報である。
フロントページの続き (56)参考文献 特開 平４−124936（ＪＰ，Ａ) 特開 平４−81046（ＪＰ，Ａ) 特開 平３−270434（ＪＰ，Ａ) 特開 平３−71751（ＪＰ，Ａ) 特開 平３−71750（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 12/28 H04L 12/56
Claims (4)
- 【請求項１】他局とのインターフェースを行う複数のト
ランク（11〜1n）と、該複数のトランクを介して入線と
出線との間でヘッダとデータ部からなるセル単位に交換
を行うATMスイッチ（２）を備えたATM交換装置におい
て、 該ATMスイッチ内のパスの試験を行うための試験セルを
発生する試験セル発生トランク（３）を設け、 該試験セル（４）のヘッダ部に試験セルである旨を表示
する試験セル表示ビット（５）を含ませ、 該複数のトランクの各々には、該ATMスイッチを介して
送られてくる該試験セル内の該試験セル表示ビットを検
出したときに該試験セルを行いたいルートに折り返す手
段（７）を設けたことを特徴とするATMスイッチのパス
試験方式。 - 【請求項２】該試験セルのデータ部に試験を行いたいル
ートを示すルート選択情報（６）を含ませ、該試験セル
内の該試験セル表示ビットを検出したときに該ルート選
択情報を該試験セルのヘッダにタグとして置き換える手
段をさらに具備する請求項の１に記載のATMスイッチの
パス試験方式。 - 【請求項３】該複数のトランクの各々は、該入力ハイウ
エイからのフレーム中のデータ部のみを抽出する事によ
って生じる空き時間内に該試験セルを該ATMスイッチに
折り返す手段を備えた、請求項１に記載のATMスイッチ
のパス試験方式。 - 【請求項４】該試験セル発生トランクは、試験セルのヘ
ッダに試験を行いたいルートの最初のトランクを宛先と
する情報を含ませる手段を備えた、請求項の１に記載の
ATMスイッチのパス試験方式。
Priority Applications (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28304390A JP3074570B2 (ja) | 1990-10-20 | 1990-10-20 | Ａｔｍスイッチのパス試験方式 |
| CA002239920A CA2239920C (en) | 1990-08-27 | 1991-08-26 | Apparatus for testing atm channels |
| CA002049910A CA2049910C (en) | 1990-08-27 | 1991-08-26 | Apparatus for testing atm channels |
| CA002239924A CA2239924C (en) | 1990-08-27 | 1991-08-26 | Apparatus for testing atm channels |
| EP95106656A EP0671832B1 (en) | 1990-08-27 | 1991-08-27 | Apparatus for testing ATM channels |
| DE69133461T DE69133461T2 (de) | 1990-08-27 | 1991-08-27 | Gerät zum Testen von ATM-Vermittlungskanälen |
| DE69126588T DE69126588T2 (de) | 1990-08-27 | 1991-08-27 | Gerät zum Testen von Kommunikationskanälen |
| DE69133462T DE69133462T2 (de) | 1990-08-27 | 1991-08-27 | Gerät zum Testen von ATM-Vermittlungskanälen |
| EP91114341A EP0477553B1 (en) | 1990-08-27 | 1991-08-27 | Channel testing apparatus |
| EP95106654A EP0674409B1 (en) | 1990-08-27 | 1991-08-27 | Apparatus for testing ATM channels |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28304390A JP3074570B2 (ja) | 1990-10-20 | 1990-10-20 | Ａｔｍスイッチのパス試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04157842A JPH04157842A (ja) | 1992-05-29 |
| JP3074570B2 true JP3074570B2 (ja) | 2000-08-07 |
Family
ID=17660474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28304390A Expired - Fee Related JP3074570B2 (ja) | 1990-08-27 | 1990-10-20 | Ａｔｍスイッチのパス試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3074570B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08204720A (ja) * | 1995-01-27 | 1996-08-09 | Nec Corp | Ａｔｍ交換装置および通話路導通試験方法 |
| JP2833525B2 (ja) * | 1995-07-07 | 1998-12-09 | 日本電気株式会社 | Ａｔｍ／ｓｔｍ交換通話路の導通試験方式 |
| JP2000004294A (ja) | 1998-06-15 | 2000-01-07 | Fujitsu Ltd | 交換機における折り返し試験診断方法及び装置 |
| JP4798285B2 (ja) * | 2007-03-23 | 2011-10-19 | 富士通株式会社 | パケットの伝送品質計測方法、およびパケット受信計測装置 |
-
1990
- 1990-10-20 JP JP28304390A patent/JP3074570B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04157842A (ja) | 1992-05-29 |
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