JP3074222B2 - Image processing device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】本発明は、ファクシミリ装置やイ
メージスキャナなどで用いられ、光学的に読み取られた
画像の多値濃度データに対して中間調再現のための処理
を施す画像処理装置に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an image processing apparatus which is used in a facsimile apparatus, an image scanner, or the like, and performs a process for reproducing halftones on multi-value density data of an optically read image. It is.

【０００２】[0002]

【従来の技術】ファクシミリ装置などのように光学的に
読み取られた画像を二値画像により表現する装置では、
写真などのような中間調画像の表現のために種々の中間
調処理が従来から適用されている。この中間調処理の１
つに誤差拡散処理がある。誤差拡散処理では、或る画素
を二値化したときに、この画素の二値化前の多値濃度デ
ータと二値化後の濃度データとの誤差である二値化誤差
が演算される。すなわち、二値化処理では、注目画素の
濃度データと一定の閾値とが比較され、その画素が白画
素または黒画素とされる。このため、中間的な濃度デー
タを有する画素については、二値化前の濃度と二値化後
の濃度との間に、必然的に誤差が生じる。2. Description of the Related Art In an apparatus such as a facsimile apparatus which expresses an optically read image by a binary image,
2. Description of the Related Art Various halftone processes have conventionally been applied for expressing halftone images such as photographs. This halftone process 1
One is error diffusion processing. In the error diffusion process, when a certain pixel is binarized, a binarization error which is an error between the multi-value density data before binarization and the density data after binarization of this pixel is calculated. That is, in the binarization processing, the density data of the target pixel is compared with a certain threshold value, and the pixel is determined as a white pixel or a black pixel. Therefore, for a pixel having intermediate density data, an error necessarily occurs between the density before binarization and the density after binarization.

【０００３】この二値化誤差が周辺の画素に適当な重み
付けをして分配される。そして、或る注目画素に対する
二値化処理では、当該注目画素の濃度データと周辺の画
素から分配される二値化誤差とが加算され、この加算結
果と所定の閾値とが比較される。たとえば、図１７に示
されているように、ファクシミリ装置などが備えるイメ
ージセンサによる読取時の主走査方向に沿った或るライ
ンの画素Ｐ０に対する二値化が行われるときに、上記の
二値化誤差が発生する。この二値化誤差は、画素Ｐ０の
周辺の画素Ｐ１〜Ｐ６に誤差拡散係数１／４または１／
８を乗じて分配される。[0003] The binarization error is distributed to peripheral pixels with appropriate weighting. Then, in the binarization processing for a certain pixel of interest, the density data of the pixel of interest and a binarization error distributed from peripheral pixels are added, and the addition result is compared with a predetermined threshold. For example, as shown in FIG. 17, when binarization is performed on a pixel P0 of a certain line along the main scanning direction at the time of reading by an image sensor provided in a facsimile apparatus or the like, the above-described binarization is performed. An error occurs. This binarization error is caused by an error diffusion coefficient of 1/4 or 1 /
Multiplied by eight.

【０００４】逆に、二値化誤差が分配される側の画素に
注目すると、図１８に示されているように、注目画素Ａ
には、その周辺の画素Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇから二値
化誤差が分配されることになる。したがって、注目画素
Ａに対する二値化処理は、この画素Ａの濃度データに周
辺の画素Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇから分配される誤差を
加算した値に基づいて行われることになる。Conversely, when attention is paid to the pixel to which the binarization error is distributed, as shown in FIG.
, A binarization error is distributed from surrounding pixels B, C, D, E, F, and G. Therefore, the binarization process for the target pixel A is performed based on the value obtained by adding the error distributed from the peripheral pixels B, C, D, E, F, and G to the density data of the pixel A. .

【０００５】このようにして、個々の画素で生じた二値
化誤差を周辺の画素に分配することにより、中間調の表
現が達成される。このような誤差拡散処理を実現するた
めに、各画素において生じた二値化誤差は、各画素毎に
個々にメモりに記憶される。たとえば注目画素Ａに対す
る二値化処理の際には、画素Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇで
の二値化誤差がそれぞれメモリから読み出される。そし
て、注目画素Ａとの位置関係に対応した誤差拡散係数が
個々の二値化誤差に乗じられる。そして、これらの値と
注目画素Ａとの濃度データが加算され、二値化判定のた
めの判定対象値が求められる。[0005] In this way, by distributing binarization errors generated by individual pixels around the pixel, a representation of halftone is achieved. In order to realize such an error diffusion process, a binarization error generated in each pixel is individually stored in memory for each pixel. For example, at the time of the binarization process for the target pixel A, the binarization errors at the pixels B, C, D, E, F, and G are read from the memory. Then, an error diffusion coefficient corresponding to the positional relationship with the target pixel A is multiplied by each binarization error. Then, these values and the density data of the target pixel A are added, and a determination target value for binarization determination is obtained.

【０００６】[0006]

【発明が解決しようとする課題】しかし、上記のように
各画素で発生した二値化誤差を各画素毎に個別にメモリ
に記憶させていると、注目画素に対する二値化処理時
に、この注目画素に誤差を分配する画素の数だけメモリ
にアクセスしなければならない。このため、誤差拡散処
理に要する時間が長く、画像処理全体が低速になるとい
う問題があった。However, if the binarization error generated in each pixel is individually stored in the memory for each pixel as described above, this binarization error occurs during the binarization processing for the target pixel. The memory must be accessed by the number of pixels that distribute the error to the pixels. For this reason, there is a problem that the time required for the error diffusion processing is long, and the entire image processing is slow.

【０００７】そこで、本発明の目的は、上述の技術的課
題を解決し、誤差拡散処理を高速に行えるようにした画
像処理装置を提供することである。SUMMARY OF THE INVENTION It is an object of the present invention to provide an image processing apparatus which solves the above-mentioned technical problem and enables high-speed error diffusion processing.

【０００８】[0008]

【課題を解決するための手段】上記の目的を達成するた
めの本発明の画像処理装置は、画像を構成する各画素の
多値濃度データを二値化する際に生じた二値化誤差を周
辺の所定の位置関係の画素に分配し、注目画素に対する
二値化処理を当該注目画素の濃度データに周辺画素から
分配される上記二値化誤差を加算した値に基づいて行う
画像処理装置において、所定方向に沿う複数のラインで
画像を走査するときの各走査ラインの構成画素を順次注
目画素として上記二値化処理が行われるときに、この注
目画素が属する現ラインの画素のうち、当該注目画素と
所定の位置関係にある次ラインの画素に対して二値化誤
差を分配する複数の画素の二値化誤差を累積して累積誤
差を演算する演算手段と、この演算手段によって演算さ
れた累積誤差を上記注目画素に対応付けて記憶する記憶
手段と、この記憶手段に記憶された累積誤差を読み出
し、上記注目画素と上記所定の位置関係にある画素に対
して、当該画素の濃度データおよび上記読み出された累
積誤差に基づいて二値化処理を行う二値化処理手段とを
含み、上記演算手段は、二値化誤差の累積に必要なデー
タを保持するための少なくとも１つのレジスタと、この
レジスタに保持されたデータを用いて二値化誤差の累積
演算を行う加算器とを含むことを特徴とするものであ
る。上記少なくとも１つのレジスタには、注目画素に対
して一定の位置関係にある画素の二値化誤差を保持する
レジスタを含まれていることが好ましい（請求項２）。
また、上記少なくとも１つのレジスタには、上記加算器
による加算結果を保持するレジスタが含まれていること
が好ましい（請求項３）。An image processing apparatus according to the present invention for achieving the above object eliminates a binarization error generated when binarizing multi-value density data of each pixel constituting an image. In an image processing apparatus that distributes pixels to peripheral pixels having a predetermined positional relationship and performs binarization processing on a target pixel based on a value obtained by adding the above-described binarization error distributed from peripheral pixels to density data of the target pixel. When the above-described binarization process is performed by sequentially using constituent pixels of each scanning line when scanning an image with a plurality of lines along a predetermined direction as a pixel of interest , among the pixels of the current line to which the pixel of interest belongs , a calculating means for calculating a cumulative error of the binary-coding error of a plurality of pixels for distributing binarization errors for the next line of pixels in the target pixel and a predetermined positional relationship with the accumulated, calculated by the calculating means Accumulated error Read out storage means for storing in association with the pixel of interest, the accumulated error which has been stored in the storage means
And a pixel having a predetermined positional relationship with the pixel of interest.
Then, the density data of the pixel and the read-out cumulative
Binary processing means for performing a binarization process based on the product error, wherein the arithmetic means includes at least one register for storing data necessary for accumulating the binary error, And an adder for performing an accumulation operation of the binarization error using the obtained data. It is preferable that the at least one register includes a register for holding a binarization error of a pixel having a fixed positional relationship with the target pixel (claim 2).
Preferably, the at least one register includes a register for holding a result of the addition performed by the adder.

【０００９】[0009]

【作用】上記の構成によれば、注目画素に対する二値化
処理が行われるとき、この注目画素と所定の位置関係に
ある次ラインの画素に対して二値化誤差を分配する現ラ
インの画素での二値化誤差が累積される。そして、この
累積誤差が記憶手段に記憶される。According to the above arrangement, when the binarization process is performed on a pixel of interest, a pixel of a current line that distributes a binarization error to a pixel of a next line having a predetermined positional relationship with the pixel of interest. Are accumulated. Then, this accumulated error is stored in the storage means.

【００１０】したがって、上記注目画素と所定の位置関
係にある次ラインの画素が注目画素とされて処理される
ときには、その前ラインの画素から分配される誤差は、
上記記憶手段に１回だけアクセスすることにより得るこ
とができる。すなわち、前ラインの画素についての誤差
は累積誤差としてまとめて記憶されているので、記憶手
段には１回だけアクセスすれば足りる。上記注目画素と
所定の位置関係にある次ラインの画素についての二値化
処理時には、上記のようにして記憶手段から読み出され
た累積誤差と当該画素の濃度データとに基づいて、二値
化処理が行われる。また、この発明では、累積誤差を演
算するための演算手段は、二値化誤差の累積のために必
要なデータを一時保持するレジスタを備えているので、
加算器によって二値化誤差を累積する過程においては、
記憶手段へのアクセスの必要がない。これにより、記憶
手段へのアクセス回数のさらなる低減が図られている。Therefore, when the pixel on the next line having a predetermined positional relationship with the pixel of interest is processed as the pixel of interest, the error distributed from the pixel on the previous line is:
It can be obtained by accessing the storage means only once. That is, since the errors for the pixels on the previous line are collectively stored as the accumulated errors, it is sufficient to access the storage means only once. With the above noted pixel
Binarization of pixels on the next line in a predetermined positional relationship
At the time of processing, it is read from the storage means as described above.
Based on the accumulated error and the density data of the pixel
Conversion processing is performed. Further, according to the present invention, since the calculating means for calculating the accumulated error includes a register for temporarily holding data necessary for accumulating the binarized error,
In the process of accumulating the binarization error by the adder,
There is no need to access storage means. Thus, the number of accesses to the storage unit is further reduced.

【００１１】[0011]

【実施例】以下では、ファクシミリ装置を例にとって、
この発明の一実施例について詳細に説明をする。図１
は、この発明の一実施例が組み込まれたファクシミリ装
置の電気的な構成を示すブロック図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following, taking a facsimile machine as an example,
An embodiment of the present invention will be described in detail. FIG.
FIG. 1 is a block diagram showing an electrical configuration of a facsimile apparatus in which one embodiment of the present invention is incorporated.

【００１２】このファクシミリ装置には、入力画像処理
回路（ＦＩＰ（Fax Image sensor Processor）部）１１
と、画像出力処理回路（ＰＲＴ部）１２と、装置全体の
統括的な制御を司るＣＰＵ１４と、入力画像処理回路１
１および画像出力処理回路１２とＣＰＵ１４との接続に
必要なＣＰＵインタフェース１３とが備えられている。
入力画像処理回路１１と画像出力処理回路１２とは、非
同期で動作している。また、ＣＰＵインタフェース１３
は、この実施例では、ＤＭＡ（Direct MemoryAccess）
機能が内蔵されたものになっている。The facsimile apparatus includes an input image processing circuit (FIP (Fax Image sensor Processor)) 11
An image output processing circuit (PRT unit) 12, a CPU 14 for controlling the entire apparatus, and an input image processing circuit 1
1 and a CPU interface 13 required for connection between the CPU 14 and the image output processing circuit 12.
The input image processing circuit 11 and the image output processing circuit 12 operate asynchronously. The CPU interface 13
In this embodiment, DMA (Direct Memory Access)
It has built-in functions.

【００１３】ファクシミリ装置に原稿がセットされて読
み取られる場合には、入力画像処理回路１１からイメー
ジセンサ１５へ駆動クロックＣＣＬＫおよび水平同期信
号ＳＩが与えられる。イメージセンサ１５は、与えられ
る駆動クロックＣＣＬＫおよび水平同期信号ＳＩに基づ
いて原稿画像を光学的に読み取り、読み取られたアナロ
グ画像データはアナログ部１６へ与えられる。When a document is set on the facsimile apparatus and read, a drive clock CCLK and a horizontal synchronizing signal SI are supplied from the input image processing circuit 11 to the image sensor 15. The image sensor 15 optically reads a document image based on the supplied drive clock CCLK and horizontal synchronization signal SI, and the read analog image data is supplied to the analog unit 16.

【００１４】アナログ部１６には、入力画像処理回路１
１から自動利得調整信号ＡＧＣ、サンプルホールド信号
ＳＨＯＬＤおよび利得設定信号ＤＳＣＨが与えられてお
り、イメージセンサ１５から与えられるアナログ画像デ
ータは所定の増幅処理がされたサンプルホールド信号に
されて、Ａ／Ｄコンバータ１７へ与えられる。Ａ／Ｄコ
ンバータ１７は、入力画像処理回路１１から与えられる
変換クロックＡＤＣＣＬＫによって動作されており、与
えられるサンプルホールド信号をディジタル画像データ
に変換して入力画像処理回路１１へ与える。The analog image section 16 includes the input image processing circuit 1
1, an automatic gain adjustment signal AGC, a sample hold signal SHOLD, and a gain setting signal DSCH are provided. The analog image data provided from the image sensor 15 is converted into a sample hold signal subjected to a predetermined amplification process, and the A / D signal is output. It is provided to converter 17. The A / D converter 17 is operated by a conversion clock ADCCLK supplied from the input image processing circuit 11, converts the applied sample hold signal into digital image data, and supplies the digital image data to the input image processing circuit 11.

【００１５】入力画像処理回路１１では、Ａ／Ｄコンバ
ータ１７から与えられるディジタル画像データ（読取画
像データ）に対して、種々の入力画像処理を行う。入力
画像処理とは、読取画像データに対するシェーディング
補正処理、２値化補正処理、中間調を表現する場合に必
要な誤差拡散処理等である。入力画像処理においては、
複数のラインデータに基づいて２次元の画像処理をする
必要があるため、少なくとも２ライン分の画像データと
その他画像処理に必要な各種のパラメータを記憶してお
くためのメモリが必要である。そこで、入力画像処理回
路１１には、たとえば３２ＫＢのＳＲＡＭ（スタティッ
ク・ランダム・アクセス・メモリ）で構成された記憶手
段であるメモリ１８が接続されている。メモリ１８の或
る領域はラインメモリとして利用され、メモリ１８の或
る領域には予め定められたシェーディング補正演算用デ
ータや誤差拡散用データが記憶されている。The input image processing circuit 11 performs various input image processing on digital image data (read image data) provided from the A / D converter 17. The input image processing includes shading correction processing for read image data, binarization correction processing, error diffusion processing required for expressing halftones, and the like. In input image processing,
Since it is necessary to perform two-dimensional image processing based on a plurality of line data, a memory for storing at least two lines of image data and other various parameters required for image processing is required. Therefore, the input image processing circuit 11 is connected to a memory 18 which is a storage means constituted by, for example, a 32 KB SRAM (static random access memory). A certain area of the memory 18 is used as a line memory, and a certain area of the memory 18 stores predetermined shading correction calculation data and error diffusion data.

【００１６】入力画像処理回路１１は、メモリ１８に読
出ストローブ信号／ＲＯＥ０または書込ストローブ信号
／ＲＷＥ０を与え、かつ、アドレスを指定して、そのア
ドレス指定領域にラインデータを書き込み、また、ライ
ンデータを読み出す。また、このメモリ１８から読み出
したラインデータを用いて読取画像データの入力画像処
理をする。The input image processing circuit 11 supplies a read strobe signal / ROE0 or a write strobe signal / RWE0 to the memory 18, designates an address, writes line data in the address designation area, and Is read. The input image processing of the read image data is performed using the line data read from the memory 18.

【００１７】入力画像処理回路１１がメモリ１８にデー
タを書き込み、またはデータを読み出すアクセスは、た
とえば２０ＭＨｚのメモリアクセス用クロックＳＹＳＣ
ＬＫに同期してなされており、１６クロックを１サイク
ルとして１画素のデータが処理されるようにされてい
る。なお、イメージセンサ１５の読出速度、すなわちイ
メージセンサ１５へ与えられる駆動クロックＣＣＬＫ
は、たとえば４００ＫＨｚ程度の周波数であり（このよ
うな周波数になるのは、イメージセンサ１５の動作速度
に限界があるからである）、それに比べると、メモリア
クセス同期用クロックＳＹＳＣＬＫは十分に速い速度と
されている。[0017] Writes data to the input image processing circuit 11 is a memory 18, or reads out the data access, for example memory access clock SYSC of 20MHz
This is performed in synchronization with LK, and data of one pixel is processed with 16 clocks as one cycle. The reading speed of the image sensor 15, that is, the driving clock CCLK given to the image sensor 15
Is, for example, a frequency of about 400 KHz (the reason why such a frequency is reached is that the operating speed of the image sensor 15 is limited). In comparison with this, the memory access synchronization clock SYSCLK has a sufficiently high speed. Have been.

【００１８】入力画像処理が施された後の読取画像デー
タは、一旦そのままＤＲＡＭ（ダイナミック・ランダム
・アクセス・メモリ）１９にストアされる。入力画像処
理回路１１からＤＲＡＭ１９へのデータ転送は、ＣＰＵ
インタフェース１３にＤＭＡ機能が内蔵されているの
で、ＤＭＡ転送により行われる。ＤＭＡ転送は、入力画
像処理回路１１からＣＰＵインタフェース１３へ読取画
像データが与えられ、そのデータが所定量に達したとき
に行われる。すなわち、データが所定量に達すると、Ｃ
ＰＵインタフェース１３はＣＰＵ１４にＤＭＡリクエス
トをし、ＣＰＵ１４からのＤＭＡ承認を受けると、読取
画像データをＤＲＡＭ１９へ転送する。The read image data that has been subjected to the input image processing is temporarily stored in a DRAM (dynamic random access memory) 19 as it is. Data transfer from the input image processing circuit 11 to the DRAM 19 is performed by a CPU.
Since the interface 13 has a built-in DMA function, the transfer is performed by DMA transfer. The DMA transfer is performed when read image data is given from the input image processing circuit 11 to the CPU interface 13 and the data reaches a predetermined amount. That is, when the data reaches a predetermined amount, C
The PU interface 13 sends a DMA request to the CPU 14, and upon receiving a DMA approval from the CPU 14, transfers the read image data to the DRAM 19.

【００１９】そしてＤＲＡＭ１９に一旦ストアされた読
取画像データは、ＣＰＵ１４により読み出されて圧縮処
理がされ、再度ＤＲＡＭ１９にストアされる。この圧縮
処理は、ファクシミリ装置の規格で種々の方式がある
が、たとえばＭＲＲ、ＭＲ、ＭＨ等の方式が公知であ
る。圧縮されてＤＲＡＭ１９にストアされた読取画像デ
ータは、ＣＰＵ１４で読み出されてモデム２０へ与えら
れ、モデム２０でディジタルデータからアナログデータ
に変換され、ＮＣＵ（Network Control Unit）２１を介
して電話回線へ出力されて送信相手側のファクシミリ装
置へ伝送される。The read image data once stored in the DRAM 19 is read out by the CPU 14, subjected to a compression process, and stored again in the DRAM 19. There are various methods for this compression processing in the standard of the facsimile apparatus, and for example, methods such as MRR, MR, and MH are known. The read image data compressed and stored in the DRAM 19 is read out by the CPU 14 and given to the modem 20, converted from digital data into analog data by the modem 20, and sent to a telephone line via an NCU (Network Control Unit) 21. It is output and transmitted to the facsimile machine of the transmission partner.

【００２０】一方、電話回線を通じてデータが送信され
てきた場合は、ＮＣＵ２１で受信され、受信データ（ア
ナログデータ）はモデム２０でディジタルデータに変換
され、ＤＲＡＭ１９にストアされる。このデータは、圧
縮データである。ＤＲＡＭ１９にストアされた圧縮デー
タは、ＣＰＵ１４で読み出されて伸長処理がされ、ＤＲ
ＡＭ１９に再ストアされる。On the other hand, when data is transmitted through the telephone line, the data is received by the NCU 21, and the received data (analog data) is converted into digital data by the modem 20 and stored in the DRAM 19. This data is compressed data. The compressed data stored in the DRAM 19 is read out by the CPU 14 and subjected to decompression processing.
Restored to AM19.

【００２１】その後、ＣＰＵ１４は、ＤＲＡＭ１９に再
ストアした画像データを画像出力処理回路１２へ与え
る。画像出力処理回路１２は、ＣＰＵ１４からＣＰＵイ
ンタフェース１３を介して画像データが与えられると、
その画像データに対して出力処理を施し、ＬＳＵ（レー
ザ走査ユニット）２２を駆動して、出力処理を施した画
像データを用紙等に記録する。Thereafter, the CPU 14 supplies the image data restored in the DRAM 19 to the image output processing circuit 12. When the image data is given from the CPU 14 via the CPU interface 13, the image output processing circuit 12
An output process is performed on the image data, and an LSU (laser scanning unit) 22 is driven to record the output-processed image data on a sheet or the like.

【００２２】画像出力処理回路１２が行う出力処理と
は、たとえば、画像の輪郭の凹凸を滑らかにするための
スムージング処理、画像を拡大したり縮小したりする場
合の画素密度やライン密度の変換処理、与えられる画像
データの密度とＬＳＵ２２の解像度との相違に起因する
画素密度変換処理等である。これらの出力処理において
は、たとえば画像データの中の注目画素に対する周囲画
素の状態に応じて注目画素に対するスムージングパター
ンを変えたり、複数ラインのデータの論理和をとって画
素密度を変換するため、画像データを保持するためのメ
モリが必要である。また、画像出力処理回路１２からＬ
ＳＵ２２に画像データとしてのビデオ信号を出力する場
合、出力処理の速度とＬＳＵ２２の処理速度とには差が
あるから、バッファとしてラインメモリに一旦ビデオ信
号を記憶しておき、バッファ用ラインメモリからビデオ
信号を読み出してＬＳＵ２２に出力する必要がある。そ
のため、ラインメモリが要求される。そこで、出力処理
においても、メモリ１８が活用される。[0022] The output process image output processing circuit 12 performs, for example, smoothing processing for smoothing the irregularities of the contour of the images, conversion of pixel density or line density when the enlarged or reduced image The processing includes pixel density conversion processing and the like caused by the difference between the density of the given image data and the resolution of the LSU 22. In these output processes, for example, the pixel density is converted by changing the smoothing pattern for the pixel of interest according to the state of the surrounding pixels for the pixel of interest in the image data, or by taking the logical sum of data of a plurality of lines. Requires memory to hold data. The image output processing circuit 12 outputs L
When outputting a video signal as image data to the SU 22, there is a difference between the output processing speed and the processing speed of the LSU 22. Therefore, the video signal is temporarily stored in the line memory as a buffer, and the video signal is output from the buffer line memory. It is necessary to read out the signal and output it to the LSU 22. Therefore, a line memory is required. Therefore, the memory 18 is also used in the output processing.

【００２３】画像出力処理回路１２によるメモリ１８の
アクセスは、入力画像処理回路１１と同様に、メモリア
クセス用クロックＳＹＳＣＬＫに同期してなされてお
り、入力画像処理回路１１を経由して行われる。そのた
め、画像出力処理回路１２は入力画像処理回路１１にメ
モリリクエスト信号ＭＲＥＱ、書込ストローブ信号／Ｐ
ＲＴＷＥまたは読出ストローブ信号／ＰＲＴＯＥを与
え、かつ、アドレスを指定して、そのアドレス指定領域
にデータの書込を行い、また、読み出す。The access to the memory 18 by the image output processing circuit 12 is performed in synchronization with the memory access clock SYSCLK, similarly to the input image processing circuit 11, and is performed via the input image processing circuit 11. Therefore, the image output processing circuit 12 supplies the input image processing circuit 11 with the memory request signal MREQ and the write strobe signal / P.
RTWE or read strobe signal / PRTOE is applied, an address is specified, and data is written to or read from the address specified area.

【００２４】入力画像処理回路１１と画像出力処理回路
１２とは、前述したように非同期で動作しているが、両
回路には、共通のメモリアクセス同期用クロックＳＹＳ
ＣＬＫが与えられている。それゆえ、入力画像処理回路
１１および画像出力処理回路１２は、非同期で動作しな
がら、メモリ１８へのアクセスは、このメモリアクセス
同期用クロックＳＹＳＣＬＫに同期して行う。Although the input image processing circuit 11 and the image output processing circuit 12 operate asynchronously as described above, both circuits have a common memory access synchronization clock SYS.
CLK is provided. Therefore, while the input image processing circuit 11 and the image output processing circuit 12 operate asynchronously, access to the memory 18 is performed in synchronization with the memory access synchronization clock SYSCLK.

【００２５】画像出力処理回路１２からメモリアクセス
リクエスト信号ＭＲＥＱが出力されない場合には、入力
画像処理回路１１がメモリ１８のアクセス権を有する。
また、入力画像処理回路１１の動作の１サイクルは、メ
モリアクセス同期用クロックＳＹＳＣＬＫが１６クロッ
クに設定されており、しかも、１６クロックのうちの８
クロックによって１サイクル内のメモリアクセスが完了
するようにされている。したがって、入力画像処理回路
１１の内部状態は、各サイクルにつき、メモリアクセス
同期用クロックＳＹＳＣＬＫ１６クロックのうち、８ク
ロックに基づいてメモリアクセス動作を行い、残りの８
クロックの期間中は、動作停止（待ち状態）となるよう
にされている。When the memory access request signal MREQ is not output from the image output processing circuit 12, the input image processing circuit 11 has the right to access the memory 18.
In one cycle of the operation of the input image processing circuit 11, the memory access synchronization clock SYSCLK is set to 16 clocks, and moreover, 8 clocks out of the 16 clocks are used.
The clock completes the memory access within one cycle. Therefore, the internal state of the input image processing circuit 11 is such that, for each cycle, the memory access operation is performed based on 8 clocks of the 16 memory access synchronization clocks SYSCLK, and the remaining 8 clocks.
During the clock period, the operation is stopped (waiting).

【００２６】入力画像処理回路１１の動作の１サイクル
を、このようにメモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックを単位として構成できるのは、前述し
たように、入力画像処理回路１１へ与えられるイメージ
センサ１５からの読取画像データは、相対的に低い周波
数、たとえば４００ｋＨｚ程度の駆動クロックＣＣＬＫ
に同期して、画素単位で入力されるのに対して、メモリ
アクセス同期用クロックＳＹＳＣＬＫは、相対的に高い
たとえば２０ＭＨｚのクロックだからである。つまり、
入力画像処理回路１１へ１画素の読取画像データが与え
られる期間を単位として入力画像処理回路１１の動作の
１サイクルを定めれば、メモリアクセス同期用クロック
ＳＹＳＣＬＫ１６クロックにて構成されるのである。One cycle of the operation of the input image processing circuit 11 corresponds to the memory access synchronization clock SYSC.
The LK16 clock can be configured as a unit, as described above, because the read image data from the image sensor 15 supplied to the input image processing circuit 11 has a relatively low frequency, for example, a drive clock CCLK of about 400 kHz.
This is because the memory access synchronization clock SYSCLK is a relatively high clock of, for example, 20 MHz. That is,
If one cycle of the operation of the input image processing circuit 11 is determined in units of a period during which one pixel of read image data is supplied to the input image processing circuit 11, the memory access synchronization clock SYSCLK is constituted by 16 clocks.

【００２７】以上の結果、入力画像処理回路１１は、メ
モリ１８のアクセス権を有している場合でも、各サイク
ルにつき、メモリアクセス同期用クロックＳＹＳＣＬＫ
８クロック分は停止状態である。一方、入力画像処理回
路１１と非同期に動作する画像出力処理回路１２から
は、任意のタイミングで、入力画像処理回路１１へメモ
リアクセスリクエスト信号ＭＲＥＱが与えられる。この
リクエスト信号ＭＲＥＱが与えられると、上述したよう
に、メモリアクセス権が画像出力処理回路１２側へ委譲
される。As a result, even when the input image processing circuit 11 has the right to access the memory 18, the memory access synchronization clock SYSCLK
Eight clocks are stopped. On the other hand, from the image output processing circuit 12 which operates in the input image processing circuit 11 and asynchronously, at arbitrary timing, note <br/> re access request signal MREQ is applied to the input image processing circuit 1 1. When the request signal MREQ is given, the memory access right is transferred to the image output processing circuit 12 as described above.

【００２８】また、入力画像処理回路１１は、メモリア
クセスリクエスト信号ＭＲＥＱに応じて、回路動作を停
止し、メモリ１８のアクセス権を画像出力処理回路１２
へ譲る。このため、画像出力処理回路１２は、メモリ１
８のアクセスを行うことができる。画像出力処理回路１
２による１回のメモリアクセス期間は予め決められてい
る。たとえば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間とされている。The input image processing circuit 11 stops the circuit operation in response to the memory access request signal MREQ, and changes the access right of the memory 18 to the image output processing circuit 12.
Transfer to For this reason, the image output processing circuit 12
8 accesses can be performed. Image output processing circuit 1
2, one memory access period is predetermined. For example, a memory access synchronization clock SYSC
LK8 clock period.

【００２９】画像出力処理回路１２がメモリ１８の１回
のアクセスを終えると、画像出力処理回路１２からのメ
モリアクセスリクエスト信号ＭＲＥＱは出力されなくな
る。このため、メモリアクセス信号切換回路１１０は入
力画像処理回路１１側へ切換わり、入力画像処理回路１
１は再びメモリ１８のアクセス権を得る。この場合にお
いて、入力画像処理回路１１のメモリアクセスは、各サ
イクルごとに、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間であればよいから、各サイクルご
とに、メモリアクセス同期用クロックＳＹＳＣＬＫ８ク
ロック期間がメモリアクセス期間として保証されていれ
ば、入力画像処理回路１１によるメモリアクセスは全く
支障なく行える。When the image output processing circuit 12 completes one access to the memory 18, the memory access request signal MREQ from the image output processing circuit 12 is not output. Therefore, the memory access signal switching circuit 110 switches to the input image processing circuit 11 side, and the input image processing circuit 1
1 gains access to the memory 18 again. In this case, the memory access of the input image processing circuit 11 is performed by the memory access synchronization clock SYSC every cycle.
As long as the period is the LK8 clock period, if the memory access synchronization clock SYSCLK8 clock period is guaranteed as the memory access period for each cycle, the memory access by the input image processing circuit 11 can be performed without any trouble.

【００３０】つまり、画像出力処理回路１２からのメモ
リアクセスリクエスト信号ＭＲＥＱが任意のタイミング
で割り込んでも、該リクエスト信号ＭＲＥＱが割り込ん
でいる期間中は、回路動作を停止すればよく、しかも、
このリクエスト信号ＭＲＥＱの割り込みがなくても各動
作サイクルにおいて、動作停止期間が必然的に存在し、
その停止期間は任意のタイミングでよいから、全く支障
なく入力画像処理回路１１はメモリアクセスができる。That is, even if the memory access request signal MREQ from the image output processing circuit 12 is interrupted at an arbitrary timing, the circuit operation may be stopped during the period when the request signal MREQ is interrupted.
Even if there is no interruption of the request signal MREQ, an operation suspension period necessarily exists in each operation cycle,
Since the stop period may be set at any timing, the input image processing circuit 11 can access the memory without any trouble.

【００３１】また、画像出力処理回路１２によるメモリ
アクセスも、任意のタイミングで、各動作サイクルごと
に行うことができる。図２は入力画像処理回路１１の内
部構成を示すブロック図である。入力画像処理回路１１
は、イメージセンサ１５、アナログ部１６およびＡ／Ｄ
コンバータ１７などを駆動するための信号を出力するた
めのイメージセンサインタフェース２５を備えている。
また、メモリ１８とのデータの授受のために、ＲＡＭイ
ンタフェース２６が設けられている。このＲＡＭインタ
フェース２６には、１５ビットのアドレスバスＲＡおよ
び８ビットのデータバスＲＤなどが接続されている。Ｒ
ＡＭインタフェース２６からは、メモリ１８に対して、
読出ストローブ信号／ＲＯＥ０および書込ストローブ信
号／ＲＷＥ０などが与えられる。一方、画像出力処理回
路１２からは、アドレス信号ＰＲＴＡＤＲ、データＰＲ
ＴＤＯＵＴ、書込ストローブ信号ＰＲＴＷＥおよび読出
ストローブ信号ＰＲＴＯＥなどが与えられ、さらにメモ
リリクエスト信号ＭＲＥＱが入力されている。また、上
述のメモリアクセス用クロック信号ＳＹＳＣＬＫも与え
られている。The memory access by the image output processing circuit 12 can also be performed at an arbitrary timing for each operation cycle. FIG. 2 is a block diagram showing the internal configuration of the input image processing circuit 11. Input image processing circuit 11
Represents an image sensor 15, an analog unit 16, and an A / D
An image sensor interface 25 for outputting a signal for driving the converter 17 and the like is provided.
Further, a RAM interface 26 is provided for exchanging data with the memory 18. The RAM interface 26 is connected to a 15-bit address bus RA and an 8-bit data bus RD. R
From the AM interface 26, the memory 18
Read strobe signal / ROE0 and write strobe signal / RWE0 are applied. On the other hand, from the image output processing circuit 12, the address signal PRTADR and the data PR
TDOUT, a write strobe signal PRTWE, a read strobe signal PRTOE, and the like are provided, and a memory request signal MREQ is further input. Further, the above-mentioned memory access clock signal SYSCLK is also provided.

【００３２】Ａ／Ｄコンバータ１７からの７ビットのイ
メージデータＩＤは、シェーディング補正部３１に与え
られ、読取用光源の輝度のばらつきなどに起因する画素
間の濃度のばらつきが補正される。シェーディング補正
は、真っ黒の画像に対応した黒基準データＢＳＴと、真
っ白の画像に対応した白基準データＷＳＴとに基づいて
行われる。これらの黒基準データＢＳＴおよび白基準デ
ータＷＳＴは、白／黒基準値生成部３２で生成され、Ｒ
ＡＭインタフェース２６を介してメモリ１８に書き込ま
れる。黒基準データＢＳＴは、原稿照明用のランプを消
灯した状態でイメージセンサ１５の出力を取得すること
により作成される。また、白基準データＷＳＴは原稿照
明用のランプを点灯させて白色基準画像を形成した白基
準板に対してイメージセンサ１５での読取を行わせるこ
とにより作成される。The 7-bit image data ID from the A / D converter 17 is supplied to a shading correction unit 31 to correct a variation in density between pixels due to a variation in luminance of a reading light source. The shading correction is performed based on black reference data BST corresponding to a pure black image and white reference data WST corresponding to a pure white image. These black reference data BST and white reference data WST are generated by the white / black reference value generation unit 32,
The data is written to the memory 18 via the AM interface 26. The black reference data BST is created by acquiring the output of the image sensor 15 with the document illumination lamp turned off. The white reference data WST is created by turning on a lamp for document illumination and causing the image sensor 15 to read a white reference plate on which a white reference image is formed.

【００３３】白／黒基準値生成部３２は、白基準データ
ＷＳＴを生成する際に、Ａ／Ｄコンバータ１７の最大出
力データと白基準データＷＳＴとの差をオフセットＯＦ
ＦＳＥＴとして算出する。このオフセットＯＦＦＳＥＴ
はメモリ１８に書き込まれ、シェーディング補正に用い
られる（詳細については後述する。）。すなわち、白／
黒基準値生成部３２はオフセット演算手段として機能
し、白基準データＷＳＴを生成する際に、自動的にオフ
セットＯＦＦＳＥＴを同時に生成する。なお、このよう
なオフセットＯＦＦＳＥＴの生成は必ずしも自動で行わ
れなくてもよく、ファクシミリ装置の操作部からの所定
の操作に応答して白基準データＷＳＴとＡ／Ｄコンバー
タ１７の最大出力データとに基づいてオフセットＯＦＦ
ＳＥＴが演算されるようにしてもよい。When generating the white reference data WST, the white / black reference value generation unit 32 sets the difference between the maximum output data of the A / D converter 17 and the white reference data WST as an offset OF.
Calculated as FSET. This offset OFFSET
Is written into the memory 18 and used for shading correction (the details will be described later). That is, white /
The black reference value generation unit 32 functions as an offset calculation unit, and automatically generates an offset OFFSET simultaneously when generating the white reference data WST. Note that generation of such an offset OFFSET does not necessarily have to be performed automatically, and the white offset data WST and the maximum output data of the A / D converter 17 are converted to the white reference data WST in response to a predetermined operation from the operation unit of the facsimile apparatus. Offset based on
SET may be calculated.

【００３４】シェーディング補正を経たデータＳＯＵＴ
は、フィルタ処理部３３に入力される。このフィルタ処
理部３３では、中間調画像域と二値画像域との像域が分
離して検出され、二値画像域の画像に対して画像のエッ
ジ部を強調したりする処理が施される。フィルタ処理後
のデータＦＯＵＴは、濃度調整処理部３４に与えられ
る。濃度調整処理部３４は、特に中間調の画像の濃度の
再現性を高めるための処理を行う。具体的には、４×４
画素のマトリクスを構成する１６個の画素を含む画像部
分を順に取り出し、マトリクス内での画素位置に対応さ
せて予め定めた濃度補正値を各画素位置の画素のデータ
に加算する。Data SOUT after shading correction
Is input to the filter processing unit 33. In the filter processing unit 33, the image area of the halftone image area and the image area of the binary image area are separately detected, and processing for emphasizing the edge part of the image in the image of the binary image area is performed. . The data FOUT after the filter processing is provided to the density adjustment processing unit 34. The density adjustment processing unit 34 performs processing for improving the reproducibility of the density of a halftone image. Specifically, 4 × 4
An image portion including 16 pixels forming a pixel matrix is sequentially extracted, and a predetermined density correction value corresponding to a pixel position in the matrix is added to the pixel data at each pixel position.

【００３５】濃度調整処理部３４の出力信号ＷＯＵＴ
は、γ補正部３５および単純二値化処理部３６に与えら
れる。すなわち、中間調の画像のデータはγ補正部３５
に与えられ、二値画像の画像データは単純二値化部３６
に与えられる。γ補正部３５では、イメージセンサ１５
が有するγ特性や、レーザビームの走査により感光体に
形成された静電潜像をトナー像に現像するときの現像特
性を補正して原稿画像の濃度を正確に再現するための補
正が画像データに施される。The output signal WOUT of the density adjustment processing section 34
It is given to the γ correction unit 35 and the simple binarizing processor 3 6. That is, the data of the half-tone image is
And the image data of the binary image is converted to a simple binary
Given to. In the γ correction unit 35, the image sensor 15
Corrects the gamma characteristics of the image data and the development characteristics when developing the electrostatic latent image formed on the photoreceptor by laser beam scanning into a toner image to accurately reproduce the density of the original image. It is applied to

【００３６】γ補正後のデータＧＯＵＴは誤差拡散処理
部３７に与えられる。誤差拡散処理は、擬似的中間処理
法であり、注目画素の近傍の参照画素の読取濃度と二値
化濃度との誤差を、注目画素との位置関係に応じて重み
付けして分配し、注目画素に対する二値化処理を注目画
素の濃度と周辺の参照画素から分配された二値化誤差と
を加算した結果に基づいて行う技術である。二値化処理
は、一定の閾値に基づいて行われる。The data GOUT after the γ correction is applied to the error diffusion processing unit 37. The error diffusion processing is a pseudo intermediate processing method in which an error between a read density and a binarized density of a reference pixel near a target pixel is weighted and distributed according to a positional relationship with the target pixel, and the target pixel is distributed. Is performed based on the result of adding the density of the target pixel and the binarization error distributed from the surrounding reference pixels. The binarization process is performed based on a certain threshold.

【００３７】濃度調整処理部３４から単純二値化処理部
３６に与えられたデータＷＯＵＴは、所定の閾値により
「０」または「１」に二値化される。この単純二値化処
理部３６には、自動濃度調整処理部３８から二値化のた
めの閾値が入力されている。自動濃度調整処理部３８
は、複数ラインのピーク濃度の平均値をとり、この平均
値に基づいて、二値化のための閾値を変化させるもので
ある。このため、たとえば１枚の原稿の各部に対して異
なる閾値が設定される。The data WOUT supplied from the density adjustment processing section 34 to the simple binarization processing section 36 is binarized to "0" or "1" by a predetermined threshold value. The threshold value for binarization is input to the simple binarization processing unit 36 from the automatic density adjustment processing unit 38. Automatic density adjustment processing unit 38
Takes an average value of peak densities of a plurality of lines, and changes a threshold value for binarization based on the average value. Therefore, for example, different threshold values are set for each part of one document.

【００３８】単純二値化処理部３６からの二値データ
は、孤立点除去処理部３９に入力される。孤立点除去処
理とは、たとえば原稿を搬送するためのモータの回転む
らなどに起因する画質の低下を防止し、また原稿面の汚
れなどのノイズなどのために白画素または黒画素がたと
えば単独で存在する様な場合に、このようないわば孤立
画素を除去するための処理である。この孤立点除去処理
は、或る注目画素の周囲の所定位置の画素がいずれも白
画素か黒画素の一方の二値データを持つときに、注目画
素の二値データを強制的に当該二値データに変換するこ
とにより行える。The binary data from the simple binarization processing section 36 is input to the isolated point removal processing section 39. The isolated point removal processing is to prevent a decrease in image quality due to, for example, uneven rotation of a motor for transporting a document, and to prevent white pixels or black pixels from singly due to noise such as dirt on a document surface. This is a process for removing such an isolated pixel if it exists. This isolated point removal processing forcibly replaces the binary data of the pixel of interest with the binary data of the pixel of interest when any of the pixels at a predetermined position around the pixel of interest has either binary data of a white pixel or a black pixel. This can be done by converting to data.

【００３９】このような処理により、黒画素または白画
素が孤立することが防がれるから、画質を向上できる。
のみならず、ファクシミリ送信のために二値データの圧
縮符号化を行う際の圧縮効率が高まるから、送信符号量
が減少する。このため、高速通信が可能となる。誤差拡
散処理部３７および孤立点除去処理部３９からの二値デ
ータは二値化出力回路４０に与えられ、１画素ごとに直
列に与えられる二値データが８ビットの並列データＢＩ
Ｎ０〜ＢＩＮ７に変換されて出力される。この二値デー
タが、図１のＣＰＵインタフェース１３に与えられる。By such processing, black pixels or white pixels are prevented from being isolated, so that the image quality can be improved.
In addition, since the compression efficiency in performing the compression encoding of the binary data for facsimile transmission increases, the transmission code amount decreases. For this reason, high-speed communication becomes possible. The binary data from the error diffusion processing unit 37 and the isolated point removal processing unit 39 are supplied to a binarization output circuit 40, and the binary data serially supplied for each pixel is converted into 8-bit parallel data BI.
It is converted to N0 to BIN7 and output. This binary data is provided to the CPU interface 13 of FIG.

【００４０】入力画像処理回路１１内には、上述の各構
成部分の他に、メモリ１８に対する書込または読出アド
レスを発生するアドレスカウンタ４１や、各部の動作タ
イミングを制御するタイミング制御回路４２などが備え
られている。図３はシェーディング補正部３１の内部構
成を示すブロック図である。シェーディング補正部３１
には、白基準データＷＳＴ、黒基準データＢＳＴおよび
画像データＩＤが与えられる。そして、白基準データＷ
ＳＴと黒基準データＢＳＴとの差（ＷＳＴ−ＢＳＴ）が
第１の減算器４５で演算され、画像データＩＤと黒基準
データＢＳＴとの差（ＩＤ−ＢＳＴ）が第２の減算器４
６で演算される。さらに、減算器４５，４６の出力（Ｗ
ＳＴ−ＢＳＴ），（ＩＤ−ＢＳＴ）はそれぞれ第１、第
２の加算器４７，４８に与えられ、それぞれにオフセッ
トＯＦＦＳＥＴが加算される。In the input image processing circuit 11, an address counter 41 for generating a write or read address for the memory 18 and a timing control circuit 42 for controlling the operation timing of each section are provided in addition to the above-described components. Provided. FIG. 3 is a block diagram showing the internal configuration of the shading correction unit 31. Shading correction unit 31
Are given white reference data WST, black reference data BST and image data ID. Then, the white reference data W
The difference (WST-BST) between ST and the black reference data BST is calculated by the first subtractor 45, and the difference (ID-BST) between the image data ID and the black reference data BST is calculated by the second subtractor 4.
6 is calculated. Further, the outputs of the subtracters 45 and 46 (W
(ST-BST) and (ID-BST) are provided to first and second adders 47 and 48, respectively, to which offset OFFSET is added.

【００４１】加算器４７の出力（ＷＳＴ−ＢＳＴ＋ＯＦ
ＦＳＥＴ）と、加算器４８の出力（ＩＤ−ＢＳＴ＋ＯＦ
ＦＳＥＴ）とは、除算回路４９に与えられる。この除算
回路４９では、下記第(1) 式で示す除算が行われて、シ
ェーディング補正データＳＯＵＴが出力される。The output of the adder 47 (WST-BST + OF)
FSET) and the output of the adder 48 (ID-BST + OF).
FSET) is given to the division circuit 49. The division circuit 49 performs the division expressed by the following equation (1), and outputs shading correction data SOUT.

【００４２】[0042]

【数１】 (Equation 1)

【００４３】なお、この第(1) 式の演算は、白基準デー
タＷＳＴとオフセットＯＦＦＳＥＴとの加算、および画
像データＩＤとオフセットＯＦＦＳＥＴとの加算を先に
行い、各加算結果から黒基準データＢＳＴをそれぞれ減
算し、各減算結果に対して除算演算を行うことによって
も実現できる。白基準データＷＳＴおよび黒基準データ
ＢＳＴは、白／黒基準値生成部３２（図２参照。）で生
成されて、メモリ１８に記憶されている。このメモリ１
８内の基準データＷＳＴおよびＢＳＴが読み出されて減
算器４５，４６に与えられる。In the calculation of the expression (1), the addition of the white reference data WST and the offset OFFSET and the addition of the image data ID and the offset OFFSET are performed first, and the black reference data BST is calculated from each addition result. It can also be realized by subtracting each and performing a division operation on each subtraction result. The white reference data WST and the black reference data BST are generated by the white / black reference value generation unit 32 (see FIG. 2) and stored in the memory 18. This memory 1
Reference data WST and BST in 8 are read and applied to subtracters 45 and 46.

【００４４】一方、オフセットＯＦＦＳＥＴは、上述の
ように白／黒基準値生成部３２において、白基準データ
ＷＳＴが生成されるときに、同時に計算されてメモリ１
８に記憶されており、図外のレジスタから加算器４７，
４８に供給される。このオフセットＯＦＦＳＥＴは、下
記第(2) 式により計算される。 ＯＦＦＳＥＴ＝（Ａ／Ｄコンバータの最大出力）−ＷＳＴ ・・・・ (2) すなわち、Ａ／Ｄコンバータ１７の最大出力データと白
基準値ＷＳＴとの差がオフセットＯＦＦＳＥＴとなる。
このようなオフセットＯＦＦＳＥＴをシェーディング補
正のための除算演算の除数データ（ＷＳＴ−ＢＳＴ）お
よび被除数データ（ＩＤ−ＢＳＴ）に加算しておくこと
により、シェーディング補正データＳＯＵＴの広いダイ
ナミックレンジが確保される。On the other hand, the offset OFFSET is simultaneously calculated when the white / black reference value generation unit 32 generates the white reference data WST as described above, and is stored in the memory 1.
8 and are stored in an adder 47,
48. This offset OFFSET is calculated by the following equation (2). OFFSET = (maximum output of A / D converter) -WST (2) That is, the difference between the maximum output data of the A / D converter 17 and the white reference value WST is the offset OFFSET.
By adding such an offset OFFSET to the divisor data (WST-BST) and the dividend data (ID-BST) of the division operation for shading correction, a wide dynamic range of the shading correction data SOUT is secured.

【００４５】すなわち、たとえばＡ／Ｄコンバータ１７
の出力データが７ビットの深さを有している場合に、白
基準値ＷＳＴが「１１１１」以下のデータである場合に
は、（ＩＤ−ＢＳＴ）／（ＷＳＴ−ＢＳＴ）は実質的に
４ビット以下で表現されたデータとなる。このため、シ
ェーディング補正データＳＯＵＴのダイナミックレンジ
が狭くなるおそれがある。That is, for example, the A / D converter 17
Has a depth of 7 bits, and if the white reference value WST is data equal to or less than "1111", (ID-BST) / (WST-BST) is substantially 4 The data is expressed in bits or less. Therefore, the dynamic range of the shading correction data SOUT may be narrowed.

【００４６】これに対して、本実施例では、シェーディ
ング補正のための演算の除数データおよび被除数データ
に対してオフセットＯＦＦＳＥＴを加算しているから、
有効ビット数が増大し、広いダイナミックレンジが確保
されることになる。これにより、補正後のデータＳＯＵ
Ｔは、濃度を多階調で表現したデータとなる。なお、オ
フセットＯＦＦＳＥＴには、上記第(2) 式で計算される
値の代わりに予め定めた一定の値を用いてもよい。On the other hand, in this embodiment, the offset OFFSET is added to the divisor data and the dividend data for the operation for shading correction.
The number of effective bits increases, and a wide dynamic range is secured. Thereby, the corrected data SOU
T is data representing the density in multiple gradations. Note that a predetermined constant value may be used for the offset OFFSET instead of the value calculated by the above equation (2).

【００４７】除算回路４９の構成例は、図４に示されて
いる。すなわち、Ａ÷Ｂの演算を行う場合に、除数デー
タＢが減算器５０の一方の入力端子に与えられ、被除数
データＡはセレクタ５１の入力端子Ｉａに与えられる。
セレクタ５１の出力は、減算器５０のもう一つの入力端
子に与えられており、減算器５０はセレクタ５１の出力
データから除数データＢを減じ、減算が可能であれば
（減算結果が負の値とならなければ）ライン５２に論理
「１」の信号を導出し、減算が不可能ならライン５２に
論理「０」の信号を導出する。この信号は、７ビットの
シフトレジスタ５３に入力される。An example of the configuration of the division circuit 49 is shown in FIG. That is, when performing the operation of A ÷ B, the divisor data B is provided to one input terminal of the subtractor 50, and the dividend data A is provided to the input terminal Ia of the selector 51.
The output of the selector 51 is provided to another input terminal of the subtractor 50. The subtracter 50 subtracts the divisor data B from the output data of the selector 51 and, if subtraction is possible (the subtraction result is a negative value). If not, a signal of logic "1" is derived on line 52, and if subtraction is not possible, a signal of logic "0" is derived on line 52. This signal is input to the 7-bit shift register 53.

【００４８】データセレクタ５１の出力は、ライン５４
から１ビット上位側にシフトされて当該セレクタ５１の
入力端子Ｉｃに帰還される。また、減算器５０における
減算結果のデータは、ライン５５から１ビット上位側に
シフトされてデータセレクタ５１の入力端子Ｉｂに帰還
される。データセレクタ５１には、入力端子Ｉａに与え
られている被除数データＡを選択するための選択制御信
号がライン５６から与えられている。さらに、減算器５
０からライン５２に導出される信号が入力端子Ｉｂ，Ｉ
ｃのいずれかの入力信号を選択するための選択制御信号
としてライン５７から与えられている。データセレクタ
５１は、ライン５７から論理「１」の信号が与えられた
ときには入力端子Ｉｂからの入力データを選択し、ライ
ン５７からの信号が論理「０」であれば入力端子Ｉｃか
らの入力データを選択する。The output of the data selector 51 is
Is shifted to the upper side by one bit and fed back to the input terminal Ic of the selector 51. The data of the subtraction result of the subtracter 50 is shifted from the line 55 to the 1-bit upper is fed back to the input terminal I b of the data selector 51. The data selector 51 is supplied with a selection control signal for selecting the dividend data A supplied to the input terminal Ia from a line 56. Further, a subtractor 5
0 to line 52 are input terminals Ib and Ib.
A selection control signal for selecting any one of the input signals c is provided from a line 57. The data selector 51 selects the input data from the input terminal Ib when a signal of logic “1” is given from the line 57, and selects the input data from the input terminal Ic if the signal from the line 57 is logic “0”. Select

【００４９】この構成により、最初は入力端子Ｉａから
の被除数データＡが減算器５０に与えられる。このと
き、Ａ−Ｂ＜０であればライン５２には論理「０」の信
号が導出される。そして、入力端子Ｉｃからの被除数デ
ータＡを１ビット上位側にシフトされたデータが選択さ
れて減算器５０に入力される。このとき、１ビットシフ
トされたデータから除数データＢを引くことができれ
ば、ライン５２には論理「１」の信号が導出され、減算
結果を１ビット上位側にシフトした入力端子Ｉｂからの
データがデータセレクタ５１で選択される。With this configuration, the dividend data A from the input terminal Ia is supplied to the subtractor 50 at first. At this time, if AB <0, a signal of logic “0” is derived to the line 52. Then, data obtained by shifting the dividend data A from the input terminal Ic by one bit to the upper side is selected and input to the subtractor 50. At this time, if the divisor data B can be subtracted from the data shifted by 1 bit, a signal of logic "1" is derived on the line 52, and the data from the input terminal Ib obtained by shifting the subtraction result to the upper side by 1 bit is obtained. Selected by the data selector 51.

【００５０】このような動作は、たとえば被除数データ
Ａおよび除数データＢが７ビットであれば、７回に渡っ
て繰り返し行われる。その結果、シフトレジスタ５３に
は、被除数データＡを除数データＢで除した７ビットの
データが蓄積される。この７ビットのデータが除算デー
タとして出力されることになる。図５はフィルタ処理部
３３での処理を説明するための図である。本実施例では
いわゆるラプラシアンフィルタが採用されている。フィ
ルタ処理は、注目画素を中心とした３×３個のマトリク
ス配列された画素のシェーディング補正後のデータに基
づいて行われる。Such an operation is repeated seven times if the dividend data A and the divisor data B are 7 bits, for example. As a result, the shift register 53 stores 7-bit data obtained by dividing the dividend data A by the divisor data B. The 7-bit data is output as division data. FIG. 5 is a diagram for explaining the processing in the filter processing unit 33. In this embodiment, a so-called Laplacian filter is employed. The filtering process is performed based on data after shading correction of 3 × 3 pixels arranged in a matrix around the pixel of interest.

【００５１】３×３個の画素のマトリクスを作るために
は３ライン分のデータが必要である。すなわち、シェー
ディング補正されて順に出力される現ラインのデータＢ
_n ，Ｂ_n-1 ，Ｂ_n-2 ，・・・・、注目画素を含む前ラインの
データＸ_n ，Ｘ_n-1 ，Ｘ_n-2，・・・・および前々ラインの
データＡ_n ，Ａ_n-1 ，Ａ_n-2 ，・・・・が必要となる。フィ
ルタ処理では、下記第(3) 式で示す差分値Ｓが演算され
る。In order to form a matrix of 3 × 3 pixels, data for three lines is required. That is, data B of the current line which is output in order after being subjected to shading correction
_{n, B n-1, B} n-2, ····, data X _n of the previous line including the target _{pixel, X n-1, X n} -2, the data A _n of ... and before the previous line , _An-1 , _An-2 , ... are required. In the filter processing, a difference value S represented by the following equation (3) is calculated.

【００５２】[0052]

【数２】 (Equation 2)

【００５３】そして、この演算された差分値Ｓに応じ
て、下記表１に示されたフィルタ処理後のデータＦＯＵ
Ｔが得られる。ただし、各画素のデータは８ビットのデ
ータであり、０から２５５の範囲の値を有することがで
きるものとする。Then, according to the calculated difference value S, the filtered data FOU shown in Table 1 below is obtained.
T is obtained. However, it is assumed that the data of each pixel is 8-bit data and can have a value in the range of 0 to 255.

【００５４】[0054]

【表１】 [Table 1]

【００５５】なお、上記表１において、Ｘは、図５にお
ける画像データＸ_n-1 に相当し、ＳＬＢは黒画素の強調
処理に関する閾値であり、ＳＷＢは白画素の強調処理に
関する閾値である。上記のような処理によって、中間調
領域と二値画像領域とが分離して検出され、二値画像領
域に関して白色および黒色を強調する処理が施される。
これにより、二値画像の再現性が向上される。In Table 1, X corresponds to the image data X _n-1 in FIG. 5, SLB is a threshold value for black pixel enhancement processing, and SWB is a threshold value for white pixel enhancement processing. By the above-described processing, the halftone area and the binary image area are separately detected, and a process of enhancing white and black with respect to the binary image area is performed.
Thereby, the reproducibility of the binary image is improved.

【００５６】本実施例では、フィルタ処理のために、メ
モリ１８の記憶領域には２ライン分のラインメモリが設
けられている。このことを、図６に示されたメモリ１８
のメモリマップを参照して説明する。メモリ１８のアド
レス「００００」から「１ＡＦＦ」までは、２ライン分
のシェーディング補正後のデータＳＯＵＴと黒基準デー
タＢＳＴおよび白基準データＷＳＴとを記憶するために
用いられる。１ラインはたとえば１７２８画素で構成さ
れている。また、アドレス「１Ｂ００」〜「１ＦＦＦ」
はワークエリアとして用いられ、アドレス「２０００」
〜「２６ＢＦ」は誤差拡散処理や単純二値化処理に用い
られる。さらに、アドレス「２６Ｃ０」〜「２６ＦＦ」
はγ補正のための補正テーブルの記憶のために用いら
れ、アドレス「２７００」〜「７ＦＦＦ」はＣＰＵ１４
のワークエリアとして用いられる。In this embodiment, a line memory for two lines is provided in the storage area of the memory 18 for filtering. This is done in the memory 18 shown in FIG.
This will be described with reference to the memory map of FIG. Addresses “0000” to “1AFF” in the memory 18 are used to store the data SOUT after shading correction for two lines, the black reference data BST, and the white reference data WST. One line is composed of, for example, 1728 pixels. Also, addresses "1B00" to "1FFF"
Is used as a work area and the address "2000"
To "26BF" are used for error diffusion processing and simple binarization processing. Furthermore, addresses "26C0" to "26FF"
Are used for storing a correction table for γ correction, and addresses “2700” to “7FFF” are stored in the CPU 14.
Used as a work area.

【００５７】フィルタ処理では、アドレス「００００」
〜「１ＡＦＦ」が２ライン分のラインメモリとして用い
られる。すなわち、イメージセンサの画像読取における
主走査方向に関する先頭の画素に対応するシェーディン
グ補正後のデータは、アドレス「００００」および「０
００１」に書き込まれる。アドレス「００００」には隣
接する２ラインのうちの一方のラインのデータが格納さ
れ、アドレス「０００１」には他方のラインのデータが
格納される。同様にして、アドレス「０００４」および
「０００５」には２番目の画素のデータが格納され、ア
ドレス「０００８」および「０００９」には３番目の画
素のデータが格納される。このようにして、２ライン分
の各画素のデータを記憶させることができる。In the filtering process, the address "0000"
.About. "1AFF" is used as a line memory for two lines. That is, the data after the shading correction corresponding to the first pixel in the main scanning direction in the image reading by the image sensor includes the addresses “0000” and “0”.
001 ”. Address “0000” stores data of one of two adjacent lines, and address “0001” stores data of the other line. Similarly, the data of the second pixel is stored at addresses “0004” and “0005”, and the data of the third pixel is stored at addresses “0008” and “0009”. In this manner, data of each pixel for two lines can be stored.

【００５８】たとえば、アドレス「００００」，「００
０４」，「０００８」，「０００Ｃ」，・・・・には前々ラ
インのデータが書き込まれており、アドレス「０００
１」，「０００５」，「０００９」，「０００Ｄ」，・・
・・には、前ラインのデータが書き込まれているとする。
たとえばアドレス「０００８」に書き込まれた前々ライ
ンのデータが図５のデータＡ_n-2 として読み出されてフ
ィルタ処理に使われると、このアドレス「０００８」に
は、現ラインのデータＢ_n-2 が書き込まれる。同様にし
て、フィルタ処理において前々ラインのデータの使用が
終了すると、この使用が終了した画素のデータに代わり
に現ラインのデータがその画素データの記憶アドレスに
書き込まれる。For example, addresses "0000", "00"
04, “0008”, “000C”,.
1 "," 0005 "," 0009 "," 000D ", ...
It is assumed that the data of the previous line has been written in.
For example, if the data of the line before the second line written to the address “0008” is read out as the data A _n−2 of FIG. 5 and used for the filtering process, the data “B _{n− 2} is written. Similarly, when the use of the data of the line before the end is completed in the filter processing, the data of the current line is written into the storage address of the pixel data instead of the data of the pixel whose use has been completed.

【００５９】このようにして、３ライン分の画像データ
を扱う必要のあるフィルタ処理を２ライン分のラインメ
モリを用意することで達成できる。これより、メモリ１
８の記憶領域の有効活用を図ることができる。また、逆
に、メモリ１８として少ない記憶容量の素子を用いるこ
とができるから、コストの低減にも寄与できる。なお、
フィルタ処理には、２ライン分の画像データが用いられ
てもよく、４ライン分以上の画像データが用いられても
よい。もしも、Ｎ（Ｎ≧２）ライン分のデータに基づい
てフィルタ処理が行われるなら、メモリ１８内に（Ｎ−
１）ライン分のラインメモリを用意し、現ラインの直前
の（Ｎ−１）ライン分の各構成画素のデータをメモリか
ら順に読み出すとともに、現ラインよりも（Ｎ−１）ラ
インだけ前のデータが読み出されたアドレスに現ライン
のデータを書き込んでゆけばよい。これにより、Ｎライ
ン分のデータを要するフィルタ処理を、（Ｎ−１）ライ
ン分のメモリを用意することで達成できる。In this way, the filter processing that needs to handle image data for three lines can be achieved by preparing a line memory for two lines. From this, memory 1
8 can be used effectively. Conversely, an element having a small storage capacity can be used as the memory 18, which can contribute to a reduction in cost. In addition,
For the filtering process, image data for two lines may be used, or image data for four lines or more may be used. If the filter processing is performed based on the data of N (N ≧ 2) lines, (N−
1) A line memory for the line is prepared, and the data of each constituent pixel for the (N-1) line immediately before the current line is sequentially read out from the memory, and the data that is (N-1) lines ahead of the current line. It is sufficient to write the data of the current line to the address where is read. As a result, a filtering process that requires data for N lines can be achieved by preparing a memory for (N-1) lines.

【００６０】図７は濃度調整処理部３４における処理を
説明するための図である。濃度調整処理部３４は、４×
４画素のマトリクス配列された１６個の画素からなる部
分画像を順に取り出し、このマトリクスのなかの所定の
画素位置の画素Ｗ０，Ｗ１，Ｗ２，・・・・，Ｗ７に対し
て、予め定めた濃度補正値を加減するものである。たと
えば、画素Ｗ０，Ｗ１，・・・・，Ｗ７に加算される濃度補
正値をそれぞれＷＤ０，ＷＤ１，・・・・，ＷＤ７とし、 ＷＤ０＝ＷＤ１＝ＷＤ２＝・・・・＝ＷＤ７＝３ ・・・・ (4) とする。このとき、４×４画素のマトリクス配列された
画素に対するフィルタ処理後の画像データＦＯＵＴが図
８(a) のようになっているとすると、このデータは図８
(b) のデータＷＯＵＴに変化することになる。FIG. 7 is a diagram for explaining processing in the density adjustment processing section 34. The density adjustment processing unit 34
A partial image composed of 16 pixels arranged in a matrix of 4 pixels is sequentially extracted, and a predetermined density is determined for pixels W0, W1, W2,..., W7 at predetermined pixel positions in the matrix. The correction value is adjusted. For example, the density correction values to be added to the pixels W0, W1,..., W7 are WD0, WD1,..., WD7, respectively, and WD0 = WD1 = WD2 =.・ ・ (4) At this time, assuming that the image data FOUT after the filter processing for the pixels arranged in a matrix of 4 × 4 pixels is as shown in FIG.
This changes to the data WOUT of (b).

【００６１】画像データへの濃度補正値ＷＤｉ（０≦ｉ
≦７）の加算は、所定の条件の下で行われてもよい。た
とえば、 ＦＯＵＴ＞０ ・・・・ (5) を加算のための条件とすると、図９(a) のようなフィル
タ処理後の画像データＦＯＵＴは、図９(b) のようなデ
ータＷＯＵＴに変換される。すなわち、ＦＯＵＴ＝０の
画素に対しては、濃度補正値ＷＤｉの加算は行われな
い。The density correction value WDi (0 ≦ i)
The addition of ≦ 7) may be performed under predetermined conditions. For example, assuming that FOUT> 0 (5) is a condition for addition, image data FOUT after filtering as shown in FIG. 9A is converted into data WOUT as shown in FIG. 9B. Is done. That is, the addition of the density correction value WDi is not performed on the pixel of FOUT = 0.

【００６２】また、マトリクス内の画素位置毎に異なる
条件を設定し、各画素位置においてデータＦＯＵＴが当
該条件を満たすときに、当該画素位置に対応付けた濃度
補正値ＷＤｉが加算されるようにしてもよい。たとえ
ば、図１０に示すように、マトリクス内の画素Ｗ０，Ｗ
３，Ｗ４，Ｗ７に対しては下記の条件Ｃ１を設定し、画
素Ｗ１，Ｗ２，Ｗ５，Ｗ６に対しては下記条件Ｃ２を設
定する。Further, different conditions are set for each pixel position in the matrix, and when the data FOUT satisfies the condition at each pixel position, the density correction value WDi associated with the pixel position is added. Is also good. For example, as shown in FIG. 10, pixels W0, W
The following condition C1 is set for 3, W4, and W7, and the following condition C2 is set for the pixels W1, W2, W5, and W6.

【００６３】 条件Ｃ１ ・・・・ ＦＯＵＴ＞ＷＭＩＮ＝０ ・・・・ (6) 条件Ｃ２ ・・・・ ＦＯＵＴ＞ＷＭＡＸ＝８ ・・・・ (7) 各画素位置毎に設定した条件Ｃ１，Ｃ２が成立した画素
に対して、当該画素位置に対応した濃度補正値ＷＤｉを
加算することとすると、図１１(a) のようなフィルタ処
理後の画像データＦＯＵＴは、図１１(b) のようなデー
タＷＯＵＴに変換される。すなわち、この場合には条件
Ｃ１のみが成立している。Condition C1 FOUT> WMIN = 0 (6) Condition C2 FOUT> WMAX = 8 (7) Conditions C1 and C2 set for each pixel position If the density correction value WDi corresponding to the pixel position is to be added to the pixel in which is satisfied, the image data FOUT after the filtering process as shown in FIG. 11A is obtained as shown in FIG. It is converted into data WOUT. That is, in this case, only the condition C1 is satisfied.

【００６４】なお、濃度補正値ＷＤｉは全て等しくする
必要はなく、各位置の画素毎に異なる濃度補正値が設定
されてもよい。図１２は上記の濃度調整処理を行うため
の構成例を示すブロック図である。濃度補正値ＷＤ０〜
ＷＤ７はメモリ１８に予め記憶されている。この濃度補
正値ＷＤ０〜ＷＤ７はＣＰＵ１４によりデータバス５９
に導出される。そして、ＣＰＵ１４からの書込信号によ
りレジスタ６０，６１，・・・・，６７に、それぞれ濃度補
正値ＷＤ０，ＷＤ１，・・・・，ＷＤ７が書き込まれる。The density correction values WDi do not need to be all equal, and different density correction values may be set for each pixel at each position. FIG. 12 is a block diagram showing a configuration example for performing the above-described density adjustment processing. Density correction value WD0
The WD 7 is stored in the memory 18 in advance. The density correction values WD0 to WD7 are transmitted to the data bus 59 by the CPU 14.
Is derived. Then, the register 60, 61 by the write signal of CPU14 or al, ..., 67, respectively the density correction value WD0, WD1, ..., WD7 is written.

【００６５】一方、条件付けのための閾値データＷＭＩ
ＮおよびＷＭＡＸは、データバス５９を介して、それぞ
れレジスタ６８，６９に書き込まれる。この構成によ
り、４×４画素のマトリクス内の画素Ｗ０，Ｗ１，Ｗ
２，・・・・，Ｗ７（図７参照。）の画像データに対して、
それぞれ濃度補正値ＷＤ０，ＷＤ１，ＷＤ２，・・・・，Ｗ
Ｄ７が加算される。On the other hand, threshold data WMI for conditioning
N and WMAX are written to registers 68 and 69 via data bus 59, respectively. With this configuration, the pixels W0, W1, W in the matrix of 4 × 4 pixels
.., W7 (see FIG. 7).
The density correction values WD0, WD1, WD2,.
D7 is added.

【００６６】条件付きで加算を行う場合には、加算を行
うべき画素Ｗ０，Ｗ１，Ｗ２，・・・・，Ｗ７のデータとレ
ジスタ６８，６９の出力データとを比較し、その比較結
果に応じて加算を行うか否かを決定すればよい。図１３
は濃度調整処理のための他の構成例を示すブロック図で
ある。この構成では、濃度補正値ＷＤ０，ＷＤ１，・・・
・，ＷＤ７は、マルチプレクサ７０に入力されており、
いずれ１つの濃度補正値ＷＤｉが出力端子Ｑ０〜Ｑ６か
ら濃度補正データＷＤＡＴＡとして導出される。When the addition is performed conditionally, the data of the pixels W0, W1, W2,..., W7 to be added are compared with the output data of the registers 68 and 69, and according to the comparison result. Or not to perform the addition. FIG.
FIG. 9 is a block diagram showing another configuration example for the density adjustment processing. In this configuration, the density correction values WD0, WD1,.
., WD7 are input to the multiplexer 70,
Any one of the density correction values WDi is derived from the output terminals Q0 to Q6 as density correction data WDATA.

【００６７】マルチプレクサ７０には、いずれの濃度補
正値ＷＤｉを出力するかを選択するための選択制御信号
がラインデコーダ７１から与えられている。このライン
デコーダ７１は、８本の出力端子Ｙ０〜Ｙ７を有してお
り、選択すべき濃度補正値ＷＤｉに対応するいずれか１
つの出力端子にローレベルの信号を導出する。加算を行
わないときには、全ての出力端子Ｙ０〜Ｙ７がハイレベ
ルとなる。The multiplexer 70 is supplied with a selection control signal from the line decoder 71 for selecting which density correction value WDi to output. The line decoder 71 has eight output terminals Y0 to Y7, and selects one of the output terminals corresponding to the density correction value WDi to be selected.
A low-level signal is output to two output terminals. When the addition is not performed, all the output terminals Y0 to Y7 are at the high level.

【００６８】この構成例では、４×４画素のマトリクス
の各画素位置に対して所定の４ビットのアドレスが与え
られており、このアドレスの下位３ビットの信号が入力
端子Ａ，Ｂ，Ｃに入力されている。そして、上記アドレ
スの最上位ビットはＡＮＤゲート７２を介して入力端子
Ｇ１に与えられている。ＡＮＤゲート７２にはまた、濃
度調整を行うかどうかを選択するための信号ＯＵＴＦＩ
Ｌが入力されている。In this configuration example, a predetermined 4-bit address is given to each pixel position of the 4 × 4 pixel matrix, and signals of lower 3 bits of this address are applied to the input terminals A, B, and C. Has been entered. The most significant bit of the address is given to the input terminal G1 via the AND gate 72. The AND gate 72 also has a signal OUTFI for selecting whether or not to perform density adjustment.
L has been entered.

【００６９】ラインデコーダ７１は、入力端子Ｇ１にロ
ーレベルの信号が与えられると、出力端子Ｙ０〜Ｙ７の
全てにハイレベルの信号を導出する。したがって、アド
レスの最上位ビットが「０」であるか、または信号ＯＵ
ＴＦＩＬがローレベルであるときには、マルチプレクサ
７０の出力データは「０」になる。すなわち、このとき
には、濃度補正値ＷＤｉの加算は行われない。When a low-level signal is applied to the input terminal G1, the line decoder 71 derives a high-level signal to all of the output terminals Y0 to Y7. Therefore, if the most significant bit of the address is "0", or the signal OU
When TFIL is at the low level, the output data of the multiplexer 70 becomes “0”. That is, at this time, the addition of the density correction value WDi is not performed.

【００７０】図１４は４×４画素のマトリクスの各画素
に対して与えた４ビットのアドレスを表す図である。す
なわち、濃度補正値ＷＤｉを加算すべき図７の画素Ｗ
０，Ｗ１，・・・・，Ｗ７に対しては最上位ビットが「１」
とされ、残余の画素については最上位ビットは「０」と
されている。このため、画素Ｗ０，Ｗ１，・・・・，Ｗ７に
対してのみ濃度補正値ＷＤｉの加算が行われることにな
る。そして、アドレスの下位３ビットにより、各画素Ｗ
０〜Ｗ７に対応した濃度補正値ＷＤ０〜ＷＤ７が選択さ
れて濃度補正データＷＤＡＴＡとして出力される。FIG. 14 is a diagram showing a 4-bit address given to each pixel of a 4 × 4 pixel matrix. That is, the pixel W in FIG. 7 to which the density correction value WDi should be added
The most significant bit is “1” for 0, W1,..., W7.
The most significant bit is set to “0” for the remaining pixels. Therefore, the addition of the density correction value WDi is performed only for the pixels W0, W1,..., W7. The lower three bits of the address make each pixel W
Density correction values WD0 to WD7 corresponding to 0 to W7 are selected and output as density correction data WDATA.

【００７１】図１５はγ補正部３５での処理を説明する
ための図である。メモリ１８に記憶されたγ補正テーブ
ル（図６参照。）の内容は、下記表２のとおりであり、
このγ補正テーブルをグラフ化したγ曲線が図１５に示
されている。なお、「Ｈ」はその前の数字が１６進数で
あることを表す。FIG. 15 is a diagram for explaining the processing in the gamma correction unit 35. The contents of the gamma correction table (see FIG. 6) stored in the memory 18 are as shown in Table 2 below.
FIG. 15 shows a γ curve obtained by graphing the γ correction table. Note that "H" indicates that the preceding digit is a hexadecimal number.

【００７２】[0072]

【表２】 [Table 2]

【００７３】γ補正が行われるときには、濃度調整処理
部３４からのデータＷＯＵＴがγ補正テーブルのアドレ
スの下位２桁に割り当てられる。そして、そのアドレス
に記憶された値がγ補正後のデータＧＯＵＴとしてメモ
リ１８から読み出され、これによりγ補正が達成され
る。たとえば、図８(b) の４×４画素のマトリクスの濃
度調整処理後のデータＷＯＵＴに対してγ補正を施すこ
とにより、図８(c) のγ補正後のデータＧＯＵＴが得ら
れる。同様に、図９(b) および図１１(b) の各濃度調整
処理後のデータＷＯＵＴに対してγ補正を施すと、それ
ぞれ図９(c) および図１１(c) の各画像データＧＯＵＴ
が得られる。When the γ correction is performed, the data WOUT from the density adjustment processing unit 34 is assigned to the lower two digits of the address of the γ correction table. Then, the value stored at the address is read out from the memory 18 as the data GOUT after the gamma correction, whereby the gamma correction is achieved. For example, by performing γ correction on the data WOUT after the density adjustment processing of the matrix of 4 × 4 pixels in FIG. 8B, the data GOUT after γ correction in FIG. 8C is obtained. Similarly, when subjected to γ correction on data WOUT after each density adjustment processing shown in FIG. 9 (b) and 11 (b), the image data of each view 9 (c) and FIG. 11 (c) GOUT
Is obtained.

【００７４】これらの図８(c) 、図９(c) および図１１
(c) の各データＧＯＵＴに対して、図８(d) 、図９(d)
および図１１(d) にそれぞれ示すディザマトリクスを用
いた中間調処理を施すと、それぞれ図８(e) 、図９(e)
および図１１(e) に示す二値画像が得られることにな
る。なお、斜線部は黒画素である。これらの図８(e) 、
図９(e) および図１１(e) の二値画像では、白画素と黒
画素とが適正な比率で混在しているから、たとえば白画
素が周囲の黒画素により潰れてしまうなどという不具合
を克服できる。このことは、たとえばレーザビームプリ
ンタで画像が印刷されるときに、トナー粒子の広がりに
起因して黒画素に広がりが生じる場合に特に有効であ
る。FIGS. 8 (c), 9 (c) and 11
for each data GOUT of (c), FIG. 8 (d), the FIG. 9 (d)
When the halftone processing using the dither matrices shown in FIGS. 11 (d) and 11 (d), respectively, is performed, FIGS.
And the binary image shown in FIG. 11 (e) is obtained. The hatched portions are black pixels. In FIG. 8 (e),
In the binary images shown in FIGS. 9E and 11E, since white pixels and black pixels are mixed at an appropriate ratio, there is a problem that white pixels are crushed by surrounding black pixels. I can overcome it. This is particularly effective when, for example, when an image is printed by a laser beam printer, black pixels spread due to the spread of toner particles.

【００７５】上記のように中間調処理後の画像におい
て、白画素と黒画素との適正な比率が得られるのは、濃
度調整処理部３４での濃度調整処理の結果であり、この
濃度調整処理部３４での調整を省くと、中間調画像の濃
度再現が不良になるおそれがある。さらに詳細に説明す
ると、図８(a) の部分画像を構成する各画素の濃度デー
タはいずれも中間的な値「６」である。したがって、こ
の部分画像の各濃度データに対して直接γ補正を施して
も、全ての画素が同一の値に変換されるだけである。し
たがって、実質的にディザマトリクスによる中間調処理
のみを施した場合と変わらなくなり、中間的な濃度が良
好に再現されないおそれがある。As described above, in the image after the halftone processing, an appropriate ratio between the white pixels and the black pixels is obtained as a result of the density adjustment processing in the density adjustment processing unit 34. If the adjustment in the section 34 is omitted, the density reproduction of the halftone image may be poor. More specifically, the density data of each pixel constituting the partial image of FIG. 8A is an intermediate value "6". Therefore, even if γ correction is directly performed on each density data of this partial image, all pixels are simply converted to the same value. Therefore, there is substantially no difference from the case where only the halftone processing using the dither matrix is performed, and the intermediate density may not be reproduced well.

【００７６】これに対して本実施例における濃度調整処
理を施せば、図８(b) に示すように濃度データにばらつ
きを生じさせることができる。このため、いわば４×４
画素のマトリクスを構成する部分画像単位で中間的な濃
度を表現するためのγ補正が施されたことになり、中間
的な濃度を良好に再現できる。この場合に、図９に示さ
れた処理のように、上記第(5) 式の条件下で濃度補正値
ＷＤｉの加算を行うこととすれば、明らかに黒画素であ
る画素の濃度データが中間的な濃度データに補正される
ことを防止できる。これにより、濃度の再現性が一層良
好になる。On the other hand, if the density adjustment processing in this embodiment is performed, the density data can be varied as shown in FIG. 8B. For this reason, so to speak, 4 × 4
This means that gamma correction has been performed to express intermediate densities in units of partial images forming a matrix of pixels, so that intermediate densities can be favorably reproduced. In this case, if the addition of the density correction value WDi is performed under the condition of the above equation (5) as in the processing shown in FIG. Correction to typical density data can be prevented. Thereby, the reproducibility of the density is further improved.

【００７７】さらに、図１１に示された処理のように、
画素位置毎に異なる条件を設定して濃度調整処理を行う
こととすれば、濃度再現の調整範囲が広くなり、一層良
好に濃度を再現できる。図１６は濃度調整処理およびγ
補正処理のための他の処理技術を説明するための図であ
る。この例では、濃度調整のための４×４画素のマトリ
クスの各画素位置ＷＰ０，ＷＰ１，ＷＰ２，・・・・，ＷＰ
１５のそれぞれに対してγ補正テーブルＧＴ０，ＧＴ
２，ＧＴ３，・・・・，ＧＴ１５（図１６中では、繁雑さを
避けるためＧＴ０〜ＧＴ８のみを示す。）が設けられて
いる。そして、濃度調整処理の対象となる４×４画素の
フィルタ処理後の画像データＦＯＵＴに対して、各画素
のマトリクス内の位置に応じて異なるγ補正テーブルが
参照される。Further, as in the processing shown in FIG.
If the density adjustment processing is performed by setting different conditions for each pixel position, the adjustment range of the density reproduction is widened, and the density can be reproduced more favorably. FIG. 16 shows the density adjustment processing and γ
FIG. 14 is a diagram for explaining another processing technique for the correction processing. In this example, each pixel position WP0, WP1, WP2,..., WP of a 4 × 4 pixel matrix for density adjustment
Correction tables GT0, GT
, GT3,..., GT15 (only GT0 to GT8 are shown in FIG. 16 to avoid complexity). Then, with respect to the image data FOUT after the filter processing of 4 × 4 pixels to be subjected to the density adjustment processing, a different γ correction table is referred to according to the position of each pixel in the matrix.

【００７８】図１６の例では、γ補正テーブルのアドレ
スは、上位２桁に画素位置ＷＰ０，ＷＰ１，ＷＰ２，・・
・・，ＷＰ１５に対応した「００Ｈ」〜「０ＦＨ」が割り
当てられており、下記２桁にフィルタ処理後のデータが
割り当てられている。したがって、たとえば画素位置Ｗ
Ｐ８のフィルタ処理後の画像データＦＯＵＴが「０６
Ｈ」なら、アドレス「０８０６Ｈ」のデータ「０５Ｈ」
がγ補正後のデータＧＯＵＴとして得られることにな
る。In the example of FIG. 16, the address of the γ correction table is such that the pixel positions WP0, WP1, WP2,.
.., "00H" to "0FH" corresponding to WP15 are assigned, and the data after filtering is assigned to the following two digits. Therefore, for example, the pixel position W
The image data FOUT after the filter processing of P8 is "06
"H", data "05H" at address "0806H"
Is obtained as the data GOUT after the γ correction.

【００７９】γ補正テーブルＧＴ０〜ＧＴ１５の相互間
の関係は、たとえば図７の４×４画素のマトリクス内の
画素Ｗ０〜Ｗ７に対しては、濃度補正値ＷＤ１〜ＷＤ７
を加算し、マトリクス内の残余の画素に対しては加算処
理を行わないように濃度調整を行い、さらに濃度調整後
のデータに対してγ補正を施した結果が得られるように
なっている。The relationship between the γ correction tables GT0 to GT15 is, for example, that the density correction values WD1 to WD7 for the pixels W0 to W7 in the matrix of 4 × 4 pixels in FIG.
Are added, density adjustment is performed so that addition processing is not performed on the remaining pixels in the matrix, and a result of performing γ correction on the data after the density adjustment can be obtained.

【００８０】このような構成により、上述の濃度調整処
理およびγ補正処理を一気に行える。図１７は誤差拡散
処理部３７での処理を説明するための図である。誤差拡
散処理は、或る画素Ｐ０を二値化したときに、この画素
Ｐ０の多値濃度データと二値化後の濃度データ（白また
は黒に対応した濃度データ）との誤差ＨＧを求め、この
誤差を画素Ｐ０の周辺の画素に所定の分配比率で分配す
る処理である。たとえば画素Ｐ０の二値化処理される多
値濃度データが「３０Ｈ」で、二値化閾値が「２０Ｈ」
なら、画素Ｐ０は白画素となる。このとき、たとえば真
っ白の画素の濃度が「３Ｆ」であるとすると、二値化誤
差ＨＧは、 ＨＧ＝３ＦＨ−３０Ｈ＝ＦＨ ・・・・ (8) となる。With such a configuration, the above-described density adjustment processing and gamma correction processing can be performed at a stretch. FIG. 17 is a diagram for explaining processing in the error diffusion processing unit 37. In the error diffusion processing, when a certain pixel P0 is binarized, an error HG between the multi-value density data of the pixel P0 and the density data after binarization (density data corresponding to white or black) is obtained. In this process, the error is distributed to pixels around the pixel P0 at a predetermined distribution ratio. For example, the multilevel density data of the pixel P0 to be binarized is “30H”, and the binarization threshold is “20H”.
Then, the pixel P0 becomes a white pixel. At this time, for example, assuming that the density of a pure white pixel is “3F”, the binarization error HG is as follows: HG = 3FH−30H = FH (8)

【００８１】本実施例では、画素Ｐ０で発生した二値化
誤差ＨＧは、画素Ｐ０に対してイメージセンサ１５によ
る画像読取時の主走査方向ＲＭおよび副走査方向ＲＳの
各下流側にそれぞれ隣接する画素Ｐ１，Ｐ５に対して係
数１／４を乗じて分配される。また、画素Ｐ１に対して
主走査方向ＲＭの下流側に隣接する画素Ｐ２と、画素Ｐ
５に対して主走査方向ＲＭの上流側の２つの画素Ｐ３，
Ｐ４と、画素Ｐ５に対して主走査方向下流側に隣接する
画素Ｐ６とに、係数１／８を乗じて分配される。In the present embodiment, the binarization error HG generated at the pixel P0 is adjacent to the pixel P0 on each downstream side in the main scanning direction RM and the sub-scanning direction RS when the image sensor 15 reads an image. The pixels P1 and P5 are distributed by multiplying them by a coefficient ４. A pixel P2 adjacent to the pixel P1 on the downstream side in the main scanning direction RM and a pixel P2
5, two pixels P3 on the upstream side in the main scanning direction RM.
P4 and a pixel P6 adjacent to the pixel P5 on the downstream side in the main scanning direction are distributed by multiplying by a coefficient １ ／.

【００８２】注目画素に対する誤差拡散処理では、周辺
の画素から分配される誤差を注目画素の濃度データに加
算し、この加算結果に対して二値化処理が施されること
になる。この処理を図１８を参照して説明する。注目画
素Ａを中心に考えると、この注目画素Ａには、前ライン
Ｌ１の画素Ｇ，Ｅ，Ｄでの二値化誤差ＨＧ（Ｇ），ＨＧ
（Ｅ），ＨＧ（Ｄ）が、係数１／８を乗じて分配され
る。また、画素Ｆでの二値化誤差ＨＧ（Ｆ）は係数１／
４を乗じて分配される。注目画素Ａを含む現ラインＬ２
については、その主走査方向ＲＳの上流側に隣接する画
素Ｂでの二値化誤差ＨＧ（Ｂ）が係数１／４を乗じて分
配され、さらに画素Ｂに対して主走査方向ＲＭの上流側
に位置する画素Ｃでの二値化誤差ＨＧ（Ｃ）が係数１／
８を乗じて分配される。In the error diffusion processing for the pixel of interest, an error distributed from neighboring pixels is added to the density data of the pixel of interest, and the result of the addition is subjected to a binarization process. This processing will be described with reference to FIG. Considering the target pixel A as a center, the target pixel A includes binarization errors HG (G), HG at the pixels G, E, and D of the previous line L1.
(E) and HG (D) are distributed by multiplying by a factor of 1/8. Further, the binarization error HG (F) at the pixel F is represented by a coefficient 1 /
Divided by 4. Current line L2 including target pixel A
For its binary-coding error HG of the pixel B adjacent to the upstream side in the main scanning direction RS (B) is distributed by a coefficient 1/4, upstream in the main scanning direction R M against further pixel B The binarization error HG (C) at the pixel C located on the side of
Multiplied by eight.

【００８３】したがって、注目画素Ａに対してγ補正部
３５から与えられたデータがＧＯＵＴ（Ａ）であるとす
ると、注目画素Ａに対する二値化処理は、下記第(9) 式
で示す値Ｔ（Ａ）と所定の閾値とを比較して行われる。Therefore, assuming that the data provided from the γ correction unit 35 for the pixel of interest A is GOUT (A), the binarization process for the pixel of interest A takes the value T shown in the following equation (9). This is performed by comparing (A) with a predetermined threshold.

【００８４】[0084]

【数３】 (Equation 3)

【００８５】このような誤差拡散処理の具体的な処理手
順は次のとおりである。本実施例で行われる誤差拡散処
理は、次の〔処理１〕〜〔処理６〕から構成されてい
る。 〔処理１〕注目画素Ａの１画素前の処理で発生した二値
化誤差ＨＧ（Ｂ）と２画素前の二値化誤差ＨＧ（Ｃ）と
を、注目画素Ａとの位置関係に対応した係数を乗じて加
算し、下記第(10)式で示された累積誤差値ＲＧ（ｈ）を
演算する。A specific processing procedure of such an error diffusion processing is as follows. The error diffusion process performed in the present embodiment includes the following [Process 1] to [Process 6]. [Processing 1] The binarization error HG (B) generated in the processing one pixel before the target pixel A and the binarization error HG (C) two pixels before the target pixel A correspond to the positional relationship with the target pixel A. A coefficient is multiplied and added to calculate a cumulative error value RG (h) represented by the following equation (10).

【００８６】[0086]

【数４】 (Equation 4)

【００８７】〔処理２〕下記第(11)式に示された前ライ
ンＬ１での累積誤差値ＲＧ（ｍ）と、〔処理１〕で求め
た累積誤差値ＲＧ（ｈ）とを加算して、注目画素Ａのデ
ータに加算すべき累積誤差値ＲＧ（ｉ）を下記第(12)式
の演算により求める。なお、累積誤差値ＲＧ（ｍ）は前
ラインＬ１の画素に対して既に終了している後述の〔処
理６〕によりメモリ１８に記憶されている。この累積誤
差値ＲＧ（ｍ）は、メモリ１８に格納されている（図６
参照。）。[Process 2] The cumulative error value RG (m) of the previous line L1 shown in the following equation (11) is added to the cumulative error value RG (h) obtained in [Process 1]. , An accumulated error value RG (i) to be added to the data of the target pixel A is calculated by the following equation (12). Note that the accumulated error value RG (m) is stored in the memory 18 by [Process 6] to be described later, which has already been completed for the pixel of the previous line L1. This accumulated error value RG (m) is stored in the memory 18 (FIG. 6).
reference. ).

【００８８】[0088]

【数５】 (Equation 5)

【００８９】〔処理３〕 注目画素Ａのγ補正後のデータＧＯＵＴ（Ａ）と〔処理
２〕で求めた累積誤差値ＲＧ（ｉ）とを加算して、二値
化判定対象となる値Ｔ（Ａ）を求める。この値Ｔ（Ａ）
は、下記第(13)式の値となる。 Ｔ（Ａ）＝ＧＯＵＴ（Ａ）＋ＲＧ（ｉ） ・・・・ (13) 〔処理４〕 上記の二値化判定対象値Ｔ（Ａ）と二値化閾値とを比較
して、二値化判定時の二値化誤差ＨＧ（Ａ）を求める。
真っ白の濃度に対応したデータと真っ黒の濃度に対応し
たデータとは予め判っているから、判定対象値Ｔ（Ａ）
と二値化閾値とを比較すれば、注目画素Ａに対する二値
化誤差ＨＧ（Ａ）を求めることができる。[Process 3] The value GOUT (A) of the target pixel A after the γ correction and the cumulative error value R G (i) obtained in [Process 2] are added to obtain a value to be binarized. Find T (A). This value T (A)
Is the value of the following equation (13). T (A) = GOUT (A) + RG (i) (13) [Process 4] Binarization is performed by comparing the above-described binarization determination target value T (A) with a binarization threshold. The binarization error HG (A) at the time of the determination is obtained.
Since the data corresponding to the pure white density and the data corresponding to the pure black density are known in advance, the determination target value T (A)
By comparing with the binarization threshold, the binarization error HG (A) for the target pixel A can be obtained.

【００９０】〔処理５〕求められた注目画素Ａの二値化
誤差ＨＧ（Ａ）に誤差拡散係数１／８を乗じた値に、１
画素前の画素Ｂを注目画素とした誤差拡散処理における
上記〔処理１〕で求まる累積誤差値ＲＧ（ｊ）を加算
し、加算値を累積誤差値ＲＧ（ｋ）とする。累積誤差値
ＲＧ（ｊ）は、画素Ｃの直前の画素Ｘに対する誤差拡散
処理において発生した二値化誤差ＨＧ（Ｘ）を用いて下
記第(14)式で表される。[Process 5] The value obtained by multiplying the obtained binarization error HG (A) of the target pixel A by the error diffusion coefficient １ ／ is 1
The cumulative error value RG (j) obtained in the above [Process 1] in the error diffusion process using the pixel B before the pixel as the target pixel is added, and the added value is set as the cumulative error value RG (k). The accumulated error value RG (j) is expressed by the following equation (14) using the binarization error HG (X) generated in the error diffusion processing on the pixel X immediately before the pixel C.

【００９１】[0091]

【数６】 (Equation 6)

【００９２】したがって、累積誤差値ＲＧ（ｋ）は下記
第(15)式により表されることになる。Therefore, the accumulated error value RG (k) is represented by the following equation (15).

【００９３】[0093]

【数７】 (Equation 7)

【００９４】〔処理６〕 上記の累積誤差値ＲＧ（ｋ）に、注目画素Ａの直前の画
素Ｂにおける二値化誤差ＨＧ（Ｂ）に誤差拡散係数１／
８を乗じた値を加算し、下記第(16)式で表される累積誤
差値ＲＧ（ｎ）を求める。[Process 6] The cumulative error value RG ( k ) is calculated by adding the error diffusion coefficient 1/2 to the binarization error HG (B) in the pixel B immediately before the target pixel A.
The value multiplied by 8 is added to obtain the cumulative error value RG (n) represented by the following equation (16).

【００９５】[0095]

【数８】 (Equation 8)

【００９６】この累積誤差値ＲＧ（ｎ）は次のラインの
画素Ｙに対する処理に用いるために、メモリ１８の注目
画素Ａに対応するアドレスに書き込まれる。この書き込
まれた値は、画素Ｙが注目画素となったときに、上記の
〔処理２〕で用いられる。このような〔処理１〕〜〔処
理６〕が、注目画素が切り換わるたび毎に行われていく
ことによって、誤差拡散処理が達成され、これにより擬
似中間調処理が行われることになる。The accumulated error value RG (n) is written to the address of the memory 18 corresponding to the target pixel A in order to use the process for the pixel Y on the next line. This written value is used in the above [Process 2] when the pixel Y becomes the target pixel. Such [Processing 1] to [Processing 6] are performed every time the pixel of interest is switched, thereby achieving the error diffusion process, thereby performing the pseudo halftone process.

【００９７】上記のように本実施例における誤差拡散処
理では、累積誤差値ＲＧ（ｎ）を注目画素Ａに対応付け
てメモリ１８に記憶しておき、この累積誤差値ＲＧ
（ｎ）を次のラインにおいて画素Ａに対して所定の位置
関係にある画素Ｙについての誤差拡散処理に用いてい
る。このため、画素Ｙに対する誤差拡散処理を行うため
に、画素Ｇ，Ｆ，Ｅ，Ｄに対する二値化誤差をメモリか
ら個々に読み出すのではなく、累積誤差値ＲＧ（ｎ）を
読み出せば、画素Ｙに対する前ラインであるラインＬ２
の画素に関するデータの読出が完了する。したがって、
メモリ１８に対するアクセス回数が少ないので、誤差拡
散処理を高速に行える。As described above, in the error diffusion processing in this embodiment, the accumulated error value RG (n) is stored in the memory 18 in association with the pixel of interest A, and the accumulated error value RG (n) is stored.
(N) is used in the error diffusion process for the pixel Y having a predetermined positional relationship with the pixel A in the next line. Therefore, in order to perform the error diffusion process on the pixel Y, instead of reading out the binarization errors for the pixels G, F, E, and D from the memory individually, instead of reading out the cumulative error value RG (n), the pixel Line L2 which is the previous line for Y
Is completed. Therefore,
Since the number of accesses to the memory 18 is small, the error diffusion processing can be performed at high speed.

【００９８】図１９は上記のシェーディング補正、フィ
ルタ処理、濃度調整処理、γ補正処理および誤差拡散処
理を共通に実現する具体的なハードウェア構成を示すブ
ロック図である。γ補正および誤差拡散処理は中間調画
像に対してのみ行われるから、この図１９の構成は中間
調画像に対するデータ処理のための構成と言える。Ａ／
Ｄコンバータ１７（図１参照。）からの７ビットのイメ
ージデータＩＤは、ライン８０から第１の加算器８１お
よび第２の加算器８２の各入力端子Ａに与えられてい
る。この加算器８１，８２の入力端子Ａにはまた、メモ
リ１８からのデータがライン８３から入力されており、
またレジスタ９１で一旦保持されたメモリ１８からのデ
ータも与えられている。メモリ１８から読み出されたデ
ータはまた、リードレジスタ８４にも保持され、このリ
ードレジスタ８４の内容も、加算器８１，８２の入力端
子Ａに与え得るようになっている。FIG. 19 is a block diagram showing a specific hardware configuration for realizing the above-mentioned shading correction, filter processing, density adjustment processing, γ correction processing and error diffusion processing in common. Since the γ correction and the error diffusion processing are performed only on the halftone image, the configuration in FIG. 19 can be said to be a configuration for data processing on the halftone image. A /
The 7-bit image data ID from the D converter 17 (see FIG. 1) is supplied from a line 80 to each input terminal A of the first adder 81 and the second adder 82. The input terminals A of the adders 81 and 82 also receive data from the memory 18 from a line 83,
The data from the memory 18 once held in the register 91 is also given. The data read from the memory 18 is also held in a read register 84, and the contents of the read register 84 can be supplied to the input terminals A of the adders 81 and 82.

【００９９】第１の加算器８１の出力は、レジスタ９
０，９２，９３を経てその入力端子Ａに帰還されている
とともに、入力端子Ｂにそのまま帰還されている。さら
に、第１の加算器８１の出力は、ライン８５から除算回
路８６にも与えられている。この除算回路８６の出力
は、第１の加算器８１の入力端子Ｂに与えられている。
第１の加算器８１の出力はさらに、メモリ１８にアドレ
スを生成するためのアドレス生成部８７にも与えられて
いる。The output of the first adder 81 is
The signal is fed back to the input terminal A via 0, 92 and 93, and is fed back to the input terminal B as it is. Further, the output of the first adder 81 is also supplied from a line 85 to a division circuit 86. The output of the divider 86 is provided to the input terminal B of the first adder 81.
The first adder output 81 further also given to the address generator 87 for generating an address in the memory 18.

【０１００】一方、第２の加算器８２の出力は、レジス
タ９４を経て、誤差拡散処理における二値化判定のため
の二値化判定回路８８に入力されている。この二値化判
定回路８８から出力される二値データはレジスタ９９を
介して二値化出力回路４０（図２参照。）に入力され
る。また、二値化判定回路８８からは二値化時に生じる
二値化誤差がライン８９に導出され、この誤差はレジス
タ９７，９８を介して加算器８２の入力端子Ａに与えら
れる。二値化誤差はまた、レジスタ９７やライン１００
からも加算器８２の入力端子Ａに入力できるようになっ
ている。On the other hand, the output of the second adder 82 is input via a register 94 to a binarization judgment circuit 88 for binarization judgment in error diffusion processing. The binary data output from the binarization determination circuit 88 is input to the binarization output circuit 40 (see FIG. 2) via the register 99. Further, a binarization error generated at the time of binarization is derived from the binarization determination circuit 88 on a line 89, and this error is supplied to an input terminal A of the adder 82 via registers 97 and 98. The binarization error is also detected in the register 97 or the line 100.
Can also be input to the input terminal A of the adder 82.

【０１０１】第２の加算器８２の出力はまた、そのまま
入力端子Ｂに帰還されている。また、この出力は、レジ
スタ９５，９６を経て入力端子Ｂに帰還されている。さ
らに、第２の加算器８２の出力は、二値化判定回路８８
にも与えられている。図２０および図２１は動作を説明
するためのタイミングチャートである。先ず図２０を参
照して、シェーディング補正処理、フィルタ処理および
濃度調整処理について説明する。図２０において、(a)
は処理動作を規定するクロック信号ＣＬＫを示し、(b)
はＡ／Ｄコンバータ１７から１画素毎に入力されるイメ
ージＩＤを示し、(c) は処理内容を表し、(d) はメモリ
１８からの読出データを示し、(e) はメモリ１８への書
込データを示し、(f) はアドレス生成回路８７が内部に
有するアドレスカウンタ４１（図２参照。）の発生値を
示し、(g) はリードレジスタ８４の保持内容を示してい
る。さらに、(h) は除算回路８６における被除数データ
を表し、(i) は除数データを表し、(j) は除算データを
表している。また、(k) は第１の加算器８１の入力端子
Ａから取り込まれるデータを表し、(l) は入力端子Ｂか
ら取り込まれるデータを表し、(m) はその出力データを
表している。さらに、(n),(o),(p),(q) はそれぞれレジ
スタ９０，９１，９２，９３の保持内容を表している。The output of the second adder 82 is also fed back to the input terminal B as it is. This output is fed back to the input terminal B via the registers 95 and 96. Further, the output of the second adder 82 is output to a binarization determination circuit 88.
Has also been given. 20 and 21 are timing charts for explaining the operation. First, the shading correction processing, the filter processing, and the density adjustment processing will be described with reference to FIG. In FIG. 20, (a)
Indicates a clock signal CLK that defines the processing operation, and (b)
Represents the image ID inputted for each pixel from the A / D converter 17, (c) represents the processing content, (d) represents the data read out from the memory 18, and (e) represents the write data to the memory 18. (F) shows the value generated by the address counter 41 (see FIG. 2) included in the address generation circuit 87, and (g) shows the contents held in the read register 84. Further, (h) represents dividend data in the division circuit 86, (i) represents divisor data, and (j) represents division data. Also, (k) represents data taken in from the input terminal A of the first adder 81, (l) represents data taken in from the input terminal B, and (m) represents its output data. Further, (n), (o), (p), and (q) represent the contents held in the registers 90, 91, 92, and 93, respectively.

【０１０２】はじめに、メモリ１８に関連する動作につ
いて、下記表３を参照して説明する。First, the operation related to the memory 18 will be described with reference to Table 3 below.

【０１０３】[0103]

【表３】 [Table 3]

【０１０４】各画素に対する処理は、第１サイクルから
第８サイクルまでの８サイクルで終了する。第１サイク
ル（ＷＳＴ）では、メモリ１８から白基準データＷＳＴ
が読み出され、アドレスカウンタ４１の値は現時点の値
から−２だけデクリメントされる。第２サイクル（Ａ）
では、シェーディング補正後のデータがメモリ１８から
読み出され、アドレスカウンタ４１の値は変化させられ
ない。この第２サイクル（Ａ）で読み出されるシェーデ
ィング補正後のデータは、図５において頭文字Ａを付し
て示した前々ラインのデータである。The processing for each pixel ends in eight cycles from the first cycle to the eighth cycle. In the first cycle (WST), the white reference data WST
Is read out, and the value of the address counter 41 is decremented by -2 from the current value. Second cycle (A)
Then, the data after the shading correction is read from the memory 18 and the value of the address counter 41 is not changed. The data after the shading correction read in the second cycle (A) is the data of the line before the front line indicated by the initial letter A in FIG.

【０１０５】第３サイクル（Ｂ）では、シェーディング
補正後のデータの書込が行われ、アドレスカウンタ４１
の値は−１デクリメントされる。このとき書き込まれる
データは、図５において頭文字Ｂを付して示す現ライン
のデータである。第４サイクル（Ｘ）では、第２サイク
ル（Ａ）と同様にシェーディング補正後のデータの読出
が行われ、アドレスカウンタ４１の値は変化しない。こ
の第４サイクル（Ｘ）で読み出されるデータは、図５に
おいて頭文字Ｘを付して示した前ラインのデータであ
る。In the third cycle (B), data after shading correction is written, and the address counter 41
Is decremented by -1. The data written at this time is the data of the current line indicated by the initial B in FIG. In the fourth cycle (X), similarly to the second cycle (A), the data after the shading correction is read, and the value of the address counter 41 does not change. The data read in the fourth cycle (X) is the data of the previous line indicated by the initial X in FIG.

【０１０６】第５サイクル（ＲＧｎ）では、誤差拡散処
理において生成された上記第(16)式の累積誤差値ＲＧｎ
がメモリ１８に書き込まれる。このときアドレスカウン
タ４１の値は、＋３インクリメントされる。第６サイク
ル（ＲＧｍ）では、前ラインの誤差拡散処理において得
られた上記第(11)式の累積誤差値ＲＧｍがメモリ１８か
ら読み出され、アドレスカウンタ４１の値は変化させら
れない。In the fifth cycle (RGn), the accumulated error value RGn of the above equation (16) generated in the error diffusion process is obtained.
Is written to the memory 18. At this time, the value of the address counter 41 is incremented by +3. In the sixth cycle (RGm), the accumulated error value RGm of the above equation (11) obtained in the error diffusion processing of the previous line is read from the memory 18, and the value of the address counter 41 is not changed.

【０１０７】第７サイクル（ＢＳＴ）では、黒基準デー
タＢＳＴが読み出される。このとき、アドレスカウンタ
４１の値は不変とされる。第８サイクル（ＧＯＵＴ）で
は、γ補正テーブル（図６参照。）から生成されるγ補
正後のデータＧＯＵＴの読込が行われ、アドレスカウン
タ４１の値が＋１インクリメントされる。In the seventh cycle (BST), black reference data BST is read. At this time, the value of the address counter 41 remains unchanged. In the eighth cycle (GOUT), the data GOUT after the γ correction generated from the γ correction table (see FIG. 6) is read, and the value of the address counter 41 is incremented by +1.

【０１０８】イメージデータＩＤは、第１画素のイメー
ジデータＩＤ１から順に、ＩＤ１，ＩＤ２，・・・・の順に
与えられる。図２０には第８画素目のイメージデータＩ
Ｄ８からが表されている。第８画素目のイメージＩＤ８
の入力される期間に、先ず、第１サイクル（ＷＳＴ）で
は、アドレスカウンタ４１が指示する第９番目の画素に
対応してメモリ１８に記憶されている黒基準データＷＳ
Ｔ９が読み出される。この読み出されたデータはクロッ
ク信号ＣＬＫの立ち上がりでレジスタ９１に保持され
る。The image data ID is given in the order of ID1, ID2,... From the image data ID1 of the first pixel. FIG. 20 shows the image data I of the eighth pixel.
D8 is shown. Image ID 8 of the 8th pixel
In the first cycle (WST), first, in the first cycle (WST), the black reference data WS stored in the memory 18 corresponding to the ninth pixel indicated by the address counter 41 is stored.
T9 is read. The read data is held in the register 91 at the rise of the clock signal CLK.

【０１０９】アドレスカウンタ４１の指示値は−２だけ
デクリメントされて「７」となり、第２サイクル（Ａ）
では、前々ラインの第７画素目のシェーディング補正後
のデータＡ７が読み出される。このデータＡ７は、リー
ドレジスタ８４に保持され、さらに、第１の加算器８１
の一方の入力端子Ａに与えられる。加算器８１の他方の
入力端子Ｂには、除算回路８６から出力される現ライン
の第７画素目に対応したシェーディング補正後のデータ
ＳＯＵＴ７がデータＢ７として与えられる。これによ
り、第７番目の画素に対して前々ラインのデータＡ７と
現ラインのデータＢ７との和（Ａ７＋Ｂ７）が加算器８
１の出力端子に導出される。The indicated value of the address counter 41 is decremented by -2 to "7", and the second cycle (A)
Then, the data A7 after the shading correction of the seventh pixel of the line two lines before is read out. This data A7 is held in the read register 84, and furthermore, the first adder 81
To one input terminal A. To the other input terminal B of the adder 81, data SOUT7 after shading correction corresponding to the seventh pixel of the current line output from the division circuit 86 is given as data B7. Thus, the sum (A7 + B7) of the data A7 of the line before the previous line and the data B7 of the current line is added to the adder 8 for the seventh pixel.
1 output terminal.

【０１１０】第２サイクル（Ａ）ではアドレスカウンタ
４１の指示値は「７」に保たれ、第３サイクル（Ｂ）で
は、第７画素目に対応したシェーディング補正後データ
ＳＯＵＴ７が、データＡ７が記憶されていた位置に格納
される。すなわち、前々ラインのシェーディング補正後
のデータが読み出された記憶アドレスに、現ラインのシ
ェーディング補正後のデータが書き込まれる。In the second cycle (A), the indicated value of the address counter 41 is kept at “7”, and in the third cycle (B), the data SOUT7 after shading correction corresponding to the seventh pixel and the data A7 are stored. It is stored in the position where it was done. That is, the storage address data is read after Shedin grayed compensation of the second previous line, data after the shading correction of the current line is written.

【０１１１】第１の加算器８１における上記の（Ａ７＋
Ｂ７）の演算は、第３サイクル（Ｂ）に行われる。この
演算は、上述のフィルタ処理における画素データＡ_n と
Ｂ_nとの加算に相当する。この第３サイクル（Ｂ）にお
ける加算演算のビット計算式は、図２２に示されてい
る。すなわち、７ビットのデータＡと７ビットのデータ
Ｂとが加算されて、８ビットのデータ（Ａ＋Ｂ）が得ら
れる。なお、図において、Ａ(0),Ａ(1),・・・・, Ｂ(0),Ｂ
(1),・・・・, Ａ＋Ｂ(0),Ａ＋Ｂ(1),・・・・などは、各ビット
毎の「０」または「１」のデータを表す。In the first adder 81, the above (A7 +
The calculation of B7) is performed in the third cycle (B). This operation is equivalent to the sum of the pixel data A _n and B _n in the filter processing described above. The bit calculation formula for the addition operation in the third cycle (B) is shown in FIG. That is, 7-bit data A and 7-bit data B are added to obtain 8-bit data (A + B). In the figure, A (0), A (1),..., B (0), B
.., A + B (0), A + B (1),... Represent “0” or “1” data for each bit.

【０１１２】さて、イメージデータＩＤ８に対する第３
サイクル（Ｂ）で得られた加算値（Ａ７＋Ｂ７）は、第
４サイクル（Ｘ）において、データレジスタ９０に格納
されるとともに、加算器８１の入力端子Ｂに与えられ
る。この第４サイクル（Ｘ）では、データレジスタ９３
に保持されていたデータ（Ａ５＋Ｂ５）が第１の加算器
８１の入力端子Ａに取り込まれる。すなわち、第４サイ
クル（Ｘ）では、第７画素目に対応したデータ（Ａ７＋
Ｂ７）がデータレジスタ９０に保持されており、第６画
素目に対応したデータ（Ａ６＋Ｂ６）がデータレジスタ
９２に保持されており、第５画素目に対応したデータ
（Ａ５＋Ｂ５）がデータレジスタ９３に保持されてい
る。したがって、データＡ７，Ｂ７が図５のデータ
Ａ_n ，Ｂ_n に相当するとすれば、データＡ５，Ｂ５はそ
れぞれデータＡ_n-2 ，Ｂ_n-2 に対応する。Now, for the image data ID8, the third
The added value (A7 + B7) obtained in the cycle (B) is stored in the data register 90 and supplied to the input terminal B of the adder 81 in the fourth cycle (X). In the fourth cycle (X), the data register 93
(A5 + B5) held in the first adder 81 is taken into the input terminal A of the first adder 81. That is, in the fourth cycle (X), the data corresponding to the seventh pixel (A7 +
B7) is held in the data register 90, the data (A6 + B6) corresponding to the sixth pixel is held in the data register 92, and the data (A5 + B5) corresponding to the fifth pixel is held in the data register 93. Have been. Accordingly, the data A _n data A7, B7 in FIG. 5, if corresponding to B _n, the data A5, B5, respectively correspond to the data _{A n-2, B n-} 2.

【０１１３】第１の加算器８１での加算結果である下記
第(17)式の４ＡＶは出力端子に導出される。 ４ＡＶ＝（Ａ７＋Ｂ７）＋（Ａ５＋Ｂ５） ・・・・ (17) この加算演算のビット計算式は、図２２に示されてお
り、データ（Ａ７＋Ｂ７）に相当する８ビットのデータ
（Ａ＋Ｂ）と、データ（Ａ５＋Ｂ６）に相当するデータ
（Ａ＋Ｂ）′とが加算され、９ビットの加算結果４ＡＶ
が得られる。この９ビットのデータ４ＡＶは、加算対象
となった４画素のデータＡ７，Ｂ７，Ａ５，Ｂ５の平均
値ＡＶの４倍に相当する。The 4AV of the following equation (17), which is the result of addition in the first adder 81, is derived to the output terminal. 4AV = (A7 + B7) + (A5 + B5) ···· (17) bit calculation expression for this addition operation is shown in FIG. 2 2, and 8 bits of data corresponding to the data (A7 + B7) (A + B), Data (A + B) 'corresponding to data (A5 + B6) is added, and the 9-bit addition result 4AV
Is obtained. The 9-bit data 4AV corresponds to four times the average value AV of the data A7, B7, A5, and B5 of the four pixels to be added.

【０１１４】第３サイクル（Ｂ）ではアドレスカウンタ
４１の値が−１デクリメントされるから、第４サイクル
（Ｘ）では、第６画素目のシェーディング補正後のデー
タＸ６が目１８から読み出される。このデータＸ６は、
データＡ７，Ｂ７が図５のデータＡ_n ，Ｂ_n に対応する
とき、データＸ_n-1 に相当する。メモリ１８から読み出
されたデータＸ６は、第５サイクル（ＲＧｎ）において
リードレジスタ８４から第１の加算器８１の入力端子Ａ
に与えられる。このとき、後述するビット操作により、
データＸ６を２倍したデータ２Ｘ６が入力端子Ａに与え
られることになる。また、入力端子Ｂには、第４サイク
ル（Ｘ）における加算器８１の出力である４ＡＶを後述
のビット操作により２で除した値２ＡＶが入力される。
このとき入力される２ＡＶは反転して入力され、したが
って、加算器８１では、下記第(18)式の演算が行われ
る。In the third cycle (B), the value of the address counter 41 is decremented by -1. Therefore, in the fourth cycle (X), the data X6 after the shading correction of the sixth pixel is read from the eye 18. This data X6 is
When data A7, B7 correspond to the data A _n, B _n in FIG. 5, corresponds to the data X _n-1. The data X6 read from the memory 18 is supplied from the read register 84 to the input terminal A of the first adder 81 in the fifth cycle (RGn).
Given to. At this time, by a bit operation described later,
The data 2X6 which is twice the data X6 is given to the input terminal A. Further, a value 2AV obtained by dividing 4AV, which is the output of the adder 81 in the fourth cycle (X), by 2 by a bit operation described later is input to the input terminal B.
At this time, the input 2AV is inverted and input. Therefore, the adder 81 performs the operation of the following equation (18).

【０１１５】[0115]

【数９】 (Equation 9)

【０１１６】この第(18)式と上述の第(3) 式とを比較す
ることにより、上記第(18)式の値は、前ラインの第６番
目の画素に対応した差分Ｓに他ならないことが理解され
る。第５サイクル（ＲＧｎ）におけるビット計算式は、
図２２に示されているとおりである。すなわち、第４サ
イクル（Ｘ）で演算されたデータ４ＡＶは、反転され
（図２２中においてオーバーラインを付して示す。）、
さらに１ビットだけ下位側にシフトされ、これによりデ
ータ−２ＡＶが作成される。そして、データ４ＡＶの最
下位ビットＡＶ(0) がデータＸ６に相当するデータＸの
下位に付け足され、これによりデータＸを２倍したデー
タ２Ｘが作成される。そして、データ２Ｘとデータ−２
ＡＶとの加算が行われ、上記第(18)式で示された演算に
より、９ビットの差分Ｓが得られる。By comparing the expression (18) with the above expression (3), the value of the expression (18) is nothing but the difference S corresponding to the sixth pixel of the previous line. It is understood that. The bit calculation formula in the fifth cycle (RGn) is as follows:
It is as shown in Figure 2 2. That is, the data 4AV calculated by the fourth cycle (X) is inverted (shown denoted by the overline in a 2 2.),
The data is further shifted down by one bit, whereby data-2AV is created. Then, the least significant bit AV (0) of the data 4AV is added to the lower part of the data X corresponding to the data X6, whereby data 2X which is twice the data X is created. Then, data 2X and data-2
The addition with the AV is performed, and a 9-bit difference S is obtained by the calculation represented by the above equation (18).

【０１１７】なお、上記のデータ４ＡＶおよびデータＸ
に対するビット操作により、上記第(3) 式の乱数（Ｒ１
＋Ｒ２−１）が生じる。このようにして演算された差分
Ｓは、次の第６サイクル（ＲＧｍ）において、加算器８
１の入力端子Ｂに与えられ、（Ｘ６＋Ｓ）が演算され
る。そして、差分値Ｓおよび加算結果（Ｘ６＋Ｓ）の値
に応じて、上記表１に示されたデータ加工方法に適合す
るようにデータが選択され、選択されたデータが第７サ
イクル（ＢＳＴ）において、フィルタ処理後のデータＦ
ＯＵＴ６としてデータレジスタ９０に書き込まれること
になる。Note that the above data 4AV and data X
By performing a bit operation on, the random number (R1
+ R2-1). The difference S thus calculated is added to the adder 8 in the next sixth cycle (RGm).
1 (X6 + S). Then, data is selected in accordance with the difference value S and the value of the addition result (X6 + S) so as to conform to the data processing method shown in Table 1, and the selected data is obtained in the seventh cycle (BST ) . Data F after filtering
This is written to the data register 90 as OUT6.

【０１１８】第６サイクル（ＲＧｍ）でのビット計算
は、図２２に示されているように、第５サイクルで作成
されたデータＳの下位７ビットと７ビットのデータＸと
を加算するようにして行われる。これにより、８ビット
のデータＸＳが得られる。フィルタ処理後のデータＦＯ
ＵＴ６はまた、第７サイクル（ＢＳＴ）において加算器
８１の入力端子Ｂにも与えられる。このとき、加算器８
１の入力端子Ａには、フィルタ処理されたデータＦＯＵ
Ｔ６の画素位置に対応する濃度補正データＷＤが与えら
れる。[0118] Bit calculations in the sixth cycle (RGm), as shown in FIG. 2 2, so that adding the low-order 7 bits and 7 bits of data X of the data S created in the fifth cycle It is done. Thus, 8-bit data XS is obtained. Data FO after filtering
UT6 is also applied to the input terminal B of Oite adder 81 to the seventh cycle (BST). At this time, the adder 8
1 is connected to the input terminal A of the filtered data FOU.
The density correction data WD corresponding to the pixel position of T6 is given.

【０１１９】このため、加算器８１の出力は、図８など
に示された濃度調整処理が施された下記第(19)式のデー
タＷＯＵＴ６となる。 ＷＯＵＴ６＝ＦＯＵＴ６＋ＷＤ ・・・・ (19) このデータＷＯＵＴ６に基づいて後述のγ補正が行わ
れ、γ補正後のデータＧＯＵＴが得られる。Therefore, the output of the adder 81 is the data WOUT6 of the following equation (19) subjected to the density adjustment processing shown in FIG. WOUT6 = FOUT6 + WD (19) Based on the data WOUT6, γ correction described below is performed, and data GOUT after γ correction is obtained.

【０１２０】濃度調整のための上記第(19)式の加算演算
は第７サイクル（ＢＳＴ）で行われ、γ補正は第８サイ
クル（ＧＯＵＴ）で行われる。この第７および第８サイ
クルでのビット計算式は、図２３に示すとおりである。
第８サイクル（ＧＯＵＴ）では、アドレスカウンタ４１
の値は「９」であるから、第９番目の画素と組み合わせ
て記憶された黒基準データＢＳＴ９がメモリ１８から読
み出される。加算器８１の入力端子Ｂには、図１９には
図示されていないレジスタからオフセットＯＦＦＳＥＴ
が反転されて与えられる。そして ＢＳＴ′９＝ＢＳＴ９−ＯＦＦＳＥＴ ・・・・ (20) が演算される。The addition operation of the above equation (19) for density adjustment is performed in the seventh cycle (BST), and the γ correction is performed in the eighth cycle (GOUT). The bit calculation formulas in the seventh and eighth cycles are as shown in FIG.
In the eighth cycle ( GOUT ), the address counter 41
Is "9", the black reference data BST9 stored in combination with the ninth pixel is read from the memory 18. The input terminal B of the adder 81 has an offset OFFSET from a register not shown in FIG.
Are given inverted. Then, BST'9 = BST9-OFFSET (20) is calculated.

【０１２１】第８サイクル（ＧＯＵＴ）における加算器
８１でのビット計算式は、図２４に示されている。すな
わち、黒基準データＢＳＴ９に相当する７ビットのデー
タＢＳＴから７ビットのオフセットＯＦＦＳＥＴが減じ
られ、データＢＳＴ′９に相当する８ビットのデータＢ
ＳＴ′が得られる。この演算された値ＢＳＴ′９は、図
２０に示すように、第９番目の画素のイメージデータＩ
Ｄ９に対応した第１サイクル（ＷＳＴ）において、加算
器８１の入力端子Ｂに与えられ、またデータレジスタ９
０に保持される。この第１サイクル（ＷＳＴ）では、デ
ータレジスタ９１に保持されている白基準データＷＳＴ
９が加算器８１の入力端子Ａに与えられる。そして、加
算器８１では、下記第(21)式に示す演算が行われること
になる。FIG. 24 shows a bit calculation formula in the adder 81 in the eighth cycle ( GOUT ). That is, the 7-bit offset OFFSET is subtracted from the 7-bit data BST corresponding to the black reference data BST9, and the 8-bit data BST corresponding to the data BST'9 is subtracted.
ST ′ is obtained. The calculated value BST'9 is, as shown in FIG. 20, the image data I of the ninth pixel.
In the first cycle (WST) corresponding to D9, the signal is applied to the input terminal B of the adder 81 and the data register 9
It is kept at 0. In the first cycle (WST), the white reference data WST held in the data register 91 is
9 is given to the input terminal A of the adder 81. Then, the adder 81 performs the operation shown in the following equation (21).

【０１２２】 ＷＳＴ９−ＢＳＴ′９ ・・・・ (21) この第１サイクル（ＷＳＴ）におけるビット計算は、図
２４に示されているとおりである。すなわち、データＷ
ＳＴ９に相当する７ビットのデータＷＳＴからデータＢ
ＳＴ′９に相当する７ビットのデータＢＳＴ′が減じら
れ、８ビットのデータ（Ｗ−Ｂ′）が得られる。このデ
ータ（Ｗ−Ｂ′）は、上記第(21)式の値（ＷＳＴ９−Ｂ
ＳＴ′９）に相当する。WST9−BST′9 (21) The bit calculation in the first cycle (WST) is as shown in FIG. That is, the data W
From 7-bit data WST corresponding to ST9 to data B
7-bit data BST 'corresponding to ST'9 is reduced, and 8-bit data (WB') is obtained. This data (WB ′) is calculated by using the value (WST9−B) of the above equation (21).
ST'9).

【０１２３】続く第２サイクル（Ａ）では、図２０に示
すように、上記第(21)式の値は、除算回路８６に除数デ
ータとして取り込まれる。また、加算器８１の入力端子
Ｂには、データレジスタ９０からの値ＢＳＴ′９が与え
られる。その一方で、入力端子Ａには、イメージデータ
ＩＤ９が取り込まれる。そして、下記第(22)式の演算が
行われる。In the subsequent second cycle (A), the value of the above equation (21) is taken into the division circuit 86 as divisor data as shown in FIG. The value BST'9 from the data register 90 is given to the input terminal B of the adder 81. On the other hand, the input terminal A receives the image data ID9. Then, the calculation of the following equation (22) is performed.

【０１２４】 ＩＤ９−ＢＳＴ′９ ・・・・ (22) この演算のビット計算式は、図２４に示すとおりであ
る。すなわち、イメージデータＩＤ９に相当する７ビッ
トのデータＩＤから、データＢＳＴ′９に相当する７ビ
ットのデータＢＳＴ′が減じられ、８ビットのデータ
（Ｉ−Ｂ′）が得られる。このデータ（Ｉ−Ｂ′）は、
上記第(22)式のデータ（ＩＤ９−ＢＳＴ′９）に相当す
る。ID9-BST'9 (22) The bit calculation formula for this operation is as shown in FIG. That is, 7-bit data BST 'corresponding to data BST'9 is subtracted from 7-bit data ID corresponding to image data ID9, and 8-bit data (IB') is obtained. This data (IB ′) is
This corresponds to the data (ID9-BST'9) of the above equation (22).

【０１２５】続く第３サイクル（Ｂ）において、上記第
(22)式の値は、第２０図に示されているように、被除数
データとして除算回路８６に取り込まれることになる。
そして、クロックＣＬＫが７個入力される期間に、下記
第(23)式で示す除算が行われ、その除算結果が第９番目
の画素に対するシェーディング補正後のデータＳＯＵＴ
９とされる。In the subsequent third cycle (B),
The value of the equation (22) is taken into the division circuit 86 as dividend data as shown in FIG.
Then, during the period in which seven clocks CLK are input, the division represented by the following expression (23) is performed, and the result of the division is the data SOUT after shading correction for the ninth pixel
9 is assumed.

【０１２６】[0126]

【数１０】 (Equation 10)

【０１２７】この第(23)式の値がシェーディング補正を
施した値であることは、上記の第(1) 式との比較から明
らかであろう。さて、このシェーディング補正後のデー
タＳＯＵＴ９は、第１０画素目のイメージデータＩＤ１
０に対する第３サイクル（Ｂ）において、メモリ１８に
書き込まれる。このときのデータ書込位置は、その直前
にフィルタ処理のために読み出された前々ラインのシェ
ーディング補正後のデータＡ９の読出位置である。It will be apparent from the comparison with the above-mentioned equation (1) that the value of the equation (23) is a value subjected to shading correction. The data SOUT9 after the shading correction is the image data ID1 of the tenth pixel.
In the third cycle (B) for 0, data is written to the memory 18. The data writing position at this time is a reading position of the data A9 after shading correction of the line before the previous line that was read immediately before for the filtering process.

【０１２８】上記第(23)式の除算演算のビット計算式
は、図２４に示されているとおりである。すなわち、第
２サイクルで得られたデータ（Ｉ−Ｂ′) の下位７ビッ
ト分をとり、その下位側に１ビット付加して全体で８ビ
ットのデータを作成する。そして、この８ビットのデー
タ（Ｉ−Ｂ′）から第１サイクルで演算されたデータ
（Ｗ−Ｂ′）の下位７ビットを減じる。この減算の結果
として、第１〜第８ビットには８ビットのデータＤＩＶ
が得られ、第９ビット目には減算が可能であったかどう
かに応じて「１」または「０」のデータＳＯＵＴ(k)
（ただし、０≦ｋ≦７である。）が得られる。The bit calculation formula for the division operation of the above formula (23) is as shown in FIG. That is, the lower 7 bits of the data (IB ′) obtained in the second cycle are taken, and one bit is added to the lower side to create 8-bit data as a whole. Then, the lower 7 bits of the data (WB ′) calculated in the first cycle are subtracted from the 8-bit data (IB ′). As a result of this subtraction, the first to eighth bits contain 8-bit data DIV.
And the data SOUT (k) of “1” or “0” according to whether the ninth bit can be subtracted or not.
(Where 0 ≦ k ≦ 7) is obtained.

【０１２９】そして、減算が可能であったときには、減
算結果を上位側に１ビットシフトさせたデータから除数
データ（Ｗ−Ｂ′）を減じ、減算ができなかったときに
は、減算の対象となったデータ（Ｉ−Ｂ′）を１ビット
上位側にシフトして再び減算の対象として用いる。この
ような動作を７回に渡って繰り返し、各減算演算におい
て得られるデータＳＯＵＴ(k) を蓄積していくことによ
り、７ビットのデータＳＯＵＴが得られる。このデータ
ＳＯＵＴは上記第(23)式のデータＳＯＵＴ９に相当し、
シェーディング補正後のデータとなる。When the subtraction is possible, the divisor data (WB ′) is subtracted from the data obtained by shifting the result of the subtraction by 1 bit to the upper side. When the subtraction is not possible, the subtraction is performed. The data (IB ′) is shifted to the upper side by one bit and used again as a target for subtraction. Such an operation is repeated seven times, and the data SOUT (k) obtained in each subtraction operation is accumulated, thereby obtaining 7-bit data SOUT. This data SOUT corresponds to the data SOUT9 of the above equation (23),
This is the data after shading correction.

【０１３０】次に、図２１のタイミングチャートを参照
して、γ補正処理および誤差拡散処理について説明す
る。図２１において、(a) 〜(g) の内容は図２０(a) 〜
(g) と同一である。そして、(r) には第２の加算器８２
の入力端子Ａに与えられるデータが示されており、(s)
にはその入力端子Ｂに与えられるデータが示されてお
り、(t) にはその出力端子に導出される演算結果のデー
タが示されている。さらに、(u),(v),(w),(x),(y),(z)
にはレジスタ９４，９５，９６，９７，９８，９９の保
持データがそれぞれ示されている。Next, the γ correction processing and the error diffusion processing will be described with reference to the timing chart of FIG. In FIG. 21, the contents of (a) to (g) are shown in FIG.
Same as (g). (R) has a second adder 82
The data given to the input terminal A of FIG.
Shows the data supplied to the input terminal B, and (t) shows the data of the operation result derived to the output terminal. Furthermore, (u), (v), (w), (x), (y), (z)
Shows data held in the registers 94, 95, 96, 97, 98, and 99, respectively.

【０１３１】第９番目の画素に対応したイメージデータ
ＩＤ９に対する第７サイクル（ＢＳＴ）で加算器８１か
ら濃度調整後のデータＷＯＵＴ７（図２０参照。）が出
力さされると、アドレス生成部８７はγ補正テーブルの
アドレスを生成する。濃度調整後のデータＷＯＵＴ７は
上述のようにγ補正テーブルのアドレスの一部をなす。When the data WOUT7 after the density adjustment (see FIG. 20) is output from the adder 81 in the seventh cycle (BST) for the image data ID9 corresponding to the ninth pixel, the address generation section 87 sets the γ value. Generate the address of the correction table. The data WOUT7 after the density adjustment forms a part of the address of the gamma correction table as described above.

【０１３２】これにより、第８サイクル（ＧＯＵＴ）で
は、メモリ１８からγ補正後のデータＧＯＵＴ７が読み
出され、γ補正が達成される（図２３参照。）。γ補正
後のデータＧＯＵＴ７は、第１０画素目のイメージデー
タＩＤ１０に対応した第１サイクル（ＷＳＴ）におい
て、誤差拡散処理における注目画素のデータＧＯＵＴ
（Ｘ７）としてリードレジスタ８４から、第２の加算器
８２の入力端子Ａに入力される。このとき、加算器８２
の入力端子Ｂには、その出力端子から累積誤差ＲＧ（A6
〜A9+X5+X6）が与えられる。Thus, in the eighth cycle (GOUT), the data GOUT7 after the γ correction is read from the memory 18 and the γ correction is achieved (see FIG. 23). In the first cycle (WST) corresponding to the image data ID10 of the tenth pixel, the data GOUT7 after the γ correction is the data GOUT of the pixel of interest in the error diffusion processing.
(X7) is input from the read register 84 to the input terminal A of the second adder 82. At this time, the adder 82
Has an accumulated error RG (A6
~ A9 + X5 + X6) .

【０１３３】この累積誤差ＲＧは、上記第(11)式に示さ
れた累積誤差ＲＧ（ｉ）に相当する。すなわち、データ
ＧＯＵＴ（Ｘ７）に対応する画素が図１８における注目
画素Ａである場合における周辺画素データＧ，Ｆ，Ｅ，
Ｄ，Ｃ，Ｂの各発生誤差ＨＧに誤差拡散係数を乗じた値
を加算した値である。データＧＯＵＴ（Ｘ７）は入力さ
れるイメージデータＩＤを現ラインのデータとすると、
前ラインの第７画素目に相当する。The accumulated error RG corresponds to the accumulated error RG ( i ) shown in the above equation (11). That is, when the pixel corresponding to the data GOUT (X7) is the target pixel A in FIG. 18, the peripheral pixel data G, F, E,
This is a value obtained by adding a value obtained by multiplying each of the generated errors HG of D, C, and B by an error diffusion coefficient. Assuming that the input image data ID is data of the current line, the data GOUT (X7) is
This corresponds to the seventh pixel of the previous line.

【０１３４】より具体的に述べれば、前々ラインの第６
画素目のデータＡ６、第７画素目のデータＡ７、第８画
素目のデータＡ８および第９画素目のデータＡ９、なら
びに前ラインの第５画素目のデータＸ５および第６画素
目のデータＸ６に対してそれぞれ発生した二値化誤差Ｈ
Ｇに誤差拡散係数を乗じて加算した値が、第１サイクル
（ＷＳＴ）で入力される累積誤差ＲＧである。ＲＡＮＤ
は乱数である。この乱数ＲＡＮＤについては後述する。More specifically, the sixth line before the line
The pixel data A6, the seventh pixel data A7, the eighth pixel data A8 and the ninth pixel data A9, and the fifth pixel data X5 and the sixth pixel data X6 of the previous line Respectively generated binarization error H
The value obtained by multiplying G by the error diffusion coefficient and adding it is the cumulative error RG input in the first cycle (WST). RAND
Is a random number. This random number RAND will be described later.

【０１３５】上記の結果、第１サイクル（ＷＳＴ）およ
び第２サイクル（Ａ）では、加算器８２の出力端子に
は、下記第(24)式に示すデータＴ（Ｘ７）が導出され
る。 Ｔ（Ｘ７）＝ＧＯＵＴ（Ｘ７）＋ＲＧ ・・・・ (24) このようにして、誤差拡散処理における上記の〔処理
３〕が行われる。すなわち、上記のデータＴ（Ｘ７）
は、二値化判定対象となる第(13)式のＴ（Ａ）に相当す
る。As a result, in the first cycle (WST) and the second cycle (A), data T (X7) shown in the following equation (24) is derived from the output terminal of the adder 82. T (X7) = GOUT (X7) + RG (24) In this way, the above [Process 3] in the error diffusion process is performed. That is, the above data T (X7)
Is equivalent to T (A) in Expression (13) to be binarized.

【０１３６】この加算演算のビット計算式は、図２５に
示されている。すなわち、第１サイクル（ＷＳＴ）およ
び第２サイクル（Ａ）において、６ビットのデータＧＯ
ＵＴと８ビットのデータＲＧとが加算され、８ビットの
データＴが得られる。第３サイクル（Ｂ）では、上記の
データＴ（Ｘ７）が二値化判定回路８８に与えられて二
値化判定処理が行われ、二値化されたデータＢＩＮ（Ｘ
７）がレジスタ９９に保持される。一方、二値化判定回
路８８では、図２５に示されているように二値化閾値と
データＴ（Ｘ７）との比較に基づいて、データＴ（Ｘ
７）に対する二値化誤差データＨＧ（Ｘ７）が生成され
る。FIG. 25 shows the bit calculation formula for this addition operation. That is, in the first cycle (WST) and the second cycle (A), 6-bit data GO
The UT and the 8- bit data RG are added to obtain 8-bit data T. In the third cycle (B), the data T (X7) is supplied to the binarization determination circuit 88 to perform a binarization determination process, and the binarized data BIN (X
7) is held in the register 99. On the other hand, in the binarization determination circuit 88, as shown in FIG. 25, based on the comparison between the binarization threshold value and the data T (X7), the data T (X
7) Binary error data HG (X7) is generated.

【０１３７】この生成された二値化誤差データＨＧ（Ｘ
７）は、図２１に示されているように、加算器８２の入
力端子Ａに与えられる。このとき、入力端子Ｂには、レ
ジスタ９６の保持データＲＧ（Ｘ４＋Ｘ５）が与えられ
る。このデータＲＧ（Ｘ４＋Ｘ５）は、データＸ７に相
当する画素が図１８の画素Ａであるとき、図１８の画素
ＸおよびＣで発生した二値化誤差に誤差拡散係数を乗じ
て加算した値に相当する。The generated binary error data HG (X
7) is applied to the input terminal A of the adder 82, as shown in FIG. At this time, the data RG (X4 + X5) held in the register 96 is supplied to the input terminal B. This data RG (X4 + X5) corresponds to a value obtained by multiplying the binarization error generated in pixels X and C in FIG. 18 by an error diffusion coefficient when the pixel corresponding to data X7 is pixel A in FIG. I do.

【０１３８】すなわち、データＸ４，Ｘ５に相当する画
素での二値化誤差をそれぞれＨＧ（Ｘ４），ＨＧ（Ｘ
５）とすると、That is, the binarization errors at the pixels corresponding to the data X4 and X5 are represented by H G (X4) and H G (X
5)

【０１３９】[0139]

【数１１】 [Equation 11]

【０１４０】と表される。そして、二値化誤差ＨＧ（Ｘ
７）に誤差拡散係数１／８を乗じて、上記の累積誤差Ｒ
Ｇ（Ｘ４＋Ｘ５）を加算した値ＲＧ（Ｘ４＋Ｘ５＋Ｘ
７）が出力端子に導出される。第３サイクル（Ｂ）にお
けるビット計算式は、図２６に示されている。すなわ
ち、第２サイクル（Ａ）で生成された８ビットの二値化
誤差ＨＧ（Ｘ７）は、３ビットだけ下位側にシフトされ
て１／８倍の値とされた後に、８ビットの累積誤差であ
るＲＧ（Ｘ４＋Ｘ５）に加算される。これにより、下記
第(26)式で示す累積誤差ＲＧ（Ｘ４＋Ｘ５＋Ｘ７）が得
られる。このようにして、上記の〔処理５〕が行われる
ことになる。Is expressed as follows. Then, the binarization error HG (X
7) is multiplied by the error diffusion coefficient 1/8, and the above cumulative error R
G (X4 + X5) added value RG (X4 + X5 + X
7) is led out to the output terminal. The bit calculation formula in the third cycle (B) is shown in FIG. That is, the 8-bit binarization error HG (X7) generated in the second cycle (A) is shifted by 3 bits to the lower side to have a 1 / 8-fold value, and then has an 8-bit accumulated error. in Oh it is added to <br/> Ru RG (X4 + X5). As a result, a cumulative error RG (X4 + X5 + X7) represented by the following equation (26) is obtained. In this way, the above [Processing 5] is performed.

【０１４１】[0141]

【数１２】 (Equation 12)

【０１４２】演算された累積誤差ＲＧ（Ｘ４＋Ｘ５＋Ｘ
７）は、次に第４サイクル（Ｘ）において、加算器８２
の入力端子Ｂに与えられる。このとき入力端子Ａには、
レジスタ９８から前ラインの第６番目の画素での二値化
誤差ＨＧ（Ｘ６）が与えられる。この第４サイクル
（Ｘ）および第５サイクル（ＲＧｎ）では、第２６図に
ビット計算式を示すように、二値化誤差ＨＧ（Ｘ６）は
３ビットだけ下位側にシフトされて１／８倍の値とさ
れ、この値と累積誤差ＲＧ（Ｘ４＋Ｘ５＋Ｘ７）とが加
算される。これにより、下記第(27)式に示す累積誤差Ｒ
Ｇ（Ｘ４〜Ｘ７）が得られる。これにより、誤差拡散処
理における上記の〔処理６〕が行われる。The calculated cumulative error RG (X4 + X5 + X
7) next, in the fourth cycle (X), the adder 82
To the input terminal B. At this time, the input terminal A
The binarization error HG (X6) at the sixth pixel of the previous line is given from the register 98. In the fourth cycle (X) and the fifth cycle (RGn), the binarization error HG (X6) is shifted by 3 bits to the lower side to be 1/8 times as shown in the bit calculation formula in FIG. , And this value and the accumulated error RG (X4 + X5 + X7) are added. As a result, the cumulative error R shown in the following equation (27) is obtained.
G (X4-X7) is obtained. Thus, the above [Process 6] in the error diffusion process is performed.

【０１４３】[0143]

【数１３】 (Equation 13)

【０１４４】この演算された累積誤差ＲＧ（Ｘ４〜Ｘ
７）は、レジスタ９４に書き込まれるとともに、メモリ
１８に書き込まれ、現ラインの画素についての誤差拡散
処理が行われるときに用いられる。第６サイクル（ＲＧ
ｍ）では、レジスタ９７に保持されているデータＸ７に
対応した二値化誤差ＨＧ（Ｘ７）が加算器８２に入力端
子Ａに与えられる。そして、レジスタ９８に保持されて
いるデータＸ６に対応する二値化誤差ＨＧ（Ｘ６）が入
力端子Ｂに与えられる。そして、図２５に示されたビッ
ト計算により、下記第(28)式で示す累積誤差ＲＧ（Ｘ６
＋Ｘ７）が演算される。これにより、上述の〔処理１〕
が行われることになる。The calculated cumulative error RG (X4 to X
7) is written to the register 94 and also to the memory 18 and is used when an error diffusion process is performed on the pixels of the current line. 6th cycle (RG
In m), the binarization error HG (X7) corresponding to the data X7 held in the register 97 is supplied to the adder 82 to the input terminal A. Then, the binarization error HG (X6) corresponding to the data X6 held in the register 98 is given to the input terminal B. Then, by the bit calculation shown in FIG. 25, the accumulated error RG (X6
+ X7) is calculated. Thereby, the above-mentioned [Process 1]
Will be performed.

【０１４５】[0145]

【数１４】 [Equation 14]

【０１４６】得られた累積誤差ＲＧ（Ｘ６＋Ｘ７）は、
図２１に示されているように、次の第７サイクル（ＢＳ
Ｔ）において加算器８２の入力端子Ｂに与えられる。こ
のとき入力端子Ａには、現に入力されているイメージデ
ータＩＤに相当するラインを現ラインとして、前々ライ
ンの画素に対して誤差拡散処理が行われた際に求められ
た累積誤差ＲＧ（Ａ７〜Ａ１０）が与えられる。この累
積誤差ＲＧ（Ａ７〜Ａ１０）は、第６サイクル（ＲＧ
ｍ）において、メモリ１８からデータＲＧｍとして読み
出され、第７サイクル（ＢＳＴ）において、リードレジ
スタ８４から加算器８２の入力端子Ａに与えられるもの
である。The obtained cumulative error RG (X6 + X7) is
As shown in FIG. 21, the next seventh cycle (BS
At T), it is given to the input terminal B of the adder 82. At this time, a line corresponding to the currently input image data ID is set to the input terminal A as a current line, and the accumulated error RG (A7 To A10). This accumulated error RG (A7 to A10) is calculated in the sixth cycle (RG
m), the data is read out from the memory 18 as data RGm, and supplied to the input terminal A of the adder 82 from the read register 84 in the seventh cycle (BST).

【０１４７】累積誤差ＲＧ（Ａ７〜Ａ１０）は、次に誤
差拡散処理を施すべきデータＸ８に対応したデータであ
る。すなわち、前ラインの第８画素目のデータＸ８が、
図１８の画素Ａに相当するとすれば、画素Ｇ，Ｆ，Ｅ，
Ｄに相当する前々ラインの第７画素目から第１０画素目
のデータＡ７〜Ａ１０での二値化誤差の累積値が累積誤
差ＲＧ（Ａ７〜Ａ１０）である。具体的には、データＡ
７〜Ａ１０に対応する二値化誤差をそれぞれＨＧ（Ａ
７），ＨＧ（Ａ８），ＨＧ（Ａ９），ＨＧ（Ａ１０）と
すれば、累積誤差ＲＧ（Ａ７〜Ａ１０）は下記第(29)式
の値となる。The accumulated error RG (A7 to A10) is data corresponding to the data X8 to be subjected to error diffusion processing next. That is, the data X8 of the eighth pixel of the previous line is
If it corresponds to pixel A in FIG. 18, pixels G, F, E,
The cumulative value of the binarization errors in the data A7 to A10 of the seventh to tenth pixels of the line before D corresponding to D is the cumulative error RG (A7 to A10). Specifically, data A
The binarization errors corresponding to HG (A
7), HG (A8), HG (A9), and HG (A10), the accumulated error RG (A7 to A10) is a value of the following equation (29).

【０１４８】[0148]

【数１５】 (Equation 15)

【０１４９】したがって、第７サイクル（ＢＳＴ）で
は、加算器８２においては、下記第(30)式の累積誤差Ｒ
Ｇ（Ａ７〜Ａ１０＋Ｘ６＋Ｘ７）が演算され、上述の
〔処理２〕が行われることになる。 ＲＧ（A7〜A10+X6+X7)＝ＲＧ（Ａ７〜Ａ１０）＋ＲＧ（Ｘ６＋Ｘ７） ・・・・ (30) この演算のビット計算式は、図２５に示されているとお
りであり、第６サイクル（ＲＧｍ）での演算結果である
８ビットの累積誤差ＲＧ（Ｘ６＋Ｘ７）と、メモリ１８
から読み込まれた７ビットの累積誤差ＲＧｍ（＝ＲＧ
（Ａ７〜Ａ１０））とがそのまま加算される。Therefore, in the seventh cycle (BST), in the adder 82 , the accumulated error R
G (A7 to A10 + X6 + X7) is calculated, and the above [Process 2] is performed. RG (A7 to A10 + X6 + X7) = RG (A7 to A10) + RG (X6 + X7) (30) The bit calculation formula for this operation is as shown in FIG. (RGm), the accumulated error RG (X6 + X7) of 8 bits, which is the calculation result, and the memory 18
7-bit accumulated error RGm (= RG
(A7 to A10)) are added as they are.

【０１５０】第７サイクル（ＢＳＴ）での加算結果は、
第８サイクル（ＧＯＵＴ）において再び加算器８２の入
力端子Ｂに与えられる。このとき入力端子Ａには、乱数
ＲＡＮＤが入力され、その結果、出力端子には累積誤差
ＲＧ（Ａ７〜Ａ１０＋Ｘ６＋Ｘ７＋ＲＡＮＤ）が導出さ
れる。乱数ＲＡＮＤの加算は次のような意義を有してい
る。すなわち、比較的広い面積を有する画像部分におけ
る濃度データが中間的な濃度に対応した或る特定値で一
定である場合に、誤差拡散処理を施すと、処理後の画像
が著しく劣化することが経験的に知られている。このよ
うな画像の劣化は、上記のような乱数の加算により排除
することができる。The addition result in the seventh cycle (BST) is
In the eighth cycle (GOUT), the signal is again supplied to the input terminal B of the adder 82. At this time, the random number RAND is input to the input terminal A, and as a result, the accumulated error RG (A7 to A10 + X6 + X7 + RAND) is derived to the output terminal. The addition of the random number RAND has the following significance. In other words, when the density data in an image portion having a relatively large area is constant at a certain specific value corresponding to an intermediate density, the error-diffusion processing can significantly deteriorate the processed image. Is known. Such image degradation can be eliminated by the addition of random numbers as described above.

【０１５１】加算器８２で演算された累積誤差ＲＧ（Ａ
７〜Ａ１０＋Ｘ６＋Ｘ７＋ＲＡＮＤ）は、レジスタ９４
に与えられるとともに、続く第１１画素目のイメージデ
ータＩＤ１１に対応した第１サイクル（ＷＳＴ）におい
て加算器８２の入力端子Ｂに与えられる。これ以後は、
第９番目の画素に対応したイメージデータＩＤ９の入力
期間においてデータＸ７に対してなされたのと同様な誤
差拡散処理が、前ラインの第８画素目のデータＸ８に対
して行われることになる。The accumulated error RG (A
7 to A10 + X6 + X7 + RAND)
, And to the input terminal B of the adder 82 in the first cycle (WST) corresponding to the image data ID11 of the eleventh pixel. After this,
An error diffusion process similar to that performed on the data X7 during the input period of the image data ID9 corresponding to the ninth pixel is performed on the data X8 of the eighth pixel on the previous line.

【０１５２】以上のようにして、図１９の構成により、
主として加算器８１、除算回路８６およびレジスタ９
０，９２，９３ならびにアドレス生成回路８７などによ
り、シェーディング補正、フィルタ処理および濃度調整
処理が達成され、主として加算器８２、二値化判定回路
８８およびレジスタ９５〜９８などによりγ補正および
誤差拡散処理が達成される。As described above, the configuration shown in FIG.
Mainly adder 81, division circuit 86 and register 9
0, 92, 93, an address generation circuit 87, etc., achieve shading correction, filter processing, and density adjustment processing, and γ correction and error diffusion processing are mainly performed by an adder 82, a binarization determination circuit 88, and registers 95 to 98. Is achieved.

【０１５３】次に、二値画像に対して孤立点除去処理部
３９（図２参照。）で行われる孤立点除去処理について
説明する。図２７、図２８および図２９は孤立点除去処
理を説明するため図である。孤立点除去処理は、単純二
値化処理部３６で処理された二値画像において、「＊」
で示す注目画素の値が、その注目画素を取り囲む周囲の
所定位置画素のいずれの値とも異なる場合に、この注目
画素の値をその周囲の画素の値に変換する処理である。Next, the isolated point removal processing performed on the binary image by the isolated point removal processing section 39 (see FIG. 2) will be described. FIG. 27, FIG. 28 and FIG. 29 are diagrams for explaining the isolated point removal processing. The isolated point removal processing is performed by using “*” in the binary image processed by the simple binarization processing unit 36.
When the value of the pixel of interest indicated by is different from any value of the surrounding predetermined position pixels surrounding the pixel of interest, the value of the pixel of interest is converted into the value of the surrounding pixels.

【０１５４】具体的には、図２７(a) のように、注目画
素が白画素であり、その周囲の８つの画素が黒画素であ
るなら、注目画素は孤立した白画素である。このため、
この孤立した白画素は黒画素に変換される。図２７(b)
は逆に注目画素が孤立した黒画素である場合であり、こ
のときには注目画素は白画素に変換される。また、図２
８および図２９は、注目画素と異なる値の画素が注目画
素をコ字状に取り囲む場合であり、この場合にも注目画
素の値が変換される。具体的には、図２８(a) および
(b) ならびに図２９(a) および(b) の場合には注目画素
の値は黒画素に変換され、図２８(c) および(d) ならび
に図２９(c) および(d) の場合には、注目画素の値は白
画素に変換される。Specifically, as shown in FIG. 27A, if the target pixel is a white pixel and the eight surrounding pixels are black pixels, the target pixel is an isolated white pixel. For this reason,
This isolated white pixel is converted to a black pixel. Fig. 27 (b)
Is the case where the target pixel is an isolated black pixel, and in this case, the target pixel is converted to a white pixel. FIG.
8 and FIG. 29 show the case where a pixel having a value different from that of the target pixel surrounds the target pixel in a U-shape. In this case, the value of the target pixel is also converted. Specifically, FIG. 28 (a) and
In the case of (b) and FIGS. 29 (a) and (b), the value of the target pixel is converted to a black pixel, and in the case of FIGS. 28 (c) and (d) and FIGS. 29 (c) and (d), Is that the value of the pixel of interest is converted to a white pixel.

【０１５５】このような孤立点除去処理により、二値化
画像中に残るノイズ成分や、原稿の搬送むらなどにより
生じるジッタの影響などを除去して、良好な二値化画像
を再生できる。のみならず、孤立点を除去することによ
り、データ圧縮効率を向上できる。これにより、たとえ
ばＭＨ、ＭＲおよびＭＲＲのような符号化処理により生
成される送信符号が少なくなるから、ファクシミリ通信
に要する時間を低減できる。By such an isolated point removing process, a good binary image can be reproduced by removing noise components remaining in the binary image and the influence of jitter caused by uneven conveyance of the original. In addition, by removing isolated points, data compression efficiency can be improved. As a result, the number of transmission codes generated by encoding processing such as MH, MR, and MRR is reduced, so that the time required for facsimile communication can be reduced.

【０１５６】図３０は孤立点除去処理部３９に関連する
構成を示すブロック図である。メモリ１８の一部の記憶
領域（図６参照。）で構成されたラインメモリ１１０
は、２ライン分の画素の各二値データを記憶することが
できる記憶容量を有している。このラインメモリ１１０
には、制御回路１１１が接続されており、この制御回路
１１１からｍビット（本実施例では８ビット）のアドレ
ス信号ＡＤ１〜ＡＤｍが与えられている。制御回路１１
はまた、書込許可信号ＷＥおよび出力許可信号ＯＥを、
ラインメモリ１１０に与える。なお、図中、信号を表す
記号に付したオーバーラインは、当該信号が負論理の信
号であることを表すものとし、明細書中ではオーバーラ
インの記載を省略する。FIG. 30 is a block diagram showing a configuration related to the isolated point removal processing section 39. A line memory 110 constituted by a partial storage area of the memory 18 (see FIG. 6).
Has a storage capacity capable of storing binary data of pixels of two lines. This line memory 110
Is connected to a control circuit 111, and the control circuit 111 supplies address signals AD1 to ADm of m bits (8 bits in this embodiment). Control circuit 11
Also outputs a write enable signal WE and an output enable signal OE,
This is given to the line memory 110. In the drawings, an overline attached to a symbol representing a signal indicates that the signal is a signal of negative logic, and the description of the overline is omitted in the specification.

【０１５７】制御回路１１１には、孤立点除去処理以前
のシェーディング補正から単純二値化処理に至る各処理
を担当する構成部分を含む画像処理ユニット１１２が接
続されている。この画像処理部１１２は、各画素毎に二
値化された二値データＢＩＤを１ビットずつ直列に出力
する。この二値データＢＩＤは、ｎビット（本実施例で
は２ビット）のシフトレジスタＳＲｚのシリアル入力端
子ＳＩに与えられる。このシフトレジスタＳＲｚは、制
御回路１１１から与えられるクロック信号ＣＫ３に基づ
き、二値データＢＩＤを１ビットずつ内部に取り込んで
いく。シフトレジスタＳＲｚのパラレル出力端子ＰＯ１
〜ＰＯｎは、ライン１１３を介してラインメモリ１１０
の入力端子ＤＩ１〜ＤＩｎに接続されている。The control circuit 111 is connected to an image processing unit 112 including components responsible for processing from shading correction before the isolated point removal processing to simple binarization processing. The image processing unit 112 outputs the binary data BID binarized for each pixel in a serial manner, one bit at a time. This binary data BID is given to the serial input terminal SI of the n-bit (2 bits in this embodiment) shift register SRz. The shift register SRz takes in the binary data BID one bit at a time based on the clock signal CK3 supplied from the control circuit 111. Parallel output terminal PO1 of shift register SRz
To POn are stored in the line memory 110 via the line 113.
Are connected to the input terminals DI1 to DIn.

【０１５８】一方、ラインメモリ１１０の出力端子ＤＯ
１〜ＤＯｎは、ｎビットのシフトレジスタＳＲｘおよび
ＳＲｙの各パラレル入力端子ＰＩ１〜ＰＩｎに接続され
ている。シフトレジスタＳＲｘ，ＳＲｙにはそれぞれラ
インメモリ１１０からのｎビットのデータを並列にラッ
チするためのトリガ信号が入力される制御信号入力端子
Ｓ／Ｐが設けられており、それぞれ制御回路１１１から
の制御信号ＬＯ１，ＬＯ２が与えられている。この制御
信号ＬＯ１，ＬＯ２の立ち下がりエッジで、入力端子Ｐ
Ｉ１〜ＰＩｎからのデータがラッチされる。On the other hand, the output terminal DO of the line memory 110
1 to DOn are connected to the parallel input terminals PI1 to PIn of the n-bit shift registers SRx and SRy. Each of the shift registers SRx and SRy is provided with a control signal input terminal S / P to which a trigger signal for latching n-bit data from the line memory 110 in parallel is provided. Signals LO1 and LO2 are provided. At the falling edges of the control signals LO1 and LO2, the input terminal P
Data from I1 to PIn is latched.

【０１５９】シフトレジスタＳＲｘ，ＳＲｙには、制御
回路１１１から、データシフト用のクロック信号ＣＫ
１，ＣＫ２がそれぞれ入力されている。クロック信号Ｃ
Ｋ１が与えられると、シフトレジスタＳＲｘ内でデータ
が１ビットずつシフトされ、そのシリアル出力端子ＳＯ
から１ビットずつデータが出力される。シフトレジスタ
ＳＲｙに関しても同様である。The shift register SRx, SRy receives a clock signal CK for data shift from the control circuit 111.
1 and CK2 are input. Clock signal C
When K1 is supplied, data is shifted one bit at a time in shift register SRx, and its serial output terminal SO
Outputs data one bit at a time. The same applies to the shift register SRy.

【０１６０】シフトレジスタＳＲｘ，ＳＲｙ，ＳＲｚの
各シリアル出力信号は、３ビットのシフトレジスタ１２
１，１２２，１２３の各シリアル入力端子ＳＩに与えら
れ、それぞれクロック信号ＣＫ１，ＣＫ２，ＣＫ３に基
づいて内部に取り込まれる。シフトレジスタ１２１，１
２２，１２３にそれぞれ取り込まれた３ビットのデータ
は、それぞれのパラレル出力端子ＰＯ_n+1 ，ＰＯ_n+2 ，
ＰＯ_n+3 から、二値化再判定回路１１５の入力端子Ａ，
Ｂ，Ｃ，・・・・，Ｉに与えられる。この二値化再判定回路
１１５は、入力端子Ｅに与えられるデータに対応した画
素を注目画素として、上記の図２７、図２８および図３
０に示された孤立点除去処理を行い、処理後のデータ
Ｅ′を出力するものである。Each serial output signal of shift registers SRx, SRy, SRz is output from 3-bit shift register 12.
1, 122, and 123, and are taken in based on clock signals CK1, CK2, and CK3, respectively. Shift register 121, 1
The 3-bit data respectively taken into the parallel output terminals PO _{n + 1} , PO _{n + 2} ,
From PO _{n + 3} , the input terminals A,
B, C,..., I. This binarization re-determination circuit
1 15, as a pixel of interest pixel corresponding to the data given to the input terminal E, above 27, 28 and 3
The isolated point removal processing shown in FIG. 0 is performed, and the processed data E 'is output.

【０１６１】二値化再判定回路１１５には、モードレジ
スタ１１６が接続されている。このモードレジスタ１１
６には、孤立点除去処理のモードを選択するためのｋビ
ット（本実施例では２ビット）のデータＭＯ１〜ＭＯｋ
がＣＰＵ１４（図１参照。）から与えられる。本実施例
では、３種類のモードが選択可能であり、第１モードで
は図２７の条件が成立したときに注目画素の値が変換さ
れ、第２モードでは図２７または図２８の条件が成立し
たときに注目画素の値が変換され、第３モードでは図２
７、図２８または図２９の条件が成立したときに注目画
素の値が変換される。The mode register 116 is connected to the binarization re-determination circuit 115. This mode register 11
No. 6 shows k-bit (2 bits in this embodiment) data MO1 to MOk for selecting an isolated point removal processing mode.
From the CPU 14 (see FIG. 1). In the present embodiment, three types of modes can be selected. In the first mode, the value of the target pixel is converted when the condition of FIG. 27 is satisfied, and in the second mode, the condition of FIG. 27 or FIG. 28 is satisfied. Sometimes, the value of the pixel of interest is converted.
7. When the condition of FIG. 28 or FIG. 29 is satisfied, the value of the target pixel is converted.

【０１６２】図３１は二値化再判定回路１１５に入力さ
れるデータの関係を説明するための図である。シフトレ
ジスタ１２３からは、画像処理ユニット１１２での処理
を経たばかりの現ラインの３画素分のデータＩＤ１ｚ，
ＩＤ２ｚ，ＩＤ３ｚが出力される。また、シフトレジス
タ１２２には前ラインのデータがシフトレジスタＳＲｙ
から与えられ、その３画素分のデータＩＤ１ｙ，ＩＤ２
ｙ，ＩＤ３ｙが出力される。さらに、シフトレジスタ１
２１には前々ラインのデータがシフトレジスタＳＲｘか
ら与えられ、その３画素分のデータＩＤ１ｘ，ＩＤ２
ｘ，ＩＤ３ｘが出力される。FIG. 31 is a diagram for explaining the relationship between data input to the binarization re-judgment circuit 115. From the shift register 123, data ID1z, data of three pixels of the current line just processed by the image processing unit 112 are output.
ID2z and ID3z are output. The data of the previous line is stored in the shift register 122 in the shift register SRy.
And data ID1y and ID2 for the three pixels
y and ID3y are output. Furthermore, shift register 1
21 is supplied with the data of the line two lines before from the shift register SRx, and the data ID1x and ID2 of the three pixels are provided.
x and ID3x are output.

【０１６３】この結果、二値化再判定回路１１５には、
図３１に示すように３×３画素のマトリクスを構成する
各画素の二値データが並列に入力されることになる。こ
のとき、入力端子Ｅに与えられるデータＩＤ２ｘが注目
画素のデータとされて処理が行われる。処理は、イメー
ジセンサ１５（図１参照。）での読取順に行われるか
ら、シフトレジスタ１２１，１２３，１２４に先に入力
されたデータに対応する画素ほど各ラインの先頭位置に
近い画素である。As a result, the binarization re-judgment circuit 115
As shown in FIG. 31, binary data of each pixel constituting a matrix of 3 × 3 pixels is input in parallel. At this time, the process is performed with the data ID2x given to the input terminal E as the data of the target pixel. Since the processing is performed in the order of reading by the image sensor 15 (see FIG. 1), pixels corresponding to data input earlier to the shift registers 121, 123, and 124 are pixels closer to the head position of each line.

【０１６４】図３２は動作を説明するたのタイミングチ
ャートである。(a) はサイクル番号を示し、(b) はシフ
トレジスタＳＲｚに入力される現ラインの二値データＢ
ＩＤを示し、(c) はアドレス信号ＡＤ１〜ＡＤｍを示
し、(d) はローアクティブの書込許可信号ＷＥを示し、
(e) はローアクティブの出力許可信号を示し、(f) はラ
インメモリ１１０の出力端子ＤＯ１〜ＤＯｎに導出され
るデータを示し、(g) はラインメモリ１１０の入力端子
ＤＩ１〜ＤＩｎからラインメモリ１１０に書き込まれる
データを示している。さらに、(h),(j) は、それぞれシ
フトレジスタＳＲｘ，ＳＲｙに与えられる制御信号ＬＯ
１，ＬＯ２を示し、この信号の立ち下がりエッジでシフ
トレジスタＳＲｘ，ＳＲｙへのデータの並列書込が行わ
れる。また(i),(k),(l) はクロック信号ＣＫ１，ＣＫ
２，ＣＫ３をそれぞれ示し、(m) 〜(v) はそれぞれ二値
化再判定回路１１５に入力されるデータを示している。FIG. 32 is a timing chart for explaining the operation. (a) shows the cycle number, and (b) shows the binary data B of the current line input to the shift register SRz.
(C) shows address signals AD1 to ADm, (d) shows a low active write enable signal WE,
(e) shows a low active output permission signal, (f) shows data derived from the output terminals DO1 to DOn of the line memory 110, and (g) shows line data from the input terminals DI1 to DIn of the line memory 110. 10 shows data to be written to the data 110. Further, (h) and (j) are control signals LO applied to the shift registers SRx and SRy, respectively.
1 and LO2, and the parallel writing of data to the shift registers SRx and SRy is performed at the falling edge of this signal. (I), (k), (l) are clock signals CK1, CK
2, CK3, and (m) to (v) indicate data input to the binarization re-determination circuit 115, respectively.

【０１６５】第２サイクルから第（ｎ−１）サイクルま
での期間に、シフトレジスタＳＲｚには現ラインを構成
する各画素の二値データＩＤ１ｚ，ＩＤ２ｚ，ＩＤ３
ｚ，・・・・，ＩＤ（ｎ−１）ｚが順に入力される。そし
て、第ｎサイクルにおいてデータＩＤｎｚがシフトレジ
スタＳＲｚに入力されると、時刻ｔ１に出力許可信号Ｏ
Ｅがローレベルとなる。このとき、アドレスＡＤ１〜Ａ
Ｄｍの値は、前ラインのｎビットのデータＩＤ１ｙ〜Ｉ
Ｄｎｙに対応した値（ＩＤｎｙ）となっており、このた
めデータＩＤ１ｙ〜ＩＤｎｙのｎビットのデータが出力
端子ＤＯ１〜ＤＯｎに導出される。このデータは、制御
信号ＬＯ２の立ち下がりに同期してシフトレジスタＳＲ
ｙに並列にラッチされる。During the period from the second cycle to the (n-1) th cycle, the binary data ID1z, ID2z, ID3 of each pixel constituting the current line is stored in the shift register SRz.
,..., ID (n−1) z are sequentially input. When the data IDnz is input to the shift register SRz in the n-th cycle, the output permission signal O is output at time t1.
E becomes low level. At this time, addresses AD1 to A
The value of Dm is n-bit data ID1y to I of the previous line.
It is a value (IDny) corresponding to Dny, so that n-bit data of data ID1y to IDny is derived to output terminals DO1 to DOn. This data shift register SR in synchronism with the fall of the control signal LO2
latched in parallel with y.

【０１６６】時刻ｔ２に出力許可信号ＯＥが立ち上がる
と、アドレスＡＤ１〜ＡＤｍは前々ラインのｎビットの
データＩＤ１ｘ〜ＩＤｎｘに対応した値（ＩＤｎｘ）に
切り換わる。アドレスが切り換わった後の時刻ｔ３には
再び出力許可信号ＯＥがローレベルとなる。これによ
り、出力端子ＤＯ１〜ＤＯｎには前々ラインのｎビット
のデータＩＤ１ｘ〜ＩＤｎｘが導出される。このデータ
は、制御信号ＬＯ１の立ち下がりに同期してシフトレジ
スタＳＲｙに書き込まれる。When the output permission signal OE rises at time t2, the addresses AD1 to ADm are switched to values (IDnx) corresponding to the n-bit data ID1x to IDnx of the line two lines before. At time t3 after the address is switched, the output permission signal OE goes low again. As a result, n-bit data ID1x to IDnx of the line two lines before are output to the output terminals DO1 to DOn. This data is written to the shift register SRy in synchronization with the fall of the control signal LO1.

【０１６７】時刻ｔ４に出力許可信号が立ち上がると、
今度はアドレスを不変に保ったままで時刻ｔ５に書込許
可信号ＷＥが立ち下がる。これにより、シフトレジスタ
ＳＲｚに保持されている現ラインのｎビットのデータＩ
Ｄ１ｚ〜ＩＤｎｚが、前々ラインのデータＩＤ１ｘ〜Ｉ
Ｄｎｘが記憶されていたアドレス（ＩＤｎｘ）に格納さ
れることになる。すなわち、孤立点除去処理のために前
々ラインのデータが読み出されると、その読出位置に現
ラインのデータが書き込まれる。このようにしている結
果、３ラインの画素に対する処理である孤立点除去処理
を２ライン分の容量のラインメモリ１１０で実現でき
る。When the output permission signal rises at time t4,
Now it falls write enable signal W E to time t5 while keeping unchanged the address. Thereby, the n-bit data I of the current line held in the shift register SRz
D1z to IDnz are the data IDs 1x to I of the line two lines before
Dnx will be stored at the stored address (IDnx). That is, when the data of the line two lines before is read for the isolated point removal processing, the data of the current line is written at the read position. As a result, the isolated point removal processing, which is processing for three lines of pixels, can be realized by the line memory 110 having a capacity of two lines.

【０１６８】一方、シフトレジスタＳＲｙに書き込まれ
たデータのうち先頭のデータＩＤ１ｙは、時刻ｔ６に与
えられるクロック信号ＣＫ２によりシフトレジスタ１２
２の第１段目に書き込まれる。同様に、シフトレジスタ
ＳＲｘ，ＳＲｚに書き込まれたデータのうちそれぞれの
先頭のデータＩＤ１ｘ，ＩＤ１ｚは、時刻ｔ７に与えら
れるクロック信号ＣＫ１，ＣＫ３により、シフトレジス
タ１２１，１２３の第１段目に書き込まれる。On the other hand, the leading data ID1y of the data written to the shift register SRy is determined by the clock signal CK2 given at time t6.
2 is written to the first stage. Similarly, among the data written in the shift registers SRx and SRz, the respective leading data ID1x and ID1z are written in the first stage of the shift registers 121 and 123 by the clock signals CK1 and CK3 given at time t7. .

【０１６９】その後は、クロック信号ＣＫ１，ＣＫ２，
ＣＫ３により、シフトレジスタ１２１，１２２，１２３
内でのデータのシフトが行われ、その結果、時刻ｔ８か
らの期間には、二値化再判定回路１１５の入力端子Ａ〜
Ｉには、図３１のマトリクスを構成する９画素のデータ
が並列に入力されることになる。そして、二値化再判定
回路１１５の判定結果のデータＩＤ′２ｙが出力端子
Ｅ′から出力される。Thereafter, clock signals CK1, CK2,
CK3 allows shift registers 121, 122, 123
, And as a result, during the period from time t8, the input terminals A to A of the binarization re-determination circuit 115 are shifted.
Data of nine pixels constituting the matrix of FIG. 31 is input in parallel to I. Then, the data ID'2y of the determination result of the binarization re-determination circuit 115 is output from the output terminal E '.

【０１７０】図３３は１ラインの画素に対する孤立点除
去処理の末期の動作を説明するためのタイミングチャー
トである。図中(a) 〜(v) の信号またはデータは図３２
と同様である。この例では、１ラインが９９画素で構成
されている場合を想定しており、また説明を簡単にする
ためにｎ＝２、ｍ＝８としている。画像処理ユニット１
１２は、現ラインの最後の画素の二値データＩＤ９９ｚ
を出力した後は、直ちには次のラインのデータを出力せ
ず、ダミーデータdummy を出力する。このダミーデータ
dummy は、たとえば白画素に対応したデータである。FIG. 33 is a timing chart for explaining the operation at the end of the isolated point removal processing for the pixels of one line. The signals or data of (a) to (v) in FIG.
Is the same as In this example, it is assumed that one line is composed of 99 pixels, and n = 2 and m = 8 for simplicity. Image processing unit 1
12 is the binary data ID99z of the last pixel of the current line
, The data of the next line is not output immediately, but dummy data dummy is output. This dummy data
The dummy is, for example, data corresponding to a white pixel.

【０１７１】ダミーデータdummy は、１ラインの構成画
素数がラインメモリ１１０に対する１回のアクセスで読
出／書込される画素数の整数倍と異なる際に出力され
る。すなわち、１ラインの最後の画素の二値データＩＤ
９９ｘがシフトレジスタＳＲｘに書き込まれてから、さ
らにこのシフトレジスタＳＲｘにラインメモリ１１０に
書き込んでいないデータがｎ画素分（図３３の例では２
画素分）蓄積されるまで、画像処理ユニット１１２はダ
ミーデータdummy を出力する。Dummy data dummy is output when the number of pixels constituting one line is different from an integral multiple of the number of pixels read / written in one access to line memory 110. That is, the binary data ID of the last pixel of one line
Since 99x has been written to the shift register SRx, data that has not been written to the line memory 110 in this shift register SRx for n pixels (2 in the example of FIG. 33).
Until the image data is accumulated, the image processing unit 112 outputs dummy data dummy.

【０１７２】ところで、２ライン分のデータを記憶でき
るラインメモリ１１０に対して、連続するアドレスを各
ラインに交互に割り当てた場合には問題が生じる。すな
わち、たとえば前ラインのデータを奇数アドレス・・・・，
「９５」，「９７」，「９９」，・・・・に記憶しており、
前々ラインのデータを偶数アドレス・・・・，「９６」，
「９８」，・・・・のように記憶している場合を想定する。
このとき、連続的なアドレスを生成することにより、前
ラインのデータと前々ラインのデータとを交互に読み出
すことができる。A problem arises when continuous addresses are alternately assigned to each line in the line memory 110 capable of storing data for two lines. That is, for example, the data of the previous line is changed to an odd address...
"95", "97", "99", ...
The data of the line before the last address is an even address ... "96",
It is assumed that the information is stored as “98”,.
At this time, by generating continuous addresses, data of the previous line and data of the line before the previous line can be alternately read.

【０１７３】一方、ラインメモリ１１０への現ラインの
データの書込は、上述のように前々ラインの読出終了ア
ドレスに対して行われる。すなわち、上記の場合には、
偶数アドレス・・・・，「９６」，「９８」，・・・・に現ライ
ンのデータが書き込まれることになる。その結果、次ラ
インのデータが画像処理ユニット１１２から与えられる
ときには、この次ラインの前のラインのデータが偶数ア
ドレス・・・・，「９６」，「９８」，・・・・に記憶され、前
々ラインのデータが奇数アドレス・・・・，「９５」，「９
７」，「９９」，・・・・に記憶されていることになる。す
なわち、１ラインの処理毎にアドレスの偶奇とデータと
の対応関係が異なることになる。On the other hand, the writing of the data of the current line to the line memory 110 is performed to the read end address of the line two lines before as described above. That is, in the above case,
, "96", "98", ..., the data of the current line is written. As a result, when the data of the next line is given from the image processing unit 112, the data of the line before the next line is stored in even addresses..., "96", "98",. The data of the line before the last line is an odd address ... "95", "9"
7 "," 99 ",.... That is, the correspondence between the address even / odd and the data is different for each processing of one line.

【０１７４】そこで、本実施例では、１ライン毎に発生
アドレスを異ならせることとしている。すなわち、或る
ラインに対しては図３３(c) に示すように連続的なアド
レスが生成され、その次のラインに対しては図３４(c)
に示すようなアドレスが生成される。つまり、書込アド
レスが必ず前々ラインのデータが記憶されたアドレスと
なるように、偶数アドレスと奇数アドレスとの交換が行
われている。Therefore, in this embodiment, the generated address is made different for each line. That is, a continuous address is generated for a certain line as shown in FIG. 33 (c), and a continuous address is generated for the next line as shown in FIG.
Are generated as shown in FIG. That is, the exchange between the even address and the odd address is performed so that the write address is always the address where the data of the line before the last line is stored.

【０１７５】このようなアドレスを発生するために制御
回路１１１内に備えられる構成は、図３５に示されてい
る。すなわち、クロック信号ＣＫＩＮに基づいて連続的
な８ビットのアドレスを生成するアドレスカウンタ１２
５の最下位ビットに相当する出力端子Ｑ１の出力は排他
的論理和ゲート１２６を通ってアドレスＡＤ１〜ＡＤ８
の最下位ビットＡＤ１となる。排他的論理和ゲート１２
６には、１ライン毎に「０」と「１」との間でトグルす
る信号ＲＯＷが画像処理ユニット１１２から与えられて
いる。信号ＲＯＷが「０」なら出力端子Ｑ１の信号がそ
のままアドレスの最下位ビットＡＤ１となり、信号ＲＯ
Ｗ「１」なら出力端子Ｑ１の信号は反転されて最下位ビ
ットＡＤ１となる。これにより、１ライン毎に、図３３
(c) に示す連続的なアドレスと、図３４(c) に示す不連
続なアドレスとが交互に生成されることになる。The structure provided in control circuit 111 for generating such an address is shown in FIG. That is, the address counter 12 generates a continuous 8-bit address based on the clock signal CKIN.
The output of the output terminal Q1 corresponding to the least significant bit of 5 passes through the exclusive OR gate 126 to the addresses AD1 to AD8.
Is the least significant bit AD1. Exclusive OR gate 12
6, a signal ROW that toggles between “0” and “1” for each line is given from the image processing unit 112. If the signal ROW is "0", the signal at the output terminal Q1 becomes the least significant bit AD1 of the address as it is, and the signal ROW
If W is "1", the signal at the output terminal Q1 is inverted to become the least significant bit AD1. As a result, FIG.
A continuous address shown in FIG. 34C and a discontinuous address shown in FIG. 34C are generated alternately.

【０１７６】図３６は二値化再判定回路１１５の内部構
成を示す図である。二値化再判定回路１１５はＡＮＤゲ
ートを主体とした論理回路により構成された論理演算部
１４０を備えている。論理演算部１４０には、３×３個
のマトリクス配列された画素の二値データが入力端子
Ａ，Ｂ，Ｃ，・・・・，Ｉから入力されている。また、モー
ドレジスタ１１６からの２ビットのモード選択データＭ
Ｏ１，ＭＯ２がＯＲゲート１４１およびＡＮＤゲート１
４２ならびにライン１４６を介して入力されている。FIG. 36 is a diagram showing the internal configuration of the binarization re-determination circuit 115. The binarization re-judgment circuit 115 includes a logical operation unit 140 composed of a logical circuit mainly composed of an AND gate. The logical operation unit 140 receives binary data of pixels arranged in a 3 × 3 matrix arrangement from input terminals A, B, C,..., I. Also, 2-bit mode selection data M from mode register 116
O1 and MO2 are OR gate 141 and AND gate 1
42 and via line 146.

【０１７７】論理演算部１４０は、機能面から１０個に
区分され得る論理回路部１３０，１３２，・・・・，１３９
を有している。各論理回路部１３０〜１３９は、それぞ
れ入力端子Ａ〜ＩならびにＯＲゲート１４１およびＡＮ
Ｄゲート１４２の出力信号が、図３６に示す状態となっ
たときに、ライン１４３に論理「１」の信号を導出す
る。すなわち、たとえば論理回路部１３０は、入力端子
ＥおよびＯＲゲート１４１からの入力信号が論理「１」
で残余の入力信号が論理「０」であるときに、ライン１
４３ａに論理「１」の信号を導出する。The logic operation unit 140 is divided into ten logic circuit units 130, 132,.
have. Each of the logic circuit units 130 to 139 has an input terminal A to I and an OR gate 141 and AN
When the output signal of the D gate 142 reaches the state shown in FIG. 36, a signal of logic "1" is derived on a line 143. That is, for example, the logic circuit unit 130 determines that the input signal from the input terminal E and the OR gate 141 is logic “1”
When the remaining input signal is at logic "0"
A signal of logic "1" is derived to 43a.

【０１７８】ライン１４３に導出された信号は、ＯＲゲ
ート１４４を介して排他的論理和ゲート１４５の一方の
入力端子に与えられる。この排他的論理和ゲート１４５
の他方の入力端子には、入力端子Ｅからの信号が与えら
れており、この排他的論理和ゲート１４５の出力が二値
化再判定処理を経た注目画素のデータとして出力端子
Ｅ′に導出される。すなわち、ＯＲゲート１４４の出力
が論理「１」なら注目画素の二値データである入力端子
Ｅの入力データが反転され、ＯＲゲート１４４の出力が
論理「０」なら入力端子Ｅの入力データがそのまま二値
化再判定処理後のデータとされる。The signal derived on line 143 is applied to one input terminal of exclusive OR gate 145 via OR gate 144. This exclusive OR gate 145
The signal from the input terminal E is given to the other input terminal of the, and the output of the exclusive OR gate 145 is derived to the output terminal E 'as data of the pixel of interest that has undergone the binarization re-determination processing. You. That is, if the output of the OR gate 144 is logic "1", the input data at the input terminal E, which is the binary data of the pixel of interest, is inverted. If the output of the OR gate 144 is logic "0", the input data at the input terminal E remains unchanged. This is the data after the binarization re-determination processing.

【０１７９】白画素が論理「１」であり、黒画素が論理
「０」であるとすると、図２７、図２８および図２９と
図３１とを比較することにより明らかなように、論理回
路部１３０〜１３９と図２７、図２８および図２９の各
図との間には、次のような対応関係がある。 論理回路部１３０ ・・・・ 図２７(a) 論理回路部１３１ ・・・・ 図２７(b) 論理回路部１３２ ・・・・ 図２８(a) 論理回路部１３３ ・・・・ 図２８(b) 論理回路部１３４ ・・・・ 図２８(c) 論理回路部１３５ ・・・・ 図２８(d) 論理回路部１３６ ・・・・ 図２９(a) 論理回路部１３７ ・・・・ 図２９(b) 論理回路部１３８ ・・・・ 図２９(c) 論理回路部１３９ ・・・・ 図２９(d) 一方、上述の第１モード、第２モードおよび第３モード
とモード選択データＭＯ１，ＭＯ２との対応関係は次の
とおりである。Assuming that a white pixel has a logic "1" and a black pixel has a logic "0", as is clear from comparison of FIGS. 27, 28 and 29 with FIG. There are the following correspondences between 130 to 139 and each of FIGS. 27, 28 and 29. FIG. 27 (a) Logic circuit section 131 FIG. 27 (b) Logic circuit section 132 FIG. 28 (a) Logic circuit section 133 b) Logic circuit section 134 ··· FIG. 28 (c) Logic circuit section 135 ··· FIG. 28 (d) Logic circuit section 136 ··· FIG. 29 (a) Logic circuit section 137 ··· 29 (b) Logic Circuit 138 ··· FIG. 29 (c) Logic Circuit 139 ··· FIG. 29 (d) On the other hand, the above-described first mode, second mode and third mode, and mode selection data MO1 , MO2 are as follows.

【０１８０】 第１モード ・・・・ ＭＯ１＝１，ＭＯ２＝０ 第２モード ・・・・ ＭＯ１＝０，ＭＯ２＝１ 第２モード ・・・・ ＭＯ１＝１，ＭＯ２＝１ したがって、第１モードでは、ＯＲゲート１４１の出力
信号のみが論理「１」となるから、論理回路部１３０お
よび１３１だけが有効となる。このため、図２７(a),
(b) の画像については、入力端子Ｅに与えられた二値デ
ータが反転される。First mode: MO1 = 1, MO2 = 0 Second mode: MO1 = 0, MO2 = 1 Second mode: MO1 = 1, MO2 = 1 Therefore, the first mode Since only the output signal of the OR gate 141 becomes logic "1", only the logic circuit units 130 and 131 are valid. For this reason, FIG.
For the image of (b), the binary data given to the input terminal E is inverted.

【０１８１】また、第２モードでは、ＯＲゲート１４１
の出力信号とライン１４６からの信号とが論理「１」と
なるから、論理回路部１３０〜１３５が有効となる。こ
のため、図２７(a),(b) および図２８(a),(b),(c),(d)
の画像について、入力端子Ｅに与えられた二値データが
反転される。さらに、第３モードでは、ＯＲゲート１４
１の出力信号、ＡＮＤゲート１４２の出力信号およびラ
イン１４６からの信号がいずれも論理「１」となる。こ
のため、論理回路部１３０〜１３９が全て有効となり、
図２７、図２８および図２９に示された全ての画像につ
いて、入力端子Ｅからのデータが反転される。In the second mode, the OR gate 141
And the signal from the line 146 become logic "1", so that the logic circuit units 130 to 135 become effective. Therefore, FIGS. 27 (a) and (b) and FIGS. 28 (a), (b), (c) and (d)
The binary data given to the input terminal E is inverted for the image of. Further, in the third mode, the OR gate 14
1, the output signal of the AND gate 142, and the signal from the line 146 all become logic “1”. Therefore, all of the logic circuit units 130 to 139 are enabled,
For all the images shown in FIGS. 27, 28 and 29, the data from the input terminal E is inverted.

【０１８２】このようにして、各モードでの二値化再判
定処理が達成される。図２７、図２８および図２９の各
図のパターンにより孤立画素が生じる全てのパターンが
網羅されているから、二値画像中に存在する孤立画素
は、それがいずれの原因により生じたものであっても確
実に除去されることになる。これにより、二値画像を圧
縮符号化する際の圧縮効率が高まるから、送信符号量を
少なくすることができる。これにより、通信を高速化す
ることができ、通信回線の占有時間を短縮することがで
きる。In this way, the binarization re-determination processing in each mode is achieved. Since all patterns in which an isolated pixel occurs are covered by the patterns in FIGS. 27, 28, and 29, the isolated pixel existing in the binary image is caused by any of the causes. However, it is surely removed. As a result, the compression efficiency at the time of compression-coding the binary image is increased, so that the transmission code amount can be reduced. As a result, the speed of communication can be increased, and the occupation time of the communication line can be reduced.

【０１８３】いずれの第１、第２および第３モードのう
ちのいずれのモードを選択するかは、画質の良否と伝送
速度の高低とのバランスを考慮して決定すればよい。一
方、上記のようにメモリ１８の一部の記憶領域を孤立点
除去処理のためのラインメモリ１１０として用いてい
る。このため、１ライン分の二値データを記憶できるシ
フトレジスタやＦＩＦＯメモリのような高価で複雑な構
成を用意することなく処理を行えるから、コストの低減
に寄与できる。Which of the first, second, and third modes is selected may be determined in consideration of the balance between the quality of the image and the transmission speed. On the other hand, as described above, a part of the storage area of the memory 18 is used as the line memory 110 for the isolated point removal processing. Therefore, the processing can be performed without preparing an expensive and complicated configuration such as a shift register or a FIFO memory capable of storing one line of binary data, thereby contributing to cost reduction.

【０１８４】また、ラインメモリ１１０に対するアクセ
スは、ｎビットのシフトレジスタを用いて複数画素単位
で行っている。このため、ラインメモリ１１０に対する
アクセス回数が少なくて済むから、高速処理が可能とな
る。しかも、複数画素単位で二値データの読出／書込を
行っているので、複数ビットで構成された多値濃度デー
タを処理するフィルタ処理や誤差拡散処理と共通の記憶
領域を共用することができるという利点がある（図６参
照。）。The access to the line memory 110 is performed in units of a plurality of pixels using an n-bit shift register. Therefore, the number of accesses to the line memory 110 can be reduced, and high-speed processing can be performed. In addition, since the binary data is read / written in units of a plurality of pixels, a common storage area can be shared with the filter processing and the error diffusion processing for processing the multi-valued density data composed of a plurality of bits. (See FIG. 6).

【０１８５】図３７は孤立点除去処理部３９の他の構成
例を示すブロック図である。この図３７において上述の
図３０に示された各部に対応する部分には同一の参照符
号を付して示す。この構成例では、シフトレジスタＳＲ
ｘ，ＳＲｙ，ＳＲｚの容量の２倍である２ｎビットのデ
ータを１ワードとして記憶し、全体として２ライン分の
二値データを記憶することができるラインメモリ１１０
Ａが、メモリ１８（図１参照。）の記憶領域の一部に形
成されている。FIG. 37 is a block diagram showing another example of the configuration of the isolated point removal processing section 39. In FIG. In FIG. 37, portions corresponding to the respective portions shown in FIG. 30 described above are denoted by the same reference numerals. In this configuration example, the shift register SR
A line memory 110 capable of storing 2n-bit data, which is twice the capacity of x, SRy, and SRz, as one word and storing binary data of two lines as a whole.
A is formed in a part of the storage area of the memory 18 (see FIG. 1).

【０１８６】このラインメモリ１１０Ａの２ｎビットの
入力端子ＤＩ１〜ＤＩ２ｎのうちの下位ｎビット分の端
子ＤＩ１〜ＤＩｎには、シフトレジスタＳＲｚに保持さ
れた現ラインのｎビットのデータが与えられる。また、
上位ｎビット分の端子ＤＩｎ＋１〜ＤＩ２ｎには、シフ
トレジスタＳＲｙに保持された前ラインのｎビットのデ
ータが与えられる。Of the 2n-bit input terminals DI1 to DI2n of the line memory 110A, terminals DI1 to DIn of lower n bits are supplied with n-bit data of the current line held in the shift register SRz. Also,
The upper n bits of terminals DIn + 1~DI2n, n-bit data of the previous line held in the shift register SR y is given.

【０１８７】一方、ラインメモリ１１０Ａの２ｎビット
の出力端子ＤＯ１〜ＤＯ２ｎのうち、下位ｎビット分の
端子ＤＯ０１〜ＤＯｎに導出されたデータは、前ライン
に対応したシフトレジスタＳＲｙに与えられる。また、
その上位ｎビット分の端子ＤＯｎ＋１〜ＤＯ２ｎに導出
されたデータは前々ラインに対応したシフトレジスタＳ
Ｒｙに与えられる。[0187] On the other hand, among the output terminals DO1~DO2n 2n-bit line memory 110A, data derived on the lower n bits of the terminal DO01~DOn is supplied to the shift register SR y corresponding prior line. Also,
Shift register S which corresponds to the terminal D O n + 1~D O 2n before data is led to the s-line of the upper n bits
Given to Ry.

【０１８８】シフトレジスタＳＲｘ，ＳＲｙには、制御
回路１１１Ａからの制御信号ＬＯ１およびクロック信号
ＣＫ１が共通に与えられている。この構成により、現ラ
インのｎビット分のデータは、ラインメモリ１１０Ａの
各ワードの下位ｎビットに書き込まれる。そして、次ラ
インのデータが画像処理ユニット１１２から与えられる
期間に、この次ラインに対する前ラインのデータとして
シフトレジスタＳＲｙに与えられる。Control signals LO1 and clock signal CK1 from control circuit 111A are commonly applied to shift registers SRx and SRy. With this configuration, data for n bits of the current line is written to the lower n bits of each word of the line memory 110A. Then, during a period in which data of the next line is supplied from the image processing unit 112, the data is supplied to the shift register SRy as data of a previous line with respect to the next line.

【０１８９】このシフトレジスタＳＲｙに書き込まれた
前ラインのデータは、ラインメモリ１１０Ａの各ワード
の上位ｎビットのデータとして書き込まれる。そして、
次のラインに対する処理が行われるときに、前々ライン
のデータとしてシフトレジスタＳＲｘに与えられること
になる。図３８は動作を説明するためのタイミングチャ
ートである。画像処理ユニット１１２は第２サイクルか
ら現ラインのデータを第１画素目から順に出力する。こ
のとき制御回路１１１Ａは、第ｎ−１画素目のデータＩ
Ｄｎ−１が出力され、さらに第ｎ画素目のデータＩＤｎ
ｚが出力されるまでの期間には、アドレスＡＤ１〜ＡＤ
ｍを第１画素に対応した値「０」とする。The data of the previous line written in the shift register SRy is written as upper n bits of data of each word in the line memory 110A. And
When the processing for the next line is performed, the data is given to the shift register SRx as the data of the line before the previous line. FIG. 38 is a timing chart for explaining the operation. The image processing unit 112 sequentially outputs the data of the current line from the second cycle, starting from the first pixel. At this time, the control circuit 111A outputs the data I of the (n- 1) th pixel.
Dn−1, and further outputs the data IDn of the n-th pixel.
During the period until z is output, addresses AD1 to AD
Let m be a value “0” corresponding to the first pixel.

【０１９０】シフトレジスタＳＲｚにｎ画素分のデータ
が蓄積された時刻ｔ１１に出力許可信号ＯＥが立ち下が
り、これにより、出力端子ＤＯ１〜ＤＯｎには、ｎビッ
トのデータが出力されてシフトレジスタＳＲｙに与えら
れる。このｎビットのデータは、前ラインの第１画素か
ら第ｎ画素までのデータＩＤ１ｙ〜ＩＤｎｙに相当す
る。また出力端子ＤＯｎ＋１〜ＤＯ２ｎにもｎビットの
データが導出され、シフトレジスタＳＲｘに与えられ
る。このｎビットのデータは前々ラインの第１画素から
第ｎ画素までのデータＩＤ１ｘ〜ＩＤｎｘに相当する。At time t11 when data for n pixels is accumulated in shift register SRz, output enable signal OE falls, whereby n-bit data is output to output terminals DO1 to DOn and output to shift register SRy. Given. The n-bit data corresponds to data ID1y to IDny from the first pixel to the n-th pixel on the previous line. Further, n-bit data is derived from the output terminals DOn + 1 to DO2n and supplied to the shift register SRx. The n-bit data corresponds to data ID1x to IDnx from the first pixel to the n-th pixel in the line two lines before.

【０１９１】時刻ｔ１２に出力許可信号が立ち上がる
と、代わって時刻ｔ１３に書込許可信号ＷＥが立ち下が
り、シフトレジスタＳＲｚに保持されている現ラインの
ｎ画素分のデータＩＤ１ｚ〜ＩＤｎｚが、入力端子ＤＩ
１〜ＤＩｎからラインメモリ１１０Ａに書き込まれる。
また、同時にシフトレジスタＳＲｙに保持されている前
ラインのｎ画素分のデータＩＤ１ｙ〜ＩＤｎｙが入力端
子ＤＩｎ＋１〜ＤＩ２ｎからラインメモリ１１０Ａに書
き込まれる。このときの書込アドレスは、前ラインおよ
び前々ラインのデータＩＤ１ｙ〜ＩＤｎｙ，ＩＤ１ｘ〜
ＩＤｎｘが書き込まれていたアドレスである。すなわ
ち、データ読出が終了したアドレスに新たなデータが書
き込まれる。When the output permission signal rises at time t12, the write permission signal WE falls instead at time t13, and data ID1z to IDnz for n pixels of the current line held in the shift register SRz are input to the input terminal. DI
1 to DIn are written to the line memory 110A.
At the same time, data ID1y to IDny for n pixels of the previous line held in the shift register SRy are written to the line memory 110A from the input terminals DIn + 1 to DI2n. At this time, the write addresses are the data ID1y to IDny, ID1x to
This is the address where IDnx was written. That is, new data is written to the address where data reading has been completed.

【０１９２】この書込の終了後には、制御回路１１１Ａ
は、第（ｎ＋１）サイクルからの期間に、アドレスＡＤ
１〜ＡＤｍを次のアドレス「１」に切り換える。時刻ｔ
１４にクロック信号ＣＫ１が与えられると、シフトレジ
スタＳＲｘおよびＳＲｙでシフト動作が行われ、この結
果、シフトレジスタ１２１および１２２の第１段目に対
応した二値化再判定回路１１５の入力端子Ｃ，Ｅにそれ
ぞれ前々ラインおよび前ラインの各第１画素目のデータ
ＩＤ１ｘ，ＩＤ１ｙが入力される。After completion of the writing, control circuit 111A
Is the address AD during the period from the (n + 1) th cycle.
1 to AD m are switched to the next address “1”. Time t
When the clock signal CK1 is supplied to the shift register 14, the shift registers SRx and SRy perform a shift operation. As a result, the input terminals C and C of the binarization re-determination circuit 115 corresponding to the first stage of the shift registers 121 and 122 are output. E is input with data ID1x and ID1y of the first pixel of each of the two lines before and on the previous line.

【０１９３】さらに、時刻ｔ１５にクロック信号ＣＫ３
がシフトレジスタＳＲｚに与えられると、そのシフト動
作に伴い、シフトレジスタ１２３の第１段目に現ライン
の第１画素目のデータＩＤ１ｚが保持され、このデータ
が二値化再判定回路１１５の入力端子Ｉに与えられる。
その後は、クロックＣＫ１，ＣＫ３の入力に伴ってシフ
トレジスタＳＲｘ，ＳＲｙ，ＳＲｚおよびシフトレジス
タ１２１，１２２，１２３でのシフト動作が行われ、時
刻ｔ１６にデータＩＤ２ｙの二値化再判定処理を行うた
めの９画素分のデータが並列に二値化再判定回路１１５
に入力される。これにより、再判定されたデータＩＤ′
２ｙが出力端子Ｅ′に導出される。Further, at time t15, clock signal CK3
Is given to the shift register SRz, the data ID1z of the first pixel of the current line is held in the first stage of the shift register 123 in accordance with the shift operation, and this data is input to the binarization re-determination circuit 115. It is provided to terminal I.
After that, the shift operation is performed in the shift registers SRx, SRy, SRz and the shift registers 121, 122, 123 in response to the input of the clocks CK1, CK3. Of the nine pixels is converted in parallel to the binarization re-determination circuit 115
Is input to As a result, the re-determined data ID '
2y is led out to the output terminal E '.

【０１９４】このようにして、本構成例では、２ライン
分のラインメモリを用いて孤立点除去処理を行うに当た
り、ラインメモリ１１０Ａの各ワードのビット分割によ
り隣接する２ラインのデータを記憶するようにしてい
る。そして、各ワードデータの下位ビットに対応するラ
インの前のラインのデータが各ワードの上位ビットに格
納されるように、シフトレジスタＳＲｘ，ＳＲｙ，ＳＲ
ｚとラインメモリ１１０Ａとが接続されている。As described above, in the present configuration example, when performing the isolated point removal processing using the line memories for two lines, the data of two adjacent lines are stored by bit division of each word of the line memory 110A. I have to. Then, the shift registers SRx, SRy, and SRy are so stored that the data of the line preceding the line corresponding to the lower bit of each word data is stored in the upper bit of each word.
z and the line memory 110A are connected.

【０１９５】この構成により、いずれのラインの処理に
対しても連続的なアドレスを生成すれば、前ラインおよ
び前々ラインのデータをシフトレジスタＳＲｘ，ＳＲｙ
に与えることができるから、上記の図３０に示された第
１の構成例とは異なり、ラインメモリに与えるアドレス
に工夫を要することがない。したがって、画像処理ユニ
ット１１２からは、１ラインの処理毎にトグルする信号
ＲＯＷを制御回路１１１Ａに与える必要もない。With this configuration, if a continuous address is generated for processing of any line, the data of the previous line and the line before the previous line are stored in the shift registers SRx and SRy.
Therefore, unlike the first configuration example shown in FIG. 30 described above, there is no need to devise the address given to the line memory. Therefore, the image processing unit 112 does not need to supply the control circuit 111A with a signal ROW that toggles every time one line is processed.

【０１９６】本発明の実施例の説明は以上のとおりであ
るが、本発明は上記の実施例に限定されるものではな
い。たとえば、上記の実施例では、ファクシミリ装置を
例に取ったが、本発明はイメージスキャナや複写機のよ
うに、光学的に画像を読み取って得られた画像データを
処理する構成などに対して、広く適用することができる
ものである。その他、本発明の要旨を変更しない範囲で
種々の設計変更を施すことが可能である。The embodiments of the present invention have been described above, but the present invention is not limited to the above embodiments. For example, in the above embodiment, a facsimile apparatus is taken as an example, but the present invention is applicable to a configuration for processing image data obtained by optically reading an image, such as an image scanner or a copying machine. It can be widely applied. In addition, various design changes can be made without changing the gist of the present invention.

【０１９７】[0197]

【発明の効果】以上のように本発明の画像処理装置によ
れば、前ラインに属する画素から分配される誤差を取得
するために記憶手段に１回だけアクセスすればよいか
ら、記憶手段に対するアクセス回数が低減される。これ
により誤差拡散処理が格段に高速化される。しかも、こ
の発明においては、累積誤差を演算するための演算手段
は、二値化誤差の累積のために必要なデータを一時保持
するレジスタを備えているので、加算器によって二値化
誤差を累積する過程においては、記憶手段へのアクセス
の必要がない。これにより、記憶手段へのアクセス回数
のさらなる低減が図られ、誤差拡散処理の高速化が図ら
れている。 As described above, according to the image processing apparatus of the present invention, it is only necessary to access the storage means once to obtain the error distributed from the pixels belonging to the previous line. The number of times is reduced. Thereby, the error diffusion processing is remarkably speeded up. And this
Calculation means for calculating the accumulated error
Temporarily holds data required for accumulating binarization errors
Register, so that it can be binarized by an adder.
In the process of accumulating errors, access to the storage means
There is no need for Thereby, the number of accesses to the storage means
Is further reduced, and the speed of error diffusion processing is increased.
Have been.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の一実施例が適用されるファクシミリ装
置の全体の構成を示すブロック図である。FIG. 1 is a block diagram showing an overall configuration of a facsimile apparatus to which an embodiment of the present invention is applied.

【図２】上記ファクシミリ装置の入力画像処理回路の内
部構成を示すブロック図である。FIG. 2 is a block diagram showing an internal configuration of an input image processing circuit of the facsimile apparatus.

【図３】シェーディング補正部の構成を示すブロック図
である。FIG. 3 is a block diagram illustrating a configuration of a shading correction unit.

【図４】除算回路の構成例を示すブロック図である。FIG. 4 is a block diagram illustrating a configuration example of a division circuit.

【図５】フィルタ処理を説明するための図である。FIG. 5 is a diagram illustrating a filtering process.

【図６】メモリ内における記憶領域の割り当て状態を示
す図である。FIG. 6 is a diagram showing an allocation state of a storage area in a memory.

【図７】濃度調整処理を説明するための図である。FIG. 7 is a diagram illustrating a density adjustment process.

【図８】濃度調整処理およびγ補正処理などを説明する
ための図である。FIG. 8 is a diagram for explaining a density adjustment process, a γ correction process, and the like.

【図９】濃度調整処理およびγ補正処理などを説明する
ための図である。FIG. 9 is a diagram for explaining a density adjustment process, a γ correction process, and the like.

【図１０】濃度調整処理を説明するための図である。FIG. 10 is a diagram illustrating a density adjustment process.

【図１１】濃度調整処理およびγ補正処理などを説明す
るための図である。FIG. 11 is a diagram for explaining a density adjustment process, a γ correction process, and the like.

【図１２】濃度調整処理部の構成例を示すブロック図で
ある。FIG. 12 is a block diagram illustrating a configuration example of a density adjustment processing unit.

【図１３】濃度調整処理部の他の構成例を示すブロック
図である。FIG. 13 is a block diagram illustrating another configuration example of the density adjustment processing unit.

【図１４】濃度調整処理対象のマトリクスの各画素位置
に割り当てられたアドレスを示す図である。FIG. 14 is a diagram illustrating addresses assigned to respective pixel positions of a matrix to be subjected to density adjustment processing.

【図１５】γ補正処理を説明するための図である。FIG. 15 is a diagram for describing gamma correction processing.

【図１６】濃度調整処理およびγ補正処理のための他の
技術を説明するための図である。FIG. 16 is a diagram for explaining another technique for the density adjustment processing and the γ correction processing.

【図１７】誤差拡散処理を説明するための図である。FIG. 17 is a diagram illustrating an error diffusion process.

【図１８】誤差拡散処理を説明するための図である。FIG. 18 is a diagram for explaining an error diffusion process.

【図１９】中間調画像に対する処理を行うためのハード
ウェア構成を示すブロック図である。FIG. 19 is a block diagram illustrating a hardware configuration for performing processing on a halftone image.

【図２０】シェーディング補正処理、フィルタ処理およ
び濃度調整処理に関連する動作を説明するためのタイミ
ングチャートである。FIG. 20 is a timing chart for explaining operations related to shading correction processing, filter processing, and density adjustment processing.

【図２１】γ補正処理および誤差拡散処理に関連する動
作を説明するためのタイミングチャートである。FIG. 21 is a timing chart for explaining operations related to the γ correction processing and the error diffusion processing.

【図２２】フィルタ処理に関連するビット計算を説明す
るための図である。FIG. 22 is a diagram for explaining bit calculation related to filter processing.

【図２３】濃度調整処理およびγ補正処理に関連するビ
ット計算を説明するための図である。FIG. 23 is a diagram for explaining bit calculation related to density adjustment processing and γ correction processing.

【図２４】シェーディング補正処理に関連するビット計
算を説明するための図である。FIG. 24 is a diagram for explaining bit calculation related to shading correction processing.

【図２５】誤差拡散処理に関連するビット計算を説明す
るための図である。FIG. 25 is a diagram for explaining bit calculation related to error diffusion processing.

【図２６】誤差拡散処理に関連するビット計算を説明す
るための図である。FIG. 26 is a diagram for explaining bit calculation related to error diffusion processing.

【図２７】孤立点除去処理を説明するための図である。FIG. 27 is a diagram for explaining an isolated point removal process.

【図２８】孤立点除去処理を説明するための図である。FIG. 28 is a diagram for explaining an isolated point removal process.

【図２９】孤立点除去処理を説明するための図である。FIG. 29 is a diagram illustrating an isolated point removal process.

【図３０】孤立点除去処理に関連する構成を示すブロッ
ク図である。FIG. 30 is a block diagram illustrating a configuration related to an isolated point removal process.

【図３１】孤立点除去処理に用いられるデータに対応す
る画素の位置関係を説明するための図である。FIG. 31 is a diagram for explaining a positional relationship of pixels corresponding to data used in the isolated point removal processing.

【図３２】動作を説明するためのタイミングチャートで
ある。FIG. 32 is a timing chart for explaining the operation.

【図３３】１ラインに対する処理の末期における動作を
説明するためのタイミングチャートである。FIG. 33 is a timing chart for explaining an operation at the end of processing for one line.

【図３４】１ラインに対する処理の末期における動作を
説明するためのタイミングチャートである。FIG. 34 is a timing chart for explaining an operation at the end of processing for one line.

【図３５】ラインメモリに与えられるアドレスを生成す
るための構成を示すブロック図である。FIG. 35 is a block diagram showing a configuration for generating an address given to a line memory.

【図３６】二値化再判定回路の構成を示すブロック図で
ある。FIG. 36 is a block diagram illustrating a configuration of a binarization re-determination circuit.

【図３７】孤立点除去処理部の他の構成例を示すブロッ
ク図である。FIG. 37 is a block diagram illustrating another configuration example of the isolated point removal processing unit.

【図３８】動作を説明するためのタイミングチャートで
ある。FIG. 38 is a timing chart for explaining the operation.

【符号の説明】[Explanation of symbols]

１１ 入力画像処理回路 １４ ＣＰＵ １５ イメージセンサ １７ Ａ／Ｄコンバータ １８ メモリ ２２ ＬＳＵ ３１ シェーディング補正部 ３２ 白／黒基準値生成部 ３３ フィルタ処理部 ３４ 濃度調整部 ３５ γ補正部 ３６ 単純二値化処理部 ３７ 誤差拡散処理部 ３９ 孤立点除去処理部 ４５，４６ 減算器 ４７，４８ 加算器 ４９ 除算回路 Reference Signs List 11 input image processing circuit 14 CPU 15 image sensor 17 A / D converter 18 memory 22 LSU 31 shading correction unit 32 white / black reference value generation unit 33 filter processing unit 34 density adjustment unit 35 gamma correction unit 36 simple binarization processing unit 37 error diffusion processing unit 39 isolated point removal processing unit 45, 46 subtractor 47, 48 adder 49 division circuit

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岩坪 聡 大阪府大阪市東住吉区住道矢田９丁目２ 番28号 テラスＦＬＯＲＡ Ｅ号 (56)参考文献 特開 平１−238373（ＪＰ，Ａ) 特開 平２−107062（ＪＰ，Ａ) 特開 平３−88570（ＪＰ，Ａ) 特開 平３−186063（ＪＰ，Ａ) 特開 平３−186064（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 1/40 - 1/409 H04N 1/46 H04N 1/60 ──────────────────────────────────────────────────続 き Continuation of the front page (72) Inventor Satoshi Iwatsubo Terrace FLORA E, 9-2-28, Sumida, Higashisumiyoshi-ku, Osaka-shi, Osaka (56) Reference JP-A-1-238373 (JP, A) JP-A-2-107062 (JP, A) JP-A-3-88570 (JP, A) JP-A-3-18663 (JP, A) JP-A-3-18664 (JP, A) (58) .Cl. ⁷ , DB name) H04N 1/40-1/409 H04N 1/46 H04N 1/60

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】画像を構成する各画素の多値濃度データを
二値化する際に生じた二値化誤差を周辺の所定の位置関
係の画素に分配し、注目画素に対する二値化処理を当該
注目画素の濃度データに周辺画素から分配される上記二
値化誤差を加算した値に基づいて行う画像処理装置にお
いて、 所定方向に沿う複数のラインで画像を走査するときの各
走査ラインの構成画素を順次注目画素として上記二値化
処理が行われるときに、この注目画素が属する現ライン
の画素のうち、当該注目画素と所定の位置関係にある次
ラインの画素に対して二値化誤差を分配する複数の画素
の二値化誤差を累積して累積誤差を演算する演算手段
と、この演算手段によって 演算された累積誤差を上記注目画
素に対応付けて記憶する記憶手段と、 この記憶手段に記憶された累積誤差を読み出し、上記注
目画素と上記所定の位置関係にある画素に対して、当該
画素の濃度データおよび上記読み出された累積誤差に基
づいて二値化処理を行う二値化処理手段と を含み、 上記演算手段は、二値化誤差の累積に必要なデータを保
持するための少なくとも１つのレジスタと、このレジス
タに保持されたデータを用いて二値化誤差の累積演算を
行う加算器とを含むことを特徴とする画像処理装置。1. A binarization error generated when binarizing multi-value density data of each pixel constituting an image is distributed to surrounding pixels having a predetermined positional relationship, and a binarization process for a pixel of interest is performed. In an image processing apparatus that performs the image processing based on a value obtained by adding the above-described binarization error distributed from peripheral pixels to the density data of the target pixel, a configuration of each scanning line when scanning an image with a plurality of lines along a predetermined direction When the above-described binarization process is performed with the pixels sequentially set as a target pixel, the next pixel having a predetermined positional relationship with the target pixel among the pixels of the current line to which the target pixel belongs.
A plurality of pixels for distributing binarization errors for the pixels of the line
Calculating means for accumulating the binarization error to calculate the cumulative error ; storage means for storing the cumulative error calculated by the calculating means in association with the pixel of interest; and cumulative error stored in the storage means. And read the note above.
For the pixel having the predetermined positional relationship with the eye pixel,
Based on the pixel density data and the accumulated error read out above,
Binarization processing means for performing binarization processing on the basis of the data, wherein the arithmetic means includes at least one register for holding data necessary for accumulating a binarization error, and data held in the register. And an adder for performing an accumulation operation of the binarization error by using the image processing apparatus. 【請求項２】上記少なくとも１つのレジスタは、注目画
素に対して一定の位置関係にある画素の二値化誤差を保
持するレジスタを含むことを特徴とする請求項１記載の
画像処理装置。2. The image processing apparatus according to claim 1, wherein said at least one register includes a register for holding a binarization error of a pixel having a fixed positional relationship with a target pixel. 【請求項３】上記少なくとも１つのレジスタは、上記加
算器による加算結果を保持するレジスタを含むことを特
徴とする請求項１または２記載の画像処理装置。3. The image processing apparatus according to claim 1, wherein said at least one register includes a register for holding a result of addition by said adder.