JP3070755B2 - Transmission circuit - Google Patents
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Description
本発明は、広帯域ISDN用交換機、特にATM(Asynchron
ous Transfer Mode)方式の交換機の通話路装置等の装
置内、装置間、例えば架間、シェルフ間、基板間等の伝
送路に係り、特に装置内、装置間の伝送線の布線数を最
少限にし、送受信間の位相ずれを吸収して安定なデータ
転送をするのに好適な伝送回路に関する。The present invention relates to a switch for a broadband ISDN, particularly an ATM (Asynchronous
ous Transfer Mode) In connection with the transmission path between devices, such as a communication path device of an exchange of a system, between devices, for example, between frames, between shelves, between boards, etc., especially, the number of wiring of transmission lines in the devices and between devices is minimized. The present invention relates to a transmission circuit suitable for performing stable data transfer by absorbing a phase shift between transmission and reception.
ATM交換機の通話路装置は、装置内のATMセル(ATM方
式における固定長パケットのこと)を低速のパラレル信
号で処理する場合が多い。そのATMセルをパラレル信号
で装置内、装置間に伝送する場合、回線交換能力に比例
して布線数が増加するため、布線数を減らす工夫が必要
となる。この要求に対して、パラレル信号のATMセルを
シリアル信号に変換し、クロック信号やフレーム同期信
号の成分をATMセル内に含むことにより、伝送路の布線
数を削減する方法が有望な案である。 例えば、論文「電子情報通信学会・技術研究報告・交
換システム研究会SSE89−123『ATMセル転送用LSIの開
発』」に示される伝送回路はその1例である。第15図
に、その機能ブロック図を示す。本例は装置内、装置間
の伝送における伝送路に、光ファイバおよび電線ケーブ
ルを使用して、ATMセルを伝送する伝送回路である。 送信側は、セルデータ入力端子からパラレル信号のAT
Mセル、セル同期信号端子からATMセルの同期信号、クロ
ック入力端子からパラレル信号側のクロック信号を入力
する。符号器は、光ファイバによる伝送に必要な光伝送
の特徴である交流結合を可能にして直流分を抑制するた
めにATMセルの符号化を行なう。同期パターン挿入は、
符号化のバイオレーションを使用して同期パターンを生
成し、ATMセルに付加する。逓倍PLLは、パラレル信号側
クロック信号からシリアル信号側クロック信号を生成
し、パラレルシリアル変換で、パラレル信号のATMセル
をシリアル信号に変換する。ATMセルは、線路駆動を介
してECLレベルにより、外部に付加した駆動回路に接続
され、電気光変換素子で電気信号を光信号に変換して、
光ファイバに送出する。 受信側は、光ファイバから入力した光信号を外部に付
加した光電気変換素子により電気信号に変換し、増幅回
路で信号を増幅してECLレベルで波形整形に入力する。
クロック抽出PLLは、シリアル信号のATMセルを基にシリ
アル信号側クロック信号を生成し、シリアルパラレル変
換で波形再生を介したシリアル信号のATMセルをパラレ
ル信号に変換する。同期パターン検出は、ATMセルから
同期パターンを検出してATMセルのセル同期を確定し、
セルの先頭位置を確定する。復号器は、送信側で符号化
されたATMセルを元の状態に戻し、FIFOに書き込む。 FIFOは、読出クロック端子から入力したクロック信号
に同期して、セルデータ出力端子からATMセル、セル同
期信号端子からATMセルの同期信号を出力する。また、
本例では、電気信号と光信号を変換するための素子など
は伝送回路チップの外部に付加する構成であり、さら
に、同一チップ内に波形整形、クロック抽出PLL等のア
ナログ回路とATMセルの処理を行なうディジタル回路を
混在した構成である。A communication path device of an ATM exchange often processes ATM cells (fixed-length packets in the ATM system) in the device with low-speed parallel signals. When the ATM cells are transmitted as parallel signals within the device or between the devices, the number of wires increases in proportion to the circuit switching capability, and therefore, a device for reducing the number of wires is required. In response to this request, a promising method is to convert the parallel signal ATM cell into a serial signal and include the clock signal and frame synchronization signal components in the ATM cell, thereby reducing the number of wires on the transmission line. is there. For example, the transmission circuit shown in the paper "IEICE Technical Report / Switching System Study Group SSE89-123" Development of LSI for ATM Cell Transfer "" is one example. FIG. 15 shows a functional block diagram thereof. This example is a transmission circuit that transmits an ATM cell by using an optical fiber and an electric wire cable as a transmission path in a transmission between devices or between devices. The transmitting side sends the parallel signal AT from the cell data input terminal.
An ATM cell synchronization signal is input from the M cell and cell synchronization signal terminals, and a parallel signal side clock signal is input from the clock input terminal. The encoder encodes ATM cells to enable AC coupling, which is a characteristic of optical transmission required for transmission over an optical fiber, and to suppress DC components. Synchronization pattern insertion
A synchronization pattern is generated using the encoding violation and attached to the ATM cell. The multiplying PLL generates a serial signal side clock signal from the parallel signal side clock signal, and converts the parallel signal ATM cell into a serial signal by parallel-serial conversion. The ATM cell is connected to an externally added driving circuit by an ECL level through line driving, and converts an electric signal to an optical signal by an electro-optical conversion element,
Send to optical fiber. On the receiving side, the optical signal input from the optical fiber is converted into an electric signal by an opto-electric conversion element added to the outside, the signal is amplified by an amplifier circuit, and input to the ECL level for waveform shaping.
The clock extraction PLL generates a serial signal side clock signal based on the serial signal ATM cell, and converts the serial signal ATM cell via waveform reproduction into a parallel signal by serial-parallel conversion. Synchronization pattern detection detects the synchronization pattern from the ATM cell, determines the cell synchronization of the ATM cell,
Determine the beginning of the cell. The decoder returns the ATM cells encoded on the transmission side to the original state and writes the ATM cells in the FIFO. The FIFO outputs a synchronization signal of an ATM cell from a cell data output terminal and a synchronization signal of an ATM cell from a cell synchronization signal terminal in synchronization with a clock signal input from a read clock terminal. Also,
In this example, elements for converting electrical signals and optical signals are added to the outside of the transmission circuit chip, and furthermore, analog circuits such as waveform shaping and clock extraction PLL and processing of ATM cells in the same chip. Is a configuration in which digital circuits for performing the above are mixed.
上記従来技術は、装置内、装置間のATMセルの伝送に
おいて、伝送回路間の伝送路を光伝送で行なうため、電
気光変換素子、駆動回路、光電気変換素子、増幅回路を
外部に付加していたので、回路用構成部品数が多く、部
品の実装面積が大きくなり、伝送回路全体の小型化に適
さないという問題がある。 また、光伝送では原信号の符号化と、符号化のバイオ
レーションによる同期パターン生成のために、符号器、
復号器を用いていたので、伝送回路の規模が大きくなる
という問題がある。 また、外部に付加する駆動回路、増幅回路と伝送回路
の間の高速伝送はECLレペルで結合していたため、伝送
回路の消費電力が大きくなり、伝送回路の省電力化が困
難であるという問題がある。 また、クロック抽出PLLや波形整形等をアナログ回路
で構成していたので、ディジタル回路とアナログ回路が
混在した回路となり、容易に伝送回路の1チップ化を行
なえないという問題がある。 また、装置間の制御用信号を伝送回路を介して送受信
する機能がなく、制御用信号を送受信できないという問
題がある。 本発明は、装置内、装置間のシリアル信号のATMセル
伝送の高速化を実現すると共に、外部付加部品を必要せ
ず1チップで1対以上の送受信回路を構成し、かつ低消
費電力を実現することを目的とする。In the above prior art, in transmitting ATM cells in a device or between devices, a transmission path between transmission circuits is performed by optical transmission, so an electro-optical conversion element, a driving circuit, a photoelectric conversion element, and an amplification circuit are added to the outside. Therefore, there is a problem that the number of circuit components is large, the mounting area of the components is large, and it is not suitable for downsizing the entire transmission circuit. In optical transmission, an encoder is used to encode an original signal and generate a synchronization pattern by encoding violation.
Since the decoder is used, there is a problem that the scale of the transmission circuit becomes large. In addition, since the high-speed transmission between the drive circuit, amplification circuit, and transmission circuit added to the outside was coupled by the ECL level, the power consumption of the transmission circuit increased, making it difficult to save power. is there. In addition, since the clock extraction PLL and the waveform shaping are configured by analog circuits, the digital circuit and the analog circuit are mixed and there is a problem that the transmission circuit cannot be easily integrated into one chip. In addition, there is no function of transmitting and receiving a control signal between devices via a transmission circuit, so that there is a problem that a control signal cannot be transmitted and received. The present invention realizes high-speed ATM cell transmission of serial signals in and between devices, and realizes one or more pairs of transmitting / receiving circuits on one chip without the need for external additional components, and achieves low power consumption. The purpose is to do.
上記目的を達成するために、本伝送回路はビット位相
同期回路、シリアルパラレル変換回路、バイト同期回
路、セル同期回路、受信用エラスティックストアメモリ
回路、同期パターン挿入回路、送信用エラスティックス
トアメモリ回路、パラレルシリアル変換回路等の回路と
送信駆動素子、受信素子を同一チップ上に構成したもの
である。 伝送回路を簡単な構成にするためには、光ファイバに
よる伝送を廃止し、符号化のための符号器と復号器を削
除し、電線ケーブルによる電気的な伝送のみを可能とし
たものであり、符号化のバイオレーションによる同期パ
ターン生成の代わりに、固定長の同期パターンを挿入し
たものである。 また、伝送回路の1チップ化を容易にするために、ク
ロック抽出PLL回路や波形生成等のアナログ回路を削除
し、アナログ回路とディジタル回路を混在しないディジ
タル回路のみで伝送回路を構成している。 また、伝送回路チップを省電力化するために、伝送路
側のECLレベルによる高速部分と伝送回路の全てを低消
費電力のCMOS素子で構成している。 また、伝送路側と装置側の位相ずれを吸収し、正確な
データ転送を行なうために、送信用と受信用にエラステ
ィックストアメモリを同一チップ内に搭載している。 さらに、装置間の制御用信号を送受信するために、送
信側でATMセルの付加バイトの空き領域に制御用信号を
挿入して転送し、受信側でこれを受けて抽出することに
より、装置間の制御信号の転送を可能にしたものであ
る。In order to achieve the above object, the transmission circuit includes a bit phase synchronization circuit, a serial / parallel conversion circuit, a byte synchronization circuit, a cell synchronization circuit, an elastic store memory circuit for reception, a synchronous pattern insertion circuit, and an elastic store memory circuit for transmission. , A circuit such as a parallel-serial conversion circuit, a transmission drive element, and a reception element are configured on the same chip. In order to make the transmission circuit a simple configuration, transmission by optical fiber was abolished, encoders and decoders for encoding were deleted, and only electrical transmission by electric wires and cables was possible. Instead of generating a synchronization pattern by encoding violation, a fixed-length synchronization pattern is inserted. Further, in order to facilitate the integration of the transmission circuit into one chip, the clock extraction PLL circuit and the analog circuit such as the waveform generation are deleted, and the transmission circuit is constituted only by the digital circuit in which the analog circuit and the digital circuit are not mixed. In addition, in order to save the power of the transmission circuit chip, the high-speed portion based on the ECL level on the transmission line side and the entire transmission circuit are configured by low power consumption CMOS elements. Further, in order to absorb a phase shift between the transmission line side and the device side and perform accurate data transfer, an elastic store memory for transmission and reception is mounted on the same chip. Furthermore, in order to transmit and receive control signals between the devices, the transmitting side inserts and transfers the control signal into an empty area of the additional byte of the ATM cell, and the receiving side extracts and receives the control signal. Is enabled.
ATMセルのセル同期は、ATMセルに任意の固定長の同期
パターンを挿入し、これを受信した側で検出することに
より行なうことができる。この場合、同期パターンと同
じパターンがATMセル内に含まれていると誤動作が発生
することが考えられる。そのため、同期確定中の同期パ
ターン不一致検出のシーケンスと同期不確定中の同期パ
ターン一致検出のシーケンスに数段の保護機能を設ける
ことにより、ビット誤り等の誤動作を防ぐことができ
る。 また、送信側装置の伝送回路と受信側装置の伝送回路
の伝送路側の回路を、同一のクロック源からのクロック
信号で動作させることにより、伝送回路毎にクロック抽
出回路を設けなくても、伝送回路の受信側でクロック信
号と受信データの位相合わせを行なうことにより正確な
データ転送が実現できる。 また、伝送回路をディジタル化し、送信駆動素子、受
信素子をCMOS素子により構成することにより、伝送回路
全体をCMOS−LSIのゲートアレイ等で1チップ化するこ
とができる。 また、伝送路側から入力したATMセルを一時的に保存
し、これを装置側で少し遅れて読み出す手段により、位
相ずれを吸収できるので、データの転送を正しく行なえ
る。チップ内の素子の遅延のバラツキや動作中の電源変
動や温度変動等による位相変動の範囲内で追従させるこ
とができる。 また、ATMセルの付加バイトの空き領域に、装置制御
用信号を付加し、ATMセルを送受信することにより、新
たに信号線を追加することなく制御信号を送受すること
ができる。The cell synchronization of the ATM cell can be performed by inserting an arbitrary fixed-length synchronization pattern into the ATM cell and detecting it on the receiving side. In this case, a malfunction may occur if the same pattern as the synchronization pattern is included in the ATM cell. Therefore, malfunctions such as bit errors can be prevented by providing several stages of protection functions in the synchronization pattern mismatch detection sequence during synchronization determination and the synchronization pattern match detection sequence during synchronization determination. In addition, by operating the transmission circuit of the transmission apparatus and the transmission path circuit of the transmission circuit of the reception apparatus with clock signals from the same clock source, transmission can be performed without providing a clock extraction circuit for each transmission circuit. Accurate data transfer can be realized by adjusting the phase of the clock signal and the received data on the receiving side of the circuit. Further, by digitizing the transmission circuit and configuring the transmission drive element and the reception element by CMOS elements, the entire transmission circuit can be formed into one chip using a CMOS-LSI gate array or the like. In addition, the means for temporarily storing ATM cells input from the transmission path side and reading the ATM cells with a slight delay on the device side can absorb the phase shift, so that data transfer can be performed correctly. It is possible to follow within a range of phase variation due to variation in delay of elements in the chip, power supply fluctuation during operation, temperature fluctuation, and the like. In addition, by transmitting a device control signal to an empty area of an additional byte of an ATM cell and transmitting / receiving the ATM cell, a control signal can be transmitted / received without adding a new signal line.
以下、本発明の一実施例を第1図から第14図により説
明する。第1図は、本発明の一実施例に係る、装置内、
装置間等の伝送回路の構成図であり、第14図はATM交換
機の通話路装置における伝送回路の使用形態図である。 先ず、第14図を用いてATM交換機の通話路装置におけ
る伝送回路の使用形態を説明する。第14図(a)はATM
セルのセル構成図であり、第14図(b)は装置側及び伝
送路側のデータ構造図であり、第14図(c)は装置内、
装置間におけるATMセルの伝送形態図である。 ATM交換機間で取り扱われるデータは、固定長パケッ
トのATMセルであり、本実施例の伝送回路で使用されるA
TMセルは、同期パターンやルーティング情報等を含むヘ
ッダ部と転送データをのせる情報部により構成される。
ATMセルのセル長は、CCITTの勧告で示されているセル長
53バイトを基本としているが、同期パターンを1バイト
分付加しているため54バイトである。さらに、装置内に
おける処理に必要な付加情報を加える場合もあり、54バ
イト固定に限定していない。第14図(b)は、装置及び
伝送路のデータ構造を示している。装置側のATMセル
は、送受信側共に8ビットのパラレル信号のデータ(20
MHz)とフレーム同期信号とクロック信号により構成
し、伝送回路を介した伝送路側ではシリアル信号のデー
タ(160MHz)のみとする。伝送路側の共通クロック信号
(160MHz)は、各装置の伝送回路に入力され伝送路側の
クロック信号として使用される。第14図(c)は装置
内、装置間におけるATMセルの伝送形態および、架Aと
架B間の伝送aと、架B内のシェルフ1とシェルフ2間
の伝送bと、架Bのシェルフ3内の基板1と基板2間の
伝送cを示している。伝送回路は、装置内、装置間、例
えば架間、シェルフ間、基板間等の伝送路において使用
される。 次に、本発明の一実施例に係る、装置間等の伝送回路
を第1図を用いて説明をする。伝送回路は、ビット位相
同期部1、シリアルパラレル変換部2、バイト同期部
3、セル同期部4、受信用エラスティックストアメモリ
部5、同期パターン挿入部6、送信用エラスティックス
トアメモリ部7、パラレルシリアル変換部8から成る。
伝送路側データ入力信号(DIN)は、ビット位相同期部
1のデータ入力(DI)に入力され、ビット位相同期部1
のデータ出力(DO)は、シリアルパラレル変換部2のデ
ータ入力(DI)に入力され、伝送路側折返しデータ出力
信号(DDOUT)に出力される。シリアルパラレル変換部
2のデータ出力(DO)は、バイト同期部3のデータ入力
(DI)に入力される。バイト同期部3の同期パターン一
致出力(IOUT)は、セル同期部4の同期パターン一致入
力(IIN)に入力され、セル同期部4の同期パターン検
出位置出力(ITOUT)は、バイト同期部3の同期パター
ン検出位置入力(ITIN)に入力される。セル同期部4の
同期確定出力(SO)は、同期状態出力(SOUT)に出力さ
れ、セル同期部4のフレーム出力(FO)は、受信エラス
ティックストアメモリ部5の書込みフレーム入力(WF
I)に入力される。バイト同期部3のデータ出力(DO)
は、受信用エラスティックストアメモリ部5の書込みデ
ータ入力(WDI)に入力される。受信用エラスティック
ストアメモリ部5の読出しデータ出力(RDO)は、装置
側受信データ出力信号(RDOUT)に出力される。装置側
受信フレーム入力信号(RFRMIN)は、受信用エラスティ
ックストアメモリ部5の読出しフレーム入力(RFI)に
入力される。装置側受信クロック入力信号(RCKIN)
は、受信用エラスティックストアメモリ部5の読出しク
ロック入力(RCI)に入力される。装置側送信データ入
力信号(SDIN)は、同期パターン挿入部6のデータ入力
(DI)に入力され、装置側送信フレーム入力信号(SFRM
IN)は、同期パターン挿入部6のフレーム入力(FI)に
入力される。同期パターン挿入部6のデータ出力(DO)
は、送信用エラスティックストアメモリ部7の書込みデ
ータ入力(WDI)に入力され、送信用エラスティックス
トアメモリ部7の読出しデータ出力(RDO)は、パラレ
ルシリアル変換部8のデータ入力(DI)に入力され、パ
ラレルシリアル変換部8のデータ出力(DO)は、伝送路
側データ出力信号(DOUT)に出力される。装置側送信ク
ロック入力信号(SCKIN)は、同期パターン挿入部6の
クロック入力(CI)に入力され、同期パターン挿入部6
のクロック出力(CO)は、送信用エラスティックストア
メモリ部7の書込みクロック入力(WCI)に入力され
る。伝送路側クロック入力信号(CKIN)は、ビット位相
同期部1のクロック入力(CI)に入力され、ビット位相
同期部1のクロック出力(CO)は、シリアルパラレル変
換部2のクロック入力(CI)に入力され、シリアルパラ
レル変換部2のクロック出力(CO)は、バイト同期部3
のクロック入力(CI)と、セル同期部4のクロック入力
(CI)に入力され、バイト同期部3のクロック出力(C
O)は、受信用エラスティックストアメモリ部5の書込
みクロック入力(WCI)に入力される。また、伝送路側
クロック入力(CKIN)は、パラレルシリアル変換部8の
クロック入力(CI)に入力され、パラレルシリアル変換
部8のクロック出力(CO)は、送信用エラスティックス
トアメモリ部7の読出しクロック入力(RCI)に入力さ
れる。本実施例は、上記に説明した構成の伝送回路と伝
送路側の送信用駆動素子と受信用素子とを含めてCMOS−
LSIにより1チップ化したものである。 次に、ATMセルを伝送路側から入力し、装置側に出力
する受信動作を説明する。伝送路側データ入力(DIN)
から入力したシリアル信号(160MHz)のATMセルをビッ
ト位相同期部1のデータ入力(DI)に入力し、位相の異
なる同じ周波数(160MHz)のクロック信号である伝送路
側クロック入力(CKIN)によりデータを正しく取り込
む。ビット位相同期部1は、下記の従来例等により構成
できる。1例は、1986 インターナショナル チューリ
ッヒ セミナー オン ディジタル コミュニケーショ
ン 論文集 C4.1−C4.4(1986 International Zurich S
eminar on Digital Communications 論文集 C4.1−C4.
4)のビット位相同期回路である。他の1例は、特願昭6
3−560811号公報の「ビット位相同期回路」とそれに入
力する4相クロック信号を、伝送路側クロック入力(CK
IN)を基に90度ずつ遅らせることにより作成するクロッ
ク生成回路等とで構成できる。伝送回路間の伝送路の信
号線は、信号の反射等を防止する目的から送信回路と受
信回路を1対1で接続する。しかし、1つの伝送回路の
送信出力に対し、複数の伝送回路の受信入力の接続を考
慮して、ビット位相同期部1でビット同期のとれたデー
タ出力(DO)を伝送路側折返しデータ出力信号(DDOU
T)に出力する。この信号を次の伝送回路の受信入力に
接続することにより、伝送路の信号線は1対1の接続の
まま、1つの伝送回路の送信出力に対し、複数の伝送回
路の受信入力を接続することが等価的に可能になる。ビ
ット位相同期部1の次段のシリアルパラレル変換部2で
は、160MHzシリアル信号のATMセルをバイト先頭位置に
無関係に20MHz8ビットのパラレル信号に変換する。ま
た、160MHzのクロック入力(CI)を分周して、20MHzの
クロック信号を作成しクロック出力(CO)に出力する。
バイト同期部3では、ATMセルのヘッダ部から任意の固
定長の同期パターンを検出することにより、バイト先頭
位置を決定し、送信前の状態に切り直す。本実施例で
は、同期パターンを8ビットで構成している。セル同期
部4は、バイト同期のとれたATMセルの同期パターン検
出位置を基にATMセルセル先頭位置を決定してセル同期
を確定する。セル同期の確定したATMセルは、受信用エ
ラスティックストアメモリ部5に書込まれる。その後、
数クロック遅れたタイミングで装置側読出しデータ出力
(RDOUT)を出力する。このとき、受信用エラスティッ
クストアメモリ部5によって、伝送路側と装置側の間の
ATMセルやクロック信号の位相ずれを吸収する。 次に、ATMセルを装置側から入力し、伝送路側に出力
する送信動作を説明する。同期パターン挿入部6は、装
置側送信データ入力信号(SDIN)から入力した20MHz8ビ
ットパラレル信号のATMセルの同期パターン挿入位置
に、バイト同期部でバイト同期を確定するため必要な任
意の固定長の同期パターンを挿入する。同期パターンが
挿入されたATMセルは、送信用エラスティックストアメ
モリ部7に書込まれる。その後、数クロック遅れたタイ
ミングでデータの読出しを行なう。送信用エラスティッ
クストアメモリ部7は、20MHzの装置側送信クロック入
力信号(SCKIN)と、160MHzの伝送路側クロック入力信
号(CKIN)を基にパラレルシリアル変換部8で分周して
作成した20MHzのクロック信号のチップの内部素子のバ
ラツキ等により発生する位相ずれを吸収するためにあ
る。送信用エラスティックストアメモリ部7から読出さ
れたATMセルは、パラレルシリアル変換部8で20MHzのパ
ラレル信号を160MHzのシリアル信号に変換し、伝送路側
データ出力信号(DOUT)に出力する。 次に、第2図と第3図を用いてバイト同期部の構成と
動作を説明する。第2図は、バイト同期部の詳細ブロッ
ク図であり、第3図は、バイト同期部の動作タイミング
図である。シリアルパラレル変換部で160MHzのシリアル
信号から20MHzの8ビットパラレル信号に変換されたATM
セルをデータ入力(DI)より入力し、20MHzのクロック
入力(CI)に同期させて、入力レジスタ301と次段の入
力レジスタ302に取り込む。入力レジスタ301の出力7ビ
ットと入力レジスタ302の出力8ビットを用いて、15ビ
ット幅のデータを作成し、これ1ビットずつシフトして
8種類の8ビットデータを作成する。これらと任意の固
定長の同期パターンとを比較器303〜310で比較する。実
施例の同期パターンは、8ビットであるため、比較器30
3〜310は8ビットの一致比較器で構成する。比較器303
はビット15〜8の8ビット分、比較器304はビット14〜
7の8ビット分、比較器305はビット13〜6の8ビット
分、比較器306はビット12〜5の8ビット分、比較器307
はビット11〜4の8ビット分、比較器308はビット10〜
3の8ビット分、比較器309はビット9〜2の8ビット
分、比較器310はビット8〜1の8ビット分を検査す
る。全比較器が同期パターンと一致しない場合は、8ビ
ット分シフトして次の15ビット分に対して同様の比較検
査を繰り返す。全比較器の中のいずれか1つが同期パタ
ーンと一致した場合、例えば、比較器307が一致した場
合(第3図参照)、その検出バイト位置の先頭ビットで
ある11番目のビットをバイトの先頭位置に決定する。こ
の決定を基に、15ビット幅のデータをセレクタ314によ
り切り直して8ビットのパラレル信号にし、出力レジス
タ316に取り込み、データ出力(DO)に出力する。ま
た、比較器307〜310の比較信号をレジスタ313に取り込
み、同期パターンと一致した比較器307の出力をセレク
タ315により選択し、レジスタ317に取り込み、同期パタ
ーン一致出力(IOUT)に出力する。比較器303〜310は、
必ず1つの比較器のみ一致信号を出力するとは限らない
ため、優先制御311を用いて優先順位をつけ、いずれか
1つに固定する。その優先制御された選択信号は、同期
パターン一致検出位置入力(ITIN)のタイミングでレジ
スタ312に取り込まれ、セレクタ314とセレクタ315を切
り換える。バイト同期部で使用される同期パターンは、
ヘッダチェックシーケンスにより生成した同期パターン
(HEC)を使用することも可能である。この方式のバイ
ト同期部は、同期パターンを検出するHEC検出回路と、
ヘッダ部の誤り訂正を行なう誤り訂正回路と、情報部を
特定の生成多項式でスクランブルされたデータを元に戻
すためのデスクランブル回路等により構成する。 次に、第4図と第5図と第6図を用いてセル同期部の
構成と動作を説明する。第4図は、セル同期部の詳細ブ
ロック図であり、第5図(a)は、セル同期部の同期確
定時の動作タイミング図であり、第5図(b)は、セル
同期部の同期不確定時の動作タイミング図である。セル
同期部は、ATMセルのバイト同期が確定している時、同
期パターンを検出したATMセルのバイト位置を基に、ATM
セルのセル先頭位置を決定してセル同期を確定する。AT
Mセルに同期して動作する54進のカウンタ402とタイミン
グ発生403は、同期パターン検出位置出力(ITOUT)とフ
レーム出力(FO)を生成して出力する。セル同期部は、
誤った同期パターン検出位置での同期パターン一致信号
によりセル同期が確定するのを防ぐために後方保護機能
を設ける。セル同期が不確定中の時、同じ同期パターン
検出位置で同期パターン一致信号が数回連続して入力さ
れた時(第5図(a)参照)、セル同期を確定する機能
である。また、セル同期確定中に発生するビット誤り等
によるセル同期外れを防止するために前方保護機能を設
ける。セル同期が確定中の時、同期パターン検出位置で
同期パターン一致信号が数回連続して入力されなかった
時(第5図(b)参照)、セル同期を不確定にする機能
である。これらセル同期部の制御は、後方保護カウンタ
405、前方保護カウンタ406、後方保護しきい値比較器40
7、前方保護しきい値比較器408、同期確定用JKフリップ
フロップ409、後方保護カウンタと前方保護カウンタの
状態を制御するカウンタ制御404により行なわれる。第
6図(a)は、カウンタ制御404の動作の真理値表であ
り、第6図(b)は、カウンタ制御404の論理図であ
る。ATMセルのセル同期が確定していることを示すセル
同期確定信号は、同期確定出力(SO)に出力される。 次に、第7図と第8図を用いて受信用エラスティック
ストアメモリ部の構成と動作を説明する。第7図は受信
用エラスティックストアメモリ部の詳細ブロック図であ
り、第8図は受信用エラスティックストアメモリ部の動
作タイミング図である。エラスティックストアメモリ
は、書込みタイミングに対して読出しタイミングを少し
遅らせる手段により、データ転送を正しく行なうための
位相ずれ吸収回路である。書込み側と読出し側の位相が
ずれている場合、正常なデータ転送が行なわれない。第
7図は、転送データ一時保存用のレジスタを6段で構成
した場合の受信用エラスティックストアメモリ部のブロ
ック図である。書込み側は、書込みデータ入力(WDI)
から入力されたATMセルを転送データ一時保存用レジス
タ501〜506のD端子に入力し、6段リングカウンタの書
込み許可カウンタ507の出力(QA〜QF)に従い、書込み
クロック入力(WCI)に同期して順次書込みを行なう。
これに対して、読出し側は、6段リングカウンタの読出
し選択カウンタ509の出力(Q)に従い、転送データ一
時保存用レジスタ501〜506の出力をセレクタ508を介し
て選択し、読出しクロック入力(RCI)に同期して出力
用レジスタ510に取込み、読出しデータ出力(RDO)に出
力する(第8図参照)。書込み側と読出し側の位相調整
は、書込みフレーム入力(WFI)と読出しフレーム入力
(RFI)により行ない、書込みタイミングから読出しタ
イミングまでを、3バイト分の遅れに調整する。これに
より、読出しタイミングが書込みタイミングに対して±
3バイト分ずれてもデータ転送が正常に行なわれる。受
信用エラスティックストアメモリ部は、多段のレジスタ
以外にFIFOや2ポートRAM等のメモリ手段によっても構
成できる。 次に、第9図と第10図を用いて送信側の同期パターン
挿入部の構成と動作を説明する。第9図は、同期パター
ン挿入部の詳細ブロック図であり、第10図は、同期パタ
ーン挿入部の動作タイミング図である。同期パターン挿
入部は、データ入力(DI)から入力した20MHzのパラレ
ル信号のATMセルのデータに受信側のバイト同期部とセ
ル同期部で同期パターンを検出することにより、バイト
同期とセル同期をとるために必要な任意の固定長の同期
パターンを同期パターン挿入位置に挿入する。同期パタ
ーンの挿入位置は、本実施例の場合、ATMセルの先頭ビ
ットから6番目のビットとし、フレーム入力(FI)とク
ロック入力(CI)を基に、タイミング発生601の内部カ
ウンタ(54進)とデコーダで生成し、ATMセルと挿入す
る同期パターンをセレクタ602を介して選択し、出力用
レジスタ603でクロック入力(CI)に同期させて、デー
タ出力(DO)に出力する(第10図参照)。 同期パターン挿入部は、受信側のバイト同期部と同様
にヘッダチェックシーケンスにより生成した同期パター
ン(HEC)を挿入する方式に対応するため、ヘッダ部を
基に同期パターンを発生する同期パターン発生回路と、
情報部を特定の生成多項式でスクラブルするスクランン
ブル回路等で構成する。 次に、第11図と第12図と第13図を用いて送信用エラス
ティックストアメモリ部の構成と動作を説明する。第11
図は、送信用エラスティックストアメモリ部の詳細ブロ
ック図であり、第12図は、送信用エラスティックストア
メモリ部の動作タイミング図であり、第13図は、送信用
エラスティックストアメモリ部の位相合わせ機能の動作
タイミング図である。送信用エラスティックストアメモ
リ部は、20MHzの装置側送信クロック入力信号(SCKIN)
と160MHzの伝送路側クロック入力信号(CKIN)を基にパ
ラレルシリアル変換部で分周して作成した20MHzの送信
用エラスティックストアメモリ部の読出しクロック入力
(RCI)の位相がずれているためと、外部から160MHzの
クロック信号と20MHzのクロック信号をCMOS−LSI上に入
力すると、内部ゲート素子の伝播遅延のバラツキにより
位相ずれが起こるため、それらの位相ずれを吸収するた
めにある。第11図は、転送データ一時保存用のレジスタ
を4段で構成した場合の送信用エラスティックストアメ
モリ部のブロック図である。書込み側は、書込みデータ
入力(WDI)から入力したATMセルを転送データ一時保存
用レジスタ701〜704のD端子に入力し、4段リングカウ
ンタの書込み許可カウンタ705の出力(QA〜QD)に従
い、書込みクロック入力(WCI)に同期して順次書込み
を行なう。これに対し、読出し側は4段リングカウンタ
の読出し選択カウンタ707の出力(Q)に従い、転送デ
ータ一時保存用レジスタ701〜704の出力をセレクタ706
を介して選択し、読出しクロック入力(RCI)に同期し
て、出力用レジスタ711に取り込み、読出しデータ出力
(RDO)に出力する(第12図参照)。書込み側と読出し
側の位相調整は、伝送路側の読出しフレーム信号が無い
ため、書込み許可カウンタ705の出力状態と読出し選択
カウンタ707の出力状態を比較することにより、書込み
側と読出し側のタイミングを調整する位相合わせ機能に
より行なわれる。書込み許可カウンタ705と読出し選択
カウンタ707の出力が状態QDで一致した時、すなわちAND
ゲート709の出力がHになり、JKフリップフロップ708の
出力QがHになり、読出し選択カウンタ707のリセット
(R)がHになった時に初期化する。その後、書込みカ
ウンタ705の出力が状態QBになった時、すなわちJKフリ
ップフロップ708の出力QがLになり、読出し選択カウ
ンタ707のリセット(R)がLになった時に初期化を解
除する。この手段により、書込み側のタイミングと読出
し側のタイミングを2バイト分ずらす位相調整をするこ
とができる(第13図参照)。フリップフロップ710は、
書込み許可カウンタ705の出力(QB,QD)を読出しクロッ
ク入力(RCI)に同期させるために用いる。 以上がATM交換機の通話路装置の装置内および装置間
のATMセルの傳送路における伝送回路の実施例である。An embodiment of the present invention will be described below with reference to FIGS. 1 to 14. FIG. 1 shows the inside of an apparatus according to an embodiment of the present invention;
FIG. 14 is a configuration diagram of a transmission circuit between devices and the like, and FIG. 14 is a diagram showing a use form of a transmission circuit in a communication path device of an ATM exchange. First, the use form of the transmission circuit in the communication path device of the ATM exchange will be described with reference to FIG. Fig. 14 (a) is an ATM
FIG. 14 (b) is a data structure diagram of the device side and the transmission line side, and FIG. 14 (c) is a diagram of the inside of the device;
FIG. 3 is a diagram illustrating a transmission form of an ATM cell between devices. The data handled between the ATM exchanges is a fixed-length packet ATM cell, which is used in the transmission circuit of the present embodiment.
The TM cell includes a header section including a synchronization pattern and routing information, and an information section for storing transfer data.
The cell length of the ATM cell is the cell length specified in the CCITT recommendation.
Although it is basically 53 bytes, it is 54 bytes because the synchronization pattern is added for 1 byte. Further, additional information necessary for processing in the apparatus may be added, and the number is not limited to 54 bytes. FIG. 14 (b) shows the data structure of the device and the transmission path. The ATM cell on the device side stores 8-bit parallel signal data (20
MH z) and constituted by a frame sync signal and the clock signal, and only the data of the serial signal (160MH z) is a transmission line side via a transmission circuit. Common clock signal on the transmission line side (160MH z) are input to the transmission circuit of each device is used as a clock signal on the transmission line side. FIG. 14 (c) shows the transmission form of the ATM cell in the device and between the devices, the transmission a between the rack A and the rack B, the transmission b between the shelf 1 and the shelf 2 in the rack B, and the shelf of the rack B. 3 shows transmission c between the substrate 1 and the substrate 2. The transmission circuit is used in a transmission path in a device or between devices, for example, between frames, between shelves, between substrates, or the like. Next, a transmission circuit between devices according to an embodiment of the present invention will be described with reference to FIG. The transmission circuit includes a bit phase synchronization unit 1, a serial / parallel conversion unit 2, a byte synchronization unit 3, a cell synchronization unit 4, an elastic storage memory unit for reception 5, a synchronization pattern insertion unit 6, an elastic storage memory unit for transmission 7, It comprises a parallel-serial conversion unit 8.
The transmission line side data input signal (DIN) is input to the data input (DI) of the bit phase synchronization section 1
The data output (DO) is input to the data input (DI) of the serial / parallel conversion unit 2 and output as the transmission path side folded data output signal (DDOUT). The data output (DO) of the serial / parallel converter 2 is input to the data input (DI) of the byte synchronizer 3. The synchronization pattern match output (IOUT) of the byte synchronization unit 3 is input to the synchronization pattern match input (IIN) of the cell synchronization unit 4, and the synchronization pattern detection position output (ITOUT) of the cell synchronization unit 4 is Input to synchronous pattern detection position input (ITIN). The synchronization determination output (SO) of the cell synchronization unit 4 is output as a synchronization state output (SOUT), and the frame output (FO) of the cell synchronization unit 4 is a writing frame input (WF) of the reception elastic store memory unit 5.
I) is entered. Data output (DO) of byte synchronization unit 3
Is input to the write data input (WDI) of the elastic storage memory unit 5 for reception. The read data output (RDO) of the reception elastic store memory unit 5 is output as a device-side reception data output signal (RDOUT). The device-side received frame input signal (RFRMIN) is input to the read frame input (RFI) of the elastic storage memory unit 5 for reception. Device side receive clock input signal (RCKIN)
Is input to the read clock input (RCI) of the elastic storage memory unit 5 for reception. The device-side transmission data input signal (SDIN) is input to the data input (DI) of the synchronization pattern insertion unit 6, and the device-side transmission frame input signal (SFRM)
IN) is input to the frame input (FI) of the synchronization pattern insertion unit 6. Data output (DO) of synchronous pattern insertion unit 6
Is input to the write data input (WDI) of the transmission elastic store memory unit 7, and the read data output (RDO) of the transmission elastic store memory unit 7 is input to the data input (DI) of the parallel-serial conversion unit 8. The data output (DO) of the parallel-to-serial converter 8 is input to the transmission path side data output signal (DOUT). The device-side transmission clock input signal (SCKIN) is input to the clock input (CI) of the synchronization pattern insertion unit 6, and the synchronization pattern insertion unit 6
Is output to the write clock input (WCI) of the transmission elastic store memory unit 7. The transmission line side clock input signal (CKIN) is input to the clock input (CI) of the bit phase synchronization unit 1, and the clock output (CO) of the bit phase synchronization unit 1 is input to the clock input (CI) of the serial / parallel conversion unit 2. The clock output (CO) of the serial / parallel conversion unit 2 is input to the byte synchronization unit 3
And the clock input (CI) of the cell synchronization unit 4 and the clock output (C
O) is input to the write clock input (WCI) of the elastic storage memory unit 5 for reception. The transmission-side clock input (CKIN) is input to the clock input (CI) of the parallel-serial conversion unit 8, and the clock output (CO) of the parallel-serial conversion unit 8 is the read clock of the transmission elastic store memory unit 7. Input to input (RCI). This embodiment includes a CMOS circuit including the transmission circuit having the above-described configuration, the transmission drive element and the reception element on the transmission path side.
It is made into one chip by LSI. Next, a reception operation of inputting an ATM cell from the transmission path side and outputting the ATM cell to the apparatus side will be described. Transmission side data input (DIN)
The ATM cells of the serial signal input (160MH z) input to the data input of a bit phase synchronization section 1 (DI) from the transmission line side clock input is a clock signal having different phases the same frequency (160MH z) (CKIN) Capture data correctly. The bit phase synchronization unit 1 can be configured by the following conventional example and the like. One example is the 1986 International Zurich Seminar on Digital Communication, C4.1-C4.4 (1986 International Zurich S
eminar on Digital Communications Transactions C4.1−C4.
4) The bit phase synchronization circuit. Another example is Japanese Patent Application No. Sho 6
A “bit phase synchronization circuit” disclosed in Japanese Patent Application Laid-Open No. 3-560811 and a four-phase clock signal input thereto are input to a transmission line side clock input (CK)
IN) and a clock generation circuit or the like created by delaying by 90 degrees at a time. The signal line of the transmission line between the transmission circuits connects the transmission circuit and the reception circuit in a one-to-one manner for the purpose of preventing signal reflection and the like. However, in consideration of the connection of the reception input of a plurality of transmission circuits to the transmission output of one transmission circuit, the bit phase synchronizing unit 1 converts the bit-synchronized data output (DO) to the transmission path side folded data output signal (DO). DDOU
Output to T). By connecting this signal to the reception input of the next transmission circuit, the transmission output of one transmission circuit is connected to the reception input of a plurality of transmission circuits while the signal line of the transmission path is connected one-to-one. Is equivalently possible. Next the serial-parallel conversion unit 2 of the bit phase synchronization section 1, it is converted to independently 20MH z 8-bit parallel signals ATM cells 160MH z serial signal byte leading position. The clock input of 160MH z a (CI) by dividing, and outputs to create a clock signal 20MH z clock output (CO).
The byte synchronization unit 3 determines the byte head position by detecting an arbitrary fixed-length synchronization pattern from the header of the ATM cell, and switches back to the state before transmission. In this embodiment, the synchronization pattern is composed of 8 bits. The cell synchronization unit 4 determines the ATM cell start position based on the synchronization pattern detection position of the byte-synchronized ATM cell, and determines the cell synchronization. The ATM cell in which the cell synchronization has been determined is written into the elastic storage memory unit 5 for reception. afterwards,
The device-side read data output (RDOUT) is output at a timing delayed by several clocks. At this time, the reception elastic store memory unit 5 allows the communication between the transmission path side and the apparatus side.
Absorbs phase shifts in ATM cells and clock signals. Next, a transmission operation of inputting an ATM cell from the device side and outputting the ATM cell to the transmission path side will be described. Synchronization pattern insertion unit 6, apparatus in synchronization pattern insertion position of the ATM cell of the transmission data input signal 20MH z 8-bit parallel signals input from (SDIN), byte synchronization section in any required to establish byte synchronization fixed Insert a long sync pattern. The ATM cell into which the synchronization pattern has been inserted is written into the transmission elastic store memory unit 7. Thereafter, data is read at a timing delayed by several clocks. Transmitting elastic store memory unit 7 includes a 20MH z of the device-side transmission clock input signal (SCKIN), created by dividing by the parallel serial conversion unit 8 based on the transmission line side clock input signal (CKIN) of 160MH z in order to absorb the phase shift caused by variations in the clock signal of the chip element for 20MH z. ATM cells read out from the transmission elastic store memory section 7 converts the parallel signal 20MH z in the parallel-serial converter 8 into a serial signal of 160MH z, and outputs the transmission line side data output signal (DOUT). Next, the configuration and operation of the byte synchronization unit will be described with reference to FIGS. FIG. 2 is a detailed block diagram of the byte synchronization unit, and FIG. 3 is an operation timing chart of the byte synchronization unit. ATM converted by the serial-parallel conversion unit serial signal 160MH z to 8-bit parallel signal 20MH z
Cell entered from the data input (DI), in synchronization with the clock input of 20MH z (CI), taken into the input register 301 and the next stage of the input register 302. Using the 7-bit output of the input register 301 and the 8-bit output of the input register 302, 15-bit width data is created and shifted by 1 bit to create eight types of 8-bit data. These are compared with sync patterns of an arbitrary fixed length by comparators 303 to 310. Since the synchronization pattern of the embodiment is 8 bits, the comparator 30
3 to 310 are constituted by 8-bit coincidence comparators. Comparator 303
Is eight bits of bits 15 to 8, and the comparator 304 is bits 14 to
7, the comparator 305 has 8 bits of bits 13 to 6, the comparator 306 has 8 bits of bits 12 to 5, and the comparator 307
Is 8 bits of bits 11 to 4, and the comparator 308 is
3, the comparator 309 examines the 8 bits of the bits 9 to 2, and the comparator 310 examines the 8 bits of the bits 8 to 1. If all the comparators do not match the synchronization pattern, the same comparison check is repeated for the next 15 bits after shifting by 8 bits. When any one of the comparators matches the synchronization pattern, for example, when the comparator 307 matches (see FIG. 3), the 11th bit which is the first bit of the detected byte position is set to the head of the byte. Determine the position. Based on this decision, the 15-bit width data is re-cut by the selector 314 into an 8-bit parallel signal, fetched into the output register 316, and output to the data output (DO). Further, the comparison signals of the comparators 307 to 310 are taken into the register 313, the output of the comparator 307 that matches the synchronization pattern is selected by the selector 315, taken into the register 317, and output to the synchronization pattern match output (IOUT). Comparators 303 to 310 are
Since it is not always the case that only one comparator outputs a coincidence signal, the priority is set using the priority control 311 and fixed to any one. The selection signal subjected to the priority control is taken into the register 312 at the timing of the synchronous pattern match detection position input (ITIN), and switches between the selector 314 and the selector 315. The synchronization pattern used in the byte synchronization unit is
It is also possible to use a synchronization pattern (HEC) generated by a header check sequence. The byte synchronization unit of this system includes an HEC detection circuit that detects a synchronization pattern,
The error correction circuit performs error correction of the header part, and the information part is composed of a descramble circuit for restoring data scrambled by a specific generator polynomial. Next, the configuration and operation of the cell synchronization unit will be described with reference to FIGS. 4, 5, and 6. FIG. FIG. 4 is a detailed block diagram of the cell synchronization unit. FIG. 5 (a) is an operation timing diagram when the synchronization of the cell synchronization unit is determined. FIG. 5 (b) is a synchronization diagram of the cell synchronization unit. It is an operation timing chart at the time of uncertainty. When the byte synchronization of the ATM cell is determined, the cell synchronization unit determines the ATM pattern based on the byte position of the ATM cell that has detected the synchronization pattern.
The cell synchronization position is determined by determining the cell head position of the cell. AT
A 54-base counter 402 and a timing generator 403 operating in synchronization with the M cell generate and output a synchronous pattern detection position output (ITOUT) and a frame output (FO). The cell synchronization unit
A backward protection function is provided to prevent cell synchronization from being determined by a synchronization pattern match signal at an incorrect synchronization pattern detection position. This function is to determine the cell synchronization when the cell synchronization is uncertain and the synchronization pattern coincidence signal is input several times continuously at the same synchronization pattern detection position (see FIG. 5 (a)). In addition, a forward protection function is provided to prevent loss of cell synchronization due to a bit error or the like that occurs during cell synchronization determination. This function is to make cell synchronization indefinite when cell synchronization is being determined and a synchronization pattern match signal has not been input several times continuously at the synchronization pattern detection position (see FIG. 5 (b)). The control of these cell synchronization units is controlled by a backward protection counter.
405, forward protection counter 406, backward protection threshold comparator 40
7. This is performed by a forward protection threshold comparator 408, a synchronization determination JK flip-flop 409, and a counter control 404 that controls the states of the backward protection counter and the forward protection counter. FIG. 6A is a truth table of the operation of the counter control 404, and FIG. 6B is a logic diagram of the counter control 404. A cell synchronization determination signal indicating that the cell synchronization of the ATM cell has been determined is output to a synchronization determination output (SO). Next, the configuration and operation of the elastic storage memory unit for reception will be described with reference to FIG. 7 and FIG. FIG. 7 is a detailed block diagram of the reception elastic store memory unit, and FIG. 8 is an operation timing chart of the reception elastic store memory unit. The elastic store memory is a phase shift absorbing circuit for correctly performing data transfer by means for slightly delaying the read timing with respect to the write timing. If the phases of the writing side and the reading side are shifted, normal data transfer is not performed. FIG. 7 is a block diagram of an elastic storage memory unit for reception when a register for temporarily storing transfer data is composed of six stages. Write data input (WDI)
Is input to the D terminal of the transfer data temporary storage registers 501 to 506, and is synchronized with the write clock input (WCI) according to the output (QA to QF) of the write enable counter 507 of the six-stage ring counter. To write sequentially.
On the other hand, the read side selects the output of the transfer data temporary storage registers 501 to 506 via the selector 508 according to the output (Q) of the read selection counter 509 of the six-stage ring counter, and inputs the read clock (RCI). ) In synchronization with the output register 510 and output it to the read data output (RDO) (see FIG. 8). The phase adjustment between the write side and the read side is performed by the write frame input (WFI) and the read frame input (RFI), and the delay from the write timing to the read timing is adjusted to a delay of 3 bytes. As a result, the read timing is ±
Even if the data is shifted by 3 bytes, the data transfer is normally performed. The elastic storage memory unit for reception can be constituted by a memory means such as a FIFO or a two-port RAM in addition to the multi-stage registers. Next, the configuration and operation of the synchronization pattern insertion unit on the transmission side will be described with reference to FIGS. 9 and 10. FIG. FIG. 9 is a detailed block diagram of the synchronization pattern insertion unit, and FIG. 10 is an operation timing diagram of the synchronization pattern insertion unit. The synchronization pattern insertion unit performs byte synchronization and cell synchronization by detecting a synchronization pattern in the byte synchronization unit and the cell synchronization unit on the receiving side in the ATM cell data of the parallel signal of 20 MHz input from the data input (DI). For this purpose, an arbitrary fixed-length synchronization pattern necessary for this purpose is inserted into the synchronization pattern insertion position. In this embodiment, the insertion position of the synchronization pattern is the sixth bit from the first bit of the ATM cell. Based on the frame input (FI) and the clock input (CI), the internal counter (54 base) of the timing generator 601 is used. And a decoder, and selects a synchronization pattern to be inserted into the ATM cell through the selector 602, synchronizes the clock with the clock input (CI) with the output register 603, and outputs it to the data output (DO) (see FIG. 10). ). The synchronization pattern insertion unit is, like the byte synchronization unit on the receiving side, compatible with a method of inserting a synchronization pattern (HEC) generated by a header check sequence. ,
The information section is composed of a scramble circuit or the like that scrubbles with a specific generator polynomial. Next, the configuration and operation of the transmission elastic store memory unit will be described with reference to FIGS. 11, 12, and 13. FIG. Eleventh
FIG. 12 is a detailed block diagram of the transmission elastic store memory unit, FIG. 12 is an operation timing diagram of the transmission elastic store memory unit, and FIG. 13 is a phase diagram of the transmission elastic store memory unit. FIG. 7 is an operation timing chart of a matching function. Transmitting elastic store memory unit, 20MH z of the device-side transmission clock input signal (SCKIN)
Since the phase of 160MH z transmission line side clock input signal (CKIN) a read clock input of the transmission elastic store memory portion 20MH z created by dividing the parallel serial conversion unit based on the (RCI) is offset with If, when externally input clock signal of the clock signal and 20MH z of 160MH z on CMOS-LSI, a variation in the propagation delay of the internal gate element for phase shift occurs, in order to absorb their phase shift. FIG. 11 is a block diagram of a transmission elastic store memory unit when a transfer data temporary storage register is configured in four stages. The write side inputs the ATM cells input from the write data input (WDI) to the D terminals of the transfer data temporary storage registers 701 to 704, and according to the outputs (QA to QD) of the write enable counter 705 of the four-stage ring counter, Write sequentially in synchronization with the write clock input (WCI). On the other hand, the read side selects the output of the transfer data temporary storage registers 701 to 704 according to the output (Q) of the read selection counter 707 of the four-stage ring counter and selects the output of the selector 706.
And fetches it into the output register 711 in synchronization with the read clock input (RCI) and outputs it to the read data output (RDO) (see FIG. 12). The phase adjustment between the write side and the read side adjusts the timing between the write side and the read side by comparing the output state of the write enable counter 705 with the output state of the read select counter 707 because there is no read frame signal on the transmission line side. This is performed by a phase matching function. When the output of the write enable counter 705 and the output of the read selection counter 707 match in the state QD,
The output is initialized when the output of the gate 709 becomes H, the output Q of the JK flip-flop 708 becomes H, and the reset (R) of the read selection counter 707 becomes H. Thereafter, the initialization is released when the output of the write counter 705 becomes the state QB, that is, when the output Q of the JK flip-flop 708 becomes L and the reset (R) of the read selection counter 707 becomes L. By this means, it is possible to adjust the phase by shifting the timing on the writing side and the timing on the reading side by 2 bytes (see FIG. 13). Flip-flop 710
It is used to synchronize the outputs (QB, QD) of the write enable counter 705 with the read clock input (RCI). The above is the embodiment of the transmission circuit in the transmission path of the ATM cell within the communication path device of the ATM exchange and between the devices.
本発明によれば、ATM交換機内の通話路装置の装置内
および装置間のATMセルの伝送において、ATMセルをシリ
アル信号で伝送することにより、伝送路の布線数を最少
限に減らすことができるので、数十回線程度の交換能力
を1ボードに構成でき、装置の小型化を容易に行う効果
がある。 また、伝送回路をディジタル回路で統一し、低消費電
力のCMOS素子で1チップ化することにより、低消費電力
の伝送回路ができるので、装置の省電力化と伝送回路の
小型化の効果がある。 また、伝送回路を回線単位に、1チップ化することに
より、異装置で簡単に使用できるため、装置間の伝送路
の構成を共通化する効果がある。 また、伝送回路に送受信用のエラスティックストアメ
モリ機能を設けることにより、伝送路側と装置側の位相
ずれを吸収することができるので、データの転送を確実
に行なえる効果がある。 また、ATMセルの付加バイトの空き領域等に送信側で
制御用信号を付加して転送し、これを受信側で抽出する
ことにより、新たに布線を追加することなく装置間の制
御用信号を引き渡すことができる効果がある。According to the present invention, in the transmission of ATM cells in a device of a communication path device in an ATM exchange and between devices, by transmitting ATM cells as serial signals, it is possible to minimize the number of wirings on a transmission path. As a result, the exchange capacity of about several tens of lines can be configured on one board, and there is an effect that the size of the apparatus can be easily reduced. In addition, since the transmission circuit is unified with a digital circuit and integrated into a single chip with low power consumption CMOS elements, a transmission circuit with low power consumption can be made. This has the effect of reducing the power consumption of the device and reducing the size of the transmission circuit. . In addition, since the transmission circuit is formed into one chip for each line, it can be easily used by different devices, so that there is an effect of sharing the configuration of the transmission path between the devices. Further, by providing an elastic store memory function for transmission and reception in the transmission circuit, it is possible to absorb a phase shift between the transmission line side and the device side, so that there is an effect that data transfer can be performed reliably. In addition, a control signal is added to the vacant area of the additional bytes of the ATM cell on the transmitting side and transferred, and this is extracted on the receiving side, so that the control signal between devices can be added without adding a new wiring. There is an effect that can be delivered.
第1図は本発明の一実施例の機能ブロック図、第2図は
第1図のバイト同期部の詳細ブロック図、第3図は第2
図の動作タイミング図、第4図は第1図のセル同期部の
詳細ブロック図、第5図は第4図の動作タイミング図、
第6図は第4図のセル同期制御の説明図、第7図は、第
1図の受信用エラスティックストアメモリ部の詳細ブロ
ック図、第8図は第7図の動作タイミング図、第9図は
第1図の同期パターン挿入部の詳細ブロック図、第10図
は第9図の動作タイミング図、第11図は第1図の送信用
エラスティックストアメモリ部の詳細ブロック図、第12
図は第11図の動作タイミング図、第13図は第11図の位相
合わせ機能の動作タイミング図、第14図は伝送回路の伝
送形態図、第15図は、従来例の機能ブロック図である。 符号の説明 1……ビット位相同期部、2……シリアルパラレル変換
部、3……バイト同期部、4……セル同期部、5……受
信用エラスティックストアメモリ部、6……送信用エラ
スティックストアメモリ部、7……同期パターン挿入
部、8……受信用エラスティックストアメモリ部、9…
…パラレルシリアル変換部。FIG. 1 is a functional block diagram of one embodiment of the present invention, FIG. 2 is a detailed block diagram of a byte synchronization unit in FIG. 1, and FIG.
FIG. 4 is a detailed block diagram of the cell synchronization unit in FIG. 1, FIG. 5 is an operation timing diagram in FIG.
6 is an explanatory diagram of the cell synchronization control of FIG. 4, FIG. 7 is a detailed block diagram of the receiving elastic store memory unit of FIG. 1, FIG. 8 is an operation timing diagram of FIG. FIG. 10 is a detailed block diagram of the synchronization pattern insertion unit of FIG. 1, FIG. 10 is an operation timing diagram of FIG. 9, FIG. 11 is a detailed block diagram of the transmission elastic store memory unit of FIG.
FIG. 11 is an operation timing diagram of FIG. 11, FIG. 13 is an operation timing diagram of the phase matching function of FIG. 11, FIG. 14 is a transmission form diagram of a transmission circuit, and FIG. 15 is a functional block diagram of a conventional example. . DESCRIPTION OF SYMBOLS 1... Bit phase synchronization section, 2... Serial-parallel conversion section, 3... Byte synchronization section, 4... Cell synchronization section, 5. Stick store memory unit, 7: Synchronous pattern insertion unit, 8: Elastic store memory unit for reception, 9 ...
... Parallel-serial converter.
フロントページの続き (72)発明者 郷原 忍 神奈川県横浜市戸塚区戸塚町216番地 株式会社日立製作所戸塚工場内 (58)調査した分野(Int.Cl.7,DB名) H04L 12/28 H04L 12/56 Continuation of front page (72) Inventor Shinobu Gobara 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Prefecture Inside the Totsuka Plant of Hitachi, Ltd. (58) Fields investigated (Int. Cl. 7 , DB name) H04L 12/28 H04L 12 / 56
Claims (9)
おけるATMセルの転送を、クロック信号とフレーム同期
信号を並送せずに高速に伝送する伝送回路において、送
信側は、通話路装置で処理されたパラレル信号のATMセ
ルに、受信側の同期回路で検出される任意の固定長同期
パターンを付加する同期パターン挿入部と、装置側と伝
送路側の位相ずれを吸収する送信用エラスティクストア
メモリ部と、パラレル信号をシリアル信号に変換し、伝
送路に出力するパラレルシリアル変換部とを備え、受信
側は、伝送路から入力したシリアル信号のATMセルを位
相の異なる同じ周波数のクロック信号でデータを正しく
取り込むためのビット位相同期部と、シリアル信号をパ
ラレル信号に変換するシリアルパラレル変換部と、送信
側で挿入した固定長の同期パターンをATMセルの中から
検出することにより、ATMセルのバイト先頭位置を合わ
せるバイト同期部と、ATMセルの先頭位置を合わせるセ
ル同期部と、伝送路側と装置側の位相ずれを吸収する受
信用エラスティックストアメモリ部とを備えることを特
徴とする伝送回路。1. A transmission circuit for transmitting ATM cells in a transmission path between communication path devices in an ATM exchange at high speed without transmitting a clock signal and a frame synchronization signal in parallel. A synchronization pattern insertion unit that adds an arbitrary fixed-length synchronization pattern detected by a synchronization circuit on the reception side to the ATM cell of the parallel signal processed by the device, and a transmission error that absorbs a phase shift between the device side and the transmission line side. It has a stick store memory unit and a parallel-to-serial conversion unit that converts a parallel signal into a serial signal and outputs the serial signal to the transmission line.The receiving side converts the ATM cells of the serial signal input from the transmission line into clocks of the same frequency with different phases. A bit phase synchronization unit for correctly capturing data with signals, a serial-parallel conversion unit for converting serial signals into parallel signals, and fixed-length synchronization inserted on the transmission side A byte synchronization unit that adjusts the byte start position of the ATM cell by detecting the turn from the ATM cell, a cell synchronization unit that adjusts the start position of the ATM cell, and a reception unit that absorbs the phase shift between the transmission line side and the device side A transmission circuit comprising: an elastic store memory unit.
の同期パターン挿入部は、ヘッダチェックシーケンスに
より生成した同期パターンを挿入する機能と、特定の生
成多項式でATMセルのデータをスクランブルする機能と
を有し、受信部のバイト同期部は、ヘッダチェックシー
ケンスにより生成された同期パターンをATMセルから検
出する機能と、ATMセルのヘッダ部のデータ誤り訂正機
能と、特定の生成多項式でスクランブルされているATM
セルのデータをデスクランブルする機能とを有すること
を特徴とする伝送回路。2. The transmission circuit according to claim 1, wherein the synchronization pattern insertion section on the transmitting side has a function of inserting a synchronization pattern generated by a header check sequence and a function of scrambling data of the ATM cell by a specific generation polynomial. The byte synchronization unit of the reception unit has a function of detecting the synchronization pattern generated by the header check sequence from the ATM cell, a data error correction function of the header of the ATM cell, and a scrambled by a specific generation polynomial. ATMs
A transmission circuit having a function of descrambling cell data.
ティックストアメモリ部は、多段のフリップフロップに
より構成されることを特徴とする伝送回路。3. The transmission circuit according to claim 1, wherein the transmission elastic store memory unit and the reception elastic store memory unit are configured by multi-stage flip-flops.
ム同期信号を並送せずに高速に伝送するATM交換機内の
伝送回路において、 パラレル信号のATMセルに固定長同期パターンを付加す
る同期パターン挿入部と、上記同期パターン挿入部から
出力されたパラレル信号のATMセルを装置側のクロック
信号に同期して書き込み、伝送路側のクロック信号に同
期して読み出し、装置側と伝送路側の位相ずれを吸収す
る送信用エラスティクストアメモリ部と、上記送信用エ
ラスティックストアメモリから読み出されたパラレル信
号のATMセルをシリアル信号のATMセルに変換して伝送路
に出力するパラレルシリアル変換部とを有することを特
徴とする伝送回路。4. A transmission circuit in an ATM exchange for transmitting an ATM cell at high speed without transmitting a clock signal and a frame synchronization signal in parallel, wherein a synchronization pattern for adding a fixed-length synchronization pattern to the ATM cell of a parallel signal. The insertion unit and the ATM cell of the parallel signal output from the synchronization pattern insertion unit are written in synchronization with the clock signal on the device side, read out in synchronization with the clock signal on the transmission line side, and the phase shift between the device side and the transmission line side is corrected. A transmission elastic storage memory unit to be absorbed, and a parallel-serial conversion unit that converts the ATM cell of the parallel signal read from the transmission elastic store memory into the ATM cell of the serial signal and outputs the ATM cell to the transmission path A transmission circuit characterized by the above.
により生成した同期パターンを挿入する機能と、特定の
生成多項式でATMセルのデータをスクランブルする機能
とを有することを特徴とする伝送回路。5. The transmission circuit according to claim 4, wherein the synchronization pattern insertion section has a function of inserting a synchronization pattern generated by a header check sequence and a function of scrambling data of an ATM cell with a specific generation polynomial. A transmission circuit, comprising:
送回路において、 上記送信用エラスティックストアメモリ部は、多段のフ
リップフロップにより構成されることを特徴とする伝送
回路。6. The transmission circuit according to claim 4, wherein said transmission elastic store memory section is constituted by multi-stage flip-flops.
ム同期信号を並送せずに高速に伝送するATM交換機内の
伝送回路において、 伝送路から入力されたシリアル信号のATMセルを伝送路
側のクロック信号により取り込むビット位相同期部と、
上記ビット位相同期部で取り込んだシリアル信号のATM
セルをパラレル信号のATMセルに変換するシリアルパラ
レル変換部と、上記シリアルパラレル変換部から出力さ
れたパラレル信号のATMセルの中から固定長の同期パタ
ーンを検出することにより、ATMセルのバイト先頭位置
を合わせるバイト同期部と、ATMセルの先頭位置を合わ
せるセル同期部と、上記セル同期部から出力されたパラ
レル信号のATMセルを伝送路側のクロック信号に同期し
て書き込み、装置側のクロック信号に同期して読み出
し、伝送路側と装置側の位相ずれを吸収する受信用エラ
スティックストアメモリ部とを有することを特徴とする
伝送回路。7. A transmission circuit in an ATM exchange for transmitting an ATM cell at high speed without transmitting a clock signal and a frame synchronization signal at the same time, wherein an ATM cell of a serial signal input from the transmission line is transmitted to the transmission line side. A bit phase synchronizing unit to be captured by a clock signal
ATM of serial signal captured by the above bit phase synchronization unit
A serial-to-parallel conversion unit that converts a cell into a parallel signal ATM cell, and a fixed-length synchronization pattern from among the parallel signal ATM cells output from the serial-parallel conversion unit detects the byte start position of the ATM cell. A byte synchronizing unit that adjusts the start position of the ATM cell, and an ATM cell of a parallel signal output from the cell synchronizing unit is written in synchronization with the clock signal on the transmission line side, and is written into the clock signal on the device side. A transmission circuit comprising: a reception elastic store memory unit that reads out in synchronization and absorbs a phase shift between a transmission path side and a device side.
生成された同期パターンをATMセルから検出する機能
と、ATMセルのヘッダ部のデータ誤り訂正機能と、特定
の生成多項式でスクランブルされているATMセルのデー
タをデスクランブルする機能とを有することを特徴とす
る伝送回路。8. The transmission circuit according to claim 7, wherein said byte synchronization unit has a function of detecting a synchronization pattern generated by a header check sequence from an ATM cell, a function of correcting a data error of a header portion of the ATM cell, A transmission circuit having a function of descrambling data of an ATM cell scrambled by a specific generator polynomial.
送回路において、 上記受信用エラスティックストアメモリ部は、多段のフ
リップフロップにより構成されることを特徴とする伝送
回路。9. The transmission circuit according to claim 7, wherein said reception elastic store memory section is constituted by multi-stage flip-flops.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208070A JP3070755B2 (en) | 1990-08-08 | 1990-08-08 | Transmission circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2208070A JP3070755B2 (en) | 1990-08-08 | 1990-08-08 | Transmission circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0492534A JPH0492534A (en) | 1992-03-25 |
JP3070755B2 true JP3070755B2 (en) | 2000-07-31 |
Family
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Family Applications (1)
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Country Status (1)
Country | Link |
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JP (1) | JP3070755B2 (en) |
-
1990
- 1990-08-08 JP JP2208070A patent/JP3070755B2/en not_active Expired - Fee Related
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JPH0492534A (en) | 1992-03-25 |
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