JP3070627B2 - CPU reset circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、ＣＰＵリセット回路
に関し、さらに詳しくは、パワーオンリセットと外部リ
セットとを簡単な構成で可能にしたＣＰＵリセット回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CPU reset circuit, and more particularly, to a CPU reset circuit capable of performing a power-on reset and an external reset with a simple configuration.

【０００２】[0002]

【従来の技術】図４は、従来のＣＰＵリセット回路の一
例である。このＣＰＵリセット回路１０１は、パワーオ
ンリセット回路１０２および外部ＣＰＵリセット回路１
０３をオア回路１０４によりＣＰＵのリセット端子に接
続した構成になっている。2. Description of the Related Art FIG. 4 shows an example of a conventional CPU reset circuit. The CPU reset circuit 101 includes a power-on reset circuit 102 and an external CPU reset circuit 1
03 is connected to a reset terminal of the CPU by an OR circuit 104.

【０００３】パワーオンリセット回路１０２は、ダイオ
ードＤと，抵抗Ｒ３と，コンデンサＣ３と，インバータ
Ｂとからなっている。[0003] The power-on reset circuit 102 includes a diode D, a resistor R3, a capacitor C3, and an inverter B.

【０００４】外部ＣＰＵリセット回路１０３は、外部か
らのＣＰＵリセットタイミング信号の立上がりで所定幅
のＨｉパルスを出力するワンショット回路Ｍからなって
いる。The external CPU reset circuit 103 comprises a one-shot circuit M for outputting a Hi pulse of a predetermined width at the rising edge of an external CPU reset timing signal.

【０００５】次に、このＣＰＵリセット回路１０１の動
作について述べる。パワーオンリセット回路１０２にお
いて、電源ＶCCは、パワーオンの瞬間に立ち上がる。Next, the operation of the CPU reset circuit 101 will be described. In the power-on reset circuit 102, the power supply VCC rises at the moment of power-on.

【０００６】このとき、コンデンサＣ３の電圧は零であ
り、以後、抵抗Ｒ３とコンデンサＣ３の時定数により決
まる時定数で上昇する。そこで、インバータＢの出力
は、パワーオンの瞬間から所定時間はＨｉに保持され、
その後はＬｏとなる。オア回路１０４は、インバータＢ
の出力がパワーオンの瞬間から所定時間はＨｉであるか
ら、その間はＨｉを保持する。そして、その後、Ｌｏに
なる（説明の都合上、パワーオンの瞬間からしばらくの
間は外部からのＣＰＵリセットタイミング信号はＬｏに
保持されるとする）。そこで、ＣＰＵは、パワーオンの
直後、パワーオンリセット処理を行う。そして、その後
は、本来の処理を行う。At this time, the voltage of the capacitor C3 is zero, and thereafter increases with a time constant determined by the time constant of the resistor R3 and the capacitor C3. Therefore, the output of the inverter B is held at Hi for a predetermined time from the moment of power-on,
After that, it becomes Lo. The OR circuit 104 includes an inverter B
Is Hi for a predetermined time from the moment when the power is turned on, and Hi is maintained during that time. Then, it becomes Lo (for convenience of explanation, the CPU reset timing signal from the outside is kept at Lo for a while from the moment of power-on). Therefore, the CPU performs power-on reset processing immediately after power-on. Then, the original processing is performed.

【０００７】なお、ダイオードＤは、パワーオフ時に、
コンデンサＣの放電を早める働きをする。次に、外部か
らのＣＰＵリセットタイミング信号が立ち上がると、ワ
ンショット回路Ｍは、抵抗Ｒ４とコンデンサＣ４の時定
数による所定幅のＨｉパルスを出力する。そして、その
後、Ｌｏになる。オア回路１０４は、ワンショット回路
Ｍの出力と同様に所定時間はＨｉを保持し、その後、Ｌ
ｏになる。そこで、ＣＰＵは、外部からのＣＰＵリセッ
トタイミング信号の立上がりの直後にリセット処理を行
う。そして、その後は、本来の処理を行う。Note that the diode D is turned off when the power is turned off.
It functions to accelerate the discharge of the capacitor C. Next, when an external CPU reset timing signal rises, the one-shot circuit M outputs a Hi pulse having a predetermined width based on the time constant of the resistor R4 and the capacitor C4. Then, it becomes Lo. The OR circuit 104 holds Hi for a predetermined time similarly to the output of the one-shot circuit M,
It becomes o. Therefore, the CPU performs the reset processing immediately after the rising of the external CPU reset timing signal. Then, the original processing is performed.

【０００８】[0008]

【発明が解決しようとする課題】上記従来のＣＰＵリセ
ット回路１０１では、部品点数が多く構成が複雑であ
り、また、ボード上の占有面積を大きくしなければなら
ない問題点があった。The conventional CPU reset circuit 101 has problems that the number of components is large, the configuration is complicated, and the area occupied on the board must be increased.

【０００９】そこで、この発明の目的は、部品点数が少
なく構成が簡単であり，且つ，ボード上の占有面積を小
さくしたＣＰＵリセット回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a CPU reset circuit which has a small number of parts, is simple in configuration, and has a small area occupied on a board.

【００１０】[0010]

【課題を解決するための手段】この発明のＣＰＵリセッ
ト回路は、ＣＰＵのリセット端子にパワーオンリセット
用コンデンサを接続してなるＣＰＵリセット回路におい
て、ＣＰＵリセット用電圧信号をトライステートバッフ
ァの入力端子に入力し、外部からのＣＰＵリセットタイ
ミング信号を前記トライステートバッファのイネーブル
端子に入力し、前記トライステートバッファの出力端子
をＣＰＵのリセット端子に接続し、パワーオン時には前
記トライステートバッファの出力をハイインピーダンス
とし、前記ＣＰＵリセットタイミング信号の入力時には
前記トライステートバッファの出力に前記ＣＰＵリセッ
ト用電圧信号を出力させることを構成上の特徴とするも
のである。According to the present invention, there is provided a CPU reset circuit comprising a power-on reset capacitor connected to a reset terminal of a CPU, wherein a CPU reset voltage signal is supplied to an input terminal of a tri-state buffer. type, enter the CPU reset timing signal from the outside to the enable terminal of said tri-state buffer connects the output terminal of the tristate buffer to the reset terminal of the CPU, the power-on before
High impedance tristate buffer output
When inputting the CPU reset timing signal,
The CPU reset is applied to the output of the tristate buffer.
And outputting a voltage signal for the power supply .

【００１１】[0011]

【作用】この発明のＣＰＵリセット回路では、トライス
テートバッファを用いているので、パワーオンリセット
用コンデンサが接続されているＣＰＵのリセット端子に
外部からのＣＰＵリセットタイミング信号を実質的に直
接入力できる。そこで、必要最小限の部品を用いてＣＰ
Ｕリセット回路を構成できる。このため、回路のボード
上の占有面積を小さくすることが出来る。In the CPU reset circuit of the present invention, since a tri-state buffer is used, an external CPU reset timing signal can be substantially directly input to the reset terminal of the CPU to which the power-on reset capacitor is connected. Therefore, using the minimum necessary parts,
A U reset circuit can be configured. Therefore, the area occupied by the circuit on the board can be reduced.

【００１２】[0012]

【実施例】以下、図に示す実施例に基づいてこの発明を
さらに詳細に説明する。なお、これによりこの発明が限
定されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to the embodiments shown in the drawings. It should be noted that the present invention is not limited by this.

【００１３】図１は、この発明の第１実施例によるＣＰ
Ｕリセット回路１である。このＣＰＵリセット回路１
は、パワーオンリセット回路３２および外部ＣＰＵリセ
ット回路３３をＣＰＵのリセット端子に接続した構成に
なっている。FIG. 1 shows a CP according to a first embodiment of the present invention.
U reset circuit 1. This CPU reset circuit 1
Has a configuration in which a power-on reset circuit 32 and an external CPU reset circuit 33 are connected to a reset terminal of a CPU.

【００１４】パワーオンリセット回路３２は、コンデン
サＣ１からなっている。The power-on reset circuit 32 includes a capacitor C1.

【００１５】外部ＣＰＵリセット回路３３は、外部から
のＣＰＵリセットタイミング信号Ｓを反転させるインバ
ータＢと，抵抗Ｒ１とコンデンサＣ２からなる微分回路
と，ダイオードＤと，トライステートバッファＴとから
なっている。The external CPU reset circuit 33 includes an inverter B for inverting an external CPU reset timing signal S, a differentiating circuit including a resistor R1 and a capacitor C2, a diode D, and a tristate buffer T.

【００１６】図２は、このＣＰＵリセット回路１の各部
の波形を示したタイムチャートである。図１のパワーオ
ンリセット回路３２において、電源ＶCCは、パワーオン
の瞬間（時刻ｔ0）に立ち上がる。FIG. 2 is a time chart showing waveforms at various parts of the CPU reset circuit 1. In the power-on reset circuit 32 of FIG. 1, the power supply VCC rises at the moment of power-on (time t0).

【００１７】このとき、ＣＰＵのリセット端子の電圧Ｐ
Rも立上がりＨｉになる。その後は、コンデンサＣ１の
充電により次第に下がり、Ｌｏになる。そこで、ＣＰＵ
は、パワーオンの直後、パワーオンリセット処理を行
う。そして、その後は、本来の処理を行う。（説明の都
合上、パワーオンの瞬間からしばらくの間は外部からの
ＣＰＵリセットタイミング信号ＳはＬｏに保持され、ト
ライステートバッファＴはハイインピーダンス状態とな
っているものとする。）次に、外部からのＣＰＵリセッ
トタイミング信号ＳがＨｉに立ち上がると（時刻ｔ
１）、インバータＢの出力NOTＳは、Ｌｏに反転する。
このとき、インバータＢからの出力は、微分回路により
微分され、トライステートバッファＴのイネーブル端子
の電圧ＥNは、Ｌｏに変化した後、再びＨｉに変化す
る。従って、トライステートバッファＴのイネーブル端
子の電圧ＥNがＬｏの間だけ、トライステートバッファ
Ｔの入力がトライステートバッファＴの出力に現れ、Ｈ
ｉとなる。そして、その後はトライステートバッファＴ
は再びハイインピーダンス状態になる。このため、ＣＰ
Ｕのリセット端子の電圧ＰRは、一時的にＨｉになり、
その後はＬｏに戻る。そこで、ＣＰＵは、外部からのＣ
ＰＵリセットタイミング信号Ｓの立上がりの直後、リセ
ット処理を行う。そして、その後は、本来の処理を行
う。At this time, the voltage P at the reset terminal of the CPU
R also rises to Hi. After that, the voltage gradually decreases to Lo due to the charging of the capacitor C1. So, CPU
Performs power-on reset processing immediately after power-on. Then, the original processing is performed. (For convenience of explanation, it is assumed that the CPU reset timing signal S from the outside is kept at Lo for a while from the moment of power-on, and the tri-state buffer T is in a high impedance state.) From the CPU reset timing signal S rises to Hi (at time t).
1) The output NOTS of the inverter B is inverted to Lo.
At this time, the output from the inverter B is differentiated by the differentiating circuit, and the voltage EN at the enable terminal of the tristate buffer T changes to Lo and then to Hi again. Therefore, the input of the tri-state buffer T appears at the output of the tri-state buffer T only when the voltage EN of the enable terminal of the tri-state buffer T is Lo, and
i. After that, the tri-state buffer T
Goes into a high impedance state again. For this reason, CP
The voltage PR of the reset terminal of U temporarily becomes Hi,
After that, it returns to Lo. Therefore, the CPU executes C
Immediately after the rise of the PU reset timing signal S, reset processing is performed. Then, the original processing is performed.

【００１８】なお、ダイオードＤは、ＣＰＵリセットタ
イミング信号ＳがＬｏに戻ったとき、トライステートバ
ッファＴのイネーブル端子に過大な電圧が入力されるの
を防止する働きをする。Note that the diode D functions to prevent an excessive voltage from being input to the enable terminal of the tristate buffer T when the CPU reset timing signal S returns to Lo.

【００１９】図３は、本発明の第２実施例によるＣＰＵ
リセット回路２である。このＣＰＵリセット回路２の基
本的な動作は、第１実施例によるＣＰＵリセット回路１
と同様である。FIG. 3 shows a CPU according to a second embodiment of the present invention.
This is the reset circuit 2. The basic operation of the CPU reset circuit 2 is the same as that of the CPU reset circuit 1 according to the first embodiment.
Is the same as

【００２０】ただし、第１実施例によるＣＰＵリセット
回路１では、インバータＢを用いて外部からのＣＰＵリ
セットタイミング信号Ｓの立上がりの直後にリセット処
理を行うのに対して、第２実施例によるＣＰＵリセット
回路２では、バッファＦを用いて外部からのＣＰＵリセ
ットタイミング信号Ｕの立下がりの直後にリセット処理
を行う。However, in the CPU reset circuit 1 according to the first embodiment, the reset processing is performed immediately after the rising of the external CPU reset timing signal S using the inverter B, while the CPU reset circuit 1 according to the second embodiment is used. The circuit 2 performs the reset process using the buffer F immediately after the fall of the external CPU reset timing signal U.

【００２１】[0021]

【発明の効果】この発明のＣＰＵリセット回路によれ
ば、必要最小限の部品によりＣＰＵリセット回路を構成
するので、回路のボード上の占有面積を小さくすること
が出来る。このため、携帯用のモデムなど、大きさが制
限された機器に組み込むＣＰＵリセット回路として有利
である。According to the CPU reset circuit of the present invention, since the CPU reset circuit is constituted by the minimum necessary components, the area occupied by the circuit on the board can be reduced. Therefore, the present invention is advantageous as a CPU reset circuit incorporated in a device having a limited size such as a portable modem.

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の第１実施例のＣＰＵリセット回路で
ある。FIG. 1 shows a CPU reset circuit according to a first embodiment of the present invention.

【図２】この発明の第１実施例の各部の波形を示すタイ
ムチャートである。FIG. 2 is a time chart showing waveforms of respective parts according to the first embodiment of the present invention.

【図３】この発明の第２実施例のＣＰＵリセット回路で
ある。FIG. 3 shows a CPU reset circuit according to a second embodiment of the present invention;

【図４】従来のＣＰＵリセット回路である。FIG. 4 shows a conventional CPU reset circuit.

【符号の説明】[Explanation of symbols]

１ ＣＰＵリセット回路 ３２ パワーオンリセット回路 ３３ 外部ＣＰＵリセット回路 ＶCC 電源 Ｒ１ 抵抗 Ｃ１ コンデンサ Ｃ２ コンデンサ Ｄ ダイオード Ｂ インバータ Ｔ トライステートバッファ Ｆ バッファ 1 CPU reset circuit 32 Power-on reset circuit 33 External CPU reset circuit VCC power supply R1 Resistance C1 Capacitor C2 Capacitor D Diode B Inverter T Tristate buffer F Buffer

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 平３−66417（ＪＰ，Ｕ) 月刊アスキー，株式会社アスキー出 版，昭和56年３月１日，第５集，第３ 号，通巻45号，ｐ．138，付録（ｐ．152 とｐ．153との間に収録) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 1/24 H03K 17/22 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-66417 (JP, U) Monthly ASCII, published by ASCII Corporation, March 1, 1981, Vol. 5, No. 3, Vol. No., p. 138, Appendix (included between pages 152 and 153) (58) Fields studied (Int. Cl. ⁷ , DB name) G06F 1/24 H03K 17/22

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 ＣＰＵのリセット端子にパワーオンリセ
ット用コンデンサを接続してなるＣＰＵリセット回路に
おいて、 ＣＰＵリセット用電圧信号をトライステートバッファの
入力端子に入力し、外部からのＣＰＵリセットタイミン
グ信号を前記トライステートバッファのイネーブル端子
に入力し、前記トライステートバッファの出力端子をＣ
ＰＵのリセット端子に接続し、パワーオン時には前記ト
ライステートバッファの出力をハイインピーダンスと
し、前記ＣＰＵリセットタイミング信号の入力時には前
記トライステートバッファの出力に前記ＣＰＵリセット
用電圧信号を出力させることを特徴とするＣＰＵリセッ
ト回路。1. A CPU reset circuit comprising a power-on reset capacitor connected to a reset terminal of a CPU, wherein a CPU reset voltage signal is input to an input terminal of a tri-state buffer, and an external CPU reset timing signal is supplied to the input terminal. Input to the enable terminal of the tri-state buffer, and connect the output terminal of the tri-state buffer to C
Connect to the PU reset terminal, the bets at power-on
The output of the 3-state buffer is
When inputting the CPU reset timing signal,
CPU reset to the output of the tri-state buffer
A CPU reset circuit for outputting a use voltage signal .