JP3070627B2 - CPU reset circuit - Google Patents
CPU reset circuitInfo
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Description
【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION
【0001】[0001]
【産業上の利用分野】この発明は、CPUリセット回路
に関し、さらに詳しくは、パワーオンリセットと外部リ
セットとを簡単な構成で可能にしたCPUリセット回路
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a CPU reset circuit, and more particularly, to a CPU reset circuit capable of performing a power-on reset and an external reset with a simple configuration.
【0002】[0002]
【従来の技術】図4は、従来のCPUリセット回路の一
例である。このCPUリセット回路101は、パワーオ
ンリセット回路102および外部CPUリセット回路1
03をオア回路104によりCPUのリセット端子に接
続した構成になっている。2. Description of the Related Art FIG. 4 shows an example of a conventional CPU reset circuit. The CPU reset circuit 101 includes a power-on reset circuit 102 and an external CPU reset circuit 1
03 is connected to a reset terminal of the CPU by an OR circuit 104.
【0003】パワーオンリセット回路102は、ダイオ
ードDと,抵抗R3と,コンデンサC3と,インバータ
Bとからなっている。[0003] The power-on reset circuit 102 includes a diode D, a resistor R3, a capacitor C3, and an inverter B.
【0004】外部CPUリセット回路103は、外部か
らのCPUリセットタイミング信号の立上がりで所定幅
のHiパルスを出力するワンショット回路Mからなって
いる。The external CPU reset circuit 103 comprises a one-shot circuit M for outputting a Hi pulse of a predetermined width at the rising edge of an external CPU reset timing signal.
【0005】次に、このCPUリセット回路101の動
作について述べる。パワーオンリセット回路102にお
いて、電源VCCは、パワーオンの瞬間に立ち上がる。Next, the operation of the CPU reset circuit 101 will be described. In the power-on reset circuit 102, the power supply VCC rises at the moment of power-on.
【0006】このとき、コンデンサC3の電圧は零であ
り、以後、抵抗R3とコンデンサC3の時定数により決
まる時定数で上昇する。そこで、インバータBの出力
は、パワーオンの瞬間から所定時間はHiに保持され、
その後はLoとなる。オア回路104は、インバータB
の出力がパワーオンの瞬間から所定時間はHiであるか
ら、その間はHiを保持する。そして、その後、Loに
なる(説明の都合上、パワーオンの瞬間からしばらくの
間は外部からのCPUリセットタイミング信号はLoに
保持されるとする)。そこで、CPUは、パワーオンの
直後、パワーオンリセット処理を行う。そして、その後
は、本来の処理を行う。At this time, the voltage of the capacitor C3 is zero, and thereafter increases with a time constant determined by the time constant of the resistor R3 and the capacitor C3. Therefore, the output of the inverter B is held at Hi for a predetermined time from the moment of power-on,
After that, it becomes Lo. The OR circuit 104 includes an inverter B
Is Hi for a predetermined time from the moment when the power is turned on, and Hi is maintained during that time. Then, it becomes Lo (for convenience of explanation, the CPU reset timing signal from the outside is kept at Lo for a while from the moment of power-on). Therefore, the CPU performs power-on reset processing immediately after power-on. Then, the original processing is performed.
【0007】なお、ダイオードDは、パワーオフ時に、
コンデンサCの放電を早める働きをする。次に、外部か
らのCPUリセットタイミング信号が立ち上がると、ワ
ンショット回路Mは、抵抗R4とコンデンサC4の時定
数による所定幅のHiパルスを出力する。そして、その
後、Loになる。オア回路104は、ワンショット回路
Mの出力と同様に所定時間はHiを保持し、その後、L
oになる。そこで、CPUは、外部からのCPUリセッ
トタイミング信号の立上がりの直後にリセット処理を行
う。そして、その後は、本来の処理を行う。Note that the diode D is turned off when the power is turned off.
It functions to accelerate the discharge of the capacitor C. Next, when an external CPU reset timing signal rises, the one-shot circuit M outputs a Hi pulse having a predetermined width based on the time constant of the resistor R4 and the capacitor C4. Then, it becomes Lo. The OR circuit 104 holds Hi for a predetermined time similarly to the output of the one-shot circuit M,
It becomes o. Therefore, the CPU performs the reset processing immediately after the rising of the external CPU reset timing signal. Then, the original processing is performed.
【0008】[0008]
【発明が解決しようとする課題】上記従来のCPUリセ
ット回路101では、部品点数が多く構成が複雑であ
り、また、ボード上の占有面積を大きくしなければなら
ない問題点があった。The conventional CPU reset circuit 101 has problems that the number of components is large, the configuration is complicated, and the area occupied on the board must be increased.
【0009】そこで、この発明の目的は、部品点数が少
なく構成が簡単であり,且つ,ボード上の占有面積を小
さくしたCPUリセット回路を提供することにある。SUMMARY OF THE INVENTION An object of the present invention is to provide a CPU reset circuit which has a small number of parts, is simple in configuration, and has a small area occupied on a board.
【0010】[0010]
【課題を解決するための手段】この発明のCPUリセッ
ト回路は、CPUのリセット端子にパワーオンリセット
用コンデンサを接続してなるCPUリセット回路におい
て、CPUリセット用電圧信号をトライステートバッフ
ァの入力端子に入力し、外部からのCPUリセットタイ
ミング信号を前記トライステートバッファのイネーブル
端子に入力し、前記トライステートバッファの出力端子
をCPUのリセット端子に接続し、パワーオン時には前
記トライステートバッファの出力をハイインピーダンス
とし、前記CPUリセットタイミング信号の入力時には
前記トライステートバッファの出力に前記CPUリセッ
ト用電圧信号を出力させることを構成上の特徴とするも
のである。According to the present invention, there is provided a CPU reset circuit comprising a power-on reset capacitor connected to a reset terminal of a CPU, wherein a CPU reset voltage signal is supplied to an input terminal of a tri-state buffer. type, enter the CPU reset timing signal from the outside to the enable terminal of said tri-state buffer connects the output terminal of the tristate buffer to the reset terminal of the CPU, the power-on before
High impedance tristate buffer output
When inputting the CPU reset timing signal,
The CPU reset is applied to the output of the tristate buffer.
And outputting a voltage signal for the power supply .
【0011】[0011]
【作用】この発明のCPUリセット回路では、トライス
テートバッファを用いているので、パワーオンリセット
用コンデンサが接続されているCPUのリセット端子に
外部からのCPUリセットタイミング信号を実質的に直
接入力できる。そこで、必要最小限の部品を用いてCP
Uリセット回路を構成できる。このため、回路のボード
上の占有面積を小さくすることが出来る。In the CPU reset circuit of the present invention, since a tri-state buffer is used, an external CPU reset timing signal can be substantially directly input to the reset terminal of the CPU to which the power-on reset capacitor is connected. Therefore, using the minimum necessary parts,
A U reset circuit can be configured. Therefore, the area occupied by the circuit on the board can be reduced.
【0012】[0012]
【実施例】以下、図に示す実施例に基づいてこの発明を
さらに詳細に説明する。なお、これによりこの発明が限
定されるものではない。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in more detail with reference to the embodiments shown in the drawings. It should be noted that the present invention is not limited by this.
【0013】図1は、この発明の第1実施例によるCP
Uリセット回路1である。このCPUリセット回路1
は、パワーオンリセット回路32および外部CPUリセ
ット回路33をCPUのリセット端子に接続した構成に
なっている。FIG. 1 shows a CP according to a first embodiment of the present invention.
U reset circuit 1. This CPU reset circuit 1
Has a configuration in which a power-on reset circuit 32 and an external CPU reset circuit 33 are connected to a reset terminal of a CPU.
【0014】パワーオンリセット回路32は、コンデン
サC1からなっている。The power-on reset circuit 32 includes a capacitor C1.
【0015】外部CPUリセット回路33は、外部から
のCPUリセットタイミング信号Sを反転させるインバ
ータBと,抵抗R1とコンデンサC2からなる微分回路
と,ダイオードDと,トライステートバッファTとから
なっている。The external CPU reset circuit 33 includes an inverter B for inverting an external CPU reset timing signal S, a differentiating circuit including a resistor R1 and a capacitor C2, a diode D, and a tristate buffer T.
【0016】図2は、このCPUリセット回路1の各部
の波形を示したタイムチャートである。図1のパワーオ
ンリセット回路32において、電源VCCは、パワーオン
の瞬間(時刻t0)に立ち上がる。FIG. 2 is a time chart showing waveforms at various parts of the CPU reset circuit 1. In the power-on reset circuit 32 of FIG. 1, the power supply VCC rises at the moment of power-on (time t0).
【0017】このとき、CPUのリセット端子の電圧P
Rも立上がりHiになる。その後は、コンデンサC1の
充電により次第に下がり、Loになる。そこで、CPU
は、パワーオンの直後、パワーオンリセット処理を行
う。そして、その後は、本来の処理を行う。(説明の都
合上、パワーオンの瞬間からしばらくの間は外部からの
CPUリセットタイミング信号SはLoに保持され、ト
ライステートバッファTはハイインピーダンス状態とな
っているものとする。)次に、外部からのCPUリセッ
トタイミング信号SがHiに立ち上がると(時刻t
1)、インバータBの出力NOTSは、Loに反転する。
このとき、インバータBからの出力は、微分回路により
微分され、トライステートバッファTのイネーブル端子
の電圧ENは、Loに変化した後、再びHiに変化す
る。従って、トライステートバッファTのイネーブル端
子の電圧ENがLoの間だけ、トライステートバッファ
Tの入力がトライステートバッファTの出力に現れ、H
iとなる。そして、その後はトライステートバッファT
は再びハイインピーダンス状態になる。このため、CP
Uのリセット端子の電圧PRは、一時的にHiになり、
その後はLoに戻る。そこで、CPUは、外部からのC
PUリセットタイミング信号Sの立上がりの直後、リセ
ット処理を行う。そして、その後は、本来の処理を行
う。At this time, the voltage P at the reset terminal of the CPU
R also rises to Hi. After that, the voltage gradually decreases to Lo due to the charging of the capacitor C1. So, CPU
Performs power-on reset processing immediately after power-on. Then, the original processing is performed. (For convenience of explanation, it is assumed that the CPU reset timing signal S from the outside is kept at Lo for a while from the moment of power-on, and the tri-state buffer T is in a high impedance state.) From the CPU reset timing signal S rises to Hi (at time t).
1) The output NOTS of the inverter B is inverted to Lo.
At this time, the output from the inverter B is differentiated by the differentiating circuit, and the voltage EN at the enable terminal of the tristate buffer T changes to Lo and then to Hi again. Therefore, the input of the tri-state buffer T appears at the output of the tri-state buffer T only when the voltage EN of the enable terminal of the tri-state buffer T is Lo, and
i. After that, the tri-state buffer T
Goes into a high impedance state again. For this reason, CP
The voltage PR of the reset terminal of U temporarily becomes Hi,
After that, it returns to Lo. Therefore, the CPU executes C
Immediately after the rise of the PU reset timing signal S, reset processing is performed. Then, the original processing is performed.
【0018】なお、ダイオードDは、CPUリセットタ
イミング信号SがLoに戻ったとき、トライステートバ
ッファTのイネーブル端子に過大な電圧が入力されるの
を防止する働きをする。Note that the diode D functions to prevent an excessive voltage from being input to the enable terminal of the tristate buffer T when the CPU reset timing signal S returns to Lo.
【0019】図3は、本発明の第2実施例によるCPU
リセット回路2である。このCPUリセット回路2の基
本的な動作は、第1実施例によるCPUリセット回路1
と同様である。FIG. 3 shows a CPU according to a second embodiment of the present invention.
This is the reset circuit 2. The basic operation of the CPU reset circuit 2 is the same as that of the CPU reset circuit 1 according to the first embodiment.
Is the same as
【0020】ただし、第1実施例によるCPUリセット
回路1では、インバータBを用いて外部からのCPUリ
セットタイミング信号Sの立上がりの直後にリセット処
理を行うのに対して、第2実施例によるCPUリセット
回路2では、バッファFを用いて外部からのCPUリセ
ットタイミング信号Uの立下がりの直後にリセット処理
を行う。However, in the CPU reset circuit 1 according to the first embodiment, the reset processing is performed immediately after the rising of the external CPU reset timing signal S using the inverter B, while the CPU reset circuit 1 according to the second embodiment is used. The circuit 2 performs the reset process using the buffer F immediately after the fall of the external CPU reset timing signal U.
【0021】[0021]
【発明の効果】この発明のCPUリセット回路によれ
ば、必要最小限の部品によりCPUリセット回路を構成
するので、回路のボード上の占有面積を小さくすること
が出来る。このため、携帯用のモデムなど、大きさが制
限された機器に組み込むCPUリセット回路として有利
である。According to the CPU reset circuit of the present invention, since the CPU reset circuit is constituted by the minimum necessary components, the area occupied by the circuit on the board can be reduced. Therefore, the present invention is advantageous as a CPU reset circuit incorporated in a device having a limited size such as a portable modem.
【図1】この発明の第1実施例のCPUリセット回路で
ある。FIG. 1 shows a CPU reset circuit according to a first embodiment of the present invention.
【図2】この発明の第1実施例の各部の波形を示すタイ
ムチャートである。FIG. 2 is a time chart showing waveforms of respective parts according to the first embodiment of the present invention.
【図3】この発明の第2実施例のCPUリセット回路で
ある。FIG. 3 shows a CPU reset circuit according to a second embodiment of the present invention;
【図4】従来のCPUリセット回路である。FIG. 4 shows a conventional CPU reset circuit.
1 CPUリセット回路 32 パワーオンリセット回路 33 外部CPUリセット回路 VCC 電源 R1 抵抗 C1 コンデンサ C2 コンデンサ D ダイオード B インバータ T トライステートバッファ F バッファ 1 CPU reset circuit 32 Power-on reset circuit 33 External CPU reset circuit VCC power supply R1 Resistance C1 Capacitor C2 Capacitor D Diode B Inverter T Tristate buffer F Buffer
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 実開 平3−66417(JP,U) 月刊アスキー,株式会社アスキー出 版,昭和56年3月1日,第5集,第3 号,通巻45号,p.138,付録(p.152 とp.153との間に収録) (58)調査した分野(Int.Cl.7,DB名) G06F 1/24 H03K 17/22 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-3-66417 (JP, U) Monthly ASCII, published by ASCII Corporation, March 1, 1981, Vol. 5, No. 3, Vol. No., p. 138, Appendix (included between pages 152 and 153) (58) Fields studied (Int. Cl. 7 , DB name) G06F 1/24 H03K 17/22
Claims (1)
ット用コンデンサを接続してなるCPUリセット回路に
おいて、 CPUリセット用電圧信号をトライステートバッファの
入力端子に入力し、外部からのCPUリセットタイミン
グ信号を前記トライステートバッファのイネーブル端子
に入力し、前記トライステートバッファの出力端子をC
PUのリセット端子に接続し、パワーオン時には前記ト
ライステートバッファの出力をハイインピーダンスと
し、前記CPUリセットタイミング信号の入力時には前
記トライステートバッファの出力に前記CPUリセット
用電圧信号を出力させることを特徴とするCPUリセッ
ト回路。1. A CPU reset circuit comprising a power-on reset capacitor connected to a reset terminal of a CPU, wherein a CPU reset voltage signal is input to an input terminal of a tri-state buffer, and an external CPU reset timing signal is supplied to the input terminal. Input to the enable terminal of the tri-state buffer, and connect the output terminal of the tri-state buffer to C
Connect to the PU reset terminal, the bets at power-on
The output of the 3-state buffer is
When inputting the CPU reset timing signal,
CPU reset to the output of the tri-state buffer
A CPU reset circuit for outputting a use voltage signal .
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3211781A JP3070627B2 (en) | 1991-08-23 | 1991-08-23 | CPU reset circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3211781A JP3070627B2 (en) | 1991-08-23 | 1991-08-23 | CPU reset circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05119870A JPH05119870A (en) | 1993-05-18 |
JP3070627B2 true JP3070627B2 (en) | 2000-07-31 |
Family
ID=16611496
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3211781A Expired - Fee Related JP3070627B2 (en) | 1991-08-23 | 1991-08-23 | CPU reset circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3070627B2 (en) |
-
1991
- 1991-08-23 JP JP3211781A patent/JP3070627B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
Title |
---|
月刊アスキー,株式会社アスキー出版,昭和56年3月1日,第5集,第3号,通巻45号,p.138,付録(p.152とp.153との間に収録) |
Also Published As
Publication number | Publication date |
---|---|
JPH05119870A (en) | 1993-05-18 |
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