JP3067139B2 - Ｂｉ―ＣＭＯＳ回路 - Google Patents
Ｂｉ―ＣＭＯＳ回路Info
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- JP3067139B2 JP3067139B2 JP1281317A JP28131789A JP3067139B2 JP 3067139 B2 JP3067139 B2 JP 3067139B2 JP 1281317 A JP1281317 A JP 1281317A JP 28131789 A JP28131789 A JP 28131789A JP 3067139 B2 JP3067139 B2 JP 3067139B2
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- transistor
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- bipolar transistor
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Description
【発明の詳細な説明】 〔概要〕 本発明は、バイポーラ素子とCMOS素子とを組み合わせ
たBi−CMOS回路に関し、 配線負荷容量にたまったチャージの引き抜きを速くし
て、出力波形のなまりを小さく抑えて、“L"レベルの論
理の伝達を速くすることを目的とし、 第１の電源（VCC）と第２の電源（GND）との間に縦列
接続された第１のバイポーラトランジスタ（Q1）及び第
２のバイポーラトランジスタ（Q2）と、 該第１のバイポーラトランジスタ（Q1）のエミッタと
該第２のバイポーラトランジスタ（Q2）のコレクタとの
間に接続された出力と、 該第１のバイポーラトランジスタ（Q1）及び該第２の
バイポーラトランジスタ（Q2）のベース・エミッタ間に
それぞれ接続された負荷（R1,R2）と、 ゲートが入力に接続され、該第１のバイポーラトラン
ジスタ（Q1）及び該第２のバイポーラトランジスタ（Q
2）のベース・コレクタ間にそれぞれ接続された互いに
相補型の第１・第２のMOSFET（MP1,MN1）と、 ゲートが該入力に接続され、該第１のバイポーラトラ
ンジスタ（Q1）と該第２の電源（GND）との間に接続さ
れ、該第２のMOSFET（MN1）がオンする時にオンする第
３のMOSFET（MN2）とを有することを特徴とするBi−CMO
S回路によって構成する。
たBi−CMOS回路に関し、 配線負荷容量にたまったチャージの引き抜きを速くし
て、出力波形のなまりを小さく抑えて、“L"レベルの論
理の伝達を速くすることを目的とし、 第１の電源（VCC）と第２の電源（GND）との間に縦列
接続された第１のバイポーラトランジスタ（Q1）及び第
２のバイポーラトランジスタ（Q2）と、 該第１のバイポーラトランジスタ（Q1）のエミッタと
該第２のバイポーラトランジスタ（Q2）のコレクタとの
間に接続された出力と、 該第１のバイポーラトランジスタ（Q1）及び該第２の
バイポーラトランジスタ（Q2）のベース・エミッタ間に
それぞれ接続された負荷（R1,R2）と、 ゲートが入力に接続され、該第１のバイポーラトラン
ジスタ（Q1）及び該第２のバイポーラトランジスタ（Q
2）のベース・コレクタ間にそれぞれ接続された互いに
相補型の第１・第２のMOSFET（MP1,MN1）と、 ゲートが該入力に接続され、該第１のバイポーラトラ
ンジスタ（Q1）と該第２の電源（GND）との間に接続さ
れ、該第２のMOSFET（MN1）がオンする時にオンする第
３のMOSFET（MN2）とを有することを特徴とするBi−CMO
S回路によって構成する。
本発明は、バイポーラ素子とCMOS素子とを組み合わせ
たBi−CMOS回路に関する。
たBi−CMOS回路に関する。
第５図を用いて従来のBi−CMOS回路の動作を説明す
る。
る。
従来、第５図のようにCMOSインバータに、バイポーラ
トランジスタを組み合わせたBi−CMOS回路がある。この
回路はバイポーラの高速動作とCMOSの低消費電力との利
点を合わせ持ったものである。
トランジスタを組み合わせたBi−CMOS回路がある。この
回路はバイポーラの高速動作とCMOSの低消費電力との利
点を合わせ持ったものである。
図中MP1はＰ型MOSFETであり、MN1はＮ型MOSFETであ
り、Q1、Q2はバイポーラトランジスタであり、R1、R2は
抵抗であり、CLは配線負荷容量である。
り、Q1、Q2はバイポーラトランジスタであり、R1、R2は
抵抗であり、CLは配線負荷容量である。
この回路の構成は、電源VCCとアースGNDとの間に縦列
接続された２つのバイポーラトランジスタQ1,Q2の中間
を出力（OUT）に接続し、ゲートを入力（In）に接続し
た２つのMOSFET（MP1,MN1）をそれぞれトランジスタQ1
のベース・コレクタ間，トランジスタQ2のベース・コレ
クタ間に接続し、トランジスタQ1,Q2のそれぞれのベー
ス・エミッタ間に抵抗R1,R2を接続したものである。そ
して、出力（OUT）は寄生容量である配線負荷容量CLを
介してアースに接続する。なお、抵抗R1,R2は、トラン
ジスタQ1,Q2のベース・エミッタ間に電位差を生じさせ
るための負荷であり、抵抗の他にダイオードでもよい。
接続された２つのバイポーラトランジスタQ1,Q2の中間
を出力（OUT）に接続し、ゲートを入力（In）に接続し
た２つのMOSFET（MP1,MN1）をそれぞれトランジスタQ1
のベース・コレクタ間，トランジスタQ2のベース・コレ
クタ間に接続し、トランジスタQ1,Q2のそれぞれのベー
ス・エミッタ間に抵抗R1,R2を接続したものである。そ
して、出力（OUT）は寄生容量である配線負荷容量CLを
介してアースに接続する。なお、抵抗R1,R2は、トラン
ジスタQ1,Q2のベース・エミッタ間に電位差を生じさせ
るための負荷であり、抵抗の他にダイオードでもよい。
この回路の動作は、入力が“L"レベル（ほぼGNDレベ
ル）から“H"（ほぼ電源電圧VCCレベル）に変化する
と、MP1がオン（ON）からオフ（OFF）に、MN1がOFFから
ONに変化する。MN1がONするので、Q2もONして配線負荷
容量CLとQ1,抵抗R1及びMP1の寄生容量とにチャージされ
ていた電荷が放電され、出力が“H"から“L"に変化す
る。
ル）から“H"（ほぼ電源電圧VCCレベル）に変化する
と、MP1がオン（ON）からオフ（OFF）に、MN1がOFFから
ONに変化する。MN1がONするので、Q2もONして配線負荷
容量CLとQ1,抵抗R1及びMP1の寄生容量とにチャージされ
ていた電荷が放電され、出力が“H"から“L"に変化す
る。
この時の変化は、出力電圧が“H"から“L"になる際、
ONしたMN1を通ってQ2のベースへ電流が供給され、ベー
ス・エミッタ間電圧が約0.8V以上になるとQ2がONし、Q2
のドライブ能力で寄生容量にたまったチャージを引き抜
き、急峻に出力電圧を下げる。
ONしたMN1を通ってQ2のベースへ電流が供給され、ベー
ス・エミッタ間電圧が約0.8V以上になるとQ2がONし、Q2
のドライブ能力で寄生容量にたまったチャージを引き抜
き、急峻に出力電圧を下げる。
しかし、出力電圧が下がってくると、Q2のベースへ供
給される電流も少なくなり、Q2のベース・エミッタ間電
圧が約0.8V以下になってQ2がOFFし、Q2によって寄生容
量にたまったチャージを引き抜くことができなくなる。
給される電流も少なくなり、Q2のベース・エミッタ間電
圧が約0.8V以下になってQ2がOFFし、Q2によって寄生容
量にたまったチャージを引き抜くことができなくなる。
そして、残りの配線負荷容量CLとQ1,抵抗R1及びMP1の
寄生容量とにチャージされた電荷がなくなるまでは、抵
抗R2を通って緩やかに下がっていき、最終的には、ほぼ
GNDレベルになる。
寄生容量とにチャージされた電荷がなくなるまでは、抵
抗R2を通って緩やかに下がっていき、最終的には、ほぼ
GNDレベルになる。
第４図を用いて従来の回路動作の問題点を説明する。
第４図中の曲線１は、第５図のBi−CMOS回路をシュミ
レーションした時の出力波形を示す図である。
レーションした時の出力波形を示す図である。
曲線１に示したように、曲線１の出力波形のb2の期間
では、Q2をONさせるのに十分な電流が流れなくなり初
め、Q2のベース・エミッタ間の電位差がなくなって、最
後にはQ2がOFFするので、配線負荷容量CLとQ1,抵抗R1及
びMP1の寄生容量とにチャージされた電荷は、Q2を介し
てGNDに流れることはできなくなり、MN1,抵抗R2を介し
てしかGNDに流れることができなくなる。
では、Q2をONさせるのに十分な電流が流れなくなり初
め、Q2のベース・エミッタ間の電位差がなくなって、最
後にはQ2がOFFするので、配線負荷容量CLとQ1,抵抗R1及
びMP1の寄生容量とにチャージされた電荷は、Q2を介し
てGNDに流れることはできなくなり、MN1,抵抗R2を介し
てしかGNDに流れることができなくなる。
従って、負荷駆動能力の大きいQ2の経路が断たれるの
で、配線負荷容量CLとQ1,抵抗R1及びMP1の寄生容量とに
チャージされた残りの電荷の引き抜きが遅くなり、曲線
１のb2で示した期間の出力波形になまりが生じ、立ち下
がりが遅くなってしまう。
で、配線負荷容量CLとQ1,抵抗R1及びMP1の寄生容量とに
チャージされた残りの電荷の引き抜きが遅くなり、曲線
１のb2で示した期間の出力波形になまりが生じ、立ち下
がりが遅くなってしまう。
このため、第５図のような回路を幾つか接続して回路
を構成して高速動作をさせた場合、出力波形の立ち下が
りがなまるので、次段での“L"の認識が遅れ、誤作動を
起こしてしまうという問題を生じていた。
を構成して高速動作をさせた場合、出力波形の立ち下が
りがなまるので、次段での“L"の認識が遅れ、誤作動を
起こしてしまうという問題を生じていた。
従って本発明は、配線負荷容量にたまったチャージの
引き抜きを速くして、出力波形のなまりを小さく抑え
て、“L"レベルの論理の伝達を速くすることを目的とす
る。
引き抜きを速くして、出力波形のなまりを小さく抑え
て、“L"レベルの論理の伝達を速くすることを目的とす
る。
上記目的を達成するために、第１の電源と第２の電源
との間に縦列接続された第１のバイポーラトランジスタ
及び第２のバイポーラトランジスタと、前記第１のバイ
ポーラトランジスタのエミッタと前記第２のバイポーラ
トランジスタのコレクタとの間に接続された出力と、前
記第１のバイポーラトランジスタのベース・エミッタ間
に接続された第１の負荷と、ゲートが入力に接続される
とともに前記第１のバイポーラトランジスタのベース・
コレクタ間に接続された第１のMOSトランジスタと、前
記第２のバイポーラトランジスタのベース・エミッタ間
に接続された第２の負荷と、ゲートが前記入力に接続さ
れるとともに前記第２のバイポーラトランジスタのベー
ス・コレクタ間に接続された第２のMOSトランジスタ
と、前記第１のバイポーラトランジスタのベースと前記
第２の電源との間に接続された第３のMOSトランジスタ
とを備え、前記第３のMOSトランジスタは、前記第２のM
OSトランジスタがオンするときにオンすることを特徴と
するBi−CMOS回路によって構成する。
との間に縦列接続された第１のバイポーラトランジスタ
及び第２のバイポーラトランジスタと、前記第１のバイ
ポーラトランジスタのエミッタと前記第２のバイポーラ
トランジスタのコレクタとの間に接続された出力と、前
記第１のバイポーラトランジスタのベース・エミッタ間
に接続された第１の負荷と、ゲートが入力に接続される
とともに前記第１のバイポーラトランジスタのベース・
コレクタ間に接続された第１のMOSトランジスタと、前
記第２のバイポーラトランジスタのベース・エミッタ間
に接続された第２の負荷と、ゲートが前記入力に接続さ
れるとともに前記第２のバイポーラトランジスタのベー
ス・コレクタ間に接続された第２のMOSトランジスタ
と、前記第１のバイポーラトランジスタのベースと前記
第２の電源との間に接続された第３のMOSトランジスタ
とを備え、前記第３のMOSトランジスタは、前記第２のM
OSトランジスタがオンするときにオンすることを特徴と
するBi−CMOS回路によって構成する。
本発明では、第１のトランジスタ（Q1）のベースとGN
Dとの間に第３のMOSFET（MN2）を設けているので、第２
のトランジスタ（Q2）がOFFしても、第３のMOSFET（MN
2）がONなので、第１のMOSFET（MN1）→抵抗R2という経
路で配線負荷容量CLとQ1,抵抗R1及びMP1の寄生容量とを
引き抜く他に、これらの容量をMN2を介してGNDに引き抜
くことができる。
Dとの間に第３のMOSFET（MN2）を設けているので、第２
のトランジスタ（Q2）がOFFしても、第３のMOSFET（MN
2）がONなので、第１のMOSFET（MN1）→抵抗R2という経
路で配線負荷容量CLとQ1,抵抗R1及びMP1の寄生容量とを
引き抜く他に、これらの容量をMN2を介してGNDに引き抜
くことができる。
従って、出力が“H"から“L"に立ち下がる時に、非常
に速く立ち下げることができる。
に速く立ち下げることができる。
第１図を用いて本発明の一実施例の回路の動作を説明
する。
する。
図中MP1はＰ型MOSFETであり、MN1,MN2はＮ型MOSFETで
あり、Q1、Q2はバイポーラトランジスタであり、R1、R2
は抵抗であり、CLは配線負荷容量である。
あり、Q1、Q2はバイポーラトランジスタであり、R1、R2
は抵抗であり、CLは配線負荷容量である。
図に示したように、第１図の回路の構成は、第５図の
従来のBi−CMOS回路の第１のトランジスタQ1のベースと
GNDとの間に、ゲートが入力（In）に接続されたMOSFET
（MN2）を接続したものである。
従来のBi−CMOS回路の第１のトランジスタQ1のベースと
GNDとの間に、ゲートが入力（In）に接続されたMOSFET
（MN2）を接続したものである。
この回路の動作は、入力が“L"から“H"に変化する
と、MP1,Q1がONからOFFに変化し、MN1,MN2がOFFからON
に変化する。MN1がONするので、Q2もONして配線負荷容
量CL,MP1,R1,及びQ1にたまった寄生容量がMN1より放電
され、出力が“H"から“L"へ変化する。
と、MP1,Q1がONからOFFに変化し、MN1,MN2がOFFからON
に変化する。MN1がONするので、Q2もONして配線負荷容
量CL,MP1,R1,及びQ1にたまった寄生容量がMN1より放電
され、出力が“H"から“L"へ変化する。
この時、MN1より放電された電荷が電流となり、Q2をO
Nさせて“L"へ変化させるスピードを速める。
Nさせて“L"へ変化させるスピードを速める。
そして、出力電圧が下がっていくと、Q2のベース・エ
ミッタ間を流れる電流が減少し、VBEが約0.8V以下に下
がるとQ2がOFFし、MN1→抵抗R2という経路と、MN2とい
う２つの経路で、配線負荷容量CLとQ1,抵抗R1及びMP1の
寄生容量とに残っているチャージがGND側に引き抜か
れ、出力は急峻にほぼGNDレベルになる。
ミッタ間を流れる電流が減少し、VBEが約0.8V以下に下
がるとQ2がOFFし、MN1→抵抗R2という経路と、MN2とい
う２つの経路で、配線負荷容量CLとQ1,抵抗R1及びMP1の
寄生容量とに残っているチャージがGND側に引き抜か
れ、出力は急峻にほぼGNDレベルになる。
なお、第１図の実施例では、Q1のベースとGNDとの間
に、ゲートが入力（In）に接続されたMN2を接続した
が、この他に、第２図に示すように、Q1のベースとGND
との間に、ゲートがMN1のGND側に接続されたMN2を用い
ても、入力が“L"から“H"に変化して、MN1がONするこ
とにより、抵抗R2でQ2をONさせるだけベース・エミッタ
間電圧が上昇するためMN2もONし、第１図に示した回路
の実施例と同様な効果が得られる。
に、ゲートが入力（In）に接続されたMN2を接続した
が、この他に、第２図に示すように、Q1のベースとGND
との間に、ゲートがMN1のGND側に接続されたMN2を用い
ても、入力が“L"から“H"に変化して、MN1がONするこ
とにより、抵抗R2でQ2をONさせるだけベース・エミッタ
間電圧が上昇するためMN2もONし、第１図に示した回路
の実施例と同様な効果が得られる。
また、第３図のように、従来の入力IN1の他に第２の
入力（IN2）を設け、ゲートが第２の入力IN2に接続さ
れ、MP1と並列接続されたMOSFET（MP2）と、ゲートが第
２の入力IN2に接続され、MN1と抵抗R2との間に接続され
たMOSFET（MN3）とを設ければ、２入力のNAND回路にお
いて、出力の立ち下がり時の配線負荷容量と前記寄生容
量の引き抜きを、第１図及び第２図の回路の一実施例と
同様に速くできる。同様にして、２入力以上の多入力の
場合においても、同様の構成で実現できることは言うま
でもない。
入力（IN2）を設け、ゲートが第２の入力IN2に接続さ
れ、MP1と並列接続されたMOSFET（MP2）と、ゲートが第
２の入力IN2に接続され、MN1と抵抗R2との間に接続され
たMOSFET（MN3）とを設ければ、２入力のNAND回路にお
いて、出力の立ち下がり時の配線負荷容量と前記寄生容
量の引き抜きを、第１図及び第２図の回路の一実施例と
同様に速くできる。同様にして、２入力以上の多入力の
場合においても、同様の構成で実現できることは言うま
でもない。
なお、第３図において、MN2のゲート入力は、入力In1
及びIn2の両方が“H"になった時にだけONしなければな
らないので、第３図のように、MN3のGND側に接続する必
要がある。これは、２入力以上の多入力の場合について
も同様である。
及びIn2の両方が“H"になった時にだけONしなければな
らないので、第３図のように、MN3のGND側に接続する必
要がある。これは、２入力以上の多入力の場合について
も同様である。
続いて、第４図の曲線２を用いて第１図及び第２図に
示した一実施例の回路をシュミレーションした時の出力
波形を説明する。
示した一実施例の回路をシュミレーションした時の出力
波形を説明する。
図に示したb1の期間は、Q2による寄生容量の引き抜き
が弱くなっても、MN1→抵抗R2という経路と、MN2という
２つの経路で、配線負荷容量CLとQ1,抵抗R1及びMP1の寄
生容量とに残っているチャージが引き抜かれるので、b1
の期間の出力波形には、ほとんどなまりは生じず、素早
く立ち下がる。
が弱くなっても、MN1→抵抗R2という経路と、MN2という
２つの経路で、配線負荷容量CLとQ1,抵抗R1及びMP1の寄
生容量とに残っているチャージが引き抜かれるので、b1
の期間の出力波形には、ほとんどなまりは生じず、素早
く立ち下がる。
そして、本実施例の出力波形の変化を示す曲線２がａ
点のレベルからc1点のレベルまで立ち下がるのに要する
時間b1は、従来の出力波形の変化を示す曲線１がａ点の
レベルからc1と同一レベルであるc2点のレベルまで立ち
下がるのに要する時間b2よりも、はるかに短いことは、
第４図より明らかである。
点のレベルからc1点のレベルまで立ち下がるのに要する
時間b1は、従来の出力波形の変化を示す曲線１がａ点の
レベルからc1と同一レベルであるc2点のレベルまで立ち
下がるのに要する時間b2よりも、はるかに短いことは、
第４図より明らかである。
以上のように、第１図及び第２図に示した一実施例の
回路図では、Q2のOFF後のチャージをMN1→抵抗R2という
経路と、MN2という２つの経路で引き抜くので、第４図
のように、従来1.0ナノ秒程度あったなまりが、0.3ナノ
秒程度と非常に短くなり、立ち下がり時の出力波形はほ
とんどなまらなくなる。
回路図では、Q2のOFF後のチャージをMN1→抵抗R2という
経路と、MN2という２つの経路で引き抜くので、第４図
のように、従来1.0ナノ秒程度あったなまりが、0.3ナノ
秒程度と非常に短くなり、立ち下がり時の出力波形はほ
とんどなまらなくなる。
従って、本実施例で説明したような回路を幾つか接続
した場合、次段での“L"レベルの認識が速くなり、“L"
レベルの伝達速度を速くすることができる。
した場合、次段での“L"レベルの認識が速くなり、“L"
レベルの伝達速度を速くすることができる。
〔効果〕 以上説明したように本発明によれば、配線負荷容量及
び回路中の寄生容量のチャージの引き抜きにおいて、過
渡期の終わりのバイポーラトランジスタのOFFした後の
引き抜きをを、２つの経路により行っているので、出力
波形になまりが生じることがなくなり、次段の回路での
“L"レベルの認識が速くでき、“L"レベルの伝達が速く
なるという効果を奏する。
び回路中の寄生容量のチャージの引き抜きにおいて、過
渡期の終わりのバイポーラトランジスタのOFFした後の
引き抜きをを、２つの経路により行っているので、出力
波形になまりが生じることがなくなり、次段の回路での
“L"レベルの認識が速くでき、“L"レベルの伝達が速く
なるという効果を奏する。
第１図は、本発明の一実施例を示す回路図であり、 第２図は、本発明の一実施例を示す回路図であり、 第３図は、本発明の一実施例を示す回路図であり、 第４図は、本発明及び従来の回路の出力波形図であり、 第５図は、従来例を示す回路図である。 Q1,Q2……バイポーラトランジスタ MP1,MP2,MN1,MN2,MN3……MOSFET R1,R2……抵抗 CL……負荷容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−68021（ＪＰ，Ａ) 特開 平１−125021（ＪＰ，Ａ) 特開 昭63−19915（ＪＰ，Ａ) 特開 昭60−200615（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/06 H03K 19/08
Claims (4)
- 【請求項１】第１の電源と第２の電源との間に縦列接続
された第１のバイポーラトランジスタ及び第２のバイポ
ーラトランジスタと、 前記第１のバイポーラトランジスタのエミッタと前記第
２のバイポーラトランジスタのコレクタとの間に接続さ
れた出力と、 前記第１のバイポーラトランジスタのベース・エミッタ
間に接続された第１の負荷と、 ゲートが入力に接続されるとともに、前記第１のバイポ
ーラトランジスタのベース・コレクタ間に接続された第
１のMOSトランジスタと、 前記第２のバイポーラトランジスタのベース・エミッタ
間に接続された第２の負荷と、 ゲートが前記入力に接続されるとともに、前記第２のバ
イポーラトランジスタのベース・コレクタ間に接続され
た第２のMOSトランジスタと、 前記第１のバイポーラトランジスタのベースと前記第２
の電源との間に接続された第３のMOSトランジスタと を備え、 前記第３のMOSトランジスタは、前記第２のMOSトランジ
スタがオンするときにオンすること を特徴とするBi−CMOS回路。 - 【請求項２】前記第３のMOSトランジスタのゲートは、
前記入力に接続されていることを特徴とする請求項１に
記載のBi−CMOS回路。 - 【請求項３】前記第３のMOSトランジスタのゲートは、
前記第２のバイポーラトランジスタのベースに接続され
ていること を特徴とする請求項１に記載のBi−CMOS回路。 - 【請求項４】前記第１の電源と前記第１のバイポーラト
ランジスタのベースとの間に第４のMOSトランジスタが
接続され、 前記第２のMOSトランジスタと前記第２の負荷との間に
第５のMOSトランジスタが接続されていること を特徴とする請求項１、請求項２又は請求項３に記載の
Bi−CMOS回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281317A JP3067139B2 (ja) | 1989-10-27 | 1989-10-27 | Ｂｉ―ＣＭＯＳ回路 |
| US07/599,879 US5138195A (en) | 1989-05-19 | 1990-10-19 | Bi-CMOS logic circuit having full voltage swing and rapid turn-off |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1281317A JP3067139B2 (ja) | 1989-10-27 | 1989-10-27 | Ｂｉ―ＣＭＯＳ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03142870A JPH03142870A (ja) | 1991-06-18 |
| JP3067139B2 true JP3067139B2 (ja) | 2000-07-17 |
Family
ID=17637414
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1281317A Expired - Fee Related JP3067139B2 (ja) | 1989-05-19 | 1989-10-27 | Ｂｉ―ＣＭＯＳ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3067139B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06326596A (ja) * | 1993-03-17 | 1994-11-25 | Fujitsu Ltd | Ｂｉ−ＣＭＯＳ回路 |
-
1989
- 1989-10-27 JP JP1281317A patent/JP3067139B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03142870A (ja) | 1991-06-18 |
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