JP3066036B2 - Semiconductor device - Google Patents

Semiconductor device

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JP3066036B2
JP3066036B2 JP2003443A JP344390A JP3066036B2 JP 3066036 B2 JP3066036 B2 JP 3066036B2 JP 2003443 A JP2003443 A JP 2003443A JP 344390 A JP344390 A JP 344390A JP 3066036 B2 JP3066036 B2 JP 3066036B2
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、相補型MOSFET(Complementary Metal Oxid
e Semiconductor Field Effect Transistor:以下CMOS)
デバイスを有する半導体装置、特にCMOSとバイポーラ
(Bipolar)・トランジスタを有するBiCMOS型半導体装
置の製造に適用して有効な技術に関する。なお、ここで
言う「CMOS」もしくは「MOSFET」と称したトランジスタ
は、ゲート絶縁膜として酸化膜(Oxide)に限定される
ものではなく、窒化膜または窒化膜と酸化膜の重ね構造
も含むものである。
DETAILED DESCRIPTION OF THE INVENTION [Industrial Application Field] The present invention relates to a complementary metal oxide semiconductor (Complementary Metal Oxid
e Semiconductor Field Effect Transistor: CMOS
The present invention relates to a technology effective when applied to the manufacture of a semiconductor device having a device, in particular, a BiCMOS type semiconductor device having a CMOS and a bipolar transistor. Note that the transistor referred to as “CMOS” or “MOSFET” here is not limited to an oxide film (Oxide) as a gate insulating film, but includes a nitride film or a stacked structure of a nitride film and an oxide film.

〔従来の技術〕[Conventional technology]

バイポーラ・デバイスは、駆動能力が高くかつ相互コ
ンダクタンス(gm)が高い。一方、CMOSデバイスは消費
電力が低くかつ高集積化も優れている。そこで、バイポ
ーラ・デバイスと微細CMOSデバイスをモノリシックに構
成し、低消費電力下で高速で動作するBiCMOSデバイスが
開発されている。CMOSとバイポーラ・トランジスタを同
一半導体基板上に有する半導体装置については、日経BP
社発行「日経エレクトロニクス」1986年3月10日号、P1
99〜P217〔高速高集積メモリに台頭するバイポーラ−CM
OSRAM〕および工業調査会発行「電子材料」1986年6月
号、昭和61年6月1日発行、P75〜P79〔64KSRAMを実現
したHi−BiCMOS技術〕に記載されている。
Bipolar devices have high driving capability and high transconductance (g m ). On the other hand, CMOS devices have low power consumption and high integration. Therefore, a BiCMOS device has been developed in which a bipolar device and a fine CMOS device are monolithically configured to operate at high speed with low power consumption. For semiconductor devices having CMOS and bipolar transistors on the same semiconductor substrate, see Nikkei BP
Published by Nikkei Electronics March 10, 1986, P1
99-P217 [Bipolar-CM emerging in high-speed highly integrated memory
OSRAM] and "Electronic Materials" issued by the Industrial Research Council, June 1986, published on June 1, 1986, P75 to P79 (Hi-BiCMOS technology realizing 64KSRAM).

これらの文献には、バイポーラとCMOSを基本論理回路
内で複合させてバイポーラやCMOS単独では得られない性
能の基本回路を構成し、かつ低消費電力下で高速で動作
するHi(highperformance)−BiCMOSデバイスについて
も記載されている。また、後者の文献には、デバイス特
性のプロセスパラメータ依存性について記載され、「n
およびpウェルの不純物濃度分布」や「NMOSの断面構造
と空乏層の拡がり」が図示されている。また、この文献
で開示されているデバイスにおいては、「MOSの閾値電
圧を制御する表面の浅いウェルと,埋め込み層との間に
低濃度の領域が存在する」ことが、埋め込みウェル構造
としての特徴である旨記載されている。
In these documents, a high performance (BiCMOS) that combines a bipolar and a CMOS in a basic logic circuit to form a basic circuit having a performance that cannot be obtained by a bipolar or a CMOS alone, and that operates at high speed with low power consumption. Devices are also described. In the latter document, the dependence of device characteristics on process parameters is described.
And the "impurity concentration distribution of the p-well" and "the cross-sectional structure of the NMOS and the extension of the depletion layer". In addition, in the device disclosed in this document, "a low-concentration region exists between the shallow well that controls the threshold voltage of the MOS and the buried layer" is characterized by a buried well structure. Is described.

また、丸善株式会社発行「サブミクロンデバイスI:電
子材料シリーズ」P152〜P170には、n形多結晶シリコン
をゲート電極に用いる場合、nウェルの表面をp形と
し、PMOSを埋込みチャネル形として、その閾値電圧を制
御する技術が開示されている。
In addition, when using n-type polycrystalline silicon for the gate electrode, the sub-micron device I: electronic material series P152 to P170 issued by Maruzen Co., Ltd. Techniques for controlling the threshold voltage have been disclosed.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

Hi−BiCMOSデバイスは、多機能,高集積,低消費電
力,高駆動等多くの特性を有する。本出願人もHi−BiCM
OSデバイスを開発している。また、これは公知とされた
ものではないが、第15図に示されるような構造のBiCMOS
デバイスを開発している。
Hi-BiCMOS devices have many characteristics such as multifunction, high integration, low power consumption, and high drive. Applicant also Hi-BiCM
We are developing OS devices. Although this is not publicly known, a BiCMOS having a structure as shown in FIG.
Developing devices.

このBiCMOSは、第15図に示されるように、p形MOSFET
(PMOS:Q1),n型MOSFET(NMOS:Q2),バイポーラ・トラ
ンジスタ(Q3)が、同一のp形半導体基板1上に形成さ
れている。シリコンからなるp-形のp形半導体基板1の
主面には、n+形拡散層2およびp+形拡散層3が領域を分
けて複数形成されているとともに、前記n+形拡散層2上
には同一導電型となるn型ウェル4が、p+型拡散層3上
には同一導電型となるp形ウェル5がそれぞれ設けられ
ている。また、前記n形ウェル4およびp形ウェル5上
にはLOCOS(Local Oxidation of silicon)法によって
酸化膜(LOCOS酸化膜)6が選択的に形成されている。
This BiCMOS is a p-type MOSFET as shown in FIG.
(PMOS: Q 1 ), n-type MOSFET (NMOS: Q 2 ), and bipolar transistor (Q 3 ) are formed on the same p-type semiconductor substrate 1. Made of silicon p - the p-type main surface of the semiconductor substrate 1 form, together with the n + -type diffusion layer 2 and the p + -type diffusion layer 3 is formed with a plurality of divided regions, the n + -type diffusion layer 2 An n-type well 4 of the same conductivity type is provided thereon, and a p-type well 5 of the same conductivity type is provided on the p + -type diffusion layer 3. An oxide film (LOCOS oxide film) 6 is selectively formed on the n-type well 4 and the p-type well 5 by a LOCOS (Local Oxidation of Silicon) method.

前記p形ウェル5は図の中央に設けられているととも
に、n形ウェル4はこのp形ウェル5の両側にそれぞれ
設けられている。そして、中央のp形ウェル5には、NM
OSが設けられるとともに、右側のn形ウェル4にはバイ
ポーラ・トランジスタが設けられ、左側のn形ウェル4
にはPMOSが設けられている。
The p-type well 5 is provided at the center of the figure, and the n-type wells 4 are provided on both sides of the p-type well 5, respectively. Then, in the center p-type well 5, NM
An OS is provided, a bipolar transistor is provided in the n-type well 4 on the right side, and an n-type well 4 on the left side is provided.
Is provided with a PMOS.

バイポーラ・トランジスタは、右側のn形ウェル4の
表層部に形成されたp-形からなるベース領域7と、この
ベース領域7の一部の表層部に設けられたn+形からなる
エミッタ領域8と、前記ベース領域7から外れかつ表面
から下層のn+形拡散層2に至るn+形からなるコクタ引出
用拡散層9と、前記ベース領域7の一部に設けられたp+
形の外部ベース10とからなっている。
Bipolar transistors, p formed on the surface portion of the right side of the n-type well 4 - emitter region 8 serving as the base region 7 formed of shape, from n + -type provided in the surface portion of the part of the base region 7 When, the base region deviated from 7 and from the surface and Kokuta lead diffusion layer 9 made of n + -type lead to lower n + -type diffusion layer 2, provided at a part of the base region 7 p +
It consists of an external base 10 in shape.

PMOSは左側のn形ウェル4に設けられ、n形ウェル4
の表層部に設けられた一対のp+形からなるソース領域15
およびドレイン領域16を有するとともに、このソース領
域15およびドレイン領域16間のn形ウェル4の表面にゲ
ート絶縁膜(ゲート酸化膜)17を有している。また、前
記ゲート絶縁膜17上には多結晶シリコン膜で形成された
ゲート電極18が設けられている。
The PMOS is provided in the n-type well 4 on the left side.
Source region 15 composed of a pair of p + types provided on the surface layer portion of
And a gate insulating film (gate oxide film) 17 on the surface of the n-type well 4 between the source region 15 and the drain region 16. A gate electrode 18 formed of a polycrystalline silicon film is provided on the gate insulating film 17.

NMOSは中央のp形ウェル5の表層部に一対のn+形から
なるソース領域25およびドレイン領域26を有するととも
に、このソース領域25およびドレイン領域26間のp形ウ
ェル5の表面にゲート絶縁膜(酸化膜)27を有してい
る。また、前記ゲート絶縁膜27上にはゲート電極28が設
けられている。
The NMOS has a pair of n + -type source and drain regions 25 and 26 in the surface layer of the central p-type well 5 and a gate insulating film between the source and drain regions 25 and 26. (Oxide film) 27. A gate electrode 28 is provided on the gate insulating film 27.

前記PMOSおよびNMOSのゲート電極18,28はn形多結晶
シリコンで形成されているとともに、両者のゲート絶縁
膜17,27は酸化シリコン膜で形成されている。また、各
素子間の表面は厚いLOCOS酸化膜(シリコン酸化膜)6
で被われている。なお、同図において、ゲート電極の側
面を被うスペーサやエミッタ電極等、説明に支障を来さ
ない部分は省略してある。
The gate electrodes 18 and 28 of the PMOS and NMOS are formed of n-type polycrystalline silicon, and both gate insulating films 17 and 27 are formed of a silicon oxide film. A thick LOCOS oxide film (silicon oxide film) 6
It is covered with. Note that, in the same drawing, portions that do not interfere with the description, such as a spacer covering the side surface of the gate electrode and an emitter electrode, are omitted.

前記構造のCMOSは、n形ウェル4とp形ウェル5の下
部に、各々不純物濃度が高濃度となるn+形拡散層2およ
びp+形拡散層3が埋め込まれている結果、コレクタ寄生
直列抵抗を低減できるとともに、埋め込みコレクタ間の
分離耐圧を上げ、さらにPMOSとNMOS間のラッチアップに
対するマージンが拡大できる。
In the CMOS having the above structure, an n + -type diffusion layer 2 and a p + -type diffusion layer 3 having a high impurity concentration are buried under the n-type well 4 and the p-type well 5, respectively. The resistance can be reduced, the breakdown voltage between the buried collectors can be increased, and the margin for latch-up between the PMOS and the NMOS can be expanded.

一方、このようなCMOSにおいて、PMOSの閾値電圧制御
を目的として、PMOSのゲート絶縁膜17の下のn形ウェル
4の表層部にはp形不純物層14が形成されている。ま
た、NMOSのゲート絶縁膜27の下のp形ウェル5の表層部
には同様にp形不純物層14が形成されている。第16図は
PMOSのゲート絶縁膜17下の深さ方向の不純物濃度分布を
示すグラフであり、第17図はNMOSのゲート絶縁膜27下の
深さ方向の不純物濃度分布を示すグラフである。両図か
ら明らかなように、各々の濃度分布は、ソース・ドレイ
ンと反対導電形のウェルIIと、表面p形不純物層Iの重
ね合わせで決まっている。そして、PMOSの閾値電圧制御
を目的として前記p形不純物層14が形成される結果、PM
OSのゲート絶縁膜近傍のp形不純物濃度Iは、ウェルを
形成するn形不純物濃度II以上になるよう選ばれる。p
形不純物濃度Iの不純物濃度は、PMOSおよびNMOSともに
およそ1×1017cm-3となり、p形不純物濃度Iとn形不
純物濃度IIとの境界部分での不純物濃度は、PMOSではお
よそ2×1016cm-3となり、NMOSではおよそ4×1016cm-3
となっている。
On the other hand, in such a CMOS, a p-type impurity layer 14 is formed in a surface layer portion of the n-type well 4 below the gate insulating film 17 of the PMOS for the purpose of controlling a threshold voltage of the PMOS. Similarly, a p-type impurity layer 14 is formed in the surface layer of the p-type well 5 below the NMOS gate insulating film 27. Figure 16 shows
FIG. 17 is a graph showing the impurity concentration distribution in the depth direction below the gate insulating film 17 of the PMOS, and FIG. 17 is a graph showing the impurity concentration distribution in the depth direction below the gate insulating film 27 of the NMOS. As is clear from both figures, each concentration distribution is determined by the superposition of the well II of the opposite conductivity type to the source / drain and the surface p-type impurity layer I. Then, as a result of forming the p-type impurity layer 14 for the purpose of controlling the threshold voltage of the PMOS, PM
The p-type impurity concentration I near the gate insulating film of the OS is selected to be equal to or higher than the n-type impurity concentration II for forming the well. p
The impurity concentration of the p-type impurity concentration I is approximately 1 × 10 17 cm −3 for both the PMOS and the NMOS, and the impurity concentration at the boundary between the p-type impurity concentration I and the n-type impurity concentration II is approximately 2 × 10 17 cm −3 . 16 cm -3 and about 4 × 10 16 cm -3 for NMOS
It has become.

このようなBiCMOS、すなわち、第15図に示されるよう
な構造は、第18図〜第20図を経て製造される。
Such a BiCMOS, that is, a structure as shown in FIG. 15 is manufactured through FIGS. 18 to 20.

最初に、第18図に示されるようにp-形からなるp形半
導体基板1が用意される。その後、このp形半導体基板
1の主面に、いずれも不純物濃度が高濃度となるn+形拡
散層2およびp+形拡散層3がそれぞれ領域を分けて所望
数形成される。この例では、図の中央にp+形拡散層3が
設けられるとともに、このp+形拡散層3の両側にn+形拡
散層2が配設されている。
First, p as shown in FIG. 18 - p-type semiconductor substrate 1 made of shape is prepared. Thereafter, on the main surface of the p-type semiconductor substrate 1, a desired number of n + -type diffusion layers 2 and p + -type diffusion layers 3 each having a high impurity concentration are formed in respective regions. In this example, ap + -type diffusion layer 3 is provided at the center of the figure, and n + -type diffusion layers 2 are provided on both sides of the p + -type diffusion layer 3.

つぎに、第19図に示されるように、エピタキシャル成
長処理が行われ、前記p形半導体基板1の主面にはエピ
タキシャル成長膜が堆積される。このエピタキシャル成
長膜に対し、前記n+形拡散層2上に燐を注入して下層と
同じ導電型となるn形ウェル4を形成し、前記p+形拡散
層3上にはボロンまたはBF2を注入して下層と同じ導電
型となるp型ウェル5を形成する。
Next, as shown in FIG. 19, an epitaxial growth process is performed, and an epitaxially grown film is deposited on the main surface of the p-type semiconductor substrate 1. For this epitaxially grown film, phosphorus is implanted on the n + -type diffusion layer 2 to form an n-type well 4 having the same conductivity type as the lower layer, and boron or BF 2 is deposited on the p + -type diffusion layer 3. Implantation is performed to form a p-type well 5 having the same conductivity type as the lower layer.

つぎに、第20図に示されるように、素子分離のため厚
い酸化膜(LOCOS酸化膜)6を形成し、その後、ゲート
絶縁膜17(27)およびp形不純物層14を形成する。
Next, as shown in FIG. 20, a thick oxide film (LOCOS oxide film) 6 is formed for element isolation, and thereafter, a gate insulating film 17 (27) and a p-type impurity layer 14 are formed.

その後、第15図に示されるように、バイポーラ・トラ
ンジスタ,PMOS,NMOS等の各素子を各領域に形成する。す
なわち、右側のn形ウェル4にはベース領域7,エミッタ
領域8,コレクタ引出用拡散層9、外部ベース10を形成
し、中央のp形ウェル5にはゲート絶縁膜17,ゲート電
極18,ソース領域15,ドレイン領域16を形成し、右側のn
形ウェル4にはゲート絶縁膜27,ゲート電極28,ソース領
域25,ドレイン領域26を形成する。
Thereafter, as shown in FIG. 15, each element such as a bipolar transistor, a PMOS, and an NMOS is formed in each region. That is, a base region 7, an emitter region 8, a collector extraction diffusion layer 9, and an external base 10 are formed in the right n-type well 4, and a gate insulating film 17, a gate electrode 18, a source A region 15 and a drain region 16 are formed.
A gate insulating film 27, a gate electrode 28, a source region 25, and a drain region 26 are formed in the well 4.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

しかしながら、上述した技術には次のような問題点の
あることが本発明者によってあきらかにされた。
However, the inventor has clarified that the above-described technique has the following problems.

第15図のPMOSは、n形ウェル4の表面にp形不純物層
14を有するため、閾値電圧の制御が行なえる。しかし、
MOSの微細化を検討したところ、つぎのような問題が生
じることが判明した。すなわち、第21図のハッチングで
示すように、空乏層20はソース(S)・ドレイン(D)
電荷が受け持つ部分とゲート(G)電荷が受け持つ部分
とで形成されるが、ゲート長L9が短くなると、ソース・
ドレイン電荷の影響も強く受けるようになる。従って第
5図の破線で示すように、PMOSにおいては、ゲート長L9
が短くなると、閾値電圧|VTH|が落ち込み、いわゆる短
チャネル効果が顕著になる。したがって、CMOSの微細化
ができず、LSIの高速化集積化ができ難くなる。
The PMOS shown in FIG. 15 has a p-type impurity layer on the surface of the n-type well 4.
Since it has 14, the threshold voltage can be controlled. But,
Examination of miniaturization of MOS revealed that the following problems occurred. That is, as shown by hatching in FIG. 21, the depletion layer 20 has a source (S) and a drain (D).
Are formed in the portion and the gate (G) charges responsible part charges takes charge, the gate length L 9 is shortened, a source
The effect of the drain charge is also strong. Therefore, as shown by the broken line in FIG. 5, in the PMOS, the gate length L 9
Becomes shorter, the threshold voltage | V TH | drops, and the so-called short channel effect becomes significant. Therefore, miniaturization of CMOS cannot be performed, and it is difficult to achieve high-speed integration of LSI.

この現象は、高温長時間の熱処理でn形ウェルの不純
物分布を平坦化すれば、第21図に示した空乏層20の延び
を減らすことにより多少は改善できる。しかしながら、
バイポーラ・トランジスタをCMOSと同一基板上に形成す
る場合、第15図に示した高濃度のn+形不純物層2を浅く
急峻な温度分布で形成しなければバイポーラ・トランジ
スタの高速化を確保できないため、上記のウェル形成の
高温長時間処理は実施でき難い。
This phenomenon can be improved to some extent by reducing the extension of the depletion layer 20 shown in FIG. 21 if the impurity distribution in the n-type well is flattened by heat treatment at a high temperature for a long time. However,
In the case where the bipolar transistor is formed on the same substrate as the CMOS, the high speed of the bipolar transistor cannot be secured unless the high concentration n + -type impurity layer 2 shown in FIG. 15 is formed with a shallow and steep temperature distribution. However, it is difficult to perform the above-described high-temperature and long-time treatment for forming a well.

同様な理由で、第15図で示したバイポーラ・トランジ
スタ;Q3を形成した半導体装置では、NMOSのp形ウェル
の濃度分布も平坦にでき難い。したがって、p形不純物
層1下との接合部のp形ウェル5も低濃度化でき難くな
り、電子の移動度が不純物散乱機構により低下し、さら
にこれによって電解強度が大きくなるためにも移動度が
低下し、ドレイン電流も増やせなくなる。
For the same reason, the bipolar transistor shown in FIG. 15; in the semiconductor device formed with Q 3 are also difficult be flat density distribution of the NMOS p-type well. Therefore, it is difficult to reduce the concentration of the p-type well 5 at the junction with the p-type impurity layer 1, and the mobility of electrons is reduced by the impurity scattering mechanism. And the drain current cannot be increased.

本発明の目的は、少なくともN形MOSFETとP形MOSFET
を同一基板上に形成した半導体装置、特にこれらに加え
てバイポーラ・トランジスタも同一基板上に形成した半
導体装置において、P形MOSFETの短チャネル効果を抑
え、ゲート長を短縮して安定にドレイン電流を増やすと
同時に、N形MOSFETについても電子移動度の改善を図り
ドレイン電流を増やし、半導体装置の駆動能力を向上さ
せる動作速度の向上を図ることにある。
An object of the present invention is to provide at least an N-type MOSFET and a P-type MOSFET.
In a semiconductor device in which a P-type MOSFET is formed on the same substrate, in particular, a bipolar transistor is also formed on the same substrate, the short-channel effect of the P-type MOSFET is suppressed, the gate length is shortened, and the drain current is stabilized. At the same time, it is an object of the present invention to improve the electron mobility of the N-type MOSFET, increase the drain current, and improve the operation speed for improving the driving capability of the semiconductor device.

本発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面からあきらかになる
であろう。
The above and other objects and novel features of the present invention will become apparent from the description of the present specification and the accompanying drawings.

〔課題を解決するための手段〕[Means for solving the problem]

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記のとおりである。
The outline of a representative invention among the inventions disclosed in the present application will be briefly described as follows.

本発明の半導体装置は、同一の半導体基板にPMOS,NMO
S,バイポーラ・トランジスタが形成されているが、前記
PMOSおよびNMOSのゲート絶縁膜下のウェルの表層部に高
濃度のp形不純物拡散領域(p形不純物領域)と、この
p形不純物拡散領域の下側に設けられる打ち込みによる
n形不純物およびウェルを形成する不純物との重ね合わ
せで決まる濃度プロファイルを有する領域とからなる不
純物拡散層が設けられている。前記不純物拡散層におい
ては、p形不純物拡散領域はPMOSの閾値電圧制御のため
に1×1017cm-3と高濃度に形成される。また、半導体基
板の表層部から約0.2〜0.3μmの深さ領域に打ち込まれ
るn形不純物は、前記p形不純物拡散領域の一部を補償
(コンペンセイト)させるために1015cm-3程度と低濃度
に打ち込まれている。
The semiconductor device according to the present invention is configured such that a PMOS, an NMO
S, a bipolar transistor is formed,
A high-concentration p-type impurity diffusion region (p-type impurity region) is formed in the surface layer of the well below the PMOS and NMOS gate insulating films, and an n-type impurity and well formed by implantation provided below the p-type impurity diffusion region. An impurity diffusion layer including a region having a concentration profile determined by overlapping with an impurity to be formed is provided. In the impurity diffusion layer, the p-type impurity diffusion region is formed at a high concentration of 1 × 10 17 cm −3 for controlling the threshold voltage of the PMOS. Further, the n-type impurity implanted into the region having a depth of about 0.2 to 0.3 μm from the surface layer of the semiconductor substrate is as low as about 10 15 cm −3 in order to compensate a part of the p-type impurity diffusion region. Driven into the concentration.

〔作用〕[Action]

上記した手段によれば、本発明の半導体装置において
は、P形MOSFETのn形ウェル領域およびN形MOSFETのp
形ウェル領域のゲート絶縁膜下のウェル表層部にp形不
純物拡散領域が設けられかつこのp形不純物拡散領域の
下側にn形不純物およびウェルを形成する不純物との重
ね合わせで決まる濃度プロファイルを有する領域が設け
られている。したがって、P形MOSFETにおいては、pn接
合部の界面が急峻となり、ドレインから伸びる空乏層の
伸びが抑えられ、ゲート長を短くしても短チャネルが抑
制できる。また、N形MOSFETにおいては、ゲート電極下
のp形不純物領域Iとp形ウェル領域IIとの界面部分で
は、不純物濃度が低くなり、電界強度を小さくできる。
この結果、ドレイン電流の増大が達成できる。
According to the above means, in the semiconductor device of the present invention, the n-type well region of the P-type MOSFET and the p-type
A p-type impurity diffusion region is provided in a well surface layer portion below a gate insulating film in a p-type well region, and a concentration profile determined by superposition of an n-type impurity and an impurity forming a well is formed below the p-type impurity diffusion region. Region is provided. Therefore, in the P-type MOSFET, the interface of the pn junction becomes sharp, the extension of the depletion layer extending from the drain is suppressed, and the short channel can be suppressed even if the gate length is shortened. Further, in the N-type MOSFET, at the interface between the p-type impurity region I and the p-type well region II below the gate electrode, the impurity concentration is reduced, and the electric field strength can be reduced.
As a result, an increase in drain current can be achieved.

〔実施例〕〔Example〕

以下図面を参照して本発明の一実施例について説明す
る。
An embodiment of the present invention will be described below with reference to the drawings.

第1図は本発明の一実施例によるBiCMOSデバイスにお
けるCMOSの要部を示す断面図、第2図は同じくPMOSにお
けるゲート電極下の深さ方向の不純物濃度分布図、第3
図は同じくNMOSにおけるゲート電極下の深さ方向の不純
物濃度分布図、第4図は同じくPMOSのオフ時の空乏層領
域を示す模式図、第5図は同じくゲート長と閾値電圧と
の相関を示すグラフ、第6図は同じくBiCMOSの要部を示
す断面図、第7図は同じくBiCMOSの製造工程を示すフロ
ーチャート、第8図〜第14図は同じくBiCMOSの製造各工
程における断面図であって、第8図はn+形・p+形拡散層
が形成されたウエハの断面図、第9図はエピタキシャル
成長膜を堆積後ウェル領域が形成されたウエハの断面
図、第10図はLOCOS酸化膜が形成されたウエハの断面
図、第11図は主面に酸化膜が形成されたウエハの断面
図、第12図は主面にp形不純物がイオン注入されたウエ
ハの断面図、第13図は主面に燐がイオン注入されたウエ
ハの断面図、第14図は各ウェルにPMOS,NMOS,バイポーラ
・トランジスタが形成されたウエハの断面図である。
FIG. 1 is a cross-sectional view showing a main part of a CMOS in a BiCMOS device according to an embodiment of the present invention. FIG. 2 is a diagram showing an impurity concentration distribution in a depth direction under a gate electrode in a PMOS.
The figure also shows the impurity concentration distribution in the depth direction below the gate electrode in the NMOS, FIG. 4 is a schematic view showing the depletion layer region when the PMOS is off, and FIG. 5 shows the correlation between the gate length and the threshold voltage. FIG. 6 is a cross-sectional view showing a main portion of the BiCMOS, FIG. 7 is a flowchart showing a manufacturing process of the BiCMOS, and FIGS. 8 to 14 are cross-sectional views of each process of manufacturing the BiCMOS. FIG. 8 is a cross-sectional view of a wafer on which an n + type / p + type diffusion layer is formed, FIG. 9 is a cross-sectional view of a wafer on which a well region is formed after an epitaxial growth film is deposited, and FIG. 10 is a LOCOS oxide film. FIG. 11 is a cross-sectional view of a wafer having an oxide film formed on a main surface, FIG. 12 is a cross-sectional view of a wafer having a p-type impurity ion-implanted on a main surface, and FIG. Is a cross-sectional view of a wafer in which phosphorus is ion-implanted in the main surface, and FIG. Is a cross-sectional view of a wafer Ipora transistor is formed.

この実施例では、半導体装置としてサブミクロンBiCO
Sデバイスに本発明を適用した例について説明する。
In this embodiment, a submicron BiCO
An example in which the present invention is applied to an S device will be described.

BiCMOSは、第6図に示されるように、P形MOSFET(PM
OS:Q1),N型MOSFET(NMOS:Q2),バイポーラ・トランジ
スタ(Q3)が、同一のp形半導体基板1上に形成されて
いる。シリコンからなるp-形のp形半導体基板1の主面
には、n+形拡散層2およびp+形拡散層3が領域を分けて
複数形成されているとともに、前記n+形拡散層2上には
同一導電型となるn型ウェル(n形ウェル領域)4が、
p+形拡散層3上には同一導電型となるp形ウェル(p形
ウェル領域)5がそれぞれ設けられている。また、前記
n形ウェル4およびp形ウェル5上にはLOCOS(Local O
xidation of silicon)法によって酸化膜(LOCOS酸化
膜)6が選択的に形成されている。
As shown in FIG. 6, BiCMOS uses a P-type MOSFET (PM
OS: Q 1 ), an N-type MOSFET (NMOS: Q 2 ), and a bipolar transistor (Q 3 ) are formed on the same p-type semiconductor substrate 1. Made of silicon p - the p-type main surface of the semiconductor substrate 1 form, together with the n + -type diffusion layer 2 and the p + -type diffusion layer 3 is formed with a plurality of divided regions, the n + -type diffusion layer 2 An n-type well (n-type well region) 4 of the same conductivity type is provided above the
On the p + -type diffusion layer 3, p-type wells (p-type well regions) 5 having the same conductivity type are provided. On the n-type well 4 and the p-type well 5, LOCOS (Local O
An oxide film (LOCOS oxide film) 6 is selectively formed by an xidation of silicon method.

前記p形ウェル5は図の中央に設けられているととも
に、n形ウェル4はこのp形ウェル5の両側にそれぞれ
設けられている。そして、中央のp形ウェル5には、NM
OSが設けられるとともに、右側のn形ウェル4にはバイ
ポーラ・トランジスタが設けられ、左側のn形ウェル4
にはPMOSが設けられている。
The p-type well 5 is provided at the center of the figure, and the n-type wells 4 are provided on both sides of the p-type well 5, respectively. Then, in the center p-type well 5, NM
An OS is provided, a bipolar transistor is provided in the n-type well 4 on the right side, and an n-type well 4 on the left side is provided.
Is provided with a PMOS.

バイポーラ・トランジスタは、右側のn形ウェル4の
表層部に形成されたp-形からなるベース領域7と、この
ベース領域7の一部の表層部に設けられたn+形からなる
エミッタ領域8と、前記ベース領域7から外れかつ表面
から下層のn+形拡散層2に至るn+形からなるコレクタ引
出用拡散層9と、前記ベース領域7の一部に設けられた
p+形の外部ベース10とからなっている。
Bipolar transistors, p formed on the surface portion of the right side of the n-type well 4 - emitter region 8 serving as the base region 7 formed of shape, from n + -type provided in the surface portion of the part of the base region 7 When, with the base region deviated from 7 and collector lead-out diffusion layer 9 made of n + -type lead to lower n + -type diffusion layer 2 from the surface, provided at a part of the base region 7
It consists of an external base 10 in p + form.

PMOSは左側のn形ウェル4に設けられ、n形ウェル4
の表層部に設けられた一対のp+形からなるソース領域15
およびドレイン領域16を有するとともに、このソース領
域15およびドレイン領域16の間のn形ウェル4の表面に
ゲート絶縁膜(ゲート酸化膜)17を有している。また、
前記ゲート絶縁膜17上には多結晶シリコン膜で形成され
たゲート電極18が設けられている。
The PMOS is provided in the n-type well 4 on the left side.
Source region 15 composed of a pair of p + types provided on the surface layer portion of
And a gate insulating film (gate oxide film) 17 on the surface of the n-type well 4 between the source region 15 and the drain region 16. Also,
On the gate insulating film 17, a gate electrode 18 formed of a polycrystalline silicon film is provided.

NMOSは中央のp形ウェル5の表層部に一対のn+形から
なるソース領域25およびドレイン領域26を有するととも
に、このソース領域25およびドレイン領域26間のp形ウ
ェル5の表面にゲート絶縁膜(酸化膜)27を有してい
る。また、前記ゲート絶縁膜27上にはゲート電極28が設
けられている。
The NMOS has a pair of n + -type source and drain regions 25 and 26 in the surface layer of the central p-type well 5 and a gate insulating film between the source and drain regions 25 and 26. (Oxide film) 27. A gate electrode 28 is provided on the gate insulating film 27.

前記PMOSおよびNMOSのゲート電極18,28はn形多結晶
シリコンで形成されているとともに、両者のゲート絶縁
膜17,27は酸化シリコン膜で形成されている。また、各
素子間の表面は厚いLOCOS酸化膜(シリコン酸化膜)6
で被われている。
The gate electrodes 18 and 28 of the PMOS and NMOS are formed of n-type polycrystalline silicon, and both gate insulating films 17 and 27 are formed of a silicon oxide film. A thick LOCOS oxide film (silicon oxide film) 6
It is covered with.

前記構造のCMOSは、n形ウェル4とp形ウェル5の下
部に、各々不純物濃度が高濃度となるn+形拡散層2およ
びp+形拡散層3が埋め込まれている結果、コレクタ寄生
直列抵抗を低減できるとともに、埋め込みコレクタ間の
分離耐圧を上げ、さらにPMOSとNMOS間のラッチアップに
対するマージンが拡大できる。
In the CMOS having the above structure, an n + -type diffusion layer 2 and a p + -type diffusion layer 3 having a high impurity concentration are buried under the n-type well 4 and the p-type well 5, respectively. The resistance can be reduced, the breakdown voltage between the buried collectors can be increased, and the margin for latch-up between the PMOS and the NMOS can be expanded.

一方、このようなデバイスにおいて、特に第1図に示
されるように、PMOSおよびNMOSにおけるn形ウェル4お
よびp形ウェル5の表層部換言するならばソース領域1
5,25とドレイン領域16,27間の表層部には不純物拡散層3
5が設けられている。この不純物拡散層35はp形不純物
とn形不純物をともに有する層であり、たとえば表層の
p形不純物拡散領域(p形不純物領域)14と、このp形
不純物拡散領域14よりも下側(内側)のn形不純物およ
びウェルを形成する不純物との重ね合わせで決まる濃度
プロファイルを有する領域36とからなっている。前記p
形不純物拡散領域(p形不純物領域)14は、第2図のグ
ラフで示すように、不純物濃度がそのピーク部分でおよ
そ1×1017cm-3と高濃度となっているが、前記n形不純
物およびウェルを形成する不純物との重ね合わせで決ま
る濃度プロファイルを有する領域36は不純物濃度がその
ピーク部分で1×1016cm-3よりもやや高い程度と低濃度
となっている。また、前記n形不純物およびウェルを形
成する不純物との重ね合わせで決まる濃度プロファイル
を有する領域36は表面から0.2〜0.3μm程度の深さに不
純物濃度のピーク部分が来るように形成されている。
On the other hand, in such a device, as shown in FIG. 1 in particular, the surface region of the n-type well 4 and the p-type well 5 in the PMOS and NMOS, in other words, the source region 1
An impurity diffusion layer 3 is provided on the surface layer between 5, 25 and the drain regions 16 and 27.
5 are provided. The impurity diffusion layer 35 is a layer having both a p-type impurity and an n-type impurity. For example, a p-type impurity diffusion region (p-type impurity region) 14 in the surface layer and a lower portion (inward side) of the p-type impurity diffusion region 14 are provided. ) And a region 36 having a concentration profile determined by superposition with the n-type impurity and the impurity forming the well. The p
Form impurity diffusion region (p-type impurity regions) 14, as shown in the graph of FIG. 2, the impurity concentration is in the high concentration approximately 1 × 10 17 cm -3 at the peak portion, the n-type In the region 36 having a concentration profile determined by the superposition of the impurity and the impurity forming the well, the impurity concentration at the peak portion is as low as slightly higher than 1 × 10 16 cm −3 . The region 36 having a concentration profile determined by superposition of the n-type impurity and the impurity forming the well is formed such that the impurity concentration peaks at a depth of about 0.2 to 0.3 μm from the surface.

他方、前記p形半導体基板1の主面側にはSiO2膜から
なる層間絶縁膜37が設けられている。そして、この層間
絶縁膜37の下あるいは層間絶縁膜37を部分的に除去して
形成したコンタクト穴部に電極が形成されている。電極
は、バイポーラ・トランジスタにおいて前記エミッタ領
域8に接続される多結晶シリコンからなるエミッタ電極
38,前記外部ベース10に接続されるベース電極39,前記コ
レクタ引出用拡散層9に接続されるコレクタ電極40、PM
OSにおいては前記ソース領域15に接続されるソース領域
42,前記ドレイン領域16に接続されるドレイン領域43、N
MOSにおいては前記ソース領域25に接続されるソース電
極45,前記ドレイン領域26に接続されるドレイン電極46
となる。また、前記ゲート電極18,28の両側にはスペー
サが設けられている。さらに、図示はしないが、これら
電極は保護用の単相あるいは多層の絶縁膜等さらにはフ
ァイナルパッシベーション膜で被われる。
On the other hand, an interlayer insulating film 37 made of a SiO 2 film is provided on the main surface side of the p-type semiconductor substrate 1. An electrode is formed under the interlayer insulating film 37 or in a contact hole formed by partially removing the interlayer insulating film 37. The electrode is an emitter electrode made of polysilicon connected to the emitter region 8 in a bipolar transistor.
38, a base electrode 39 connected to the external base 10; a collector electrode 40 connected to the collector extraction diffusion layer 9;
In the OS, a source area connected to the source area 15
42, a drain region 43 connected to the drain region 16, N
In MOS, a source electrode 45 connected to the source region 25 and a drain electrode 46 connected to the drain region 26
Becomes Spacers are provided on both sides of the gate electrodes 18 and 28. Further, although not shown, these electrodes are covered with a single-phase or multilayer insulating film for protection and a final passivation film.

つぎに、このような構造の半導体装置の製造につい
て、第7図〜第14図を参照しながら説明する。
Next, the manufacture of a semiconductor device having such a structure will be described with reference to FIGS. 7 to 14.

BiCMOSは、第7図のフローチャートに示されるよう
に、半導体基板用意,n+・p+埋め込み層形成,エピタキ
シャル成長,pウェル・nウェル形成,LOCOS素子分離,コ
レクタ引出用拡散,プレ酸化膜形成,全面BF2インプ
ラ,全面燐インプラ,ゲート酸化,ゲート電極形成,PMO
S・NMOSのソース・ドレインおよびベース領域形成,多
結晶配線・エミッタおよびエミッタ電極形成,表面保
護,コンタクト穴形成,パッシベーション,チップ化の
各工程を経て製造される。
BiCMOS, as shown in the flowchart of FIG. 7, prepares a semiconductor substrate, forms an n + / p + buried layer, epitaxially grows, forms a p-well / n-well, separates a LOCOS element, diffuses a collector, draws a pre-oxide film, Entire BF 2 implant, Entire phosphor implant, Gate oxidation, Gate electrode formation, PMO
It is manufactured through the following steps: formation of S / NMOS source / drain and base regions, formation of polycrystalline wiring / emitter and emitter electrode, surface protection, contact hole formation, passivation, and chip formation.

最初に、第8図に示されるようにボロンの不純物濃度
が1×1015cm-3程度となるp-形からなるp形半導体基板
1が用意される。その後、このp形半導体基板1の主面
に、いずれも不純物濃度が高濃度(ρ=76Ω/□)と
なるn+形拡散層およびp+形拡散層3がそれぞれ領域を分
けて所望数形成される。コレクタ抵抗を下げるため、こ
のn+形埋込層2は拡散定数が小さく、その後の熱処理で
エピタキシャル成長膜への湧き上がりが小さいアンチモ
ンを多量に注入して形成することにより、低抵抗化(ρ
=76Ω/□)している。n+形埋込層2およびp+形埋込
層3は埋め込み層となる。この例では、図の中央にp+
拡散層3が設けられるとともに、このp+形拡散層3の両
側にn+形拡散層2配置されている。中央のp+形拡散層3
はNMOS:Q2が形成される領域であり、右側のn+形拡散層
2はバイポーラ・トランジスタ:Q3が形成される領域で
あり、左側のn+形拡散層2はPMOS:Q1が形成される領域
である。
First, p is the impurity concentration of boron as shown in FIG. 8 is about 1 × 10 15 cm -3 - p-type semiconductor substrate 1 made of shape is prepared. Thereafter, on the main surface of the p-type semiconductor substrate 1, an n + -type diffusion layer and ap + -type diffusion layer 3 each having a high impurity concentration (ρ s = 76 Ω / □) are divided into desired regions, respectively. It is formed. In order to lower the collector resistance, the n + -type buried layer 2 is formed by injecting a large amount of antimony, which has a small diffusion constant and a small amount of upwelling into the epitaxially grown film in a subsequent heat treatment, to reduce the resistance (ρ
s = 76Ω / □). The n + -type buried layer 2 and the p + -type buried layer 3 are buried layers. In this example, ap + -type diffusion layer 3 is provided at the center of the figure, and n + -type diffusion layers 2 are arranged on both sides of the p + -type diffusion layer 3. Central p + type diffusion layer 3
Is a region where the NMOS: Q 2 is formed, the n + type diffusion layer 2 on the right side is a region where the bipolar transistor: Q 3 is formed, and the n + type diffusion layer 2 on the left side is a region where the PMOS: Q 1 is formed. It is a region to be formed.

つぎに、第9図に示されるように、エピタキシャル成
長処理が行われ、前記p形半導体基板1の主面にはエピ
タキシャル成長膜が堆積される。このエピタキシャル成
長膜に対し、前記n+形拡散層2上に燐を注入して下層と
同じ導電形となるn形ウェル4を形成し、前記p+形拡散
層3上にはボロンまたはBF2を注入して下層と同じ導電
型となるp形ウェル5を形成する。これらのウェル層の
不純物濃度は1015cm-3程度となり、厚さは数μm程度と
なる。
Next, as shown in FIG. 9, an epitaxial growth process is performed, and an epitaxially grown film is deposited on the main surface of the p-type semiconductor substrate 1. For this epitaxially grown film, phosphorus is implanted on the n + -type diffusion layer 2 to form an n-type well 4 having the same conductivity type as the lower layer, and boron or BF 2 is deposited on the p + -type diffusion layer 3. Implantation is performed to form a p-type well 5 having the same conductivity type as the lower layer. These well layers have an impurity concentration of about 10 15 cm −3 and a thickness of about several μm.

つぎに、第10図に示されるように、素子分離のため
に、5000〜6000Åの厚い酸化膜(LOCOS酸化膜)6を形
成する。
Next, as shown in FIG. 10, a 5000-6000 ° thick oxide film (LOCOS oxide film) 6 is formed for element isolation.

つぎに、図示はしないが、常用のホトリソグラフィに
よってコレクタ引き出し用の高濃度のコレクタ引出用拡
散層9をMOSFET形成前に形成しておく。これはゲート長
の短いMOSFETを作るには高温の熱処理を極力低減する必
要があるため、高温熱処理を必要とする深いコレクタ引
出用拡散層9をMOSFET形成工程前に作っておくことによ
る。
Next, although not shown, a high-concentration collector extraction diffusion layer 9 for collector extraction is formed by conventional photolithography before the MOSFET is formed. This is because a high-temperature heat treatment needs to be reduced as much as possible in order to manufacture a MOSFET having a short gate length. Therefore, a deep collector extraction diffusion layer 9 requiring a high-temperature heat treatment is formed before the MOSFET forming step.

つぎに、20〜100nmの薄い絶縁膜(シリコン酸化膜)4
7をp形半導体基板1の主面に形成(プレ酸化膜形成)
した後、第12図に示されるように、MOSFETの閾値電圧制
御のために、ボロン(BF2)などのp形不純物(p形不
純物イオン)50を全面に打ち込み(全面BF2インプ
ラ)、不純物拡散層35を構成する一つの層となるピーク
濃度が1×1017cm-3のp形不純物拡散領域14(第20図と
の関係から符号14を使用する)を形成する。
Next, a thin insulating film (silicon oxide film) 4 of 20 to 100 nm
7 is formed on the main surface of the p-type semiconductor substrate 1 (pre-oxide film formation)
Then, as shown in FIG. 12, a p-type impurity (p-type impurity ion) 50 such as boron (BF 2 ) is implanted over the entire surface (overall BF 2 implantation) to control the threshold voltage of the MOSFET. A p-type impurity diffusion region 14 having a peak concentration of 1 × 10 17 cm −3 (designated by reference numeral 14 in relation to FIG. 20) is formed as one layer constituting the diffusion layer 35.

つぎに、本発明の特徴の一つとなる燐などのn形不純
物(n形不純物イオン)51をp形半導体基板1の主面全
域に打ち込み(全面燐インプラ)、前記p形不純物拡散
領域14の一部を補償(コンペンセイト)する。この際、
前記n形不純物イオン打込みの飛程は約0.2〜0.3μmと
する。この結果、p形不純物拡散領域14の下側にn形不
純物およびウェルを形成する不純物との重ね合わせで決
まる濃度プロファイルを有する領域36が形成される。こ
れによりp形不純物拡散領域14と、n形不純物およびウ
ェルを形成する不純物との重ね合わせで決まる濃度プロ
ファイルを有する領域36とからなる不純物拡散層35が形
成される。なお、第13図および第14図においては、p形
不純物拡散領域14,n形不純物およびウェルを形成する不
純物との重ね合わせで決まる濃度プロファイルを有する
領域36は区別せず省略し、符号のみで示すことにする。
また、この実施例では、p形不純物拡散領域14およびn
形不純物およびウェルを形成する不純物との重ね合わせ
で決まる濃度プロファイルを有する領域36の形成に際し
てシリコン酸化膜47を介して不純物(イオン)の打ち込
みを行なっていることから、不純物の打ち込みが均質化
し、不純物濃度分布特性の良好な拡散層を得ることがで
きる。したがって、PMOSおよびNMOSにおいて、第2図お
よび第3図で示すような不純物特性を有する不純物拡散
層35を得ることができる。また、不純物の打ち込みは、
ゲート絶縁膜を通して形成しても前記実施例同様な効果
が得られる。
Next, an n-type impurity (n-type impurity ion) 51 such as phosphorus, which is one of the features of the present invention, is implanted into the entire main surface of the p-type semiconductor substrate 1 (overall phosphorus implantation), and the p-type impurity diffusion region 14 is formed. Partially compensate. On this occasion,
The range of the n-type impurity ion implantation is about 0.2 to 0.3 μm. As a result, a region 36 having a concentration profile determined by superposition of the n-type impurity and the impurity forming the well is formed below the p-type impurity diffusion region 14. As a result, an impurity diffusion layer 35 including the p-type impurity diffusion region 14 and the region 36 having a concentration profile determined by superposition of the n-type impurity and the impurity forming the well is formed. In FIGS. 13 and 14, the p-type impurity diffusion region 14, the region 36 having a concentration profile determined by superposition with the n-type impurity and the impurity forming the well are omitted without distinction, and only the reference numeral is used. I will show you.
In this embodiment, the p-type impurity diffusion regions 14 and n
Since impurities (ions) are implanted via the silicon oxide film 47 when forming the region 36 having a concentration profile determined by superposition of the impurity and the impurities forming the well, the implantation of the impurities is homogenized, A diffusion layer with good impurity concentration distribution characteristics can be obtained. Therefore, in the PMOS and the NMOS, it is possible to obtain the impurity diffusion layers 35 having the impurity characteristics as shown in FIGS. In addition, implantation of impurities
The same effect as in the above embodiment can be obtained by forming the gate insulating film.

その後は公知の技術によりCMOSのゲート電極,ソース
・ドレイン,バイポーラ・トランジスタのベース,エミ
ッタを形成し、第14図を経て第6図に示されるような構
造を得る。第14図は低濃度ドレイン(LDD:Lightly−Dop
ed Drain)構造を用いたCMOSとポリシリコンをエミッタ
電極として用いたバイポーラを形成した製造途中のp形
半導体基板1の断面を示すものである。同図において、
PMOSおよびNMOSのゲート電極18の両側には、SiO2膜から
なるスペーサ52が設けられている。また、このスペーサ
52に対面するウェル領域表層部には、第1図および第14
図のみ符号を記す低濃度p形領域53および低濃度n形領
域54が設けられている。
Thereafter, a CMOS gate electrode, source / drain, base and emitter of a bipolar transistor are formed by a known technique, and a structure as shown in FIG. 6 through FIG. 14 is obtained. FIG. 14 shows a lightly doped drain (LDD: Lightly-Dop).
1 shows a cross section of a p-type semiconductor substrate 1 in the process of manufacturing in which a CMOS using an ed drain structure and a bipolar using polysilicon as an emitter electrode are formed. In the figure,
On both sides of the PMOS and NMOS gate electrodes 18, spacers 52 made of a SiO 2 film are provided. Also, this spacer
FIG. 1 and FIG.
A low-concentration p-type region 53 and a low-concentration n-type region 54, which are denoted by reference numerals only in the drawing, are provided.

また、このp形半導体基板1は表面保護,配線層形
成,パッシベーション等一連の加工処理が施された後、
縦横に分断されてチップ化され、BiCMOSチップとなる。
また、このBiCMOSチップは所望のパッケージに組み込ま
れて半導体装置となる。
The p-type semiconductor substrate 1 is subjected to a series of processing such as surface protection, wiring layer formation, and passivation.
It is divided vertically and horizontally into chips to form BiCMOS chips.
The BiCMOS chip is incorporated in a desired package to form a semiconductor device.

このような実施例による半導体装置においては、P形
MOSFETのゲート電極下の不純物濃度分布は第2図に示さ
れるようになっているとともに、N形MOSFETのゲート電
極下の不純物濃度分布は第3図に示されるようになって
いる。
In the semiconductor device according to such an embodiment, a P-type
The impurity concentration distribution under the gate electrode of the MOSFET is as shown in FIG. 2, and the impurity concentration distribution under the gate electrode of the N-type MOSFET is as shown in FIG.

第1図は既に記載した第16図と対応し、あらたにIII
で図示したn形不純物の打ち込みを追加することによ
り、表面p形不純物領域Iとの接合部のn形ウェルIIの
濃度を増やすと同時に、両者の境界部の濃度分布を急峻
化している。よって、第4図にハッチングで示したよう
に、P形MOSFETのドレイン領域16から伸びる空乏層20の
伸びが押えられ、閾値電圧VTHのゲート長Lgに対する依
存性は第5図の実線のようになり、短チャネル効果が抑
制できる。よってゲート長を短縮し、ドレイン電流を安
定に増やすことができる。
FIG. 1 corresponds to FIG. 16 already described, and newly
By adding the implantation of the n-type impurity shown in FIG. 5, the concentration of the n-type well II at the junction with the surface p-type impurity region I is increased, and the concentration distribution at the boundary between the two is sharpened. Thus, as indicated by hatching in FIG. 4, the elongation is pressing of the depletion layer 20 extending from the drain region 16 of P-type MOSFET, dependence on the gate length L g of the threshold voltage V TH is the solid line in Figure 5 As a result, the short channel effect can be suppressed. Therefore, the gate length can be reduced and the drain current can be increased stably.

また、N形MOSFETにおいては、第3図にゲート電極下
の不純物分布を示したように、新たにIIIで図示したの
n形不純物の打ち込みを追加することにより、表面p形
不純物拡散領域Iとの接合部p形ウェルIIの濃度が減る
ため電界強度が弱くなり、移動度が増加して、動作時の
ドレイン電流を増やすことができる。なお、上記のn形
不純物拡散領域IIIの濃度はn形ウェルIIよりも小さい
ために、同一基板上に形成されたバイポーラ・トランジ
スタへ与える影響は無視しえる。
In addition, in the N-type MOSFET, as shown in FIG. 3, the impurity distribution under the gate electrode is newly added by implanting an n-type impurity shown by III, so that the surface p-type impurity diffusion region I Since the concentration of the p-type well II at the junction decreases, the electric field strength decreases, the mobility increases, and the drain current during operation can be increased. Since the concentration of the n-type impurity diffusion region III is lower than that of the n-type well II, the influence on the bipolar transistor formed on the same substrate can be ignored.

このような実施例によれば、つぎのような効果が得ら
れる。
According to such an embodiment, the following effects can be obtained.

(1)本発明のBiCMOSにおいては、PMOSのゲート絶縁膜
(ゲート電極)直下のn形ウェル領域の表層部にp形不
純物拡散領域を設けていることから、所望の閾値電圧を
得ることができるという効果が得られる。
(1) In the BiCMOS of the present invention, a desired threshold voltage can be obtained because the p-type impurity diffusion region is provided in the surface layer portion of the n-type well region immediately below the gate insulating film (gate electrode) of the PMOS. The effect is obtained.

(2)上記(1)により、本発明のBiCMOSにおいては、
PMOSのゲート絶縁膜直下のn形ウェル領域の表層部に
は、閾値電圧制御のためにp形不純物層が設けられてい
るが、このp形不純物拡散領域が設けられているが、こ
のp形不純物拡散領域の下側にはn形不純物およびウェ
ルを形成する不純物との重ね合わせで決まる濃度プロフ
ァイルを有する領域が設けられていることから、pn接合
部分の不純物濃度曲線が急峻となり、ドレインから伸び
る空乏層の伸びが抑えられるという効果が得られる。
(2) According to the above (1), in the BiCMOS of the present invention,
A p-type impurity layer is provided in the surface layer portion of the n-type well region immediately below the PMOS gate insulating film for controlling a threshold voltage. The p-type impurity diffusion region is provided. Since a region having a concentration profile determined by superposition of the n-type impurity and the impurity forming the well is provided below the impurity diffusion region, the impurity concentration curve at the pn junction becomes steep and extends from the drain. The effect of suppressing the growth of the depletion layer is obtained.

(3)上記(2)により、本発明によればPMOSにおいて
は、空乏層の伸びが抑えられることから、短チャネル効
果が抑制できる。したがって、短チャネル効果の抑制に
よって、その分ゲート長の短縮化も図れることから、パ
ターンの微細化も達成でき、高密度化が達成できるとい
う効果が得られる。
(3) According to the above (2), according to the present invention, in the PMOS, since the extension of the depletion layer is suppressed, the short channel effect can be suppressed. Therefore, the gate length can be shortened by the suppression of the short channel effect, so that the pattern can be miniaturized and the density can be increased.

(4)本発明のBiCMOSにおいては、NMOSのゲート絶縁膜
(ゲート電極)直下のp形ウェル領域の表層部にp形不
純物拡散領域が設けられているが、このp形不純物拡散
領域の下側にはn形不純物およびウェルを形成する不純
物との重ね合わせで決まる濃度プロファイルを有する領
域が設けられていることから、ゲート電極下のp形不純
物領域Iとp形ウェル領域IIとの界面部分では不純物濃
度が低くなり、電極強度を小さくできるため、ドレイン
電流の増大が図れるという効果が得られる。
(4) In the BiCMOS of the present invention, the p-type impurity diffusion region is provided in the surface layer portion of the p-type well region immediately below the gate insulating film (gate electrode) of the NMOS. Is provided with a region having a concentration profile determined by superposition of an n-type impurity and an impurity forming a well. Therefore, at the interface between the p-type impurity region I and the p-type well region II under the gate electrode, Since the impurity concentration can be reduced and the electrode strength can be reduced, the effect of increasing the drain current can be obtained.

(5)本発明のBiCMOSは、n形ウェルおよびp形ウェル
にp形不純物拡散領域と、n形不純物およびウェルを形
成する不純物との重ね合わせで決まる濃度プロファイル
を有する領域からなる不純物拡散層が設けられている
が、前記n形不純物およびウェルを形成する不純物との
重ね合わせで決まる濃度プロファイルを有する領域の濃
度はn形ウェルよりも小さいために、同一基板上に形成
されたバイポーラ・トランジスタへ与える影響は無視し
える。
(5) In the BiCMOS of the present invention, the n-type well and the p-type well have an impurity diffusion layer comprising a p-type impurity diffusion region and a region having a concentration profile determined by superposition of the n-type impurity and the impurity forming the well. However, since the concentration of the region having the concentration profile determined by the superposition of the n-type impurity and the impurity forming the well is smaller than that of the n-type well, it is necessary to use a bipolar transistor formed on the same substrate. The effect is negligible.

(6)本発明のBiCMOSにおいては、n形ウェルおよびp
ウェルの表層部にp形不純物およびn形不純物をイオン
打ち込みして形成するが、このイオン打ち込みは絶縁膜
を通して行なうため、打ち込まれた不純物が均質化し、
不純物分布が高精度かつ再現性良く行なわれるという効
果が得られる。
(6) In the BiCMOS of the present invention, the n-type well and the p-type
A p-type impurity and an n-type impurity are ion-implanted into the surface layer of the well. Since the ion-implantation is performed through an insulating film, the implanted impurities are homogenized.
The effect is obtained that the impurity distribution is performed with high accuracy and high reproducibility.

(7)上記(1)〜(6)により、本発明によればPMOS
において短チャネル効果を抑制できるとともに、ドレイ
ン電流の増大が図れ、かつNMOSにおいても電子移動度の
改善が図れドレイン電流を増大することができるため、
高駆動能力を有する動作速度の早い高集積度のBiCMOSを
提供することができるという相乗効果が得られる。
(7) According to the above (1) to (6), according to the present invention, the PMOS
In the above, the short channel effect can be suppressed, the drain current can be increased, and the electron mobility can be improved in the NMOS, so that the drain current can be increased.
The synergistic effect that a highly integrated BiCMOS having a high driving capability and a high operating speed can be provided is obtained.

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
Although the invention made by the inventor has been specifically described based on the embodiments, the present invention is not limited to the above-described embodiments, and various changes can be made without departing from the gist of the invention. Nor.

以上の説明では主として本発明者によってなされた発
明をその背景となった利用分野であるサブミクロンBiCM
OS製造技術に適用した場合について説明したが、それに
限定されるものではない。
In the above description, the submicron BiCM, which is a field of application that mainly uses the invention made by the inventor as a background,
The case where the present invention is applied to the OS manufacturing technology has been described, but the present invention is not limited to this.

本発明は少なくともCMOSを組み込んだ半導体装置の製
造技術には適用できる。
The present invention can be applied to at least a semiconductor device manufacturing technology incorporating CMOS.

〔発明の効果〕〔The invention's effect〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記のとおりで
ある。
The effects obtained by the representative inventions among the inventions disclosed in the present application will be briefly described as follows.

本発明によれば、p形MOSFETの表面のp形不純物拡散
領域との接合部のn形ウェル濃度を増やすとともに、上
記接合部の不純物の濃度分布を急峻にすることにより、
空乏層の伸びを押えて短チャネル効果を抑制できるの
で、ゲート長を短縮し、ドレイン電流を安定に増やすこ
とができる。同時にn形MOSFETの表面のp形不純物拡散
領域の下部のp形ウェル濃度を下げることにより、ドレ
イン電流を増やすことができる。したがって、本発明に
よれば、半導体装置の高集積化が達成できるとともに駆
動力向上,高速化も達成できる。
According to the present invention, by increasing the n-type well concentration at the junction with the p-type impurity diffusion region on the surface of the p-type MOSFET and by steepening the impurity concentration distribution at the junction,
Since the short channel effect can be suppressed by suppressing the extension of the depletion layer, the gate length can be reduced and the drain current can be increased stably. At the same time, the drain current can be increased by lowering the p-type well concentration below the p-type impurity diffusion region on the surface of the n-type MOSFET. Therefore, according to the present invention, high integration of a semiconductor device can be achieved, and driving power can be improved and speed can be increased.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明の一実施例によるBiCMOSデバイスにおけ
るCMOSの要部を示す断面図、 第2図は同じくPMOSにおけるゲート電極下の深さ方向の
不純物濃度分布図、 第3図は同じくNMOSにおけるゲート電極下の深さ方向の
不純物濃度分布図、 第4図は同じくPMOSのオフ時の空乏層領域を示す模式
図、 第5図は同じくゲート長と閾値電圧との相関を示すグラ
フ、 第6図は同じくBiCMOSの要部を示す断面図、 第7図は同じくBiCMOSの製造工程を示すフローチャー
ト、 第8図は同じくBiCMOSの製造に使用されるn+形・p+形拡
散層が形成されたウェハの断面図、 第9図は同じくエピタキシャル成長膜を堆積後ウェル領
域が形成されたウエハの断面図、 第10図は同じくLOCOS酸化膜が形成されたウエハの断面
図、 第11図は同じく主面に酸化膜が形成されたウエハの断面
図、 第12図は同じく主面にp形不純物がイオン注入されたウ
エハの断面図、 第13図は同じく主面に燐がイオン注入されたウエハの断
面図、 第14図は同じく各ウェルにPMOS,NMOS,バイポーラ・トラ
ンジスタが形成されたウエハの断面図、 第15図は本出願人の開発によるBiCMOSの要部を示す断面
図、 第16図は同じくPMOSにおけるゲート電極下の深さ方向の
不純物濃度分布図、 第17図は同じくNMOSにおけるゲート電極下の深さ方向の
不純物濃度分布図、 第18図は同じくBiCMOSの製造に使用されるn+形・p+形拡
散層が形成されたウエハの断面図、 第19図は同じくウェル領域が形成されたウエハの断面
図、 第20図は同じくLOCOS酸化膜およびp形不純物層が形成
されたウエハの断面図、 第21図は同じくPMOSのオフ時の空乏層領域を示す模式図
である。 1……p形半導体基板、2……n+形拡散層、3……p+
拡散層、4……n形ウェル(n形ウェル領域)、5……
p形ウェル(p形ウェル領域)、6……LOCOS酸化膜、
7……ベース領域、8……エミッタ領域、9……コレク
タ引出用拡散層、10……外部ベース、14……p形不純物
拡散領域(p形不純物層)、15……ソース領域、16……
ドレイン領域、17……ゲート絶縁膜、18……ゲート電
極、20……空乏層、25……ソース領域、26……ドレイン
領域、27……ゲート絶縁膜、28……ゲート電極、35……
不純物拡散層、36……n形不純物およびウェルを形成す
る不純物との重ね合わせで決まる濃度プロファイルを有
する領域、37……層間絶縁膜、38……エミッタ電極、39
……ベース電極、40……コレクタ電極、42……ソース電
極、43……ドレイン電極、45……ソース電極、46……ド
レイン電極、47……絶縁膜、50……p形不純物、51……
n形不純物、52……スペーサ、53……低濃度p形領域、
54……低濃度n形領域。
FIG. 1 is a cross-sectional view showing a main part of a CMOS in a BiCMOS device according to an embodiment of the present invention. FIG. 2 is a diagram showing an impurity concentration distribution in a depth direction below a gate electrode in a PMOS. FIG. 4 is a schematic diagram showing the depletion layer region when the PMOS is off, FIG. 5 is a graph showing the correlation between the gate length and the threshold voltage, and FIG. FIG. 7 is a cross-sectional view showing a main part of the BiCMOS, FIG. 7 is a flowchart showing the manufacturing process of the BiCMOS, and FIG. 8 is an n + type / p + type diffusion layer also used for the manufacturing of BiCMOS. FIG. 9 is a cross-sectional view of a wafer in which a well region is formed after an epitaxial growth film is deposited, FIG. 10 is a cross-sectional view of a wafer in which a LOCOS oxide film is formed, and FIG. Cross section of wafer with oxide film formed on it FIG. 12 is a cross-sectional view of a wafer in which p-type impurities are ion-implanted in the main surface, FIG. 13 is a cross-sectional view of a wafer in which phosphorus is ion-implanted in the main surface, and FIG. , NMOS, a cross-sectional view of a wafer on which a bipolar transistor is formed, FIG. 15 is a cross-sectional view showing a main part of a BiCMOS developed by the present applicant, and FIG. 16 is a depth-wise impurity under a gate electrode in the same PMOS. FIG. 17 shows the impurity concentration distribution in the depth direction under the gate electrode of the NMOS, and FIG. 18 shows the wafer on which the n + -type and p + -type diffusion layers also used for the manufacture of the BiCMOS are formed. FIG. 19 is a cross-sectional view of a wafer in which a well region is similarly formed. FIG. 20 is a cross-sectional view of a wafer in which a LOCOS oxide film and a p-type impurity layer are similarly formed. FIG. 4 is a schematic diagram showing a depletion layer region at the time. 1 ... p-type semiconductor substrate, 2 ... n + -type diffusion layer, 3 ... p + -type diffusion layer, 4 ... n-type well (n-type well region), 5 ...
p-type well (p-type well region), 6 LOCOS oxide film,
7 ... base region, 8 ... emitter region, 9 ... collector extraction diffusion layer, 10 ... external base, 14 ... p-type impurity diffusion region (p-type impurity layer), 15 ... source region, 16 ... …
Drain region, 17 gate insulating film, 18 gate electrode, 20 depletion layer, 25 source region, 26 drain region, 27 gate insulating film, 28 gate electrode, 35
An impurity diffusion layer, a region having a concentration profile determined by superposition of an n-type impurity and an impurity forming a well; an interlayer insulating film; an emitter electrode;
... Base electrode, 40 ... Collector electrode, 42 ... Source electrode, 43 ... Drain electrode, 45 ... Source electrode, 46 ... Drain electrode, 47 ... Insulating film, 50 ... P-type impurity, 51 ... …
n-type impurity, 52, spacer, 53, low-concentration p-type region,
54... Low concentration n-type region.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】P形MOSFETおよびN形MOSFETを同一半導体
基板上に形成した半導体装置であって、前記P形MOSFET
およびN形MOSFETのゲート絶縁膜下のウェル領域表層部
には、前記ウェル領域表層部に設けられたp形不純物拡
散領域と、このp形不純物拡散領域の下側に設けられる
打ち込みによるn形不純物およびウェルを形成する不純
物との重ね合わせで決まる濃度プロファイルを有する領
域とからなる不純物拡散層が設けられていることを特徴
とする半導体装置。
1. A semiconductor device comprising a P-type MOSFET and an N-type MOSFET formed on a same semiconductor substrate, wherein the P-type MOSFET is
And a p-type impurity diffusion region provided in the well region surface layer below the gate insulating film of the n-type MOSFET, and an n-type impurity formed by implantation provided below the p-type impurity diffusion region. And a region having a concentration profile determined by superposition with an impurity forming a well.
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