JP3065979B2 - 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置 - Google Patents
高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置Info
- Publication number
- JP3065979B2 JP3065979B2 JP10006247A JP624798A JP3065979B2 JP 3065979 B2 JP3065979 B2 JP 3065979B2 JP 10006247 A JP10006247 A JP 10006247A JP 624798 A JP624798 A JP 624798A JP 3065979 B2 JP3065979 B2 JP 3065979B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- ram
- data
- fourier transform
- fast fourier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Complex Calculations (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は高速フーリエ変換
（ＦＦＴ：Fast Fourier Transform）を行う高速フーリ
エ変換装置及び方法に関する。
（ＦＦＴ：Fast Fourier Transform）を行う高速フーリ
エ変換装置及び方法に関する。
【０００２】
【従来の技術】近年、ディジタル通信技術と半導体集積
技術の進歩に伴い、テレビ、ラジオ放送のディジタル化
が進められている。地上波を用いたディジタル放送で
は、多くの場合、変復調方式にＯＦＤＭ(Orthogonal Fr
equency Division Multiplex :直交周波数分割多重) が
採用されている。ＯＦＤＭはいくつもの情報を限られた
周波数帯域の中で効率よく伝送する方式であり、マルチ
パスの妨害に強いという地上波放送向けの特徴を持つ。
しかし、ＯＦＤＭでは数千サンプルの大規模な高速フー
リエ変換を行う必要があり、実用化のためには高速フー
リエ変換装置の低コスト化が重要な課題となっている。
技術の進歩に伴い、テレビ、ラジオ放送のディジタル化
が進められている。地上波を用いたディジタル放送で
は、多くの場合、変復調方式にＯＦＤＭ(Orthogonal Fr
equency Division Multiplex :直交周波数分割多重) が
採用されている。ＯＦＤＭはいくつもの情報を限られた
周波数帯域の中で効率よく伝送する方式であり、マルチ
パスの妨害に強いという地上波放送向けの特徴を持つ。
しかし、ＯＦＤＭでは数千サンプルの大規模な高速フー
リエ変換を行う必要があり、実用化のためには高速フー
リエ変換装置の低コスト化が重要な課題となっている。
【０００３】従来の高速フーリエ変換装置の一例とし
て、A.Delaruelle et al. “A Channel Demodulator IC
for Digital Audio Broadcasting ”（IEEE Custom In
tegrated Circuit Conference, May 1994 ）に記載され
たものがある。この高速フーリエ変換装置は、記憶装置
として３つのＲＡＭ（Random Access Memory）を備えて
おり、１つを入力データを格納する入力バッファ用ＲＡ
Ｍ、２つを演算時の中間データ及び出力データを格納す
る高速フーリエ変換用ＲＡＭとして用いる。フーリエ変
換を行うサンプル数分のデータを１シンボルとすると、
連続する複数シンボルの処理では、現在のシンボルに対
する処理を２つの高速フーリエ変換用ＲＡＭを用いて行
うと共に、次のシンボルの入力データを入力バッファ用
ＲＡＭに格納する。
て、A.Delaruelle et al. “A Channel Demodulator IC
for Digital Audio Broadcasting ”（IEEE Custom In
tegrated Circuit Conference, May 1994 ）に記載され
たものがある。この高速フーリエ変換装置は、記憶装置
として３つのＲＡＭ（Random Access Memory）を備えて
おり、１つを入力データを格納する入力バッファ用ＲＡ
Ｍ、２つを演算時の中間データ及び出力データを格納す
る高速フーリエ変換用ＲＡＭとして用いる。フーリエ変
換を行うサンプル数分のデータを１シンボルとすると、
連続する複数シンボルの処理では、現在のシンボルに対
する処理を２つの高速フーリエ変換用ＲＡＭを用いて行
うと共に、次のシンボルの入力データを入力バッファ用
ＲＡＭに格納する。
【０００４】また、従来の高速フーリエ変換装置の他の
例として、E.Bidet et al.“A FastSingle Chip Implem
entation of 8192 Complex Points FFT”（IEEE Custom
Integrated Circuit Conference, May 1994 ）に記載
されたものがある。この高速フーリエ変換装置は、記憶
装置として演算器間に所定の段数のパイプラインレジス
タを備え、各演算器をパイプライン動作させて処理を行
うものである。パイプラインレジスタを用いた場合、記
憶容量の面では２つのＲＡＭを用いた場合と等価になる
が、処理の終わったデータから順に出力されるため入力
データと出力データとの順序が異なるという問題があ
る。変復調に用いる高速フーリエ変換装置では、高速フ
ーリエ変換以降の処理を軽減するため入力データと出力
データとの順序が等しいことが好ましいので、データ並
び換え用のＲＡＭを追加して出力データの並び換えを行
う。結果として、記憶容量は前記の３つのＲＡＭを用い
た高速フーリエ変換装置と等価になる。
例として、E.Bidet et al.“A FastSingle Chip Implem
entation of 8192 Complex Points FFT”（IEEE Custom
Integrated Circuit Conference, May 1994 ）に記載
されたものがある。この高速フーリエ変換装置は、記憶
装置として演算器間に所定の段数のパイプラインレジス
タを備え、各演算器をパイプライン動作させて処理を行
うものである。パイプラインレジスタを用いた場合、記
憶容量の面では２つのＲＡＭを用いた場合と等価になる
が、処理の終わったデータから順に出力されるため入力
データと出力データとの順序が異なるという問題があ
る。変復調に用いる高速フーリエ変換装置では、高速フ
ーリエ変換以降の処理を軽減するため入力データと出力
データとの順序が等しいことが好ましいので、データ並
び換え用のＲＡＭを追加して出力データの並び換えを行
う。結果として、記憶容量は前記の３つのＲＡＭを用い
た高速フーリエ変換装置と等価になる。
【０００５】
【発明が解決しようとする課題】高速フーリエ変換装置
は、１シンボル分の入力データ、演算時の中間データ、
及び出力データを格納するための記憶装置を必要とす
る。また変復調に用いる高速フーリエ変換装置では、連
続する複数シンボルの処理を行う必要があるため、現在
のシンボルに対する処理と並行して次のシンボルの入力
データを格納するための記憶装置をさらに必要とする。
これらの記憶装置は高速フーリエ変換装置の大部分を占
めるので、必要となる記憶容量を削減することにより高
速フーリエ変換装置の低コスト化を実現することができ
る。
は、１シンボル分の入力データ、演算時の中間データ、
及び出力データを格納するための記憶装置を必要とす
る。また変復調に用いる高速フーリエ変換装置では、連
続する複数シンボルの処理を行う必要があるため、現在
のシンボルに対する処理と並行して次のシンボルの入力
データを格納するための記憶装置をさらに必要とする。
これらの記憶装置は高速フーリエ変換装置の大部分を占
めるので、必要となる記憶容量を削減することにより高
速フーリエ変換装置の低コスト化を実現することができ
る。
【０００６】従来の高速フーリエ変換装置として示した
２つの例は、記憶容量に関しては同等である。しかしＡ
ＳＩＣ等で実現する場合、記憶装置としてＲＡＭライブ
ラリを用いることができる前者の方が低コスト化に有利
であるので、前者の構成がＡＳＩＣ等でよく用いられて
いる。
２つの例は、記憶容量に関しては同等である。しかしＡ
ＳＩＣ等で実現する場合、記憶装置としてＲＡＭライブ
ラリを用いることができる前者の方が低コスト化に有利
であるので、前者の構成がＡＳＩＣ等でよく用いられて
いる。
【０００７】しかしながら前者のようなＲＡＭを用いる
構成では、１シンボル分のデータを格納可能な記憶容量
を有するＲＡＭを、入力バッファ用ＲＡＭとして１個、
高速フーリエ変換用ＲＡＭとして２個、計３個必要とす
るので、これにより高速フーリエ変換装置の回路規模が
増大するという問題を有していた。この問題は１シンボ
ル当たりのサンプル数が増えるにつれてより顕著にな
る。
構成では、１シンボル分のデータを格納可能な記憶容量
を有するＲＡＭを、入力バッファ用ＲＡＭとして１個、
高速フーリエ変換用ＲＡＭとして２個、計３個必要とす
るので、これにより高速フーリエ変換装置の回路規模が
増大するという問題を有していた。この問題は１シンボ
ル当たりのサンプル数が増えるにつれてより顕著にな
る。
【０００８】そこで本発明では、高速フーリエ変換用Ｒ
ＡＭに格納された出力データを読み出した後にこの高速
フーリエ変換用ＲＡＭに次のシンボルの入力データを書
き込むことができれば、入力バッファ用ＲＡＭの機能を
高速フーリエ変換用ＲＡＭに持たせることができ、入力
バッファ用ＲＡＭを省略できる点に、新たに着目した。
ＡＭに格納された出力データを読み出した後にこの高速
フーリエ変換用ＲＡＭに次のシンボルの入力データを書
き込むことができれば、入力バッファ用ＲＡＭの機能を
高速フーリエ変換用ＲＡＭに持たせることができ、入力
バッファ用ＲＡＭを省略できる点に、新たに着目した。
【０００９】入力バッファ用ＲＡＭを省略した場合、高
速フーリエ変換は次のように行われる。まず入力データ
を高速フーリエ変換用ＲＡＭに格納し、この高速フーリ
エ変換用ＲＡＭに中間データを格納しながらバタフライ
演算を行い、最後に高速フーリエ変換用ＲＡＭに格納さ
れたデータを読み出して出力データとする。
速フーリエ変換は次のように行われる。まず入力データ
を高速フーリエ変換用ＲＡＭに格納し、この高速フーリ
エ変換用ＲＡＭに中間データを格納しながらバタフライ
演算を行い、最後に高速フーリエ変換用ＲＡＭに格納さ
れたデータを読み出して出力データとする。
【００１０】ところがこの場合、新たな問題が生じる。
高速フーリエ変換用ＲＡＭに格納される入出力データに
着目すると、高速フーリエ変換アルゴリズムの特徴よ
り、シンボル中の順序を表すインデックスが共通する入
力データ及び出力データは高速フーリエ変換用ＲＡＭの
同一アドレスには格納されない。したがって、通常の構
成では、ＲＡＭに格納された出力データを読み出したア
ドレスの順に次のシンボルの入力データを書き込むた
め、入力データと出力データとの順序が異なってしま
う。入力データと出力データとの順序を等しくするため
には、入力データ又は出力データをＲＡＭに格納した後
にデータの並び替えを行えばよいが、この場合には、１
シンボル分のデータを格納可能な記憶容量を有するデー
タ並び替え用ＲＡＭを追加する必要があり、したがっ
て、結果として記憶容量を削減することができない。
高速フーリエ変換用ＲＡＭに格納される入出力データに
着目すると、高速フーリエ変換アルゴリズムの特徴よ
り、シンボル中の順序を表すインデックスが共通する入
力データ及び出力データは高速フーリエ変換用ＲＡＭの
同一アドレスには格納されない。したがって、通常の構
成では、ＲＡＭに格納された出力データを読み出したア
ドレスの順に次のシンボルの入力データを書き込むた
め、入力データと出力データとの順序が異なってしま
う。入力データと出力データとの順序を等しくするため
には、入力データ又は出力データをＲＡＭに格納した後
にデータの並び替えを行えばよいが、この場合には、１
シンボル分のデータを格納可能な記憶容量を有するデー
タ並び替え用ＲＡＭを追加する必要があり、したがっ
て、結果として記憶容量を削減することができない。
【００１１】前記の問題に鑑み、本発明は、高速フーリ
エ変換において、必要となる記憶容量を削減することに
より低コスト化を実現することを課題とする。
エ変換において、必要となる記憶容量を削減することに
より低コスト化を実現することを課題とする。
【００１２】
【課題を解決するための手段】前記の課題を解決するた
め、本発明は、一のシンボルの出力データと次のシンボ
ルの入力データとにおいてシンボル中の順序を表すイン
デックスが共通するデータを、ＲＡＭの同一アドレスに
格納可能にするために、ＲＡＭをアクセスするアドレス
をシンボル毎に変換するものである。言い換えると、デ
ータの並び替えと等価な動作をアドレス変換により実現
するものである。またアドレス変換にビットリバース処
理を用い、基準となるアドレスに対するビットリバース
回数をシンボル毎に変化させることによってアドレス変
換を行うものである。
め、本発明は、一のシンボルの出力データと次のシンボ
ルの入力データとにおいてシンボル中の順序を表すイン
デックスが共通するデータを、ＲＡＭの同一アドレスに
格納可能にするために、ＲＡＭをアクセスするアドレス
をシンボル毎に変換するものである。言い換えると、デ
ータの並び替えと等価な動作をアドレス変換により実現
するものである。またアドレス変換にビットリバース処
理を用い、基準となるアドレスに対するビットリバース
回数をシンボル毎に変化させることによってアドレス変
換を行うものである。
【００１３】このような構成によって、出力データを読
み出した後のＲＡＭの空き領域を次のシンボルの入力デ
ータを格納する入力バッファとして用いることができ、
入力バッファ用ＲＡＭを省略することができる。ＲＡＭ
は、格納された一のシンボルの出力データを読み出した
後に同一アドレスに次のシンボルの入力データを書き込
む。これにより、連続する複数のシンボルのうち偶数番
目のシンボルの処理を第１のＲＡＭを用いて行うと共に
奇数番目のシンボルの処理を第２のＲＡＭを用いて行う
ことにより、２つのＲＡＭによる構成が可能になる。
み出した後のＲＡＭの空き領域を次のシンボルの入力デ
ータを格納する入力バッファとして用いることができ、
入力バッファ用ＲＡＭを省略することができる。ＲＡＭ
は、格納された一のシンボルの出力データを読み出した
後に同一アドレスに次のシンボルの入力データを書き込
む。これにより、連続する複数のシンボルのうち偶数番
目のシンボルの処理を第１のＲＡＭを用いて行うと共に
奇数番目のシンボルの処理を第２のＲＡＭを用いて行う
ことにより、２つのＲＡＭによる構成が可能になる。
【００１４】具体的に請求項１の発明が講じた解決手段
は、高速フーリエ変換（ＦＦＴ：Fast Fourier Transfo
rm）を行う高速フーリエ変換装置として、入力データ
を、高速フーリエ変換を行うデータのまとまりであるシ
ンボル毎に格納するＲＡＭ（Random Access Memory）
と、前記ＲＡＭに格納された入力データに対し、バタフ
ライ演算を用いた高速フーリエ変換処理（ＦＦＴ処理）
を行うＦＦＴ処理部とを備え、前記ＲＡＭは、当該ＲＡ
Ｍに格納された一のシンボルの入力データに対する前記
ＦＦＴ処理部によるＦＦＴ処理の結果得られたデータ
を、前記一のシンボルの出力データとして格納するもの
とし、前記ＦＦＴ処理部は、前記ＲＡＭをアクセスする
アドレスを生成するＲＡＭアドレス生成部を備え、この
ＲＡＭアドレス生成部によって生成されたアドレスにし
たがって前記ＲＡＭをアクセスするものでとし、前記Ｒ
ＡＭアドレス生成部は、アドレスのビットをバタフライ
演算の基 数に基づきグループ化し、グループ単位でビッ
トの順序を入れ換えるビットリバース処理を用いて、一
のシンボルの出力データおよびこの一のシンボルの出力
データの次に前記ＲＡＭに格納される他のシンボルの入
力データにおいて、シンボル中の順序を表すインデック
スが共通するデータが、前記ＲＡＭの同一アドレスに格
納されるよう、生成するアドレスをシンボル毎に変換す
るものである。
は、高速フーリエ変換（ＦＦＴ：Fast Fourier Transfo
rm）を行う高速フーリエ変換装置として、入力データ
を、高速フーリエ変換を行うデータのまとまりであるシ
ンボル毎に格納するＲＡＭ（Random Access Memory）
と、前記ＲＡＭに格納された入力データに対し、バタフ
ライ演算を用いた高速フーリエ変換処理（ＦＦＴ処理）
を行うＦＦＴ処理部とを備え、前記ＲＡＭは、当該ＲＡ
Ｍに格納された一のシンボルの入力データに対する前記
ＦＦＴ処理部によるＦＦＴ処理の結果得られたデータ
を、前記一のシンボルの出力データとして格納するもの
とし、前記ＦＦＴ処理部は、前記ＲＡＭをアクセスする
アドレスを生成するＲＡＭアドレス生成部を備え、この
ＲＡＭアドレス生成部によって生成されたアドレスにし
たがって前記ＲＡＭをアクセスするものでとし、前記Ｒ
ＡＭアドレス生成部は、アドレスのビットをバタフライ
演算の基 数に基づきグループ化し、グループ単位でビッ
トの順序を入れ換えるビットリバース処理を用いて、一
のシンボルの出力データおよびこの一のシンボルの出力
データの次に前記ＲＡＭに格納される他のシンボルの入
力データにおいて、シンボル中の順序を表すインデック
スが共通するデータが、前記ＲＡＭの同一アドレスに格
納されるよう、生成するアドレスをシンボル毎に変換す
るものである。
【００１５】請求項１の発明によると、ＲＡＭアドレス
生成部が、ビットリバース処理を用いて、ＲＡＭをアク
セスするアドレスをシンボル毎に変換することによっ
て、一のシンボルの出力データおよび次のシンボルの入
力データにおいて、シンボル中の順序を表すインデック
スが共通するデータが、ＲＡＭの同一アドレスに格納可
能になる。言い換えると、データの並び替えと等価な動
作をアドレス変換によって実現することができる。この
ため、出力データを読み出した後のＲＡＭの空き領域を
次のシンボルの入力データを格納する入力バッファとし
て用いることができ、データ並び替え用ＲＡＭを追加す
ることなく、入力バッファ用ＲＡＭを省略することがで
きる。これにより、高速フーリエ変換において必要とな
る記憶容量を削減することができる。
生成部が、ビットリバース処理を用いて、ＲＡＭをアク
セスするアドレスをシンボル毎に変換することによっ
て、一のシンボルの出力データおよび次のシンボルの入
力データにおいて、シンボル中の順序を表すインデック
スが共通するデータが、ＲＡＭの同一アドレスに格納可
能になる。言い換えると、データの並び替えと等価な動
作をアドレス変換によって実現することができる。この
ため、出力データを読み出した後のＲＡＭの空き領域を
次のシンボルの入力データを格納する入力バッファとし
て用いることができ、データ並び替え用ＲＡＭを追加す
ることなく、入力バッファ用ＲＡＭを省略することがで
きる。これにより、高速フーリエ変換において必要とな
る記憶容量を削減することができる。
【００１６】そして、請求項２の発明では、前記請求項
１の高速フーリエ変換装置におけるＲＡＭアドレス生成
部は基準となるアドレスに対しビットリバース処理を所
定の回数繰り返して行うことによってアドレスを生成す
るものであり、ビットリバース処理を繰り返し行ったと
き元のアドレスに戻る回数から１を減じた回数を最大ビ
ットリバース回数Ｒmax （Ｒmax は正の整数）とする
と、前記ＲＡＭアドレス生成部は基準となるアドレスに
対するビットリバース処理の繰り返し回数を、０回から
Ｒmax 回まで順に巡回するようシンボル毎にインクリメ
ントすることにより、生成するアドレスをシンボル毎に
変換するものとする。
１の高速フーリエ変換装置におけるＲＡＭアドレス生成
部は基準となるアドレスに対しビットリバース処理を所
定の回数繰り返して行うことによってアドレスを生成す
るものであり、ビットリバース処理を繰り返し行ったと
き元のアドレスに戻る回数から１を減じた回数を最大ビ
ットリバース回数Ｒmax （Ｒmax は正の整数）とする
と、前記ＲＡＭアドレス生成部は基準となるアドレスに
対するビットリバース処理の繰り返し回数を、０回から
Ｒmax 回まで順に巡回するようシンボル毎にインクリメ
ントすることにより、生成するアドレスをシンボル毎に
変換するものとする。
【００１７】さらに、請求項３の発明では、前記請求項
２の高速フーリエ変換装置において、前記ＦＦＴ処理部
は基数４のバタフライ演算を優先的に用いてＦＦＴ処理
を行うものであり、最大ビットリバース回数Ｒmax は１
シンボルのデータ数であるサンプル数が４m （ｍは正の
整数）のとき１でありサンプル数が４m ・２のとき２ｍ
であるものとする。
２の高速フーリエ変換装置において、前記ＦＦＴ処理部
は基数４のバタフライ演算を優先的に用いてＦＦＴ処理
を行うものであり、最大ビットリバース回数Ｒmax は１
シンボルのデータ数であるサンプル数が４m （ｍは正の
整数）のとき１でありサンプル数が４m ・２のとき２ｍ
であるものとする。
【００１８】また、請求項４の発明では、前記請求項２
の高速フーリエ変換装置におけるＲＡＭアドレス生成部
は、ビットリバース処理を指定された回数繰り返し行う
可変ビットリバース部を備え、前記可変ビットリバース
部は、各々１回のビットリバース処理を行う，直列に接
続された複数のビットリバース回路を有し、この複数の
ビットリバース回路のうち、指定されたビットリバース
回数に相当する個数のものがビットリバースを行い、残
りのものはデータをスルーするものとする。
の高速フーリエ変換装置におけるＲＡＭアドレス生成部
は、ビットリバース処理を指定された回数繰り返し行う
可変ビットリバース部を備え、前記可変ビットリバース
部は、各々１回のビットリバース処理を行う，直列に接
続された複数のビットリバース回路を有し、この複数の
ビットリバース回路のうち、指定されたビットリバース
回数に相当する個数のものがビットリバースを行い、残
りのものはデータをスルーするものとする。
【００１９】そして、請求項５の発明では、前記請求項
４の高速フーリエ変換装置における可変ビットリバース
部は、複数のサンプル数に対応してビットリバースを行
うものであり、かつ、入力データと出力データとにおい
て有効なビットの位置が合うよう、前記複数のビットリ
バース回路によってビットリバースされたデータをビッ
トシフトするビットシフト手段を備えているものとす
る。
４の高速フーリエ変換装置における可変ビットリバース
部は、複数のサンプル数に対応してビットリバースを行
うものであり、かつ、入力データと出力データとにおい
て有効なビットの位置が合うよう、前記複数のビットリ
バース回路によってビットリバースされたデータをビッ
トシフトするビットシフト手段を備えているものとす
る。
【００２０】さらに、請求項６の発明では、前記請求項
５の高速フーリエ変換装置における可変ビットリバース
部は、前記複数のビットリバース回路のいずれかの前段
に、ビット交換を行うビット交換手段が設けられている
ものとする。
５の高速フーリエ変換装置における可変ビットリバース
部は、前記複数のビットリバース回路のいずれかの前段
に、ビット交換を行うビット交換手段が設けられている
ものとする。
【００２１】また、請求項７の発明が講じた解決手段
は、高速フーリエ変換を行う高速フーリエ変換装置とし
て、入力データを高速フーリエ変換を行うデータのまと
まりであるシンボル毎に格納する第１及び第２のＲＡＭ
と、前記第１又は第２のＲＡＭに格納された入力データ
に対し、バタフライ演算を用いた高速フーリエ変換処理
（ＦＦＴ処理）を行うＦＦＴ処理部とを備え、前記第１
及び第２のＲＡＭは、それぞれ、当該ＲＡＭに格納され
た一のシンボルの入力データに対する前記ＦＦＴ処理部
によるＦＦＴ処理の結果得られたデータを、前記一のシ
ンボルの出力データとして格納するものとし、当該高速
フーリエ変換装置は、前記第１及び第２のＲＡＭのうち
の一方を用いて偶数番目のシンボルのＦＦＴ処理を行う
一方、他方を用いて奇数番目のシンボルのＦＦＴ処理を
行うものとし、前記ＦＦＴ処理部は、前記第１及び第２
のＲＡＭをアクセスするアドレスを生成するＲＡＭアド
レス生成部と、前記第１又は第２のＲＡＭに格納された
データを基にして、バタフライ演算を行うバタフライ演
算部と、当該高速フーリエ変換装置の入力データ又は前
記バタフライ演算部の演算結果データを入力とし、前記
第１又は第２のＲＡＭに選択出力する第１のデータ選択
部と、前記第１又は第２のＲＡＭの出力データを入力と
し、当該高速フーリエ変換装置の出力データとして又は
前記バタフライ演算部に選択出力する第２のデータ選択
部と、前記ＲＡＭアドレス生成部、並びに前記第１及び
第２のデータ選択部を制御する制御部とを備え、前記Ｒ
ＡＭアドレス生成部は、前記第１又は第２のＲＡＭに一
のシンボルの入力データ及び出力データを格納するアド
レスの基準となる入出力用仮アドレスを生成する入出力
アドレス生成部と、前記第１又は第２のＲＡＭに一のシ
ンボルのバタフライ演算時の中間データを格納するアド
レスの基準となるバタフライ演算用仮アドレスを生成す
るバタフライアドレス生成部と、前記入出力アドレス生
成部によって生成された入出力用仮アドレスを入出力用
実アドレスに変換すると共に前記バタフライアドレス生
成部によって生成されたバタフライ演算用仮アドレスを
バタフライ演算用実アドレスに変換し、前記入出力用実
アドレス及びバタフライ演算用実アドレスのうち、一方
を前記第１のＲＡＭに出力する一方、他方を前記第２の
ＲＡＭに出力するＲＡＭアドレス変換部とを備え、ｉ
（ｉは正の整数）番目のシンボルの出力データおよび
（ｉ＋２）番目のシンボルの入力データにおいて、シン
ボル中の順序を表すインデックスが共通するデータが、
前記第１又は第２のＲＡＭの同一アドレスに格納される
よう、生成するアドレスをシンボル毎に変換するもので
ある。
は、高速フーリエ変換を行う高速フーリエ変換装置とし
て、入力データを高速フーリエ変換を行うデータのまと
まりであるシンボル毎に格納する第１及び第２のＲＡＭ
と、前記第１又は第２のＲＡＭに格納された入力データ
に対し、バタフライ演算を用いた高速フーリエ変換処理
（ＦＦＴ処理）を行うＦＦＴ処理部とを備え、前記第１
及び第２のＲＡＭは、それぞれ、当該ＲＡＭに格納され
た一のシンボルの入力データに対する前記ＦＦＴ処理部
によるＦＦＴ処理の結果得られたデータを、前記一のシ
ンボルの出力データとして格納するものとし、当該高速
フーリエ変換装置は、前記第１及び第２のＲＡＭのうち
の一方を用いて偶数番目のシンボルのＦＦＴ処理を行う
一方、他方を用いて奇数番目のシンボルのＦＦＴ処理を
行うものとし、前記ＦＦＴ処理部は、前記第１及び第２
のＲＡＭをアクセスするアドレスを生成するＲＡＭアド
レス生成部と、前記第１又は第２のＲＡＭに格納された
データを基にして、バタフライ演算を行うバタフライ演
算部と、当該高速フーリエ変換装置の入力データ又は前
記バタフライ演算部の演算結果データを入力とし、前記
第１又は第２のＲＡＭに選択出力する第１のデータ選択
部と、前記第１又は第２のＲＡＭの出力データを入力と
し、当該高速フーリエ変換装置の出力データとして又は
前記バタフライ演算部に選択出力する第２のデータ選択
部と、前記ＲＡＭアドレス生成部、並びに前記第１及び
第２のデータ選択部を制御する制御部とを備え、前記Ｒ
ＡＭアドレス生成部は、前記第１又は第２のＲＡＭに一
のシンボルの入力データ及び出力データを格納するアド
レスの基準となる入出力用仮アドレスを生成する入出力
アドレス生成部と、前記第１又は第２のＲＡＭに一のシ
ンボルのバタフライ演算時の中間データを格納するアド
レスの基準となるバタフライ演算用仮アドレスを生成す
るバタフライアドレス生成部と、前記入出力アドレス生
成部によって生成された入出力用仮アドレスを入出力用
実アドレスに変換すると共に前記バタフライアドレス生
成部によって生成されたバタフライ演算用仮アドレスを
バタフライ演算用実アドレスに変換し、前記入出力用実
アドレス及びバタフライ演算用実アドレスのうち、一方
を前記第１のＲＡＭに出力する一方、他方を前記第２の
ＲＡＭに出力するＲＡＭアドレス変換部とを備え、ｉ
（ｉは正の整数）番目のシンボルの出力データおよび
（ｉ＋２）番目のシンボルの入力データにおいて、シン
ボル中の順序を表すインデックスが共通するデータが、
前記第１又は第２のＲＡＭの同一アドレスに格納される
よう、生成するアドレスをシンボル毎に変換するもので
ある。
【００２２】請求項７の発明によると、ＦＦＴ処理部の
ＦＦＴ処理によって、ｉ番目のシンボルの出力データお
よび（ｉ＋２）番目のシンボルの入力データにおいて、
シンボル中の順序を表すインデックスが共通するデータ
が、第１または第２のＲＡＭの同一アドレスに格納可能
になる。このため、出力データを読み出した後の第１ま
たは第２のＲＡＭの空き領域を次のシンボルの入力デー
タを格納する入力バッファとして用いることができ、デ
ータ並び替え用ＲＡＭを追加することなく、入力バッフ
ァ用ＲＡＭを省略することができる。したがって、連続
する複数のシンボルのうち偶数番目のシンボルの処理を
第１のＲＡＭを用いて行うとともに奇数番目のシンボル
の処理を第２のＲＡＭを用いて行うことによって、２つ
のＲＡＭによる構成が可能になり、高速フーリエ変換に
おいて必要となる記憶容量を削減することができる。
ＦＦＴ処理によって、ｉ番目のシンボルの出力データお
よび（ｉ＋２）番目のシンボルの入力データにおいて、
シンボル中の順序を表すインデックスが共通するデータ
が、第１または第２のＲＡＭの同一アドレスに格納可能
になる。このため、出力データを読み出した後の第１ま
たは第２のＲＡＭの空き領域を次のシンボルの入力デー
タを格納する入力バッファとして用いることができ、デ
ータ並び替え用ＲＡＭを追加することなく、入力バッフ
ァ用ＲＡＭを省略することができる。したがって、連続
する複数のシンボルのうち偶数番目のシンボルの処理を
第１のＲＡＭを用いて行うとともに奇数番目のシンボル
の処理を第２のＲＡＭを用いて行うことによって、２つ
のＲＡＭによる構成が可能になり、高速フーリエ変換に
おいて必要となる記憶容量を削減することができる。
【００２３】そして、請求項８の発明では、前記請求項
７の高速フーリエ変換装置において、ｉ（ｉは正の整
数）番目のシンボルのデータ出力期間に（ｉ＋２）番目
のシンボルのデータ入力を行うと共に（ｉ＋１）番目の
シンボルのバタフライ演算を行うものとする。
７の高速フーリエ変換装置において、ｉ（ｉは正の整
数）番目のシンボルのデータ出力期間に（ｉ＋２）番目
のシンボルのデータ入力を行うと共に（ｉ＋１）番目の
シンボルのバタフライ演算を行うものとする。
【００２４】さらに、請求項９の発明では、前記請求項
７の高速フーリエ変換装置におけるＲＡＭアドレス変換
部は、前記入出力アドレス生成部によって生成された入
出力用仮アドレスに対し、ビットリバース処理を前記制
御部から出力された入出力用ビットリバース信号により
指示された回数行うことにより、入出力用実アドレスを
生成する第１の可変ビットリバース部と、前記バタフラ
イアドレス生成部によって生成されたバタフライ演算用
仮アドレスに対し、ビットリバース処理を前記制御部か
ら出力されたバタフライ演算用ビットリバース信号によ
り指示された回数行うことにより、バタフライ演算用実
アドレスを生成する第２の可変ビットリバース部と、前
記第１の可変ビットリバース部によって生成された入出
力用実アドレス及び前記第２の可変ビットリバース部に
よって生成されたバタフライ演算用実アドレスを入力と
し、前記制御部から出力されたＲＡＭ選択信号にしたが
って、一方を前記第１のＲＡＭのアドレスとし、他方を
前記第２のＲＡＭのアドレスとして選択出力するアドレ
ス選択部とを備えているものとする。
７の高速フーリエ変換装置におけるＲＡＭアドレス変換
部は、前記入出力アドレス生成部によって生成された入
出力用仮アドレスに対し、ビットリバース処理を前記制
御部から出力された入出力用ビットリバース信号により
指示された回数行うことにより、入出力用実アドレスを
生成する第１の可変ビットリバース部と、前記バタフラ
イアドレス生成部によって生成されたバタフライ演算用
仮アドレスに対し、ビットリバース処理を前記制御部か
ら出力されたバタフライ演算用ビットリバース信号によ
り指示された回数行うことにより、バタフライ演算用実
アドレスを生成する第２の可変ビットリバース部と、前
記第１の可変ビットリバース部によって生成された入出
力用実アドレス及び前記第２の可変ビットリバース部に
よって生成されたバタフライ演算用実アドレスを入力と
し、前記制御部から出力されたＲＡＭ選択信号にしたが
って、一方を前記第１のＲＡＭのアドレスとし、他方を
前記第２のＲＡＭのアドレスとして選択出力するアドレ
ス選択部とを備えているものとする。
【００２５】そして、請求項１０の発明では、前記請求
項９の高速フーリエ変換装置において、ビットリバース
処理を繰り返し行ったとき元のアドレスに戻る回数から
１を減じた回数を最大ビットリバース回数Ｒmax （Ｒma
x は正の整数）とし、１シンボル分のデータ入力期間を
シンボル期間とすると、前記制御部は前記入出力用ビッ
トリバース信号及びバタフライ演算用ビットリバース信
号を２シンボル期間毎に、指示するビットリバース処理
の繰り返し回数が０回からＲmax 回まで順に巡回するよ
うそれぞれ更新するものとする。
項９の高速フーリエ変換装置において、ビットリバース
処理を繰り返し行ったとき元のアドレスに戻る回数から
１を減じた回数を最大ビットリバース回数Ｒmax （Ｒma
x は正の整数）とし、１シンボル分のデータ入力期間を
シンボル期間とすると、前記制御部は前記入出力用ビッ
トリバース信号及びバタフライ演算用ビットリバース信
号を２シンボル期間毎に、指示するビットリバース処理
の繰り返し回数が０回からＲmax 回まで順に巡回するよ
うそれぞれ更新するものとする。
【００２６】また、請求項１１の発明では、前記請求項
７の高速フーリエ変換装置におけるＲＡＭアドレス変換
部は、前記入出力アドレス生成部によって生成された入
出力用仮アドレス及び前記バタフライアドレス生成部に
よって生成されたバタフライ演算用仮アドレスを入力と
し、前記制御部から出力されたＲＡＭ選択信号にしたが
って、一方を前記第１のＲＡＭの仮アドレスとし、他方
を前記第２のＲＡＭの仮アドレスとして選択出力するア
ドレス選択部と、前記アドレス選択部によって選択出力
された前記第１のＲＡＭの仮アドレスに対し、ビットリ
バース処理を前記制御部から出力された第１のＲＡＭ用
ビットリバース信号により指示された回数行うことによ
り、前記第１のＲＡＭのアドレスを生成する第１の可変
ビットリバース部と、前記アドレス選択部によって選択
出力された前記第２のＲＡＭの仮アドレスに対し、ビッ
トリバース処理を前記制御部から出力された第２のＲＡ
Ｍ用ビットリバース信号により指示された回数行うこと
により、前記第２のＲＡＭのアドレスを生成する第２の
可変ビットリバース部とを備えているものとする。
７の高速フーリエ変換装置におけるＲＡＭアドレス変換
部は、前記入出力アドレス生成部によって生成された入
出力用仮アドレス及び前記バタフライアドレス生成部に
よって生成されたバタフライ演算用仮アドレスを入力と
し、前記制御部から出力されたＲＡＭ選択信号にしたが
って、一方を前記第１のＲＡＭの仮アドレスとし、他方
を前記第２のＲＡＭの仮アドレスとして選択出力するア
ドレス選択部と、前記アドレス選択部によって選択出力
された前記第１のＲＡＭの仮アドレスに対し、ビットリ
バース処理を前記制御部から出力された第１のＲＡＭ用
ビットリバース信号により指示された回数行うことによ
り、前記第１のＲＡＭのアドレスを生成する第１の可変
ビットリバース部と、前記アドレス選択部によって選択
出力された前記第２のＲＡＭの仮アドレスに対し、ビッ
トリバース処理を前記制御部から出力された第２のＲＡ
Ｍ用ビットリバース信号により指示された回数行うこと
により、前記第２のＲＡＭのアドレスを生成する第２の
可変ビットリバース部とを備えているものとする。
【００２７】そして、請求項１２の発明では、前記請求
項１１の高速フーリエ変換装置において、ビットリバー
ス処理を繰り返し行ったとき元のアドレスに戻る回数か
ら１を減じた回数を最大ビットリバース回数Ｒmax （Ｒ
max は正の整数）とし、１シンボル分のデータ入力期間
を１シンボル期間とすると、前記制御部は、前記第１の
ＲＡＭ用ビットリバース信号及び第２のＲＡＭ用ビット
リバース信号を、２シンボル期間毎に、指示するビット
リバース処理の回数が０回からＲmax 回まで順に巡回す
るようそれぞれ更新するものとする。
項１１の高速フーリエ変換装置において、ビットリバー
ス処理を繰り返し行ったとき元のアドレスに戻る回数か
ら１を減じた回数を最大ビットリバース回数Ｒmax （Ｒ
max は正の整数）とし、１シンボル分のデータ入力期間
を１シンボル期間とすると、前記制御部は、前記第１の
ＲＡＭ用ビットリバース信号及び第２のＲＡＭ用ビット
リバース信号を、２シンボル期間毎に、指示するビット
リバース処理の回数が０回からＲmax 回まで順に巡回す
るようそれぞれ更新するものとする。
【００２８】さらに、請求項１３の発明では、前記請求
項１０又は１２の高速フーリエ変換装置において、前記
ＦＦＴ処理部は基数４のバタフライ演算を優先的に用い
てＦＦＴ処理を行うものであり、最大ビットリバース回
数Ｒmax は１シンボルのデータ数であるサンプル数が４
m （ｍは正の整数）のとき１でありサンプル数が４m・
２のとき２ｍであるものとする。
項１０又は１２の高速フーリエ変換装置において、前記
ＦＦＴ処理部は基数４のバタフライ演算を優先的に用い
てＦＦＴ処理を行うものであり、最大ビットリバース回
数Ｒmax は１シンボルのデータ数であるサンプル数が４
m （ｍは正の整数）のとき１でありサンプル数が４m・
２のとき２ｍであるものとする。
【００２９】また、請求項１４の発明が講じた解決手段
は、ＲＡＭを用いて高速フーリエ変換を行う高速フーリ
エ変換方法として、高速フーリエ変換を行うデータのま
とまりである１シンボル分の変換対象のデータをＲＡＭ
に格納する第１のステップと、前記第１のステップにお
いて前記ＲＡＭに格納した変換対象のデータに対してバ
タフライ演算を用いた高速フーリエ変換処理（ＦＦＴ処
理）を行い、処理結果データを前記ＲＡＭに格納する第
２のステップと、前記第２のステップにおいて前記ＲＡ
Ｍに格納した処理結果データを、前記ＲＡＭから読み出
す第３のステップとを繰り返し行うものであり、前記第
２のステップは、アドレスのビットをバタフライ演算の
基数に基づきグループ化し、グループ単位でビットの順
序を入れ換えるビットリバース処理を用いて、Ｎ（Ｎは
正の整数）回目の繰り返しにおいて前記ＲＡＭに格納し
た処理結果データ及び（Ｎ＋１）回目の繰り返しにおい
て前記ＲＡＭに格納した変換対象のデータにおいてシン
ボル中の順序を表すインデックスが共通するデータが、
前記ＲＡＭの同一アドレスに格納されるよう、前記ＲＡ
Ｍをアクセスするアドレスを繰り返しの度に変換するも
のである。
は、ＲＡＭを用いて高速フーリエ変換を行う高速フーリ
エ変換方法として、高速フーリエ変換を行うデータのま
とまりである１シンボル分の変換対象のデータをＲＡＭ
に格納する第１のステップと、前記第１のステップにお
いて前記ＲＡＭに格納した変換対象のデータに対してバ
タフライ演算を用いた高速フーリエ変換処理（ＦＦＴ処
理）を行い、処理結果データを前記ＲＡＭに格納する第
２のステップと、前記第２のステップにおいて前記ＲＡ
Ｍに格納した処理結果データを、前記ＲＡＭから読み出
す第３のステップとを繰り返し行うものであり、前記第
２のステップは、アドレスのビットをバタフライ演算の
基数に基づきグループ化し、グループ単位でビットの順
序を入れ換えるビットリバース処理を用いて、Ｎ（Ｎは
正の整数）回目の繰り返しにおいて前記ＲＡＭに格納し
た処理結果データ及び（Ｎ＋１）回目の繰り返しにおい
て前記ＲＡＭに格納した変換対象のデータにおいてシン
ボル中の順序を表すインデックスが共通するデータが、
前記ＲＡＭの同一アドレスに格納されるよう、前記ＲＡ
Ｍをアクセスするアドレスを繰り返しの度に変換するも
のである。
【００３０】請求項１４の発明によると、ビットリバー
ス処理を用いて、ＲＡＭをアクセスするアドレスを繰り
返しの度に変換することによって、一のシンボルの出力
データおよび次のシンボルの入力データにおいて、シン
ボル中の順序を表すインデックスが共通するデータが、
ＲＡＭの同一アドレスに格納可能になる。言い換える
と、データの並び替えと等価な動作がアドレス変換によ
って実現される。このため、出力データを読み出した後
のＲＡＭの空き領域を次のシンボルの入力データを格納
する入力バッファとして用いることができ、データ並び
替え用ＲＡＭを追加することなく、入力バッファ用ＲＡ
Ｍを省略することができる。これにより、高速フーリエ
変換において必要となる記憶容量を削減することができ
る。
ス処理を用いて、ＲＡＭをアクセスするアドレスを繰り
返しの度に変換することによって、一のシンボルの出力
データおよび次のシンボルの入力データにおいて、シン
ボル中の順序を表すインデックスが共通するデータが、
ＲＡＭの同一アドレスに格納可能になる。言い換える
と、データの並び替えと等価な動作がアドレス変換によ
って実現される。このため、出力データを読み出した後
のＲＡＭの空き領域を次のシンボルの入力データを格納
する入力バッファとして用いることができ、データ並び
替え用ＲＡＭを追加することなく、入力バッファ用ＲＡ
Ｍを省略することができる。これにより、高速フーリエ
変換において必要となる記憶容量を削減することができ
る。
【００３１】そして、請求項１５の発明では、前記請求
項１４の高速フーリエ変換方法における第２のステップ
は、前記ＲＡＭをアクセスするアドレスを、基準となる
アドレスに対しビットリバース処理を所定の回数繰り返
して行うことによって生成するものであり、ビットリバ
ース処理を繰り返し行ったとき元のアドレスに戻る回数
から１を減じた回数を最大ビットリバース回数Ｒmax
（Ｒmax は正の整数）とすると、前記第２のステップ
は、基準となるアドレスに対するビットリバース処理の
繰り返し回数を０回からＲmax 回まで順に巡回するよう
繰り返しの度にインクリメントすることにより前記ＲＡ
Ｍをアクセスするアドレスを繰り返しの度に変換するも
のである。
項１４の高速フーリエ変換方法における第２のステップ
は、前記ＲＡＭをアクセスするアドレスを、基準となる
アドレスに対しビットリバース処理を所定の回数繰り返
して行うことによって生成するものであり、ビットリバ
ース処理を繰り返し行ったとき元のアドレスに戻る回数
から１を減じた回数を最大ビットリバース回数Ｒmax
（Ｒmax は正の整数）とすると、前記第２のステップ
は、基準となるアドレスに対するビットリバース処理の
繰り返し回数を０回からＲmax 回まで順に巡回するよう
繰り返しの度にインクリメントすることにより前記ＲＡ
Ｍをアクセスするアドレスを繰り返しの度に変換するも
のである。
【００３２】そして、請求項１６の発明では、前記請求
項１５の高速フーリエ変換方法において、前記第２のス
テップは基数４のバタフライ演算を優先的に用いたＦＦ
Ｔ処理を行うものであり、最大ビットリバース回数Ｒma
x は１シンボルのデータ数であるサンプル数が４m （ｍ
は正の整数）のとき１でありサンプル数が４m ・２のと
き２ｍであるものとする。
項１５の高速フーリエ変換方法において、前記第２のス
テップは基数４のバタフライ演算を優先的に用いたＦＦ
Ｔ処理を行うものであり、最大ビットリバース回数Ｒma
x は１シンボルのデータ数であるサンプル数が４m （ｍ
は正の整数）のとき１でありサンプル数が４m ・２のと
き２ｍであるものとする。
【００３３】また、請求項１７の発明が講じた解決手段
は、バタフライ演算のためのビットリバース処理を指定
された回数繰り返し行う可変ビットリバース回路とし
て、各々１回のビットリバース処理を行う，直列に接続
された複数のビットリバース回路を備え、前記複数のビ
ットリバース回路のうち、指定されたビットリバース回
数に相当する個数のものがビットリバースを行い、残り
のものはデータをスルーするものである。
は、バタフライ演算のためのビットリバース処理を指定
された回数繰り返し行う可変ビットリバース回路とし
て、各々１回のビットリバース処理を行う，直列に接続
された複数のビットリバース回路を備え、前記複数のビ
ットリバース回路のうち、指定されたビットリバース回
数に相当する個数のものがビットリバースを行い、残り
のものはデータをスルーするものである。
【００３４】そして、請求項１８の発明では、前記請求
項１７の可変ビットリバース回路は、複数のサンプル数
に対応してビットリバースを行うものであり、かつ、入
力データと出力データとにおいて有効なビットの位置が
合うよう、前記複数のビットリバース回路によってビッ
トリバースされたデータをビットシフトするビットシフ
ト手段を備えているものとする。
項１７の可変ビットリバース回路は、複数のサンプル数
に対応してビットリバースを行うものであり、かつ、入
力データと出力データとにおいて有効なビットの位置が
合うよう、前記複数のビットリバース回路によってビッ
トリバースされたデータをビットシフトするビットシフ
ト手段を備えているものとする。
【００３５】さらに、請求項１９の発明では、前記請求
項１８の可変ビットリバース回路において、前記複数の
ビットリバース回路のいずれかの前段に、ビット交換を
行うビット交換手段が設けられているものとする。
項１８の可変ビットリバース回路において、前記複数の
ビットリバース回路のいずれかの前段に、ビット交換を
行うビット交換手段が設けられているものとする。
【００３６】また、請求項２０の発明が講じた解決手段
は、請求項１の発明を逆高速フーリエ変換に適用したも
のであり、逆高速フーリエ変換を行う逆高速フーリエ変
換装置として、入力データを逆高速フーリエ変換を行う
データのまとまりであるシンボル毎に格納するＲＡＭ
と、前記ＲＡＭに格納された入力データに対し、バタフ
ライ演算を用いた逆高速フーリエ変換処理（ＩＦＦＴ処
理）を行うＩＦＦＴ処理部とを備え、前記ＲＡＭは、前
記ＲＡＭに格納された一のシンボルの入力データに対す
る前記ＩＦＦＴ処理部によるＩＦＦＴ処理の結果得られ
たデータを、前記一のシンボルの出力データとして格納
するものであり、前記ＩＦＦＴ処理部は、前記ＲＡＭを
アクセスするアドレスを生成するＲＡＭアドレス生成部
を備え、前記ＲＡＭアドレス生成部によって生成された
アドレスにしたがって、前記ＲＡＭをアクセスするもの
であり、前記ＲＡＭアドレス生成部は、アドレスのビッ
トをバタフライ演算の基数に基づきグループ化し、グル
ープ単位でビットの順序を入れ換えるビットリバース処
理を用いて、一のシンボルの出力データおよびこの一の
シンボルの出力データの次に前記ＲＡＭに格納される他
のシンボルの入力データにおいて、シンボル中の順序を
表すインデックスが共通するデータが、前記ＲＡＭの同
一アドレスに格納されるよう、生成するアドレスをシン
ボル毎に変換するものである。
は、請求項１の発明を逆高速フーリエ変換に適用したも
のであり、逆高速フーリエ変換を行う逆高速フーリエ変
換装置として、入力データを逆高速フーリエ変換を行う
データのまとまりであるシンボル毎に格納するＲＡＭ
と、前記ＲＡＭに格納された入力データに対し、バタフ
ライ演算を用いた逆高速フーリエ変換処理（ＩＦＦＴ処
理）を行うＩＦＦＴ処理部とを備え、前記ＲＡＭは、前
記ＲＡＭに格納された一のシンボルの入力データに対す
る前記ＩＦＦＴ処理部によるＩＦＦＴ処理の結果得られ
たデータを、前記一のシンボルの出力データとして格納
するものであり、前記ＩＦＦＴ処理部は、前記ＲＡＭを
アクセスするアドレスを生成するＲＡＭアドレス生成部
を備え、前記ＲＡＭアドレス生成部によって生成された
アドレスにしたがって、前記ＲＡＭをアクセスするもの
であり、前記ＲＡＭアドレス生成部は、アドレスのビッ
トをバタフライ演算の基数に基づきグループ化し、グル
ープ単位でビットの順序を入れ換えるビットリバース処
理を用いて、一のシンボルの出力データおよびこの一の
シンボルの出力データの次に前記ＲＡＭに格納される他
のシンボルの入力データにおいて、シンボル中の順序を
表すインデックスが共通するデータが、前記ＲＡＭの同
一アドレスに格納されるよう、生成するアドレスをシン
ボル毎に変換するものである。
【００３７】そして、請求項２１の発明では、前記請求
項２０の逆高速フーリエ変換装置におけるＲＡＭアドレ
ス生成部は、基準となるアドレスに対し、ビットリバー
ス処理を所定の回数繰り返して行うことによってアドレ
スを生成するものであり、ビットリバース処理を繰り返
し行ったとき元のアドレスに戻る回数から１を減じた回
数を最大ビットリバース回数Ｒmax （Ｒmax は正の整
数）とすると、前記ＲＡＭアドレス生成部は、基準とな
るアドレスに対するビットリバース処理の繰り返 し回数
を、０回からＲmax 回まで順に巡回するようシンボル毎
にインクリメントすることにより、生成するアドレスを
シンボル毎に変換するものとする。
項２０の逆高速フーリエ変換装置におけるＲＡＭアドレ
ス生成部は、基準となるアドレスに対し、ビットリバー
ス処理を所定の回数繰り返して行うことによってアドレ
スを生成するものであり、ビットリバース処理を繰り返
し行ったとき元のアドレスに戻る回数から１を減じた回
数を最大ビットリバース回数Ｒmax （Ｒmax は正の整
数）とすると、前記ＲＡＭアドレス生成部は、基準とな
るアドレスに対するビットリバース処理の繰り返 し回数
を、０回からＲmax 回まで順に巡回するようシンボル毎
にインクリメントすることにより、生成するアドレスを
シンボル毎に変換するものとする。
【００３８】また、請求項２２の発明が講じた解決手段
は、請求項１４の発明を逆高速フーリエ変換に適用した
ものであり、ＲＡＭを用いて逆高速フーリエ変換を行う
逆高速フーリエ変換方法として、逆高速フーリエ変換を
行うデータのまとまりである１シンボル分の変換対象の
データをＲＡＭに格納する第１のステップと、前記第１
のステップにおいて前記ＲＡＭに格納した変換対象のデ
ータに対してバタフライ演算を用いた逆高速フーリエ変
換処理（ＩＦＦＴ処理）を行い、処理結果データを前記
ＲＡＭに格納する第２のステップと、前記第２のステッ
プにおいて前記ＲＡＭに格納した処理結果データを、記
ＲＡＭから読み出す第３のステップとを繰り返し行うも
のであり、前記第２のステップは、アドレスのビットを
バタフライ演算の基数に基づきグループ化し、グループ
単位でビットの順序を入れ換えるビットリバース処理を
用いて、Ｎ（Ｎは正の整数）回目の繰り返しにおいて前
記ＲＡＭに格納した処理結果データ及び（Ｎ＋１）回目
の繰り返しにおいて前記ＲＡＭに格納した変換対象のデ
ータにおいて、シンボル中の順序を表すインデックスが
共通するデータが、前記ＲＡＭの同一アドレスに格納さ
れるよう、前記ＲＡＭをアクセスするアドレスを繰り返
しの度に変換するものである。
は、請求項１４の発明を逆高速フーリエ変換に適用した
ものであり、ＲＡＭを用いて逆高速フーリエ変換を行う
逆高速フーリエ変換方法として、逆高速フーリエ変換を
行うデータのまとまりである１シンボル分の変換対象の
データをＲＡＭに格納する第１のステップと、前記第１
のステップにおいて前記ＲＡＭに格納した変換対象のデ
ータに対してバタフライ演算を用いた逆高速フーリエ変
換処理（ＩＦＦＴ処理）を行い、処理結果データを前記
ＲＡＭに格納する第２のステップと、前記第２のステッ
プにおいて前記ＲＡＭに格納した処理結果データを、記
ＲＡＭから読み出す第３のステップとを繰り返し行うも
のであり、前記第２のステップは、アドレスのビットを
バタフライ演算の基数に基づきグループ化し、グループ
単位でビットの順序を入れ換えるビットリバース処理を
用いて、Ｎ（Ｎは正の整数）回目の繰り返しにおいて前
記ＲＡＭに格納した処理結果データ及び（Ｎ＋１）回目
の繰り返しにおいて前記ＲＡＭに格納した変換対象のデ
ータにおいて、シンボル中の順序を表すインデックスが
共通するデータが、前記ＲＡＭの同一アドレスに格納さ
れるよう、前記ＲＡＭをアクセスするアドレスを繰り返
しの度に変換するものである。
【００３９】そして、請求項２３の発明では、前記請求
項２２の逆高速フーリエ変換方法における第２のステッ
プは、前記ＲＡＭをアクセスするアドレスを、基準とな
るアドレスに対しビットリバース処理を所定の回数繰り
返して行うことによって生成するものであり、ビットリ
バース処理を繰り返し行ったとき元のアドレスに戻る回
数から１を減じた回数を最大ビットリバース回数Ｒmax
（Ｒmax は正の整数）とすると、前記第２のステップ
は、基準となるアドレスに対するビットリバース処理の
繰り返し回数を、０回からＲmax 回まで順に巡回するよ
う繰り返しの度にインクリメントすることにより、前記
ＲＡＭをアクセスするアドレスを繰り返しの度に変換す
るものとする。
項２２の逆高速フーリエ変換方法における第２のステッ
プは、前記ＲＡＭをアクセスするアドレスを、基準とな
るアドレスに対しビットリバース処理を所定の回数繰り
返して行うことによって生成するものであり、ビットリ
バース処理を繰り返し行ったとき元のアドレスに戻る回
数から１を減じた回数を最大ビットリバース回数Ｒmax
（Ｒmax は正の整数）とすると、前記第２のステップ
は、基準となるアドレスに対するビットリバース処理の
繰り返し回数を、０回からＲmax 回まで順に巡回するよ
う繰り返しの度にインクリメントすることにより、前記
ＲＡＭをアクセスするアドレスを繰り返しの度に変換す
るものとする。
【００４０】また、請求項２４の発明は、受信したＯＦ
ＤＭ信号を受信データに復調するＯＦＤＭ受信装置とし
て、ＯＦＤＭ信号をベースバンド信号に復調するディジ
タル復調部と、このディジタル復調部によって復調され
たベースバンド信号に対して高速フーリエ変換を行い、
搬送波の複素データを復号する高速フーリエ変換部とを
備え、この搬送波の複素データを基にして受信データを
生成するものであり、前記高速フーリエ変換部は、請求
項１または２の高速フーリエ変換装置からなるものであ
る。
ＤＭ信号を受信データに復調するＯＦＤＭ受信装置とし
て、ＯＦＤＭ信号をベースバンド信号に復調するディジ
タル復調部と、このディジタル復調部によって復調され
たベースバンド信号に対して高速フーリエ変換を行い、
搬送波の複素データを復号する高速フーリエ変換部とを
備え、この搬送波の複素データを基にして受信データを
生成するものであり、前記高速フーリエ変換部は、請求
項１または２の高速フーリエ変換装置からなるものであ
る。
【００４１】また、請求項２５の発明では、送信データ
をＯＦＤＭ信号に変調するＯＦＤＭ送信装置として、送
信データから生成された搬送波の複素データに対して逆
高速フーリエ変換を行う逆高速フーリエ変換部と、この
逆高速フーリエ変換部の出力に対して周波数変換を行
い、ＯＦＤＭ信号を生成するディジタル変調部とを備え
たものであり、前記逆高速フーリエ変換部は、請求項２
０または２１の逆高速フーリエ変換装置からなるもので
ある。
をＯＦＤＭ信号に変調するＯＦＤＭ送信装置として、送
信データから生成された搬送波の複素データに対して逆
高速フーリエ変換を行う逆高速フーリエ変換部と、この
逆高速フーリエ変換部の出力に対して周波数変換を行
い、ＯＦＤＭ信号を生成するディジタル変調部とを備え
たものであり、前記逆高速フーリエ変換部は、請求項２
０または２１の逆高速フーリエ変換装置からなるもので
ある。
【００４２】
【発明の実施の形態】（第１の実施形態） 以下、本発明の第１の実施形態に係る高速フーリエ変換
装置について、図面を参照しながら説明する。
装置について、図面を参照しながら説明する。
【００４３】図１は本発明の第１の実施形態に係る高速
フーリエ変換装置の構成を示すブロック図である。図１
において、１０１，１０２は入出力データ及びバタフラ
イ演算時の中間データを格納する第１及び第２のＲＡＭ
（図１ではＲＡＭ＃０，ＲＡＭ＃１と記している）、１
０３はバタフライ演算を行うバタフライ演算部、１０４
はバタフライ演算で用いる回転子を生成する回転子生成
部、１０５は第１及び第２のＲＡＭ１０１，１０２をア
クセスするためのアドレスを生成するＲＡＭアドレス生
成部、１０６はＲＡＭアドレス生成部１０５等を制御す
る制御部である。
フーリエ変換装置の構成を示すブロック図である。図１
において、１０１，１０２は入出力データ及びバタフラ
イ演算時の中間データを格納する第１及び第２のＲＡＭ
（図１ではＲＡＭ＃０，ＲＡＭ＃１と記している）、１
０３はバタフライ演算を行うバタフライ演算部、１０４
はバタフライ演算で用いる回転子を生成する回転子生成
部、１０５は第１及び第２のＲＡＭ１０１，１０２をア
クセスするためのアドレスを生成するＲＡＭアドレス生
成部、１０６はＲＡＭアドレス生成部１０５等を制御す
る制御部である。
【００４４】ＲＡＭアドレス生成部１０５の構成要素と
して、１１１はデータ入出力の際のＲＡＭアドレスの基
準となる入出力用仮アドレスＤＡＤを生成する入出力ア
ドレス生成部、１１２はバタフライ演算の際のＲＡＭア
ドレスの基準となるバタフライ演算用仮アドレスＢＡＤ
を生成するバタフライアドレス生成部、１１３は入出力
アドレス生成部１１１により生成された入出力用仮アド
レスＤＡＤに対し、入出力用ビットリバース信号ＤＢＲ
により指示された回数だけビットリバース処理（詳細は
後述する）を行うことによって入出力用実アドレスＲＤ
ＡＤを生成する第１の可変ビットリバース部、１１４は
バタフライアドレス生成部１１２により生成されたバタ
フライ演算用仮アドレスＢＡＤに対し、バタフライ演算
用ビットリバース信号ＢＢＲにより指示された回数だけ
ビットリバース処理を行うことによってバタフライ演算
用実アドレスＲＢＡＤを生成する第２の可変ビットリバ
ース部、１１５は第１の可変ビットリバース部１１３か
ら出力された入出力用実アドレスＲＤＡＤ及び第２の可
変ビットリバース部１１４から出力されたバタフライ演
算用実アドレスＲＢＡＤを入力とし、一方を第１のＲＡ
Ｍ１０１のアドレスとし、他方を第２のＲＡＭ１０２の
アドレスとして選択出力するアドレス選択部である。第
１及び第２の可変ビットリバース部１１３，１１４、及
びアドレス選択部１１５によってＲＡＭアドレス変換部
１３１が構成されている。
して、１１１はデータ入出力の際のＲＡＭアドレスの基
準となる入出力用仮アドレスＤＡＤを生成する入出力ア
ドレス生成部、１１２はバタフライ演算の際のＲＡＭア
ドレスの基準となるバタフライ演算用仮アドレスＢＡＤ
を生成するバタフライアドレス生成部、１１３は入出力
アドレス生成部１１１により生成された入出力用仮アド
レスＤＡＤに対し、入出力用ビットリバース信号ＤＢＲ
により指示された回数だけビットリバース処理（詳細は
後述する）を行うことによって入出力用実アドレスＲＤ
ＡＤを生成する第１の可変ビットリバース部、１１４は
バタフライアドレス生成部１１２により生成されたバタ
フライ演算用仮アドレスＢＡＤに対し、バタフライ演算
用ビットリバース信号ＢＢＲにより指示された回数だけ
ビットリバース処理を行うことによってバタフライ演算
用実アドレスＲＢＡＤを生成する第２の可変ビットリバ
ース部、１１５は第１の可変ビットリバース部１１３か
ら出力された入出力用実アドレスＲＤＡＤ及び第２の可
変ビットリバース部１１４から出力されたバタフライ演
算用実アドレスＲＢＡＤを入力とし、一方を第１のＲＡ
Ｍ１０１のアドレスとし、他方を第２のＲＡＭ１０２の
アドレスとして選択出力するアドレス選択部である。第
１及び第２の可変ビットリバース部１１３，１１４、及
びアドレス選択部１１５によってＲＡＭアドレス変換部
１３１が構成されている。
【００４５】また、１２１は当該高速フーリエ変換装置
の入力データ及びバタフライ演算部１０３の演算結果デ
ータを入力とし、一方を第１のＲＡＭ１０１の入力デー
タとし、他方を第２のＲＡＭ１０２の入力データとして
選択出力する第１のデータ選択部、１２２は第１及び第
２のＲＡＭ１０１，１０２の出力データを入力とし、一
方を当該高速フーリエ変換装置の出力データとし、他方
をバタフライ演算部１０３の入力データとして選択出力
する第２のデータ選択部である。
の入力データ及びバタフライ演算部１０３の演算結果デ
ータを入力とし、一方を第１のＲＡＭ１０１の入力デー
タとし、他方を第２のＲＡＭ１０２の入力データとして
選択出力する第１のデータ選択部、１２２は第１及び第
２のＲＡＭ１０１，１０２の出力データを入力とし、一
方を当該高速フーリエ変換装置の出力データとし、他方
をバタフライ演算部１０３の入力データとして選択出力
する第２のデータ選択部である。
【００４６】バタフライ演算部１０３，回転子生成部１
０４、ＲＡＭアドレス生成部１０５、制御部１０６、並
びに第１及び第２のデータ選択部１２１，１２２によっ
て、ＦＦＴ処理部が構成されている。
０４、ＲＡＭアドレス生成部１０５、制御部１０６、並
びに第１及び第２のデータ選択部１２１，１２２によっ
て、ＦＦＴ処理部が構成されている。
【００４７】以上のように構成された本実施形態に係る
高速フーリエ変換装置について、以下、その動作を説明
する。以下の説明では、フーリエ変換を行うサンプル数
分のデータを１シンボルというものとする。
高速フーリエ変換装置について、以下、その動作を説明
する。以下の説明では、フーリエ変換を行うサンプル数
分のデータを１シンボルというものとする。
【００４８】図２は本実施形態に係る高速フーリエ変換
装置における処理タイミングを示すタイミングチャート
である。本実施形態では図２に示すように、ｉ番目（ｉ
は整数）のシンボルの処理として、シンボル入力後、
（ｉ＋１）番目のシンボル入力の期間にバタフライ演算
を行い、（ｉ＋２）番目のシンボル入力の期間にフーリ
エ変換後のシンボル出力を行う（図２において斜線を付
した部分）。すなわち本実施形態では、１つのシンボル
入力を行う期間を１シンボル期間とすると、１シンボル
期間に、シンボル入力と１つ前のシンボルのバタフライ
演算と２つ前のシンボル出力とをオーバーラップさせて
行う。言い換えると、ｉ番目のシンボル入力期間に、
（ｉ−１）番目のシンボルのバタフライ演算と（ｉ−
２）番目のシンボル出力とを並列に行うことになる。
装置における処理タイミングを示すタイミングチャート
である。本実施形態では図２に示すように、ｉ番目（ｉ
は整数）のシンボルの処理として、シンボル入力後、
（ｉ＋１）番目のシンボル入力の期間にバタフライ演算
を行い、（ｉ＋２）番目のシンボル入力の期間にフーリ
エ変換後のシンボル出力を行う（図２において斜線を付
した部分）。すなわち本実施形態では、１つのシンボル
入力を行う期間を１シンボル期間とすると、１シンボル
期間に、シンボル入力と１つ前のシンボルのバタフライ
演算と２つ前のシンボル出力とをオーバーラップさせて
行う。言い換えると、ｉ番目のシンボル入力期間に、
（ｉ−１）番目のシンボルのバタフライ演算と（ｉ−
２）番目のシンボル出力とを並列に行うことになる。
【００４９】以上のような動作を、本実施形態では、２
つのＲＡＭ１０１，１０２を適宜切り替えて用いること
によって実現する。
つのＲＡＭ１０１，１０２を適宜切り替えて用いること
によって実現する。
【００５０】図３は本実施形態に係る高速フーリエ変換
装置におけるＲＡＭ切り替えタイミングを示すタイミン
グチャートである。図３はサンプル数Ｎ（Ｎは正の整
数）の高速フーリエ変換を行う場合のＲＡＭ切り替えタ
イミングを示しており、ｘ(0)〜ｘ(N-1) は各シンボル
における入力データ（変換前のデータ）、Ｘ(0) 〜Ｘ(N
-1) は各シンボルにおける出力データ（変換後のデー
タ）である。また、ＦＦＴ処理(i) （ｉは整数）はｉ番
目のシンボルの高速フーリエ変換処理を示している。
装置におけるＲＡＭ切り替えタイミングを示すタイミン
グチャートである。図３はサンプル数Ｎ（Ｎは正の整
数）の高速フーリエ変換を行う場合のＲＡＭ切り替えタ
イミングを示しており、ｘ(0)〜ｘ(N-1) は各シンボル
における入力データ（変換前のデータ）、Ｘ(0) 〜Ｘ(N
-1) は各シンボルにおける出力データ（変換後のデー
タ）である。また、ＦＦＴ処理(i) （ｉは整数）はｉ番
目のシンボルの高速フーリエ変換処理を示している。
【００５１】本実施形態では２つのＲＡＭ１０１，１０
２（ＲＡＭ＃０，ＲＡＭ＃１）のうち一方を用いて偶数
番目のシンボルの高速フーリエ変換を行い、他方を用い
て奇数番目のシンボルの高速フーリエ変換を行う。図３
に示すように、ＦＦＴ処理(i) では、ｉ番目のシンボル
入力の期間に入力データｘ(0) 〜ｘ(N-1) を第１のＲＡ
Ｍ１０１に格納し（シンボル入力(i) ）、（ｉ＋１）番
目のシンボル入力の期間に第１のＲＡＭ１０１に中間デ
ータを格納しながらバタフライ演算を行い（バタフライ
演算(i) ）、（ｉ＋２）番目のシンボル入力の期間に第
１のＲＡＭ１０１に格納されたデータを出力データＸ
(0) 〜Ｘ(N-1) として読み出す（シンボル出力(i) ）。
同様に、ＦＦＴ処理(i-2) 及びＦＦＴ処理(i+2) は第１
のＲＡＭ１０１を用いて実行され、一方、ＦＦＴ処理(i
-1) 及びＦＦＴ処理(i+1) は第２のＲＡＭ１０２を用い
て実行される。
２（ＲＡＭ＃０，ＲＡＭ＃１）のうち一方を用いて偶数
番目のシンボルの高速フーリエ変換を行い、他方を用い
て奇数番目のシンボルの高速フーリエ変換を行う。図３
に示すように、ＦＦＴ処理(i) では、ｉ番目のシンボル
入力の期間に入力データｘ(0) 〜ｘ(N-1) を第１のＲＡ
Ｍ１０１に格納し（シンボル入力(i) ）、（ｉ＋１）番
目のシンボル入力の期間に第１のＲＡＭ１０１に中間デ
ータを格納しながらバタフライ演算を行い（バタフライ
演算(i) ）、（ｉ＋２）番目のシンボル入力の期間に第
１のＲＡＭ１０１に格納されたデータを出力データＸ
(0) 〜Ｘ(N-1) として読み出す（シンボル出力(i) ）。
同様に、ＦＦＴ処理(i-2) 及びＦＦＴ処理(i+2) は第１
のＲＡＭ１０１を用いて実行され、一方、ＦＦＴ処理(i
-1) 及びＦＦＴ処理(i+1) は第２のＲＡＭ１０２を用い
て実行される。
【００５２】またシンボル入力(i) とシンボル出力(i-
2) とは、同一のＲＡＭを用いて１シンボル期間内でオ
ーバラップして行われる。結果として、２つのＲＡＭ１
０１，１０２はそれぞれ、シンボル入出力用又はバタフ
ライ演算用として１シンボル期間毎に交互に切り替えて
用いられる。２つのＲＡＭ１０１，１０２の切り替えは
データ選択部１２１，１２２により行われる。
2) とは、同一のＲＡＭを用いて１シンボル期間内でオ
ーバラップして行われる。結果として、２つのＲＡＭ１
０１，１０２はそれぞれ、シンボル入出力用又はバタフ
ライ演算用として１シンボル期間毎に交互に切り替えて
用いられる。２つのＲＡＭ１０１，１０２の切り替えは
データ選択部１２１，１２２により行われる。
【００５３】シンボル入力とシンボル出力のオーバラッ
プにより、多くのＲＡＭアクセス及び演算を必要とする
バタフライ演算の演算期間として１シンボル期間を充て
ることができる。このことは、第１及び第２のＲＡＭ１
０１，１０２に要求される動作速度の低減及びバタフラ
イ演算部１０３の回路規模の削減を実現する。
プにより、多くのＲＡＭアクセス及び演算を必要とする
バタフライ演算の演算期間として１シンボル期間を充て
ることができる。このことは、第１及び第２のＲＡＭ１
０１，１０２に要求される動作速度の低減及びバタフラ
イ演算部１０３の回路規模の削減を実現する。
【００５４】図４は高速フーリエ変換アルゴリズムの一
例としての基数４×２時間間引き方法を示すシグナルフ
ローグラフである。また図５はシグナルフローグラフに
おける演算エレメントを示す図である。図４はサンプル
数Ｎ＝３２の場合のシグナルフローグラフであり、ｘ
(0) 〜ｘ(N-1) は変換前の入力データ、Ｘ(0) 〜Ｘ(N-
1) は変換後の出力データ、Ｗi は回転子乗算の係数で
ある。基数４×２とは、基数４バタフライ演算と基数２
バタフライ演算とを組み合わせた演算であることを示
す。
例としての基数４×２時間間引き方法を示すシグナルフ
ローグラフである。また図５はシグナルフローグラフに
おける演算エレメントを示す図である。図４はサンプル
数Ｎ＝３２の場合のシグナルフローグラフであり、ｘ
(0) 〜ｘ(N-1) は変換前の入力データ、Ｘ(0) 〜Ｘ(N-
1) は変換後の出力データ、Ｗi は回転子乗算の係数で
ある。基数４×２とは、基数４バタフライ演算と基数２
バタフライ演算とを組み合わせた演算であることを示
す。
【００５５】図４に示すように、高速フーリエ変換アル
ゴリズムでは、入力データｘ(0) 〜ｘ(N-1) に対して数
ステージ分のバタフライ演算とステージ間の回転子乗算
とを行うことにより、出力データＸ(0) 〜Ｘ(N-1) を生
成する。図４に示す基数４×２時間間引き方法では、前
半の２ステージ（ステージ０，ステージ１）において基
数４バタフライ演算を行い、最終ステージ（ステージ
２）において基数２バタフライ演算を行う。
ゴリズムでは、入力データｘ(0) 〜ｘ(N-1) に対して数
ステージ分のバタフライ演算とステージ間の回転子乗算
とを行うことにより、出力データＸ(0) 〜Ｘ(N-1) を生
成する。図４に示す基数４×２時間間引き方法では、前
半の２ステージ（ステージ０，ステージ１）において基
数４バタフライ演算を行い、最終ステージ（ステージ
２）において基数２バタフライ演算を行う。
【００５６】また図５に示すように、各演算は次のよう
な演算式に従って行われる。 ＜基数４バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１＋ｘ２＋ｘ３ Ｘ１＝ｘ０−ｊ・ｘ１−ｘ２＋ｊ・ｘ３ Ｘ２＝ｘ０−ｘ１＋ｘ２−ｘ３ Ｘ３＝ｘ０＋ｊ・ｘ１−ｘ２−ｊ・ｘ３ ＜基数２バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１ Ｘ１＝ｘ０−ｘ１ ＜回転子乗算＞ Ｙ＝ｙ・Ｗi Ｗ＝ｅ-j ・ 2π/N
な演算式に従って行われる。 ＜基数４バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１＋ｘ２＋ｘ３ Ｘ１＝ｘ０−ｊ・ｘ１−ｘ２＋ｊ・ｘ３ Ｘ２＝ｘ０−ｘ１＋ｘ２−ｘ３ Ｘ３＝ｘ０＋ｊ・ｘ１−ｘ２−ｊ・ｘ３ ＜基数２バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１ Ｘ１＝ｘ０−ｘ１ ＜回転子乗算＞ Ｙ＝ｙ・Ｗi Ｗ＝ｅ-j ・ 2π/N
【００５７】高速フーリエ変換アルゴリズムでは、入力
データｘ(0) 〜ｘ(N-1) と出力データＸ(0) 〜Ｘ(N-1)
との順序が異なるという特徴がある。図４に示す基数４
×２時間間引き方法では、出力データＸ(j) が上からｊ
＝０，１，２，３…と昇順になるのに対し、入力データ
ｘ(j) は上からｊ＝０，８，１６，２４…と飛び飛びの
値になる。
データｘ(0) 〜ｘ(N-1) と出力データＸ(0) 〜Ｘ(N-1)
との順序が異なるという特徴がある。図４に示す基数４
×２時間間引き方法では、出力データＸ(j) が上からｊ
＝０，１，２，３…と昇順になるのに対し、入力データ
ｘ(j) は上からｊ＝０，８，１６，２４…と飛び飛びの
値になる。
【００５８】シンボル入力とシンボル出力とをオーバラ
ップさせるためには、出力データの読み出しと入力デー
タの書き込みとを並列に行う必要があり、このために
は、一のシンボルの出力データと次のシンボルの入力デ
ータとにおいてシンボル中の順序を表すインデックスが
共通するデータが、ＲＡＭの同一アドレスに格納される
ようにする必要がある。したがって、従来は、入力デー
タと出力データのＲＡＭに格納される順序を合わせるた
めに、例えば図４に示す高速フーリエ変換アルゴリズム
において入力データｘ(j) の順序を出力データＸ(j) と
同様に上からｊ＝０，１，２，３…とするような、デー
タの並び替えを必要としていた。
ップさせるためには、出力データの読み出しと入力デー
タの書き込みとを並列に行う必要があり、このために
は、一のシンボルの出力データと次のシンボルの入力デ
ータとにおいてシンボル中の順序を表すインデックスが
共通するデータが、ＲＡＭの同一アドレスに格納される
ようにする必要がある。したがって、従来は、入力デー
タと出力データのＲＡＭに格納される順序を合わせるた
めに、例えば図４に示す高速フーリエ変換アルゴリズム
において入力データｘ(j) の順序を出力データＸ(j) と
同様に上からｊ＝０，１，２，３…とするような、デー
タの並び替えを必要としていた。
【００５９】これに対して本実施形態は、ＲＡＭをアク
セスするアドレスをビットリバース処理を用いてシンボ
ル毎に変換することによりデータの並び替えと等価な処
理を実現し、データの並び替えを不要にするものであ
る。具体的には、基準となるアドレスに対するビットリ
バース処理の繰り返し回数をシンボル毎に変更する（こ
れを「可変ビットリバース」という）ことによって、Ｒ
ＡＭをアクセスするアドレスをシンボル毎に変換する。
セスするアドレスをビットリバース処理を用いてシンボ
ル毎に変換することによりデータの並び替えと等価な処
理を実現し、データの並び替えを不要にするものであ
る。具体的には、基準となるアドレスに対するビットリ
バース処理の繰り返し回数をシンボル毎に変更する（こ
れを「可変ビットリバース」という）ことによって、Ｒ
ＡＭをアクセスするアドレスをシンボル毎に変換する。
【００６０】図６及び図７は本実施形態におけるアドレ
スの可変ビットリバースによる効果を示すための図であ
り、図６はアドレスの可変ビットリバースなしのＲＡＭ
間データ転送を示す図、図７はアドレスの可変ビットリ
バースありのＲＡＭ間データ転送を示す図である。図６
及び図７は共にサンプル数Ｎ＝８の場合のＲＡＭ間デー
タ転送を示しており、高速フーリエ変換装置が備えてい
る２つのＲＡＭのうちの一方のＲＡＭについてのみ示し
ている。前記一方のＲＡＭには、偶数番目又は奇数番目
のいずれか一方のシンボルの入出力データ及びこのシン
ボルの入力データのバタフライ演算における中間データ
が格納される。
スの可変ビットリバースによる効果を示すための図であ
り、図６はアドレスの可変ビットリバースなしのＲＡＭ
間データ転送を示す図、図７はアドレスの可変ビットリ
バースありのＲＡＭ間データ転送を示す図である。図６
及び図７は共にサンプル数Ｎ＝８の場合のＲＡＭ間デー
タ転送を示しており、高速フーリエ変換装置が備えてい
る２つのＲＡＭのうちの一方のＲＡＭについてのみ示し
ている。前記一方のＲＡＭには、偶数番目又は奇数番目
のいずれか一方のシンボルの入出力データ及びこのシン
ボルの入力データのバタフライ演算における中間データ
が格納される。
【００６１】ｉ番目のシンボルに対する高速フーリエ変
換であるＦＦＴ処理[i] では、シンボル入力として入力
データｘ(0) 〜ｘ(7) をＲＡＭに格納した後で、ＲＡＭ
に演算時の中間データを格納しながらバタフライ演算を
行い、ＲＡＭに格納された出力データＸ(0) 〜Ｘ(7) を
読み出してシンボル出力する。
換であるＦＦＴ処理[i] では、シンボル入力として入力
データｘ(0) 〜ｘ(7) をＲＡＭに格納した後で、ＲＡＭ
に演算時の中間データを格納しながらバタフライ演算を
行い、ＲＡＭに格納された出力データＸ(0) 〜Ｘ(7) を
読み出してシンボル出力する。
【００６２】この場合、図６に示すようなアドレスの可
変ビットリバースなしのＲＡＭ間データ転送では、ＦＦ
Ｔ処理[i] の出力データＸ(k) とＦＦＴ処理[i+2] の入
力データｘ(k) とはＲＡＭの同一アドレスには必ずしも
格納されない。したがって、ＦＦＴ処理[i] の出力デー
タＸ(k) を読み出した後で同一アドレスにＦＦＴ処理[i
+2] の入力データｘ(k) を格納するためには、データの
並び替えを必要とする。
変ビットリバースなしのＲＡＭ間データ転送では、ＦＦ
Ｔ処理[i] の出力データＸ(k) とＦＦＴ処理[i+2] の入
力データｘ(k) とはＲＡＭの同一アドレスには必ずしも
格納されない。したがって、ＦＦＴ処理[i] の出力デー
タＸ(k) を読み出した後で同一アドレスにＦＦＴ処理[i
+2] の入力データｘ(k) を格納するためには、データの
並び替えを必要とする。
【００６３】一方、図７に示すような本実施形態に係る
アドレスの可変ビットリバースありのＲＡＭ間データ転
送では、入出力用アドレス及びバタフライ演算用アドレ
スをビットリバースによってＦＦＴ処理毎に変化させる
ことにより、ＦＦＴ処理[i]の出力データＸ(k) が格納
されたＲＡＭアドレスとＦＦＴ処理[i+2] の入力データ
ｘ(k) を格納するＲＡＭアドレスとを同一アドレスとす
ることができる。これにより、ＦＦＴ処理[i] の出力デ
ータＸ(k) を読み出した後、同一アドレスにＦＦＴ処理
[i+2] の入力データｘ(k) を格納することができ、シン
ボル入力と２つ前のシンボル出力とのオーバラップを実
現することができる。
アドレスの可変ビットリバースありのＲＡＭ間データ転
送では、入出力用アドレス及びバタフライ演算用アドレ
スをビットリバースによってＦＦＴ処理毎に変化させる
ことにより、ＦＦＴ処理[i]の出力データＸ(k) が格納
されたＲＡＭアドレスとＦＦＴ処理[i+2] の入力データ
ｘ(k) を格納するＲＡＭアドレスとを同一アドレスとす
ることができる。これにより、ＦＦＴ処理[i] の出力デ
ータＸ(k) を読み出した後、同一アドレスにＦＦＴ処理
[i+2] の入力データｘ(k) を格納することができ、シン
ボル入力と２つ前のシンボル出力とのオーバラップを実
現することができる。
【００６４】入出力用アドレス及びバタフライ演算用ア
ドレスの変化は、ビットリバース回数により制御され
る。ビットリバース回数はＦＦＴ処理毎にインクリメン
トされ、最大ビットリバース回数Ｒmax （Ｒmax は正の
整数）になった後に０に初期化される。最大ビットリバ
ース回数Ｒmax とは、ビットリバース処理を繰り返し行
ったとき元のアドレスに戻る回数から１を減じた回数で
あり、サンプル数やＦＦＴ処理に用いるバタフライ演算
の種類等によって決定される。図７に示す例では最大ビ
ットリバース回数Ｒmax は２回であり、ビットリバース
回数は０から２までを巡回するようにＦＦＴ処理毎に更
新される。
ドレスの変化は、ビットリバース回数により制御され
る。ビットリバース回数はＦＦＴ処理毎にインクリメン
トされ、最大ビットリバース回数Ｒmax （Ｒmax は正の
整数）になった後に０に初期化される。最大ビットリバ
ース回数Ｒmax とは、ビットリバース処理を繰り返し行
ったとき元のアドレスに戻る回数から１を減じた回数で
あり、サンプル数やＦＦＴ処理に用いるバタフライ演算
の種類等によって決定される。図７に示す例では最大ビ
ットリバース回数Ｒmax は２回であり、ビットリバース
回数は０から２までを巡回するようにＦＦＴ処理毎に更
新される。
【００６５】図８はビットリバースの概要を示す図であ
る。ビットリバースはデータの入力順序から高速フーリ
エ変換に必要なデータの順序を算出するための方法であ
る。具体的には図８に示すように、まずデータの入力順
序を表す２進数のビットをバタフライ演算における各ス
テージに対応させてＬＳＢから順にグループ化する。ス
テージｓに対応するビット数をｒ（ｓ）とすると、 ｒ（ｓ）＝ｌｏｇ2 （ステージｓの基数） …（１） （ｓ＝０，１，…，Ｍ−１：Ｍはステージ数） となる。次にグループ化したビットを、グループ内のビ
ット位置は保持したまま上位と下位を入れ替えることに
よってビットリバースを行う。
る。ビットリバースはデータの入力順序から高速フーリ
エ変換に必要なデータの順序を算出するための方法であ
る。具体的には図８に示すように、まずデータの入力順
序を表す２進数のビットをバタフライ演算における各ス
テージに対応させてＬＳＢから順にグループ化する。ス
テージｓに対応するビット数をｒ（ｓ）とすると、 ｒ（ｓ）＝ｌｏｇ2 （ステージｓの基数） …（１） （ｓ＝０，１，…，Ｍ−１：Ｍはステージ数） となる。次にグループ化したビットを、グループ内のビ
ット位置は保持したまま上位と下位を入れ替えることに
よってビットリバースを行う。
【００６６】図９はビットリバースの一例を示す図であ
り、図４に示すようなサンプル数Ｎ＝３２の場合の基数
４×２時間間引き方法におけるビットリバースを示す図
である。サンプル数Ｎ＝３２の場合、 Ｎ＝３２＝２5 から、データの入力順序を表す２進数は５ビットにな
る。まずバタフライ演算における各ステージに対応させ
て２進数をＬＳＢから順にグループ化する。図４に示す
ようにステージ０，１では基数４バタフライ演算を行
い、ステージ２では基数２バタフライ演算を行うので、
式（１）から、 ｒ（０）＝ｒ（１）＝ｌｏｇ2 ４＝２ ｒ（２）＝ｌｏｇ2 ２＝１ となり、したがってデータの入力順序を表す２進数をＬ
ＳＢから２ビット、２ビット、１ビットにグループ化す
る。グループ化した後、グループ内のビット位置を保持
したまま上位と下位を入れ換えることによってビットリ
バースを行う。この結果、図９に示すように、ビットリ
バース前のビット列ａ4 ａ3 ａ2 ａ1 ａ0はビットリバ
ースによってビット列ａ1 ａ0 ａ3 ａ2 ａ4 に変換され
る。
り、図４に示すようなサンプル数Ｎ＝３２の場合の基数
４×２時間間引き方法におけるビットリバースを示す図
である。サンプル数Ｎ＝３２の場合、 Ｎ＝３２＝２5 から、データの入力順序を表す２進数は５ビットにな
る。まずバタフライ演算における各ステージに対応させ
て２進数をＬＳＢから順にグループ化する。図４に示す
ようにステージ０，１では基数４バタフライ演算を行
い、ステージ２では基数２バタフライ演算を行うので、
式（１）から、 ｒ（０）＝ｒ（１）＝ｌｏｇ2 ４＝２ ｒ（２）＝ｌｏｇ2 ２＝１ となり、したがってデータの入力順序を表す２進数をＬ
ＳＢから２ビット、２ビット、１ビットにグループ化す
る。グループ化した後、グループ内のビット位置を保持
したまま上位と下位を入れ換えることによってビットリ
バースを行う。この結果、図９に示すように、ビットリ
バース前のビット列ａ4 ａ3 ａ2 ａ1 ａ0はビットリバ
ースによってビット列ａ1 ａ0 ａ3 ａ2 ａ4 に変換され
る。
【００６７】本実施形態では、図８及び図９に示すよう
なビットリバースを繰り返し行う可変ビットリバースを
採用し、データ入出力及びバタフライ演算におけるＲＡ
Ｍアドレスを適宜変換する。
なビットリバースを繰り返し行う可変ビットリバースを
採用し、データ入出力及びバタフライ演算におけるＲＡ
Ｍアドレスを適宜変換する。
【００６８】図１０は可変ビットリバースによるアドレ
スの変化の一例を示す図であり、図７に示すＲＡＭ間デ
ータ転送に対応させた図である。図７はサンプル数Ｎ＝
８の場合の基数４×２時間間引き方法におけるＲＡＭ間
データ転送を示しているので、アドレスのビット数は、 Ｎ＝８＝２3 から３ビットになり、そして３ビットのアドレスはＬＳ
Ｂから順に２ビット，１ビットにグループ化されてビッ
トリバースされる。したがって、ビットリバース前の仮
アドレスａ2 ａ1 ａ0 から、実アドレスとして、ａ2 ａ
1 ａ0 （ビットリバース回数＝０），ａ1 ａ0 ａ2 （ビ
ットリバース回数＝１），ａ0 ａ2 ａ1 （ビットリバー
ス回数＝２）がビットリバースによって生成される。ま
た、各アドレスビットの右に付した数字の列は、各アド
レスビットによるアドレスの順序を１０進数で表したも
のである。
スの変化の一例を示す図であり、図７に示すＲＡＭ間デ
ータ転送に対応させた図である。図７はサンプル数Ｎ＝
８の場合の基数４×２時間間引き方法におけるＲＡＭ間
データ転送を示しているので、アドレスのビット数は、 Ｎ＝８＝２3 から３ビットになり、そして３ビットのアドレスはＬＳ
Ｂから順に２ビット，１ビットにグループ化されてビッ
トリバースされる。したがって、ビットリバース前の仮
アドレスａ2 ａ1 ａ0 から、実アドレスとして、ａ2 ａ
1 ａ0 （ビットリバース回数＝０），ａ1 ａ0 ａ2 （ビ
ットリバース回数＝１），ａ0 ａ2 ａ1 （ビットリバー
ス回数＝２）がビットリバースによって生成される。ま
た、各アドレスビットの右に付した数字の列は、各アド
レスビットによるアドレスの順序を１０進数で表したも
のである。
【００６９】図１１は可変ビットリバースによるアドレ
スの変化を示す図であり、サンプル数Ｎ＝３２の場合の
基数４×２時間間引き方法におけるＲＡＭ間データ転送
に対応した図である。図１１において、サンプル数Ｎが
３２（＝２5 ）なのでアドレスのビット数は５であり、
ステージ０，１では基数４バタフライ演算を行いステー
ジ２では基数２バタフライ演算を行うものとすると、５
ビットのアドレスはＬＳＢから順に２ビット，２ビッ
ト，１ビットにグループ化されてビットリバースされ
る。したがって、ビットリバース前の仮アドレスａ4 ａ
3 ａ2 ａ1 ａ0 から、実アドレスとして、ａ4 ａ3 ａ2
ａ1 ａ0 （ビットリバース回数＝０），ａ1ａ0 ａ3 ａ2
ａ4 （ビットリバース回数＝１），ａ2 ａ4 ａ0 ａ3
ａ1 （ビットリバース回数＝２），ａ3 ａ1 ａ4 ａ0 ａ
2 （ビットリバース回数＝３）、及びａ0 ａ2 ａ1 ａ4
ａ3 （ビットリバース回数＝４）がビットリバースによ
って生成される。
スの変化を示す図であり、サンプル数Ｎ＝３２の場合の
基数４×２時間間引き方法におけるＲＡＭ間データ転送
に対応した図である。図１１において、サンプル数Ｎが
３２（＝２5 ）なのでアドレスのビット数は５であり、
ステージ０，１では基数４バタフライ演算を行いステー
ジ２では基数２バタフライ演算を行うものとすると、５
ビットのアドレスはＬＳＢから順に２ビット，２ビッ
ト，１ビットにグループ化されてビットリバースされ
る。したがって、ビットリバース前の仮アドレスａ4 ａ
3 ａ2 ａ1 ａ0 から、実アドレスとして、ａ4 ａ3 ａ2
ａ1 ａ0 （ビットリバース回数＝０），ａ1ａ0 ａ3 ａ2
ａ4 （ビットリバース回数＝１），ａ2 ａ4 ａ0 ａ3
ａ1 （ビットリバース回数＝２），ａ3 ａ1 ａ4 ａ0 ａ
2 （ビットリバース回数＝３）、及びａ0 ａ2 ａ1 ａ4
ａ3 （ビットリバース回数＝４）がビットリバースによ
って生成される。
【００７０】図１２は可変ビットリバースによるアドレ
スの変化を示す図であり、サンプル数Ｎ＝１６の場合の
基数４×２時間間引き方法におけるＲＡＭ間データ転送
に対応した図である。図１２において、サンプル数Ｎが
１６（＝２4 ）なのでアドレスのビット数は４であり、
ステージ０，１では共に基数４バタフライ演算を行うも
のとすると、アドレスのビットはＬＳＢから順に２ビッ
ト，２ビットにグループ化されてビットリバースされ
る。したがって、ビットリバース前の仮アドレスａ3 ａ
2 ａ1 ａ0 から、実アドレスとして、ａ3 ａ2 ａ1 ａ0
（ビットリバース回数＝０）及びａ1 ａ0 ａ3 ａ2 （ビ
ットリバース回数＝１）がビットリバースによって生成
される。
スの変化を示す図であり、サンプル数Ｎ＝１６の場合の
基数４×２時間間引き方法におけるＲＡＭ間データ転送
に対応した図である。図１２において、サンプル数Ｎが
１６（＝２4 ）なのでアドレスのビット数は４であり、
ステージ０，１では共に基数４バタフライ演算を行うも
のとすると、アドレスのビットはＬＳＢから順に２ビッ
ト，２ビットにグループ化されてビットリバースされ
る。したがって、ビットリバース前の仮アドレスａ3 ａ
2 ａ1 ａ0 から、実アドレスとして、ａ3 ａ2 ａ1 ａ0
（ビットリバース回数＝０）及びａ1 ａ0 ａ3 ａ2 （ビ
ットリバース回数＝１）がビットリバースによって生成
される。
【００７１】図１０〜図１２から明らかなように、アド
レスのビットリバースを繰り返し行うと必ず元のアドレ
スに戻る。したがって、必要となる実アドレスの個数は
有限であり、例えば、基準となるアドレスに対するビッ
トリバース処理の繰り返し回数を０回から最大ビットリ
バース回数Ｒmax 回まで順に巡回するようインクリメン
トすることによって、実アドレスを生成することができ
る。
レスのビットリバースを繰り返し行うと必ず元のアドレ
スに戻る。したがって、必要となる実アドレスの個数は
有限であり、例えば、基準となるアドレスに対するビッ
トリバース処理の繰り返し回数を０回から最大ビットリ
バース回数Ｒmax 回まで順に巡回するようインクリメン
トすることによって、実アドレスを生成することができ
る。
【００７２】また最大ビットリバース回数Ｒmax は、図
１０の場合はビットリバースを３回繰り返すと元のアド
レスに戻るので２となる。同様に、図１１の場合は最大
ビットリバース回数Ｒmax は４、図１２の場合は最大ビ
ットリバース回数Ｒmax は１となる。基数４×２時間間
引き方法を基数４バタフライ演算を優先して用いる場
合、サンプル数Ｎと最大ビットリバース回数Ｒmax との
関係は次のような式で表すことができる。 Ｎ＝４m （ｍは正の整数）の場合 ：Ｒmax ＝１ Ｎ＝４m ・２（ｍは正の整数）の場合 ：Ｒmax ＝ｌｏｇ2 Ｎ−１ ＝２ｍ …（２）
１０の場合はビットリバースを３回繰り返すと元のアド
レスに戻るので２となる。同様に、図１１の場合は最大
ビットリバース回数Ｒmax は４、図１２の場合は最大ビ
ットリバース回数Ｒmax は１となる。基数４×２時間間
引き方法を基数４バタフライ演算を優先して用いる場
合、サンプル数Ｎと最大ビットリバース回数Ｒmax との
関係は次のような式で表すことができる。 Ｎ＝４m （ｍは正の整数）の場合 ：Ｒmax ＝１ Ｎ＝４m ・２（ｍは正の整数）の場合 ：Ｒmax ＝ｌｏｇ2 Ｎ−１ ＝２ｍ …（２）
【００７３】以下、サンプル数Ｎ＝３２の場合を例にと
って、図１に示す本実施形態に係る高速フーリエ変換装
置の各部の詳細な構成と動作について説明する。
って、図１に示す本実施形態に係る高速フーリエ変換装
置の各部の詳細な構成と動作について説明する。
【００７４】図１３はサンプル数Ｎ＝３２の場合のシグ
ナルフローグラフであり、本実施形態におけるバタフラ
イ演算の演算順序を示すものである。図１３において、
バタフライ演算に相当する部分に付した番号が本実施形
態におけるバタフライ演算の順序である。装置の消費電
力を低減するため、回転子演算の係数の変化が少なくな
るように、基数４のステージではバタフライ演算を上か
ら順に４ｓ（ｓはステージ番号：ｓ＝０，１，…）個お
きに実行し、基数２のステージではバタフライ演算を上
から順に実行する。
ナルフローグラフであり、本実施形態におけるバタフラ
イ演算の演算順序を示すものである。図１３において、
バタフライ演算に相当する部分に付した番号が本実施形
態におけるバタフライ演算の順序である。装置の消費電
力を低減するため、回転子演算の係数の変化が少なくな
るように、基数４のステージではバタフライ演算を上か
ら順に４ｓ（ｓはステージ番号：ｓ＝０，１，…）個お
きに実行し、基数２のステージではバタフライ演算を上
から順に実行する。
【００７５】図１３に示す演算順序で処理を行うものと
して、本実施形態に係る高速フーリエ変換装置の各部の
構成及び動作について説明する。
して、本実施形態に係る高速フーリエ変換装置の各部の
構成及び動作について説明する。
【００７６】図１４及び図１５は制御部１０６が生成出
力するＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。図１４において、
ＤＣＮは入出力アドレス生成部１１１の動作タイミング
を制御する入出力用タイミング信号、ＢＣＮ，ＢＳＴは
バタフライアドレス生成部１１２の動作タイミングを制
御するバタフライ演算用タイミング信号及びバタフライ
演算用ステージ信号である。サンプル数をＮとすると、
入出力用タイミング信号ＤＣＮはｌｏｇ2 （Ｎ）ビット
の信号であり、その値は１シンボル期間中に０から（Ｎ
−１）まで順に変化し、シンボル期間毎に巡回する。こ
こではＮ＝３２なので入出力用タイミング信号ＤＣＮは
５（＝ｌｏｇ2 ３２）ビットの信号である。また、バタ
フライ演算のステージ数をＭとすると、バタフライ演算
用ステージ信号ＢＳＴの値は１シンボル期間中に０から
（Ｍ−１）まで順に変化し、さらにバタフライ演算用タ
イミング信号ＢＣＮはバタフライ演算用ステージ信号Ｂ
ＳＴの値が一定である期間において０から（Ｎ−１）ま
で順に変化する。
力するＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。図１４において、
ＤＣＮは入出力アドレス生成部１１１の動作タイミング
を制御する入出力用タイミング信号、ＢＣＮ，ＢＳＴは
バタフライアドレス生成部１１２の動作タイミングを制
御するバタフライ演算用タイミング信号及びバタフライ
演算用ステージ信号である。サンプル数をＮとすると、
入出力用タイミング信号ＤＣＮはｌｏｇ2 （Ｎ）ビット
の信号であり、その値は１シンボル期間中に０から（Ｎ
−１）まで順に変化し、シンボル期間毎に巡回する。こ
こではＮ＝３２なので入出力用タイミング信号ＤＣＮは
５（＝ｌｏｇ2 ３２）ビットの信号である。また、バタ
フライ演算のステージ数をＭとすると、バタフライ演算
用ステージ信号ＢＳＴの値は１シンボル期間中に０から
（Ｍ−１）まで順に変化し、さらにバタフライ演算用タ
イミング信号ＢＣＮはバタフライ演算用ステージ信号Ｂ
ＳＴの値が一定である期間において０から（Ｎ−１）ま
で順に変化する。
【００７７】また図１５において、ＤＢＲは第１の可変
ビットリバース部１１３を制御する入出力用ビットリバ
ース信号、ＢＢＲは第２の可変ビットリバース部を制御
するバタフライ演算用ビットリバース信号、ＲＳＬはア
ドレス選択部１１５の選択動作を制御するＲＡＭ選択信
号である。バタフライ演算用ビットリバース信号ＢＢＲ
は０から最大ビットリバース回数Ｒmax まで順に巡回す
るように更新され、入出力用ビットリバース信号ＤＢＲ
はバタフライ演算用ビットリバース信号ＢＢＲよりも１
シンボル期間遅れて０からＲmax まで順に巡回するよう
に更新される。また、ＲＡＭ選択信号ＲＳＬはシンボル
期間毎に“Ｈ”レベルと“Ｌ”レベルとに切り替わる。
ビットリバース部１１３を制御する入出力用ビットリバ
ース信号、ＢＢＲは第２の可変ビットリバース部を制御
するバタフライ演算用ビットリバース信号、ＲＳＬはア
ドレス選択部１１５の選択動作を制御するＲＡＭ選択信
号である。バタフライ演算用ビットリバース信号ＢＢＲ
は０から最大ビットリバース回数Ｒmax まで順に巡回す
るように更新され、入出力用ビットリバース信号ＤＢＲ
はバタフライ演算用ビットリバース信号ＢＢＲよりも１
シンボル期間遅れて０からＲmax まで順に巡回するよう
に更新される。また、ＲＡＭ選択信号ＲＳＬはシンボル
期間毎に“Ｈ”レベルと“Ｌ”レベルとに切り替わる。
【００７８】図１６はバタフライ演算部１０３の演算タ
イミングを示すタイミングチャートである。バタフライ
演算部１０３は、基数４のバタフライ演算を行うステー
ジでは３つの回転子乗算及び１つの基数４バタフライ演
算を行い、基数２のバタフライ演算を行うステージで
は、２つの回転子乗算及び２つの基数２バタフライ演算
を行う。すなわち、４入力４出力の演算を行う。したが
って図１６に示すように、バタフライ演算部１０３は第
１のＲＡＭ１０１又は第２のＲＡＭ１０２から第２のデ
ータ選択部１２２を介して読み出された入力データＤ0
〜Ｄ3 に対し回転子乗算及び基数４又は基数２のバタフ
ライ演算を行い、データＸ0 〜Ｘ3 を出力する。データ
の入出力は制御部１０６により生成されるバタフライ演
算用タイミング信号ＢＣＮの更新周期毎に行われ、入力
データＤ0 〜Ｄ3 の入力タイミングに対し、出力データ
Ｘ0 〜Ｘ3 の出力タイミングは４周期だけ遅れることに
なる。
イミングを示すタイミングチャートである。バタフライ
演算部１０３は、基数４のバタフライ演算を行うステー
ジでは３つの回転子乗算及び１つの基数４バタフライ演
算を行い、基数２のバタフライ演算を行うステージで
は、２つの回転子乗算及び２つの基数２バタフライ演算
を行う。すなわち、４入力４出力の演算を行う。したが
って図１６に示すように、バタフライ演算部１０３は第
１のＲＡＭ１０１又は第２のＲＡＭ１０２から第２のデ
ータ選択部１２２を介して読み出された入力データＤ0
〜Ｄ3 に対し回転子乗算及び基数４又は基数２のバタフ
ライ演算を行い、データＸ0 〜Ｘ3 を出力する。データ
の入出力は制御部１０６により生成されるバタフライ演
算用タイミング信号ＢＣＮの更新周期毎に行われ、入力
データＤ0 〜Ｄ3 の入力タイミングに対し、出力データ
Ｘ0 〜Ｘ3 の出力タイミングは４周期だけ遅れることに
なる。
【００７９】入出力アドレス生成部１１１は、制御部１
０６により生成された入出力用タイミング信号ＤＣＮを
入力とし、入出力用仮アドレスＤＡＤを生成する。入出
力用仮アドレスＤＡＤはビットリバース回数に関係なく
決定され、入力アドレス生成部１１１は５ビットの信号
である入出力タイミング信号ＤＣＮをそのまま入出力用
仮アドレスＤＡＤとして出力する。
０６により生成された入出力用タイミング信号ＤＣＮを
入力とし、入出力用仮アドレスＤＡＤを生成する。入出
力用仮アドレスＤＡＤはビットリバース回数に関係なく
決定され、入力アドレス生成部１１１は５ビットの信号
である入出力タイミング信号ＤＣＮをそのまま入出力用
仮アドレスＤＡＤとして出力する。
【００８０】バタフライアドレス生成部１１２は、制御
部１０６により生成されたバタフライ演算用タイミング
信号ＢＣＮを入力とし、バタフライ演算用仮アドレスＢ
ＡＤを生成する。バタフライ演算用仮アドレスＢＡＤは
ビットリバース回数に関係なくステージ番号及びバタフ
ライ演算の基数により決定され、バタフライアドレス生
成部１１２はバタフライ演算用タイミング信号ＢＣＮの
一部又は全てのビットを用いて、バタフライ演算用ステ
ージ信号ＢＳＴにしたがってバタフライ演算用仮アドレ
スＢＡＤを生成する。
部１０６により生成されたバタフライ演算用タイミング
信号ＢＣＮを入力とし、バタフライ演算用仮アドレスＢ
ＡＤを生成する。バタフライ演算用仮アドレスＢＡＤは
ビットリバース回数に関係なくステージ番号及びバタフ
ライ演算の基数により決定され、バタフライアドレス生
成部１１２はバタフライ演算用タイミング信号ＢＣＮの
一部又は全てのビットを用いて、バタフライ演算用ステ
ージ信号ＢＳＴにしたがってバタフライ演算用仮アドレ
スＢＡＤを生成する。
【００８１】第１の可変ビットリバース部１１３は、入
出力アドレス生成部１１１により生成された入出力用仮
アドレスＤＡＤを入力とし、この入出力用仮アドレスＤ
ＡＤに対して制御部１０６により生成された入出力用ビ
ットリバース信号ＤＢＲにより指示された回数のビット
リバース処理を行い、入出力用実アドレスＲＤＡＤを生
成する。同様に、第２の可変ビットリバース部１１４
は、バタフライアドレス生成部１１２により生成された
バタフライ演算用仮アドレスＢＡＤを入力とし、このバ
タフライ演算用仮アドレスＢＡＤに対して制御部１０６
により生成されたバタフライ演算用ビットリバース信号
ＢＢＲにより指示された回数のビットリバース処理を行
い、バタフライ演算用実アドレスＲＢＡＤを生成する。
出力アドレス生成部１１１により生成された入出力用仮
アドレスＤＡＤを入力とし、この入出力用仮アドレスＤ
ＡＤに対して制御部１０６により生成された入出力用ビ
ットリバース信号ＤＢＲにより指示された回数のビット
リバース処理を行い、入出力用実アドレスＲＤＡＤを生
成する。同様に、第２の可変ビットリバース部１１４
は、バタフライアドレス生成部１１２により生成された
バタフライ演算用仮アドレスＢＡＤを入力とし、このバ
タフライ演算用仮アドレスＢＡＤに対して制御部１０６
により生成されたバタフライ演算用ビットリバース信号
ＢＢＲにより指示された回数のビットリバース処理を行
い、バタフライ演算用実アドレスＲＢＡＤを生成する。
【００８２】図１７は第１及び第２の可変ビットリバー
ス部１１３，１１４の構成の一例を示す図である。
ス部１１３，１１４の構成の一例を示す図である。
【００８３】図１７（ａ）はセレクタ形式の構成例であ
り、入力された仮アドレスＤＡＤ（ＢＡＤ）に対し、ビ
ットリバースなしのアドレス、１回ビットリバース部５
０１によりビットリバースを１回行った結果のアドレ
ス、２回ビットリバース部５０２によりビットリバース
を２回行った結果のアドレス、…、Ｒmax 回ビットリバ
ース部５０３によりビットリバースをＲmax 回行った結
果のアドレスをそれぞれ生成し、生成したアドレスの中
からセレクタ５０４によりビットリバース信号ＤＢＲ
（ＢＢＲ）に従って実アドレスＲＤＡＤ（ＲＢＡＤ）を
選択出力するものである。
り、入力された仮アドレスＤＡＤ（ＢＡＤ）に対し、ビ
ットリバースなしのアドレス、１回ビットリバース部５
０１によりビットリバースを１回行った結果のアドレ
ス、２回ビットリバース部５０２によりビットリバース
を２回行った結果のアドレス、…、Ｒmax 回ビットリバ
ース部５０３によりビットリバースをＲmax 回行った結
果のアドレスをそれぞれ生成し、生成したアドレスの中
からセレクタ５０４によりビットリバース信号ＤＢＲ
（ＢＢＲ）に従って実アドレスＲＤＡＤ（ＲＢＡＤ）を
選択出力するものである。
【００８４】また図１７（ｂ）はテーブル形式の構成例
であり、仮アドレスＤＡＤ（ＢＡＤ）に対してビットリ
バースした結果の各アドレスが予めテーブル（ＲＯＭ）
５０５に格納されており、入力された仮アドレスＤＡＤ
（ＢＡＤ）の上位（又は下位）にビット連結回路５０６
によってビットリバース信号ＤＢＲ（ＢＢＲ）が連結さ
れたデータを参照アドレスとして、テーブル５０５から
実アドレスＲＤＡＤ（ＲＢＡＤ）を読み出すものであ
る。
であり、仮アドレスＤＡＤ（ＢＡＤ）に対してビットリ
バースした結果の各アドレスが予めテーブル（ＲＯＭ）
５０５に格納されており、入力された仮アドレスＤＡＤ
（ＢＡＤ）の上位（又は下位）にビット連結回路５０６
によってビットリバース信号ＤＢＲ（ＢＢＲ）が連結さ
れたデータを参照アドレスとして、テーブル５０５から
実アドレスＲＤＡＤ（ＲＢＡＤ）を読み出すものであ
る。
【００８５】図１８は本実施形態における入出力アドレ
ス生成部１１１及び第１の可変ビットリバース部１１３
による入出力用アドレス生成の動作を表す図であり、入
出力用タイミング信号ＤＣＮ及び入出力用ビットリバー
ス信号ＤＢＲと入出力用仮アドレスＤＡＤ及び入出力用
実アドレスＲＤＡＤとの対応を示す図である。図１８に
示すように、入出力用仮アドレスＤＡＤは入出力用ビッ
トリバース信号ＤＢＲの値に関係なく常に入出力用タイ
ミング信号ＤＣＮと等しくなる。また入出力用実アドレ
スＲＤＡＤは、入出力用仮アドレスＤＡＤに対し、ＬＳ
Ｂから２ビット、２ビット、１ビットとグループ分けし
て入出力用ビットリバース信号ＤＢＲの値の回数だけビ
ットリバースを繰り返したものになる。
ス生成部１１１及び第１の可変ビットリバース部１１３
による入出力用アドレス生成の動作を表す図であり、入
出力用タイミング信号ＤＣＮ及び入出力用ビットリバー
ス信号ＤＢＲと入出力用仮アドレスＤＡＤ及び入出力用
実アドレスＲＤＡＤとの対応を示す図である。図１８に
示すように、入出力用仮アドレスＤＡＤは入出力用ビッ
トリバース信号ＤＢＲの値に関係なく常に入出力用タイ
ミング信号ＤＣＮと等しくなる。また入出力用実アドレ
スＲＤＡＤは、入出力用仮アドレスＤＡＤに対し、ＬＳ
Ｂから２ビット、２ビット、１ビットとグループ分けし
て入出力用ビットリバース信号ＤＢＲの値の回数だけビ
ットリバースを繰り返したものになる。
【００８６】図１９は本実施形態におけるバタフライア
ドレス生成部１１２及び第２の可変ビットリバース部１
１４によるバタフライ演算用アドレス生成の動作を表す
図であり、バタフライ演算用タイミング信号ＢＣＮ，バ
タフライ演算用ステージ信号ＢＳＴ及びバタフライ演算
用ビットリバース信号ＢＢＲとバタフライ演算用仮アド
レスＢＡＤ及びバタフライ演算用実アドレスＲＢＡＤと
の対応を示す図である。図１９に示すように、バタフラ
イ演算用仮アドレスＢＡＤはバタフライ演算用ビットリ
バース信号ＢＢＲの値に関係なく、バタフライ演算用タ
イミング信号ＢＣＮを基準にしてバタフライ演算用ステ
ージ信号ＢＳＴにしたがって決定される。またバタフラ
イ演算用実アドレスＲＢＡＤは、バタフライ演算用仮ア
ドレスＢＡＤに対し、ＬＳＢから２ビット、２ビット、
１ビットとグループ分けしてバタフライ演算用ビットリ
バース信号ＢＢＲの値の回数だけビットリバースを繰り
返したものになる。
ドレス生成部１１２及び第２の可変ビットリバース部１
１４によるバタフライ演算用アドレス生成の動作を表す
図であり、バタフライ演算用タイミング信号ＢＣＮ，バ
タフライ演算用ステージ信号ＢＳＴ及びバタフライ演算
用ビットリバース信号ＢＢＲとバタフライ演算用仮アド
レスＢＡＤ及びバタフライ演算用実アドレスＲＢＡＤと
の対応を示す図である。図１９に示すように、バタフラ
イ演算用仮アドレスＢＡＤはバタフライ演算用ビットリ
バース信号ＢＢＲの値に関係なく、バタフライ演算用タ
イミング信号ＢＣＮを基準にしてバタフライ演算用ステ
ージ信号ＢＳＴにしたがって決定される。またバタフラ
イ演算用実アドレスＲＢＡＤは、バタフライ演算用仮ア
ドレスＢＡＤに対し、ＬＳＢから２ビット、２ビット、
１ビットとグループ分けしてバタフライ演算用ビットリ
バース信号ＢＢＲの値の回数だけビットリバースを繰り
返したものになる。
【００８７】アドレス選択部１１５は、第１のビットリ
バース回路１１３から出力された入出力用実アドレスＲ
ＤＡＤ及び第２のビットリバース回路１１４から出力さ
れた、バタフライ演算用実アドレスＲＢＡＤを入力と
し、制御部１０６から入力されたＲＡＭ選択信号ＲＳＬ
に従って、一方を第１のＲＡＭ１０１のアドレスとし
て、他方を第２のＲＡＭ１０２のアドレスとして選択出
力する。
バース回路１１３から出力された入出力用実アドレスＲ
ＤＡＤ及び第２のビットリバース回路１１４から出力さ
れた、バタフライ演算用実アドレスＲＢＡＤを入力と
し、制御部１０６から入力されたＲＡＭ選択信号ＲＳＬ
に従って、一方を第１のＲＡＭ１０１のアドレスとし
て、他方を第２のＲＡＭ１０２のアドレスとして選択出
力する。
【００８８】図２０はアドレス選択部１１５の構成を示
す図である。図２０において、６０１〜６０３は選択回
路であり、６１１〜６１４はレジスタである。第１及び
第２のＲＡＭ１０１，１０２のうちアドレス選択部１１
５により入出力用実アドレスＲＤＡＤが出力されるＲＡ
Ｍは、指定されたアドレスＲＤＡＤに格納された出力デ
ータを読み出した後、同一アドレスに入力データを書き
込む。一方、アドレス選択部１１５によりバタフライ演
算用実アドレスＲＢＡＤを出力されるＲＡＭも同様に、
指定されたアドレスＲＢＡＤに格納されたデータをバタ
フライ演算部１０３の入力データとして読み出した後、
同一アドレスにバタフライ演算部１０３の出力データを
書き込む。
す図である。図２０において、６０１〜６０３は選択回
路であり、６１１〜６１４はレジスタである。第１及び
第２のＲＡＭ１０１，１０２のうちアドレス選択部１１
５により入出力用実アドレスＲＤＡＤが出力されるＲＡ
Ｍは、指定されたアドレスＲＤＡＤに格納された出力デ
ータを読み出した後、同一アドレスに入力データを書き
込む。一方、アドレス選択部１１５によりバタフライ演
算用実アドレスＲＢＡＤを出力されるＲＡＭも同様に、
指定されたアドレスＲＢＡＤに格納されたデータをバタ
フライ演算部１０３の入力データとして読み出した後、
同一アドレスにバタフライ演算部１０３の出力データを
書き込む。
【００８９】ただし図１６に示すようにバタフライ演算
部１０３からのデータ出力はデータ入力に対してタイミ
ングが遅れるため、アドレス選択部１１５は図２０に示
すように、バタフライ演算用アドレスＲＢＡＤを所定の
期間保持するためのレジスタ６１１〜６１４を備えてい
る。レジスタ６１１〜６１４はバタフライ演算用タイミ
ング信号ＢＣＮの更新周期に同期して動作し、このよう
なレジスタを４段シリアル接続することによって、アド
レス選択部１１５はバタフライ演算部１１３のデータ出
力がデータ入力に対して遅れる４周期の間、バタフライ
演算用実アドレスＲＢＡＤを保持することができる。選
択回路６０３は、バタフライ演算用実アドレスＲＢＡＤ
及び４周期分遅延されたバタフライ演算用実アドレスＲ
ＢＡＤのいずれか一方をバタフライ演算用アドレス選択
信号ＢＡＤＳＬにしたがって選択出力する。選択回路６
０１及び６０２は、ＲＡＭ選択信号ＲＳＬにしたがっ
て、入出力用実アドレスＲＤＡＤ及び選択回路６０３か
ら出力されたバタフライ演算用実アドレスＲＢＡＤのう
ち、一方を第１のＲＡＭ１０１のアドレスとして、他方
を第２のＲＡＭ１０２のアドレスとして選択出力する。
部１０３からのデータ出力はデータ入力に対してタイミ
ングが遅れるため、アドレス選択部１１５は図２０に示
すように、バタフライ演算用アドレスＲＢＡＤを所定の
期間保持するためのレジスタ６１１〜６１４を備えてい
る。レジスタ６１１〜６１４はバタフライ演算用タイミ
ング信号ＢＣＮの更新周期に同期して動作し、このよう
なレジスタを４段シリアル接続することによって、アド
レス選択部１１５はバタフライ演算部１１３のデータ出
力がデータ入力に対して遅れる４周期の間、バタフライ
演算用実アドレスＲＢＡＤを保持することができる。選
択回路６０３は、バタフライ演算用実アドレスＲＢＡＤ
及び４周期分遅延されたバタフライ演算用実アドレスＲ
ＢＡＤのいずれか一方をバタフライ演算用アドレス選択
信号ＢＡＤＳＬにしたがって選択出力する。選択回路６
０１及び６０２は、ＲＡＭ選択信号ＲＳＬにしたがっ
て、入出力用実アドレスＲＤＡＤ及び選択回路６０３か
ら出力されたバタフライ演算用実アドレスＲＢＡＤのう
ち、一方を第１のＲＡＭ１０１のアドレスとして、他方
を第２のＲＡＭ１０２のアドレスとして選択出力する。
【００９０】図２１及び図２２はアドレス選択部１１５
が出力するＲＡＭアドレスすなわちＲＡＭアドレス生成
部１０５が生成するＲＡＭアドレスを用いたＲＡＭアク
セスタイミングを示すタイミングチャートである。図２
１はデータ入出力におけるＲＡＭのアクセスタイミング
を示す図であり、図２２はバタフライ演算を行う際のＲ
ＡＭのアクセスタイミングを示す図である。図２１，図
２２において、斜線を付した部分は同一アドレスのＲＡ
Ｍアクセスを示す。
が出力するＲＡＭアドレスすなわちＲＡＭアドレス生成
部１０５が生成するＲＡＭアドレスを用いたＲＡＭアク
セスタイミングを示すタイミングチャートである。図２
１はデータ入出力におけるＲＡＭのアクセスタイミング
を示す図であり、図２２はバタフライ演算を行う際のＲ
ＡＭのアクセスタイミングを示す図である。図２１，図
２２において、斜線を付した部分は同一アドレスのＲＡ
Ｍアクセスを示す。
【００９１】図２１に示すように、データ入出力では、
入出力用タイミング信号ＤＣＮの更新周期を半分に分
け、前半を読み出しサイクル、後半を書き込みサイクル
としてＲＡＭアクセスを行う。このとき、入出力用タイ
ミング信号ＤＣＮの一の更新周期におけるデータ読み出
しとデータ書き込みとは、同一アドレスに対して行われ
る。
入出力用タイミング信号ＤＣＮの更新周期を半分に分
け、前半を読み出しサイクル、後半を書き込みサイクル
としてＲＡＭアクセスを行う。このとき、入出力用タイ
ミング信号ＤＣＮの一の更新周期におけるデータ読み出
しとデータ書き込みとは、同一アドレスに対して行われ
る。
【００９２】一方バタフライ演算では、図２２に示すよ
うに、バタフライ演算用タイミング信号ＢＣＮの更新周
期を半分に分け、前半を読み出しサイクル、後半を書き
込みサイクルとしてＲＡＭアクセスを行う。このとき、
バタフライ演算用タイミング信号ＢＣＮの一の更新周期
におけるデータ読み出しと前記一の更新周期から４周期
遅れの更新周期におけるデータ書き込みとが、同一アド
レスに対して行われる。
うに、バタフライ演算用タイミング信号ＢＣＮの更新周
期を半分に分け、前半を読み出しサイクル、後半を書き
込みサイクルとしてＲＡＭアクセスを行う。このとき、
バタフライ演算用タイミング信号ＢＣＮの一の更新周期
におけるデータ読み出しと前記一の更新周期から４周期
遅れの更新周期におけるデータ書き込みとが、同一アド
レスに対して行われる。
【００９３】以上説明したように、本実施形態は、ＲＡ
Ｍをアクセスするアドレスを、基準となるアドレスに対
するビットリバース回数をシンボル毎に変化させること
によって、シンボル毎に変換するものであり、これによ
り、一のシンボルの出力データと次のシンボルの入力デ
ータとにおいてシンボル中の順序を表すインデックスが
共通するデータをＲＡＭの同一アドレスに格納可能にな
る。すなわち、ＲＡＭから一のシンボルの出力データを
読み出した後に同一アドレスに次のシンボルの入力デー
タを書き込むことができ、出力データを読み出した後の
ＲＡＭの空き領域を次のシンボルの入力データを格納す
る入力バッファとして用いることができるので、入力バ
ッファ用ＲＡＭが不要になる。したがって、連続する複
数のシンボルのうち偶数番目のシンボルの処理を第１の
ＲＡＭを用いて行うと共に、奇数番目のシンボルの処理
を第２のＲＡＭを用いて行うようＲＡＭを適宜切り替え
ることによって、２つのＲＡＭによる構成が可能にな
る。
Ｍをアクセスするアドレスを、基準となるアドレスに対
するビットリバース回数をシンボル毎に変化させること
によって、シンボル毎に変換するものであり、これによ
り、一のシンボルの出力データと次のシンボルの入力デ
ータとにおいてシンボル中の順序を表すインデックスが
共通するデータをＲＡＭの同一アドレスに格納可能にな
る。すなわち、ＲＡＭから一のシンボルの出力データを
読み出した後に同一アドレスに次のシンボルの入力デー
タを書き込むことができ、出力データを読み出した後の
ＲＡＭの空き領域を次のシンボルの入力データを格納す
る入力バッファとして用いることができるので、入力バ
ッファ用ＲＡＭが不要になる。したがって、連続する複
数のシンボルのうち偶数番目のシンボルの処理を第１の
ＲＡＭを用いて行うと共に、奇数番目のシンボルの処理
を第２のＲＡＭを用いて行うようＲＡＭを適宜切り替え
ることによって、２つのＲＡＭによる構成が可能にな
る。
【００９４】なお、図１７に示す可変ビットリバース部
１１３，１１４の構成は、サンプル数が固定された場合
におけるものである。一方、高速フーリエ変換装置を通
信機器に用いる場合には、その通信の規格上、数種類の
サンプル数の高速フーリエ変換を実行可能でなければな
らない。本実施形態に係る高速フーリエ変換装置を複数
のサンプル数に対応させるためには、各サンプル数に対
してアドレス生成が可能なように可変ビットリバース部
１１３，１１４を構成する必要がある。言い換えると、
変換パターンが異なる複数の可変ビットリバースを実行
可能な可変ビットリバース回路が求められる。
１１３，１１４の構成は、サンプル数が固定された場合
におけるものである。一方、高速フーリエ変換装置を通
信機器に用いる場合には、その通信の規格上、数種類の
サンプル数の高速フーリエ変換を実行可能でなければな
らない。本実施形態に係る高速フーリエ変換装置を複数
のサンプル数に対応させるためには、各サンプル数に対
してアドレス生成が可能なように可変ビットリバース部
１１３，１１４を構成する必要がある。言い換えると、
変換パターンが異なる複数の可変ビットリバースを実行
可能な可変ビットリバース回路が求められる。
【００９５】例えば、図１７（ａ）に示すような構成を
各サンプル数についてそれぞれ設けることによって、各
サンプル数に対してアドレス生成が可能な可変ビットリ
バース回路を構成することは可能である。ところがこの
場合には、回路規模が膨大になり、ひいてはＲＡＭアド
レス生成部１０５の回路規模の増大につながり、好まし
くない。
各サンプル数についてそれぞれ設けることによって、各
サンプル数に対してアドレス生成が可能な可変ビットリ
バース回路を構成することは可能である。ところがこの
場合には、回路規模が膨大になり、ひいてはＲＡＭアド
レス生成部１０５の回路規模の増大につながり、好まし
くない。
【００９６】そこで、本実施形態では、変換パターンの
異なる複数の可変ビットリバースを小規模な回路で実現
する可変ビットリバース回路の構成を示すことにする。
異なる複数の可変ビットリバースを小規模な回路で実現
する可変ビットリバース回路の構成を示すことにする。
【００９７】図２３は第１および第２の可変ビットリバ
ース部１１３，１１４の構成の他の例を示す図であり、
変換パターンの異なる複数の可変ビットリバースを小規
模な回路で実現する可変ビットリバース回路を示す回路
図である。具体的には、図２３に示す可変ビットリバー
ス回路は、サンプル数Ｎ＝４，８，１６，３２に対して
それぞれ可変ビットリバースを実行可能なように構成さ
れている。図２３において、７０１〜７０４はビットリ
バース回路（ＢＲ）、７１１はビット交換手段としての
ビット交換回路（ＢＣ）、７２１はビットシフト手段と
してのバレルシフタ（ＢＳ）である。
ース部１１３，１１４の構成の他の例を示す図であり、
変換パターンの異なる複数の可変ビットリバースを小規
模な回路で実現する可変ビットリバース回路を示す回路
図である。具体的には、図２３に示す可変ビットリバー
ス回路は、サンプル数Ｎ＝４，８，１６，３２に対して
それぞれ可変ビットリバースを実行可能なように構成さ
れている。図２３において、７０１〜７０４はビットリ
バース回路（ＢＲ）、７１１はビット交換手段としての
ビット交換回路（ＢＣ）、７２１はビットシフト手段と
してのバレルシフタ（ＢＳ）である。
【００９８】図２４は図２３に示す可変ビットリバース
回路を構成する各回路の構成を示す回路図であり、同図
中、（ａ）はビットリバース回路ＢＲの構成を、（ｂ）
はビット交換回路ＢＣの構成を、（ｃ）はバレルシフタ
ＢＳの構成を、それぞれ示している。
回路を構成する各回路の構成を示す回路図であり、同図
中、（ａ）はビットリバース回路ＢＲの構成を、（ｂ）
はビット交換回路ＢＣの構成を、（ｃ）はバレルシフタ
ＢＳの構成を、それぞれ示している。
【００９９】図２３に示すように、各ビットリバース回
路７０１〜７０４はビットリバース制御信号ＢＲＳＥＬ
の各ビットによって制御される。そして図２４（ａ）に
示すように、各ビットリバース回路７０１〜７０４は、
ビットリバース制御信号ＢＲＳＥＬの対応するビット
が、“０”のときは入力データをスルーしてそのまま出
力する一方、“１”のときは図９に示すようなサンプル
数Ｎ＝３２の場合の基数４×２時間間引き方法における
ビットリバースを行う。動作の切替はビットリバース制
御信号ＢＲＳＥＬに従いセレクタ８０１によって行われ
る。
路７０１〜７０４はビットリバース制御信号ＢＲＳＥＬ
の各ビットによって制御される。そして図２４（ａ）に
示すように、各ビットリバース回路７０１〜７０４は、
ビットリバース制御信号ＢＲＳＥＬの対応するビット
が、“０”のときは入力データをスルーしてそのまま出
力する一方、“１”のときは図９に示すようなサンプル
数Ｎ＝３２の場合の基数４×２時間間引き方法における
ビットリバースを行う。動作の切替はビットリバース制
御信号ＢＲＳＥＬに従いセレクタ８０１によって行われ
る。
【０１００】また、ビット交換回路７１１はビット交換
制御信号ＢＣＳＥＬによって制御される。そして図２４
（ｂ）に示すように、ビット交換制御信号ＢＣＳＥＬが
“０”のときは入力データをスルーしてそのまま出力す
る一方、“１”のときは入力データのビットを上下入れ
替えて出力する。動作の切替はビット交換制御信号ＢＣ
ＳＥＬに従いセレクタ８０２によって行われる。
制御信号ＢＣＳＥＬによって制御される。そして図２４
（ｂ）に示すように、ビット交換制御信号ＢＣＳＥＬが
“０”のときは入力データをスルーしてそのまま出力す
る一方、“１”のときは入力データのビットを上下入れ
替えて出力する。動作の切替はビット交換制御信号ＢＣ
ＳＥＬに従いセレクタ８０２によって行われる。
【０１０１】さらに、バレルシフタ７２１はシフト制御
信号ＢＳＳＥＬ（２ビット）によって制御され、図２４
（ｃ）に示すように、シフト制御信号ＢＳＳＥＬの下位
ビットによって切替制御されるセレクタ８０３と上位ビ
ットによって切替制御されるセレクタ８０４とが直列接
続されてなる。セレクタ８０３は、シフト制御信号ＢＳ
ＳＥＬの下位ビットが“０”のときは入力データをスル
ーしてそのまま出力し、“１”のときは入力データを１
ビット右シフトする。セレクタ８０４は、シフト制御信
号ＢＳＳＥＬの上位ビットが“０”のときは入力データ
をスルーしてそのまま出力し、“１”のときは入力デー
タを２ビット右シフトする。このような動作により、バ
レルシフタ７２１に入力されたデータは、シフト制御信
号ＢＳＳＥＬが、“００”のときはそのまま、“０１”
のときは１ビット右シフトされ、“１０”のときは２ビ
ット右シフトされ、“１１”のときは３ビット右シフト
され、出力される。
信号ＢＳＳＥＬ（２ビット）によって制御され、図２４
（ｃ）に示すように、シフト制御信号ＢＳＳＥＬの下位
ビットによって切替制御されるセレクタ８０３と上位ビ
ットによって切替制御されるセレクタ８０４とが直列接
続されてなる。セレクタ８０３は、シフト制御信号ＢＳ
ＳＥＬの下位ビットが“０”のときは入力データをスル
ーしてそのまま出力し、“１”のときは入力データを１
ビット右シフトする。セレクタ８０４は、シフト制御信
号ＢＳＳＥＬの上位ビットが“０”のときは入力データ
をスルーしてそのまま出力し、“１”のときは入力デー
タを２ビット右シフトする。このような動作により、バ
レルシフタ７２１に入力されたデータは、シフト制御信
号ＢＳＳＥＬが、“００”のときはそのまま、“０１”
のときは１ビット右シフトされ、“１０”のときは２ビ
ット右シフトされ、“１１”のときは３ビット右シフト
され、出力される。
【０１０２】図２５は図２３に示す可変ビットリバース
回路の各制御信号の設定値を示す図であり、同図中、
（ａ）はサンプル数Ｎ＝３２、（ｂ）はサンプル数Ｎ＝
１６、（ｃ）はサンプル数Ｎ＝８、（ｄ）はサンプル数
Ｎ＝４の場合における各制御信号の設定値を示してい
る。
回路の各制御信号の設定値を示す図であり、同図中、
（ａ）はサンプル数Ｎ＝３２、（ｂ）はサンプル数Ｎ＝
１６、（ｃ）はサンプル数Ｎ＝８、（ｄ）はサンプル数
Ｎ＝４の場合における各制御信号の設定値を示してい
る。
【０１０３】ビットリバース制御信号ＢＲＳＥＬはビッ
トリバース回数に応じて変化し、ビットリバース回路７
０１〜７０４のうち入力側からビットリバース回数分の
もののみがビットリバースを行うように、値が設定され
る。例えばサンプル数Ｎ＝３２の場合は、図２５（ａ）
に示すように、ビットリバース制御信号ＢＲＳＥＬは、
ビットリバース回数が１のときはビットリバース回路７
０１のみがビットリバースを行うよう“０００１”に設
定され、またビットリバース回数が３のときはビットリ
バース回路７０１〜７０３のみがビットリバースを行う
よう“０１１１”に設定される。
トリバース回数に応じて変化し、ビットリバース回路７
０１〜７０４のうち入力側からビットリバース回数分の
もののみがビットリバースを行うように、値が設定され
る。例えばサンプル数Ｎ＝３２の場合は、図２５（ａ）
に示すように、ビットリバース制御信号ＢＲＳＥＬは、
ビットリバース回数が１のときはビットリバース回路７
０１のみがビットリバースを行うよう“０００１”に設
定され、またビットリバース回数が３のときはビットリ
バース回路７０１〜７０３のみがビットリバースを行う
よう“０１１１”に設定される。
【０１０４】ビット交換制御信号ＢＣＳＥＬはサンプル
数Ｎ＝８の場合のみビットリバース回数に応じて変化
し、ビットリバース回路７０１がビットリバースを行う
ときのみ“１”に設定される。すなわち、ビット交換回
路７１１は、サンプル数Ｎ＝８の場合であってビットリ
バース回数が１または２のときのみビット交換を行う。
数Ｎ＝８の場合のみビットリバース回数に応じて変化
し、ビットリバース回路７０１がビットリバースを行う
ときのみ“１”に設定される。すなわち、ビット交換回
路７１１は、サンプル数Ｎ＝８の場合であってビットリ
バース回数が１または２のときのみビット交換を行う。
【０１０５】シフト制御信号ＢＳＳＥＬはサンプル数Ｎ
＝３２以外の場合において、ビットリバース回数が奇数
のとき“００”以外の値になる。またその値は、サンプ
ル数に応じて設定される。サンプル数Ｎ＝１６のときは
図２５（ｂ）に示すように“０１”になり、サンプル数
Ｎ＝８のときは図２５（ｃ）に示すように“１０”にな
り、サンプル数Ｎ＝４のときは図２５（ｄ）に示すよう
に“１１”になる。すなわちバレルシフタ７２１は、サ
ンプル数Ｎ＝１６の場合はビットリバース回数が１のと
きデータを１ビット右シフトし、サンプル数Ｎ＝８の場
合はビットリバース回数が１のときデータを２ビット右
シフトし、サンプル数Ｎ＝４の場合はビットリバース回
数が１のときデータを３ビット右シフトする。
＝３２以外の場合において、ビットリバース回数が奇数
のとき“００”以外の値になる。またその値は、サンプ
ル数に応じて設定される。サンプル数Ｎ＝１６のときは
図２５（ｂ）に示すように“０１”になり、サンプル数
Ｎ＝８のときは図２５（ｃ）に示すように“１０”にな
り、サンプル数Ｎ＝４のときは図２５（ｄ）に示すよう
に“１１”になる。すなわちバレルシフタ７２１は、サ
ンプル数Ｎ＝１６の場合はビットリバース回数が１のと
きデータを１ビット右シフトし、サンプル数Ｎ＝８の場
合はビットリバース回数が１のときデータを２ビット右
シフトし、サンプル数Ｎ＝４の場合はビットリバース回
数が１のときデータを３ビット右シフトする。
【０１０６】図２３に示す可変ビットリバース回路の動
作について、サンプル数Ｎ＝８の場合を例にとって説明
する。この場合の可変ビットリバースは図１０に示すよ
うに、ビットリバース前の仮アドレスａ2 ａ1 ａ0 か
ら、実アドレスとして、ａ2 ａ1 ａ0 （ビットリバース
回数＝０），ａ1 ａ0 ａ2 （ビットリバース回数＝
１），ａ0 ａ2 ａ1 （ビットリバース回数＝２）を生成
するものである。
作について、サンプル数Ｎ＝８の場合を例にとって説明
する。この場合の可変ビットリバースは図１０に示すよ
うに、ビットリバース前の仮アドレスａ2 ａ1 ａ0 か
ら、実アドレスとして、ａ2 ａ1 ａ0 （ビットリバース
回数＝０），ａ1 ａ0 ａ2 （ビットリバース回数＝
１），ａ0 ａ2 ａ1 （ビットリバース回数＝２）を生成
するものである。
【０１０７】図２６はサンプル数Ｎ＝８の場合の図２３
に示す可変ビットリバース回路の動作を示す図であり、
同図中、（ａ）はビットリバース回数が１のとき、
（ｂ）はビットリバース回数が２のときの動作を示して
いる。
に示す可変ビットリバース回路の動作を示す図であり、
同図中、（ａ）はビットリバース回数が１のとき、
（ｂ）はビットリバース回数が２のときの動作を示して
いる。
【０１０８】ビットリバース回数が１のときは、図２６
（ａ）に示すように、ビット交換、ビットリバース、お
よび２ビットシフトが行われる。すなわち、ビット交換
制御信号ＢＣＳＥＬが“１”になるのでビット交換回路
７１１によってビット交換が行われ、ビットリバース制
御信号ＢＲＳＥＬが“０００１”になるのでビットリバ
ース回路７０１のみによってビットリバースが行われ、
さらに、ビットシフト制御信号ＢＳＳＥＬが“１０”に
なるのでバレルシフタ７２１によって２ビットのビット
シフトが行われる。このような動作によって生成された
ビット列の下位３ビットが有効アドレスとなり、アドレ
スａ2 ａ1 ａ0 から実アドレスとしてａ1 ａ0 ａ2 が生
成される。
（ａ）に示すように、ビット交換、ビットリバース、お
よび２ビットシフトが行われる。すなわち、ビット交換
制御信号ＢＣＳＥＬが“１”になるのでビット交換回路
７１１によってビット交換が行われ、ビットリバース制
御信号ＢＲＳＥＬが“０００１”になるのでビットリバ
ース回路７０１のみによってビットリバースが行われ、
さらに、ビットシフト制御信号ＢＳＳＥＬが“１０”に
なるのでバレルシフタ７２１によって２ビットのビット
シフトが行われる。このような動作によって生成された
ビット列の下位３ビットが有効アドレスとなり、アドレ
スａ2 ａ1 ａ0 から実アドレスとしてａ1 ａ0 ａ2 が生
成される。
【０１０９】ビットリバース回数が２のときは、図２６
（ｂ）に示すように、ビット交換、および２回のビット
リバースが行われる。すなわち、ビット交換制御信号Ｂ
ＣＳＥＬが“１”になるのでビット交換回路７１１によ
ってビット交換が行われ、ビットリバース制御信号ＢＲ
ＳＥＬが“００１１”になるのでビットリバース回路７
０１，７０２によってビットリバースが行われる。一
方、ビットシフト制御信号ＢＳＳＥＬは“００”になる
のでバレルシフタ７２１によるビットシフトは行われな
い。このような動作によって生成されたビット列の下位
３ビットが有効アドレスとなり、仮アドレスａ2 ａ1 ａ
0 から実アドレスとしてａ0 ａ2 ａ1 が生成される。
（ｂ）に示すように、ビット交換、および２回のビット
リバースが行われる。すなわち、ビット交換制御信号Ｂ
ＣＳＥＬが“１”になるのでビット交換回路７１１によ
ってビット交換が行われ、ビットリバース制御信号ＢＲ
ＳＥＬが“００１１”になるのでビットリバース回路７
０１，７０２によってビットリバースが行われる。一
方、ビットシフト制御信号ＢＳＳＥＬは“００”になる
のでバレルシフタ７２１によるビットシフトは行われな
い。このような動作によって生成されたビット列の下位
３ビットが有効アドレスとなり、仮アドレスａ2 ａ1 ａ
0 から実アドレスとしてａ0 ａ2 ａ1 が生成される。
【０１１０】サンプル数Ｎ＝８の場合においてビットリ
バース回数が１または２のときは、ビット交換を行わな
ければ、誤った実アドレスが生成されることになる。図
２７はビット交換なしの場合の動作を示す図であり、ビ
ットリバース回数が１のときは、（ａ）に示すように実
アドレスとしてａ1 ａ0 ａ3 が生成され、ビットリバー
ス回数が２のときは、（ｂ）に示すように実アドレスと
してａ0 ａ3 ａ1 が生成され、ともに誤動作となる。
バース回数が１または２のときは、ビット交換を行わな
ければ、誤った実アドレスが生成されることになる。図
２７はビット交換なしの場合の動作を示す図であり、ビ
ットリバース回数が１のときは、（ａ）に示すように実
アドレスとしてａ1 ａ0 ａ3 が生成され、ビットリバー
ス回数が２のときは、（ｂ）に示すように実アドレスと
してａ0 ａ3 ａ1 が生成され、ともに誤動作となる。
【０１１１】本実施形態に係る可変ビットリバース回路
を一般的に拡張した場合の、構成方法および制御方法に
ついて説明する。ここでの説明では、次のような変数を
用いる。 Ｎ（ｉ） … 対応するサンプル数 ただし、Ｎ（ｉ）＝２i （ｉは正の整数：Ｍmin ≦ｉ≦Ｍmax ) Ｒmax （ｉ）… サンプル数Ｎ（ｉ）における最大ビッ
トリバース回数 ＡＤ［０］〜ＡＤ［Ｍmax −１］ … 可変ビットリバースを行うアドレス
を一般的に拡張した場合の、構成方法および制御方法に
ついて説明する。ここでの説明では、次のような変数を
用いる。 Ｎ（ｉ） … 対応するサンプル数 ただし、Ｎ（ｉ）＝２i （ｉは正の整数：Ｍmin ≦ｉ≦Ｍmax ) Ｒmax （ｉ）… サンプル数Ｎ（ｉ）における最大ビッ
トリバース回数 ＡＤ［０］〜ＡＤ［Ｍmax −１］ … 可変ビットリバースを行うアドレス
【０１１２】＜構成方法＞ ・ビットリバース回路ＢＲ サンプル数Ｎ（Ｍbr）の可変ビットリバースが可能にな
るだけの段数を設ける。ここで、 Ｍbr＝Ｍmax （Ｍmax が奇数のとき） Ｍbr＝Ｍmax ＋１ （Ｍmax が偶数のとき） とする。すなわち、Ｍbrは常に奇数となる。したがっ
て、 ＢＲの段数＝Ｒmax （Ｍbr） ＝Ｍbr−１ となる。 ・ビット交換回路ＢＣ ＡＤ［ｍ］、ＡＤ［ｍ−１］（ｍはＭbr以外の奇数）の
ビット位置において、（（ｍ−１）／２）個のビット交
換回路を、入力側から、ビットリバース回路ＢＲの２段
おきに挿入する。 ・バレルシフタＢＳ ビットリバース回路ＢＲの最終段の次に、最大シフト数
が（Ｍmax −Ｍmin ）のバレルシフタＢＳを設ける。
るだけの段数を設ける。ここで、 Ｍbr＝Ｍmax （Ｍmax が奇数のとき） Ｍbr＝Ｍmax ＋１ （Ｍmax が偶数のとき） とする。すなわち、Ｍbrは常に奇数となる。したがっ
て、 ＢＲの段数＝Ｒmax （Ｍbr） ＝Ｍbr−１ となる。 ・ビット交換回路ＢＣ ＡＤ［ｍ］、ＡＤ［ｍ−１］（ｍはＭbr以外の奇数）の
ビット位置において、（（ｍ−１）／２）個のビット交
換回路を、入力側から、ビットリバース回路ＢＲの２段
おきに挿入する。 ・バレルシフタＢＳ ビットリバース回路ＢＲの最終段の次に、最大シフト数
が（Ｍmax −Ｍmin ）のバレルシフタＢＳを設ける。
【０１１３】図２８は、前記のような構成方法によって
構成した、本実施形態に係るサンプル数Ｎ＝２i （２≦
ｉ≦１１）に対応可能な可変ビットリバース回路の構成
図である。
構成した、本実施形態に係るサンプル数Ｎ＝２i （２≦
ｉ≦１１）に対応可能な可変ビットリバース回路の構成
図である。
【０１１４】＜制御方法＞ ・ビットリバース回路ＢＲ 入力側からビットリバース回数分のビットリバース回路
ＢＲを、動作させる。 ・ビット交換回路ＢＣ サンプル数Ｎ（ｍ）（ｍはＭbr以外の奇数）の場合にお
いてビットリバース回数が０以外のとき、ＡＤ［ｍ］、
ＡＤ［ｍ−１］のビット位置のビット交換回路ＢＣを、
動作するビットリバース回路ＢＲよりも入力側にあるも
ののみ、動作させる。 ・バレルシフタＢＳ サンプル数Ｎ（ｎ）の場合において、ビットリバース回
数が奇数のとき、（Ｍmax −ｎ）ビットだけ右シフト動
作をさせる。
ＢＲを、動作させる。 ・ビット交換回路ＢＣ サンプル数Ｎ（ｍ）（ｍはＭbr以外の奇数）の場合にお
いてビットリバース回数が０以外のとき、ＡＤ［ｍ］、
ＡＤ［ｍ−１］のビット位置のビット交換回路ＢＣを、
動作するビットリバース回路ＢＲよりも入力側にあるも
ののみ、動作させる。 ・バレルシフタＢＳ サンプル数Ｎ（ｎ）の場合において、ビットリバース回
数が奇数のとき、（Ｍmax −ｎ）ビットだけ右シフト動
作をさせる。
【０１１５】（第２の実施形態） 以下、本発明の第２の実施形態について図面を参照しな
がら説明する。
がら説明する。
【０１１６】図２９は本発明の第２の実施形態に係る高
速フーリエ変換装置の構成を示すブロック図である。本
実施形態に係る高速フーリエ変換装置は、図１に示す第
１の実施形態に係る高速フーリエ変換装置とＲＡＭアド
レス生成部の内部構成及び制御信号の一部が異なるだけ
なので、図２９ではＲＡＭアドレス生成部２０５及び制
御部２０６のみを示している。本実施形態に係る高速フ
ーリエ変換装置は、図１の構成において、ＲＡＭアドレ
ス生成部１０５及び制御部１０６を図２９に示すＲＡＭ
アドレス生成部２０５及び制御部２０６に置き換えたも
のになる。バタフライ演算部１０３，回転子生成部１０
４、ＲＡＭアドレス生成部２０５、制御部２０６、並び
に第１および第２のデータ選択部１２１，１２２によっ
て、ＦＦＴ処理部が構成されている。
速フーリエ変換装置の構成を示すブロック図である。本
実施形態に係る高速フーリエ変換装置は、図１に示す第
１の実施形態に係る高速フーリエ変換装置とＲＡＭアド
レス生成部の内部構成及び制御信号の一部が異なるだけ
なので、図２９ではＲＡＭアドレス生成部２０５及び制
御部２０６のみを示している。本実施形態に係る高速フ
ーリエ変換装置は、図１の構成において、ＲＡＭアドレ
ス生成部１０５及び制御部１０６を図２９に示すＲＡＭ
アドレス生成部２０５及び制御部２０６に置き換えたも
のになる。バタフライ演算部１０３，回転子生成部１０
４、ＲＡＭアドレス生成部２０５、制御部２０６、並び
に第１および第２のデータ選択部１２１，１２２によっ
て、ＦＦＴ処理部が構成されている。
【０１１７】図２９に示す本実施形態に係るＲＡＭアド
レス生成部２０５が図１に示す第１の実施形態に係るＲ
ＡＭアドレス生成部１０５と異なるのは、第１及び第２
の可変ビットリバース部１１３，１１４の前段にアドレ
ス選択部２１５を備えた点である。
レス生成部２０５が図１に示す第１の実施形態に係るＲ
ＡＭアドレス生成部１０５と異なるのは、第１及び第２
の可変ビットリバース部１１３，１１４の前段にアドレ
ス選択部２１５を備えた点である。
【０１１８】入出力アドレス生成部１１１は入出力用タ
イミング信号ＤＣＮを入力とし、入出力用仮アドレスＤ
ＡＤを生成出力する。一方、バタフライアドレス生成部
１１２はバタフライ演算用タイミング信号ＢＣＮ及びバ
タフライ演算用ステージ信号ＢＳＴを入力とし、バタフ
ライ演算用仮アドレスＢＡＤを生成出力する。これらの
動作は第１の実施形態と同様である。
イミング信号ＤＣＮを入力とし、入出力用仮アドレスＤ
ＡＤを生成出力する。一方、バタフライアドレス生成部
１１２はバタフライ演算用タイミング信号ＢＣＮ及びバ
タフライ演算用ステージ信号ＢＳＴを入力とし、バタフ
ライ演算用仮アドレスＢＡＤを生成出力する。これらの
動作は第１の実施形態と同様である。
【０１１９】アドレス選択部２１５は入出力アドレス生
成部１１１から出力された入出力用仮アドレスＤＡＤ及
びバタフライアドレス生成部１１２から出力されたバタ
フライ演算用仮アドレスＢＡＤを入力とし、ＲＡＭ選択
信号ＲＳＬにしたがって、一方を第１のＲＡＭ１０１の
仮アドレスとして、他方を第２のＲＡＭ１０２の仮アド
レスとして選択出力する。
成部１１１から出力された入出力用仮アドレスＤＡＤ及
びバタフライアドレス生成部１１２から出力されたバタ
フライ演算用仮アドレスＢＡＤを入力とし、ＲＡＭ選択
信号ＲＳＬにしたがって、一方を第１のＲＡＭ１０１の
仮アドレスとして、他方を第２のＲＡＭ１０２の仮アド
レスとして選択出力する。
【０１２０】第１の可変ビットリバース部１１３はアド
レス選択部２１５から出力された第１のＲＡＭ１０１の
仮アドレスに対し、制御部２０６から出力された第１の
ＲＡＭ用ビットリバース信号ＲＢＲ０によって指示され
た回数のビットリバースを行い、第１のＲＡＭ１０１の
実アドレスとして出力する。一方、第２の可変ビットリ
バース部１１４はアドレス選択部２１５から出力された
第２のＲＡＭ１０２の仮アドレスに対し、制御部２０６
から出力された第２のＲＡＭ用ビットリバース信号ＲＢ
Ｒ１によって指示された回数のビットリバースを行い、
第２のＲＡＭ１０２の実アドレスとして出力する。
レス選択部２１５から出力された第１のＲＡＭ１０１の
仮アドレスに対し、制御部２０６から出力された第１の
ＲＡＭ用ビットリバース信号ＲＢＲ０によって指示され
た回数のビットリバースを行い、第１のＲＡＭ１０１の
実アドレスとして出力する。一方、第２の可変ビットリ
バース部１１４はアドレス選択部２１５から出力された
第２のＲＡＭ１０２の仮アドレスに対し、制御部２０６
から出力された第２のＲＡＭ用ビットリバース信号ＲＢ
Ｒ１によって指示された回数のビットリバースを行い、
第２のＲＡＭ１０２の実アドレスとして出力する。
【０１２１】したがって、本実施形態に係る高速フーリ
エ変換装置においても第１実施形態と実質的には同様に
ＲＡＭアドレスの指定が行われる。
エ変換装置においても第１実施形態と実質的には同様に
ＲＡＭアドレスの指定が行われる。
【０１２２】図３０は制御部２０６が生成する第１のＲ
ＡＭ用ビットリバース信号ＲＢＲ０及び第２のＲＡＭ用
ビットリバース信号ＲＢＲ１と第１及び第２のＲＡＭ１
０１，１０２（ＲＡＭ＃０，ＲＡＭ＃１）の動作との関
係を示すタイミングチャートである。第１実施形態と同
様に最大ビットリバース回数をＲmax とすると、第２の
ＲＡＭ用ビットリバース信号ＲＢＲ１は０からＲmax ま
で巡回するように更新され、第１のＲＡＭ用ビットリバ
ース信号ＲＢＲ０は第２のＲＡＭ用ビットリバース信号
ＲＢＲ１から１シンボル期間遅れて０からＲmax まで巡
回するように更新される。また、第１及び第２のＲＡＭ
１０１，１０２は、データ入出力及びバタフライ演算を
交互に繰り返し行う。
ＡＭ用ビットリバース信号ＲＢＲ０及び第２のＲＡＭ用
ビットリバース信号ＲＢＲ１と第１及び第２のＲＡＭ１
０１，１０２（ＲＡＭ＃０，ＲＡＭ＃１）の動作との関
係を示すタイミングチャートである。第１実施形態と同
様に最大ビットリバース回数をＲmax とすると、第２の
ＲＡＭ用ビットリバース信号ＲＢＲ１は０からＲmax ま
で巡回するように更新され、第１のＲＡＭ用ビットリバ
ース信号ＲＢＲ０は第２のＲＡＭ用ビットリバース信号
ＲＢＲ１から１シンボル期間遅れて０からＲmax まで巡
回するように更新される。また、第１及び第２のＲＡＭ
１０１，１０２は、データ入出力及びバタフライ演算を
交互に繰り返し行う。
【０１２３】以上のような構成によって、第１実施形態
と同様の動作を実現することができ、第１の実施形態と
同様の効果を得ることができる。
と同様の動作を実現することができ、第１の実施形態と
同様の効果を得ることができる。
【０１２４】（第３の実施形態） 以下、本発明の第３の実施形態について図面を参照しな
がら説明する。
がら説明する。
【０１２５】図３１は本発明の第３の実施形態を示す高
速フーリエ変換装置の構成を示すブロック図である。図
１に示す第１の実施形態に係る高速フーリエ変換装置と
異なるのは、ＲＡＭアドレス生成部３０５が可変ビット
リバース部を備えておらず、代わりにバタフライ演算部
３０３が時間間引き方法によるバタフライ演算に加え周
波数間引き方法によるバタフライ演算を行う機能も備え
た点である。
速フーリエ変換装置の構成を示すブロック図である。図
１に示す第１の実施形態に係る高速フーリエ変換装置と
異なるのは、ＲＡＭアドレス生成部３０５が可変ビット
リバース部を備えておらず、代わりにバタフライ演算部
３０３が時間間引き方法によるバタフライ演算に加え周
波数間引き方法によるバタフライ演算を行う機能も備え
た点である。
【０１２６】本実施形態では、時間間引き方法によるバ
タフライ演算を用いた高速フーリエ変換と周波数間引き
方法によるバタフライ演算を用いた高速フーリエ変換と
をシンボル毎に交互に行う。時間間引き方法と周波数間
引き方法とは高速フーリエ変換としては等価であるが、
入力データの順序と出力データの順序との関係が対称に
なる。本実施形態はこのことを利用して、時間間引き方
法と周波数間引き方法とを交互に行うことによりデータ
並び替えを不要にするものである。
タフライ演算を用いた高速フーリエ変換と周波数間引き
方法によるバタフライ演算を用いた高速フーリエ変換と
をシンボル毎に交互に行う。時間間引き方法と周波数間
引き方法とは高速フーリエ変換としては等価であるが、
入力データの順序と出力データの順序との関係が対称に
なる。本実施形態はこのことを利用して、時間間引き方
法と周波数間引き方法とを交互に行うことによりデータ
並び替えを不要にするものである。
【０１２７】図３１において、３０３はバタフライ演算
部であり、周波数間引き方法によるバタフライ演算を行
う周波数間引き演算部３４１、時間間引き方法によるバ
タフライ演算を行う時間間引き演算部３４２、及び制御
部３０６から供給された間引き方法切替信号ＴＳＬにし
たがって周波数間引き演算部３４１及び時間間引き演算
部３４２の演算結果のうちいずれか一方を選択出力する
選択回路３４３を備えている。３０４は時間間引き方法
又は周波数間引き方法によるバタフライ演算で用いる回
転子を生成する回転子生成部である。３０５は第１及び
第２のＲＡＭ１０１，１０２を制御するためのアドレス
を生成するＲＡＭアドレス生成部である。図３１におい
て、図１と同一の機能を有するものには同一の符号を付
してここではその詳細な説明を省略する。バタフライ演
算部３０３，回転子生成部３０４、ＲＡＭアドレス生成
部３０５、制御部３０６、並びに第１および第２のデー
タ選択部１２１，１２２によって、ＦＦＴ処理部が構成
されている。
部であり、周波数間引き方法によるバタフライ演算を行
う周波数間引き演算部３４１、時間間引き方法によるバ
タフライ演算を行う時間間引き演算部３４２、及び制御
部３０６から供給された間引き方法切替信号ＴＳＬにし
たがって周波数間引き演算部３４１及び時間間引き演算
部３４２の演算結果のうちいずれか一方を選択出力する
選択回路３４３を備えている。３０４は時間間引き方法
又は周波数間引き方法によるバタフライ演算で用いる回
転子を生成する回転子生成部である。３０５は第１及び
第２のＲＡＭ１０１，１０２を制御するためのアドレス
を生成するＲＡＭアドレス生成部である。図３１におい
て、図１と同一の機能を有するものには同一の符号を付
してここではその詳細な説明を省略する。バタフライ演
算部３０３，回転子生成部３０４、ＲＡＭアドレス生成
部３０５、制御部３０６、並びに第１および第２のデー
タ選択部１２１，１２２によって、ＦＦＴ処理部が構成
されている。
【０１２８】以上のように構成された本実施形態に係る
高速フーリエ変換装置は、第１実施形態と同様に、２つ
のＲＡＭ１０１、１０２のうち一方を用いて偶数番目の
シンボルの高速フーリエ変換を行い、他方を用いて奇数
番目の高速フーリエ変換を行う。
高速フーリエ変換装置は、第１実施形態と同様に、２つ
のＲＡＭ１０１、１０２のうち一方を用いて偶数番目の
シンボルの高速フーリエ変換を行い、他方を用いて奇数
番目の高速フーリエ変換を行う。
【０１２９】データの並び替えを行わずにシンボル入力
と２つ前のシンボル出力のオーバーラップを実現するた
め、第１及び第２の実施形態では可変ビットリバースに
よりＲＡＭアドレスをシンボル毎に更新していたが、本
実施形態では、時間間引き方法によるバタフライ演算と
周波数間引き方法によるバタフライ演算とをシンボル毎
に交互に行うようにバタフライ演算部を制御する。
と２つ前のシンボル出力のオーバーラップを実現するた
め、第１及び第２の実施形態では可変ビットリバースに
よりＲＡＭアドレスをシンボル毎に更新していたが、本
実施形態では、時間間引き方法によるバタフライ演算と
周波数間引き方法によるバタフライ演算とをシンボル毎
に交互に行うようにバタフライ演算部を制御する。
【０１３０】図３２は高速フーリエ変換アルゴリズムの
一例として、基数２の時間間引き方法及び周波数間引き
方法を示すシグナルフローグラフである。同図中、
（ａ）は基数２時間間引き方法、（ｂ）は基数２周波数
間引き方法を示しており、共にサンプル数Ｎ＝８の場合
のシグナルフローグラフである。図３２（ａ）に示すよ
うに基数２時間間引き方法では、入力データｘ(j) のイ
ンデックスが上からｊ＝０，４，２，６…となるとき出
力データＸ(j) のインデックスが上からｊ＝０，１，
２，３…と昇順になる。一方、図３２（ｂ）に示すよう
に周波数間引き方法では、入力データｘ(j) のインデッ
クスを図３２（ａ）に示す時間間引き方法における出力
データに合わせて上からｊ＝０，１，２，３…と昇順に
すると、出力データＸ(j) のインデックスは上からｊ＝
０，４，２，６…となり、図３２（ａ）に示す時間間引
き方法における入力データと一致する。すなわち、周波
数間引き方法における入力データ及び出力データの順序
は、時間間引き方法における出力データ及び入力データ
の順序と一致する。
一例として、基数２の時間間引き方法及び周波数間引き
方法を示すシグナルフローグラフである。同図中、
（ａ）は基数２時間間引き方法、（ｂ）は基数２周波数
間引き方法を示しており、共にサンプル数Ｎ＝８の場合
のシグナルフローグラフである。図３２（ａ）に示すよ
うに基数２時間間引き方法では、入力データｘ(j) のイ
ンデックスが上からｊ＝０，４，２，６…となるとき出
力データＸ(j) のインデックスが上からｊ＝０，１，
２，３…と昇順になる。一方、図３２（ｂ）に示すよう
に周波数間引き方法では、入力データｘ(j) のインデッ
クスを図３２（ａ）に示す時間間引き方法における出力
データに合わせて上からｊ＝０，１，２，３…と昇順に
すると、出力データＸ(j) のインデックスは上からｊ＝
０，４，２，６…となり、図３２（ａ）に示す時間間引
き方法における入力データと一致する。すなわち、周波
数間引き方法における入力データ及び出力データの順序
は、時間間引き方法における出力データ及び入力データ
の順序と一致する。
【０１３１】図３３は本実施形態におけるＲＡＭ間デー
タ転送の一例を示す図であり、時間間引き方法と周波数
間引き方法とをシンボル毎に交互に行う場合のＲＡＭ間
データ転送を示すものである。図３３に示す例はサンプ
ル数Ｎ＝８の場合のものであり、２つのＲＡＭ１０１，
１０２のうちの一方のＲＡＭについて示している。
タ転送の一例を示す図であり、時間間引き方法と周波数
間引き方法とをシンボル毎に交互に行う場合のＲＡＭ間
データ転送を示すものである。図３３に示す例はサンプ
ル数Ｎ＝８の場合のものであり、２つのＲＡＭ１０１，
１０２のうちの一方のＲＡＭについて示している。
【０１３２】図３３において、ＦＦＴ処理[i] では時間
間引き方法によるバタフライ演算を行い、ＦＦＴ処理[i
+2] では周波数間引き方法によるバタフライ演算を行
う。図３３に示すように、時間間引き方法によるバタフ
ライ演算と周波数間引き方法によるバタフライ演算とを
交互に行うことにより、時間間引き方法によるバタフラ
イ演算（ＦＦＴ処理[i] ）の出力データＸ(J) の順序と
周波数間引き方法によるバタフライ演算（ＦＦＴ処理[i
+2] ）の入力データｘ(j) の順序とが一致すると共に、
周波数間引き方法によるバタフライ演算（ＦＦＴ処理[i
+2] ）の出力データＸ(j) の順序と時間間引き方法によ
るバタフライ演算（ＦＦＴ処理[i] ）の入力データｘ
(J) の順序とが一致するので、各ＦＦＴ処理の出力デー
タと次のＦＦＴ処理の入力データとの順序が一致する。
したがって、各ＦＦＴ処理の出力データＸ(k) の読み出
しアドレスと次のＦＦＴ処理の入力データｘ（k)の書き
込みアドレスとは同一になる。これにより、ＦＦＴ処理
の出力データＸ(k) を読み出した後で同一アドレスに次
のＦＦＴ処理の入力データｘ(k) を格納することができ
るので、シンボル入力と２つ前のシンボル出力とのオー
バラップを実現することができる。
間引き方法によるバタフライ演算を行い、ＦＦＴ処理[i
+2] では周波数間引き方法によるバタフライ演算を行
う。図３３に示すように、時間間引き方法によるバタフ
ライ演算と周波数間引き方法によるバタフライ演算とを
交互に行うことにより、時間間引き方法によるバタフラ
イ演算（ＦＦＴ処理[i] ）の出力データＸ(J) の順序と
周波数間引き方法によるバタフライ演算（ＦＦＴ処理[i
+2] ）の入力データｘ(j) の順序とが一致すると共に、
周波数間引き方法によるバタフライ演算（ＦＦＴ処理[i
+2] ）の出力データＸ(j) の順序と時間間引き方法によ
るバタフライ演算（ＦＦＴ処理[i] ）の入力データｘ
(J) の順序とが一致するので、各ＦＦＴ処理の出力デー
タと次のＦＦＴ処理の入力データとの順序が一致する。
したがって、各ＦＦＴ処理の出力データＸ(k) の読み出
しアドレスと次のＦＦＴ処理の入力データｘ（k)の書き
込みアドレスとは同一になる。これにより、ＦＦＴ処理
の出力データＸ(k) を読み出した後で同一アドレスに次
のＦＦＴ処理の入力データｘ(k) を格納することができ
るので、シンボル入力と２つ前のシンボル出力とのオー
バラップを実現することができる。
【０１３３】以上説明したように、本実施形態による
と、時間間引き方法によるバタフライ演算と周波数間引
き方法によるバタフライ演算とをシンボル毎に交互に行
うことによって、一のシンボルの出力データと次のシン
ボルの入力データとにおいてシンボル中の順序を表すイ
ンデックスが共通するデータが、ＲＡＭの同一アドレス
に格納可能になる。すなわち、ＲＡＭから一のシンボル
の出力データを読み出した後に同一アドレスに次のシン
ボルの入力データを書き込むことができ、出力データを
読み出した後のＲＡＭの空き領域を次のシンボルの入力
データを格納する入力バッファとして用いることができ
るので、入力バッファ用ＲＡＭが不要になる。したがっ
て、連続する複数のシンボルのうち偶数番目のシンボル
の処理を第１のＲＡＭを用いて行うと共に、奇数番目の
シンボルの処理を第２のＲＡＭを用いて行うようＲＡＭ
を適宜切り替えることによって、２つのＲＡＭによる構
成が可能になる。
と、時間間引き方法によるバタフライ演算と周波数間引
き方法によるバタフライ演算とをシンボル毎に交互に行
うことによって、一のシンボルの出力データと次のシン
ボルの入力データとにおいてシンボル中の順序を表すイ
ンデックスが共通するデータが、ＲＡＭの同一アドレス
に格納可能になる。すなわち、ＲＡＭから一のシンボル
の出力データを読み出した後に同一アドレスに次のシン
ボルの入力データを書き込むことができ、出力データを
読み出した後のＲＡＭの空き領域を次のシンボルの入力
データを格納する入力バッファとして用いることができ
るので、入力バッファ用ＲＡＭが不要になる。したがっ
て、連続する複数のシンボルのうち偶数番目のシンボル
の処理を第１のＲＡＭを用いて行うと共に、奇数番目の
シンボルの処理を第２のＲＡＭを用いて行うようＲＡＭ
を適宜切り替えることによって、２つのＲＡＭによる構
成が可能になる。
【０１３４】（第４の実施形態） 以下本発明の第４の実施形態について図面を参照しなが
ら説明する。
ら説明する。
【０１３５】図３４は本発明の第４の実施形態に係る高
速フーリエ変換装置の構成を示す図である。図３４にお
いて、４０１は入出力データ及びバタフライ演算時の中
間データを格納するＲＡＭ、４０２はバタフライ演算及
びＲＡＭ４０１のアドレス算出を行うＣＰＵ、４０３，
４０４はＲＡＭ４０１とＣＰＵ４０２とを接続するため
のバスであり、４０３はアドレスバス、４０４はデータ
バスである。
速フーリエ変換装置の構成を示す図である。図３４にお
いて、４０１は入出力データ及びバタフライ演算時の中
間データを格納するＲＡＭ、４０２はバタフライ演算及
びＲＡＭ４０１のアドレス算出を行うＣＰＵ、４０３，
４０４はＲＡＭ４０１とＣＰＵ４０２とを接続するため
のバスであり、４０３はアドレスバス、４０４はデータ
バスである。
【０１３６】本実施形態では、ＲＡＭ４０１の記憶領域
を２つの記憶領域４０５，４０６に分割し、２つの記憶
領域４０５，４０６のうち一方を用いて偶数番目のシン
ボルの高速フーリエ変換を行い、他方を用いて奇数番目
の高速フーリエ変換を行う。ＣＰＵ４０２はＲＡＭ４０
１の２つの記憶領域４０５，４０６に入出力データ及び
バタフライ演算時の中間データを格納するためのアドレ
スを生成する。またＣＰＵ４０２はＲＡＭ４０１から読
み出したデータを入力としてバタフライ演算を行い、演
算結果をＲＡＭ４０１に出力する。
を２つの記憶領域４０５，４０６に分割し、２つの記憶
領域４０５，４０６のうち一方を用いて偶数番目のシン
ボルの高速フーリエ変換を行い、他方を用いて奇数番目
の高速フーリエ変換を行う。ＣＰＵ４０２はＲＡＭ４０
１の２つの記憶領域４０５，４０６に入出力データ及び
バタフライ演算時の中間データを格納するためのアドレ
スを生成する。またＣＰＵ４０２はＲＡＭ４０１から読
み出したデータを入力としてバタフライ演算を行い、演
算結果をＲＡＭ４０１に出力する。
【０１３７】以上の構成により、第１の実施形態に係る
高速フーリエ変換装置と同様の動作を実現することがで
きる。本実施形態では、ＲＡＭの記憶領域を第１と第２
の記憶領域に分割し、連続する複数シンボルのうち偶数
番目と奇数番目の高速フーリエ変換をそれぞれ第１と第
２の記憶領域を用いて行うことにより、ＲＡＭの記憶容
量を削減することができる。
高速フーリエ変換装置と同様の動作を実現することがで
きる。本実施形態では、ＲＡＭの記憶領域を第１と第２
の記憶領域に分割し、連続する複数シンボルのうち偶数
番目と奇数番目の高速フーリエ変換をそれぞれ第１と第
２の記憶領域を用いて行うことにより、ＲＡＭの記憶容
量を削減することができる。
【０１３８】なお、第１〜第３実施形態において、入出
力データ及び演算時の中間データを格納するために２個
のＲＡＭを備えたが、第４の実施形態と同様に１つのＲ
ＡＭを２つの記憶領域に分割して用いてもよい。
力データ及び演算時の中間データを格納するために２個
のＲＡＭを備えたが、第４の実施形態と同様に１つのＲ
ＡＭを２つの記憶領域に分割して用いてもよい。
【０１３９】また、第１及び第２実施形態において、高
速フーリエ変換アルゴリズムとして時間間引き方法を用
いたが、周波数間引き方法を用いてもよい。周波数間引
き方法を用いる場合には、バタフライ演算部による演算
を変更すると共に、可変ビットリバース部によるビット
リバースにおけるアドレスビットのグループ分けを変更
すればよい。
速フーリエ変換アルゴリズムとして時間間引き方法を用
いたが、周波数間引き方法を用いてもよい。周波数間引
き方法を用いる場合には、バタフライ演算部による演算
を変更すると共に、可変ビットリバース部によるビット
リバースにおけるアドレスビットのグループ分けを変更
すればよい。
【０１４０】また、第１及び第２実施形態において、Ｒ
ＡＭアドレス生成部に２つの可変ビットリバース部を備
えたが、１つの可変ビットリバース部を備え、入出力用
アドレスとバタフライ演算用アドレスのビットリバース
処理を時分割処理してもよい。
ＡＭアドレス生成部に２つの可変ビットリバース部を備
えたが、１つの可変ビットリバース部を備え、入出力用
アドレスとバタフライ演算用アドレスのビットリバース
処理を時分割処理してもよい。
【０１４１】また、第１〜第３実施形態において、入出
力データ及び演算時の中間データを格納するために２個
のＲＡＭを備えたが、本発明におけるＲＡＭの個数は２
個に限られるものではなく、１個であっても３個以上で
あってもかまわない。
力データ及び演算時の中間データを格納するために２個
のＲＡＭを備えたが、本発明におけるＲＡＭの個数は２
個に限られるものではなく、１個であっても３個以上で
あってもかまわない。
【０１４２】（逆高速フーリエ変換への適用） なお本発明は、逆高速フーリエ変換においても、各実施
形態において示した高速フーリエ変換における場合と同
様にして実施することができる。
形態において示した高速フーリエ変換における場合と同
様にして実施することができる。
【０１４３】逆高速フーリエ変換のアルゴリズムは、高
速フーリエ変換のアルゴリズムにおける一部の演算を変
換することのみによって実現することができる。例え
ば、逆高速フーリエ変換アルゴリズムの一例としての基
数４×２時間間引き方法は、図４に示すような高速フー
リエ変換アルゴリズムと同様のシグナルフローグラフに
よって示される。ただし、演算エレメントの演算式の一
部が高速フーリエ変換アルゴリズムとは異なる。
速フーリエ変換のアルゴリズムにおける一部の演算を変
換することのみによって実現することができる。例え
ば、逆高速フーリエ変換アルゴリズムの一例としての基
数４×２時間間引き方法は、図４に示すような高速フー
リエ変換アルゴリズムと同様のシグナルフローグラフに
よって示される。ただし、演算エレメントの演算式の一
部が高速フーリエ変換アルゴリズムとは異なる。
【０１４４】図３５は図４のシグナルフローグラフが逆
高速フーリエ変換アルゴリズムを示すものである場合に
おける、演算エレメントを示す図である。逆高速フーリ
エ変換アルゴリズムにおいては、図３５に示すように各
演算は次のような演算式に従って行われる。なお図５の
高速フーリエ変換における演算エレメントの各演算式と
異なるものに下線を付している。 ＜基数４バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１＋ｘ２＋ｘ３ Ｘ１＝ｘ０＋ｊ・ｘ１−ｘ２−ｊ・ｘ３ Ｘ２＝ｘ０−ｘ１＋ｘ２−ｘ３ Ｘ３＝ｘ０−ｊ・ｘ１−ｘ２＋ｊ・ｘ３ ＜基数２バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１ Ｘ１＝ｘ０−ｘ１ ＜回転子乗算＞ Ｙ＝ｙ・Ｗi Ｗ＝ｅj ・ 2π/N
高速フーリエ変換アルゴリズムを示すものである場合に
おける、演算エレメントを示す図である。逆高速フーリ
エ変換アルゴリズムにおいては、図３５に示すように各
演算は次のような演算式に従って行われる。なお図５の
高速フーリエ変換における演算エレメントの各演算式と
異なるものに下線を付している。 ＜基数４バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１＋ｘ２＋ｘ３ Ｘ１＝ｘ０＋ｊ・ｘ１−ｘ２−ｊ・ｘ３ Ｘ２＝ｘ０−ｘ１＋ｘ２−ｘ３ Ｘ３＝ｘ０−ｊ・ｘ１−ｘ２＋ｊ・ｘ３ ＜基数２バタフライ演算＞ Ｘ０＝ｘ０＋ｘ１ Ｘ１＝ｘ０−ｘ１ ＜回転子乗算＞ Ｙ＝ｙ・Ｗi Ｗ＝ｅj ・ 2π/N
【０１４５】したがって、第１および第２の実施形態に
おいては、バタフライ演算部１０３および回転子生成部
１０４における演算の変更、第３の実施形態において
は、バタフライ演算部３０３および回転子生成部３０４
における演算の変更、第４の実施形態においては、ＣＰ
Ｕ４０２によるバタフライ演算および回転子乗算の変更
を行うことによって、本発明に係る高速フーリエ逆変換
を実施することが可能になる。この場合、例えば第１の
実施形態においては、バタフライ演算部１０３，回転子
生成部１０４、ＲＡＭアドレス生成部１０５、制御部１
０６、並びに第１および第２のデータ選択部１２１，１
２２によって、バタフライ演算を用いた逆高速フーリエ
変換処理を行うＩＦＦＴ処理部が構成される。
おいては、バタフライ演算部１０３および回転子生成部
１０４における演算の変更、第３の実施形態において
は、バタフライ演算部３０３および回転子生成部３０４
における演算の変更、第４の実施形態においては、ＣＰ
Ｕ４０２によるバタフライ演算および回転子乗算の変更
を行うことによって、本発明に係る高速フーリエ逆変換
を実施することが可能になる。この場合、例えば第１の
実施形態においては、バタフライ演算部１０３，回転子
生成部１０４、ＲＡＭアドレス生成部１０５、制御部１
０６、並びに第１および第２のデータ選択部１２１，１
２２によって、バタフライ演算を用いた逆高速フーリエ
変換処理を行うＩＦＦＴ処理部が構成される。
【０１４６】（ＯＦＤＭ受信・送信装置への適用） なお本発明に係る高速フーリエ変換装置は、例えばＯＦ
ＤＭ受信装置において用いられる。図３６は本発明に係
る高速フーリエ変換装置を備えたＯＦＤＭ受信装置の構
成を示すブロック図であり、このＯＦＤＭ受信装置では
本発明に係る高速フーリエ変換装置が高速フーリエ変換
部１２として用いられている。ディジタル復調部１１は
入力されたＯＦＤＭ信号をディジタル復調によってベー
スバンド信号に変換し、高速フーリエ変換部１２はディ
ジタル復調部１１から出力されたベースバンド信号に対
して高速フーリエ変換を行う。ＯＦＤＭ信号は互いに直
交関係にある多数の搬送波を用いた変調信号であり、高
速フーリエ変換によって各搬送波の複素データが復号さ
れる。すなわち、高速フーリエ変換部１２の出力が復号
された各搬送波の複素データに相当する。誤り訂正・デ
インターリーブ・デマッピング部１３は高速フーリエ変
換部１２の出力に所定の誤り訂正・デインターリーブ・
デマッピング処理を行い、受信データを復号する。高速
フーリエ変換部１２として本発明に係る高速フーリエ変
換装置を適用することによって、高速フーリエ変換部１
２に必要となる記憶容量が削減され、これによってＯＦ
ＤＭ受信装置全体の低コスト化を実現することができ
る。
ＤＭ受信装置において用いられる。図３６は本発明に係
る高速フーリエ変換装置を備えたＯＦＤＭ受信装置の構
成を示すブロック図であり、このＯＦＤＭ受信装置では
本発明に係る高速フーリエ変換装置が高速フーリエ変換
部１２として用いられている。ディジタル復調部１１は
入力されたＯＦＤＭ信号をディジタル復調によってベー
スバンド信号に変換し、高速フーリエ変換部１２はディ
ジタル復調部１１から出力されたベースバンド信号に対
して高速フーリエ変換を行う。ＯＦＤＭ信号は互いに直
交関係にある多数の搬送波を用いた変調信号であり、高
速フーリエ変換によって各搬送波の複素データが復号さ
れる。すなわち、高速フーリエ変換部１２の出力が復号
された各搬送波の複素データに相当する。誤り訂正・デ
インターリーブ・デマッピング部１３は高速フーリエ変
換部１２の出力に所定の誤り訂正・デインターリーブ・
デマッピング処理を行い、受信データを復号する。高速
フーリエ変換部１２として本発明に係る高速フーリエ変
換装置を適用することによって、高速フーリエ変換部１
２に必要となる記憶容量が削減され、これによってＯＦ
ＤＭ受信装置全体の低コスト化を実現することができ
る。
【０１４７】同様に、本発明に係る逆高速フーリエ変換
装置は、例えばＯＦＤＭ送信装置において用いられる。
図３７は本発明に係る逆高速フーリエ変換装置を備えた
ＯＦＤＭ送信装置の構成を示すブロック図であり、この
ＯＦＤＭ送信装置では本発明に係る逆高速フーリエ変換
装置が逆高速フーリエ変換部２２として用いられてい
る。図３７に示すＯＦＤＭ送信装置は、ＯＦＤＭ信号を
生成するために、図３６に示すＯＦＤＭ受信装置と逆の
処理を行う。すなわち、符号化・インターリーブ・マッ
ピング部２１は送信データに所定の誤り訂正用符号化・
インターリーブ・マッピング処理を行い、各搬送波の複
素データを生成する。逆高速フーリエ変換部２２は各搬
送波の複素データに対して逆高速フーリエ変換処理を行
い、ディジタル変調部は逆高速フーリエ変換部２２の出
力の周波数変換を行って、ＯＦＤＭ信号を生成する。逆
高速フーリエ変換部２２として本発明に係る逆高速フー
リエ変換装置を適用することによって、逆高速フーリエ
変換部２２に必要となる記憶容量が削減され、これによ
ってＯＦＤＭ送信装置全体の低コスト化を実現すること
ができる。
装置は、例えばＯＦＤＭ送信装置において用いられる。
図３７は本発明に係る逆高速フーリエ変換装置を備えた
ＯＦＤＭ送信装置の構成を示すブロック図であり、この
ＯＦＤＭ送信装置では本発明に係る逆高速フーリエ変換
装置が逆高速フーリエ変換部２２として用いられてい
る。図３７に示すＯＦＤＭ送信装置は、ＯＦＤＭ信号を
生成するために、図３６に示すＯＦＤＭ受信装置と逆の
処理を行う。すなわち、符号化・インターリーブ・マッ
ピング部２１は送信データに所定の誤り訂正用符号化・
インターリーブ・マッピング処理を行い、各搬送波の複
素データを生成する。逆高速フーリエ変換部２２は各搬
送波の複素データに対して逆高速フーリエ変換処理を行
い、ディジタル変調部は逆高速フーリエ変換部２２の出
力の周波数変換を行って、ＯＦＤＭ信号を生成する。逆
高速フーリエ変換部２２として本発明に係る逆高速フー
リエ変換装置を適用することによって、逆高速フーリエ
変換部２２に必要となる記憶容量が削減され、これによ
ってＯＦＤＭ送信装置全体の低コスト化を実現すること
ができる。
【０１４８】
【発明の効果】本発明によると、シンボル毎にアドレス
のビットリバース回数を変化させてＲＡＭアクセスを行
うことにより、一のシンボルの出力データと次のシンボ
ルの入力データとにおいてシンボル中の順序を表すイン
デックスが共通するデータをＲＡＭの同一アドレスに格
納可能になるので、データの並び替えを必要とせずにシ
ンボル入力とシンボル出力とのオーバーラップを実現す
ることができる。
のビットリバース回数を変化させてＲＡＭアクセスを行
うことにより、一のシンボルの出力データと次のシンボ
ルの入力データとにおいてシンボル中の順序を表すイン
デックスが共通するデータをＲＡＭの同一アドレスに格
納可能になるので、データの並び替えを必要とせずにシ
ンボル入力とシンボル出力とのオーバーラップを実現す
ることができる。
【０１４９】このため従来必要であった入力バッファ用
ＲＡＭが不要になり、記憶容量の削減により高速フーリ
エ変換装置の低コスト化を実現することができる。ＲＡ
Ｍは高速フーリエ変換装置の大部分を占め、記憶容量の
削減による低コスト化の効果は大である。
ＲＡＭが不要になり、記憶容量の削減により高速フーリ
エ変換装置の低コスト化を実現することができる。ＲＡ
Ｍは高速フーリエ変換装置の大部分を占め、記憶容量の
削減による低コスト化の効果は大である。
【０１５０】また、データの並び替えが不要になるの
で、記憶容量の削減と共に、変復調に用いる高速フーリ
エ変換装置において、高速フーリエ変換以降の処理を軽
減することができる。
で、記憶容量の削減と共に、変復調に用いる高速フーリ
エ変換装置において、高速フーリエ変換以降の処理を軽
減することができる。
【図１】本発明の第１の実施形態に係る高速フーリエ変
換装置の構成を示すブロック図である。
換装置の構成を示すブロック図である。
【図２】本発明の第１実施形態に係る高速フーリエ変換
装置における処理タイミングを示すタイミングチャート
である。
装置における処理タイミングを示すタイミングチャート
である。
【図３】本発明の第１実施形態に係る高速フーリエ変換
装置におけるＲＡＭ切り換えタイミングを示すタイミン
グチャートである。
装置におけるＲＡＭ切り換えタイミングを示すタイミン
グチャートである。
【図４】高速フーリエ変換アルゴリズムの一例としての
基数４×２時間間引き方法を示すシグナルフローグラフ
である。
基数４×２時間間引き方法を示すシグナルフローグラフ
である。
【図５】シグナルフローにおける演算エレメントを示す
図である。
図である。
【図６】アドレスの可変ビットリバースなしの場合のＲ
ＡＭ間データ転送を示す図である。
ＡＭ間データ転送を示す図である。
【図７】アドレスの可変ビットリバースありの場合のＲ
ＡＭ間データ転送を示す図である。
ＡＭ間データ転送を示す図である。
【図８】ビットリバースの概要を示す図である。
【図９】ビットリバースの一例を示す図であり、サンプ
ル数Ｎ＝３２の場合の基数４×２時間間引き方法におけ
るビットリバースを示す図である。
ル数Ｎ＝３２の場合の基数４×２時間間引き方法におけ
るビットリバースを示す図である。
【図１０】可変ビットリバースによるアドレスの変化の
一例を示す図であり、図７に示すＲＡＭ間データ転送に
対応させた図である。
一例を示す図であり、図７に示すＲＡＭ間データ転送に
対応させた図である。
【図１１】可変ビットリバースによるアドレスの変化を
示す図であり、サンプル数Ｎ＝３２の場合の基数４×２
時間間引き方法におけるＲＡＭ間データ転送に対応した
図である。
示す図であり、サンプル数Ｎ＝３２の場合の基数４×２
時間間引き方法におけるＲＡＭ間データ転送に対応した
図である。
【図１２】可変ビットリバースによるアドレスの変化を
示す図であり、サンプル数Ｎ＝１６の場合の基数４×２
時間間引き方法におけるＲＡＭ間データ転送に対応した
図である。
示す図であり、サンプル数Ｎ＝１６の場合の基数４×２
時間間引き方法におけるＲＡＭ間データ転送に対応した
図である。
【図１３】サンプル数Ｎ＝３２の場合のシグナルフロー
グラフであり、本発明の第１実施形態におけるバタフラ
イ演算の演算順序を示す図である。
グラフであり、本発明の第１実施形態におけるバタフラ
イ演算の演算順序を示す図である。
【図１４】図１に示す本発明の第１の実施形態に係る高
速フーリエ変換装置において、制御部１０６が生成出力
する，ＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。
速フーリエ変換装置において、制御部１０６が生成出力
する，ＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。
【図１５】図１に示す本発明の第１の実施形態に係る高
速フーリエ変換装置において、制御部１０６が生成出力
する，ＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。
速フーリエ変換装置において、制御部１０６が生成出力
する，ＲＡＭアドレス生成部１０５を制御するための信
号を示すタイミングチャートである。
【図１６】図１に示す本発明の第１の実施形態に係る高
速フーリエ変換装置におけるバタフライ演算部１０３の
演算タイミングを示すタイミングチャートである。
速フーリエ変換装置におけるバタフライ演算部１０３の
演算タイミングを示すタイミングチャートである。
【図１７】図１に示す本発明の第１の実施形態に係る高
速フーリエ変換装置における第１及び第２の可変ビット
リバース部１１３，１１４の構成の一例を示す図であ
り、（ａ）はセレクタ形式の構成例、（ｂ）はテーブル
形式の構成例である。
速フーリエ変換装置における第１及び第２の可変ビット
リバース部１１３，１１４の構成の一例を示す図であ
り、（ａ）はセレクタ形式の構成例、（ｂ）はテーブル
形式の構成例である。
【図１８】本発明の第１の実施形態に係る高速フーリエ
変換装置における入出力アドレス生成部１１１及び第１
の可変ビットリバース部１１３による入出力用アドレス
生成の動作を表す図であり、入出力用タイミング信号Ｄ
ＣＮ及び入出力用ビットリバース信号ＤＢＲと入出力用
仮アドレスＤＡＤ及び入出力用実アドレスＲＤＡＤとの
対応を示す図である。
変換装置における入出力アドレス生成部１１１及び第１
の可変ビットリバース部１１３による入出力用アドレス
生成の動作を表す図であり、入出力用タイミング信号Ｄ
ＣＮ及び入出力用ビットリバース信号ＤＢＲと入出力用
仮アドレスＤＡＤ及び入出力用実アドレスＲＤＡＤとの
対応を示す図である。
【図１９】本発明の第１の実施形態に係る高速フーリエ
変換装置におけるバタフライアドレス生成部１１２及び
第２の可変ビットリバース部１１４によるバタフライ演
算用アドレス生成の動作を表す図であり、バタフライ演
算用タイミング信号ＢＣＮ，バタフライ演算用ステージ
信号ＢＳＴ及びバタフライ演算用ビットリバース信号Ｂ
ＢＲとバタフライ演算用仮アドレスＢＡＤ及びバタフラ
イ演算用実アドレスＲＢＡＤとの対応を示す図である。
変換装置におけるバタフライアドレス生成部１１２及び
第２の可変ビットリバース部１１４によるバタフライ演
算用アドレス生成の動作を表す図であり、バタフライ演
算用タイミング信号ＢＣＮ，バタフライ演算用ステージ
信号ＢＳＴ及びバタフライ演算用ビットリバース信号Ｂ
ＢＲとバタフライ演算用仮アドレスＢＡＤ及びバタフラ
イ演算用実アドレスＲＢＡＤとの対応を示す図である。
【図２０】本発明の第１実施形態に係る高速フーリエ変
換装置におけるアドレス選択部１１５の構成を示す図で
ある。
換装置におけるアドレス選択部１１５の構成を示す図で
ある。
【図２１】本発明の第１実施形態に係る高速フーリエ変
換装置における、データ入出力におけるＲＡＭのアクセ
スタイミングを示す図である。
換装置における、データ入出力におけるＲＡＭのアクセ
スタイミングを示す図である。
【図２２】本発明の第１実施形態に係る高速フーリエ変
換装置における、バタフライ演算におけるＲＡＭのアク
セスタイミングを示す図である。
換装置における、バタフライ演算におけるＲＡＭのアク
セスタイミングを示す図である。
【図２３】第１および第２の可変ビットリバース部１１
３，１１４の構成の他の例を示す図であり、サンプル数
Ｎ＝４，８，１６，３２に対してそれぞれ可変ビットリ
バースを実行可能なように構成された可変ビットリバー
ス回路を示す回路図である。
３，１１４の構成の他の例を示す図であり、サンプル数
Ｎ＝４，８，１６，３２に対してそれぞれ可変ビットリ
バースを実行可能なように構成された可変ビットリバー
ス回路を示す回路図である。
【図２４】図２３に示す可変ビットリバース回路を構成
する各回路の構成を示す回路図であり、（ａ）はビット
リバース回路ＢＲの構成を、（ｂ）はビット交換回路Ｂ
Ｃの構成を、（ｃ）はバレルシフタＢＳの構成を、それ
ぞれ示す図である。
する各回路の構成を示す回路図であり、（ａ）はビット
リバース回路ＢＲの構成を、（ｂ）はビット交換回路Ｂ
Ｃの構成を、（ｃ）はバレルシフタＢＳの構成を、それ
ぞれ示す図である。
【図２５】図２３に示す可変ビットリバース回路の各制
御信号の設定値を示す図であり、（ａ）はサンプル数Ｎ
＝３２、（ｂ）はサンプル数Ｎ＝１６、（ｃ）はサンプ
ル数Ｎ＝８、（ｄ）はサンプル数Ｎ＝４の場合における
各制御信号の設定値を示す図である。
御信号の設定値を示す図であり、（ａ）はサンプル数Ｎ
＝３２、（ｂ）はサンプル数Ｎ＝１６、（ｃ）はサンプ
ル数Ｎ＝８、（ｄ）はサンプル数Ｎ＝４の場合における
各制御信号の設定値を示す図である。
【図２６】サンプル数Ｎ＝８の場合の図２３に示す可変
ビットリバース回路の動作を示す図であり、（ａ）はビ
ットリバース回数が１のとき、（ｂ）はビットリバース
回数が２のときの動作を示す図である。
ビットリバース回路の動作を示す図であり、（ａ）はビ
ットリバース回数が１のとき、（ｂ）はビットリバース
回数が２のときの動作を示す図である。
【図２７】ビット交換なしの場合における、サンプル数
Ｎ＝８のときの図２３に示す可変ビットリバース回路の
動作を示す図であり、（ａ）はビットリバース回数が１
のとき、（ｂ）はビットリバース回数が２のときの動作
を示す図である。
Ｎ＝８のときの図２３に示す可変ビットリバース回路の
動作を示す図であり、（ａ）はビットリバース回数が１
のとき、（ｂ）はビットリバース回数が２のときの動作
を示す図である。
【図２８】本実施形態に係るサンプル数Ｎ＝２i （２≦
Ｎ≦１１）に対応可能な可変ビットリバース回路の構成
図である。
Ｎ≦１１）に対応可能な可変ビットリバース回路の構成
図である。
【図２９】本発明の第２の実施形態に係る高速フーリエ
変換装置の構成を示すブロック図である。
変換装置の構成を示すブロック図である。
【図３０】本発明の第２の実施形態に係る高速フーリエ
変換装置において、第１のＲＡＭ用ビットリバース信号
ＲＢＲ０及び第２のＲＡＭ用ビットリバース信号ＲＢＲ
１と第１及び第２のＲＡＭ１０１，１０２（ＲＡＭ＃
０，ＲＡＭ＃１）の動作との関係を示すタイミングチャ
ートである。
変換装置において、第１のＲＡＭ用ビットリバース信号
ＲＢＲ０及び第２のＲＡＭ用ビットリバース信号ＲＢＲ
１と第１及び第２のＲＡＭ１０１，１０２（ＲＡＭ＃
０，ＲＡＭ＃１）の動作との関係を示すタイミングチャ
ートである。
【図３１】本発明の第３実施形態における高速フーリエ
変換装置の構成を示すブロック図である。
変換装置の構成を示すブロック図である。
【図３２】高速フーリエ変換アルゴリズムの一例を示す
シグナルフローグラフであり、（ａ）は基数２時間間引
き方法を示すシグナルフローグラフ、（ｂ）は基数２周
波数間引き方法を示すシグナルフローグラフである。
シグナルフローグラフであり、（ａ）は基数２時間間引
き方法を示すシグナルフローグラフ、（ｂ）は基数２周
波数間引き方法を示すシグナルフローグラフである。
【図３３】本発明の第３の実施形態におけるＲＡＭ間デ
ータ転送の一例を示す図であり、時間間引き方法と周波
数間引き方法とをシンボル毎に交互に行う場合のＲＡＭ
間データ転送を示す図である。
ータ転送の一例を示す図であり、時間間引き方法と周波
数間引き方法とをシンボル毎に交互に行う場合のＲＡＭ
間データ転送を示す図である。
【図３４】本発明の第４実施形態に係る高速フーリエ変
換装置の構成を示す図である。
換装置の構成を示す図である。
【図３５】逆高速フーリエ変換を示すシグナルフローに
おける演算エレメントを示す図である。
おける演算エレメントを示す図である。
【図３６】本発明に係る高速フーリエ変換装置を用いた
ＯＦＤＭ受信装置の構成を示す図である。
ＯＦＤＭ受信装置の構成を示す図である。
【図３７】本発明に係る逆高速フーリエ変換装置を用い
たＯＦＤＭ送信装置の構成を示す図である。
たＯＦＤＭ送信装置の構成を示す図である。
１０１ 第１のＲＡＭ １０２ 第２のＲＡＭ １０３ バタフライ演算部 １０５ ＲＡＭアドレス生成部 １０６ 制御部 １１１ 入出力アドレス生成部 １１２ バタフライアドレス生成部 １１３ 第１の可変ビットリバース部 １１４ 第２の可変ビットリバース部 １１５ アドレス選択部 １２１ 第１のデータ選択部 １２２ 第２のデータ選択部 １３１ ＲＡＭアドレス変換部 ２０５ ＲＡＭアドレス生成部 ２０６ 制御部 ２１５ アドレス選択部 ２３１ ＲＡＭアドレス変換部 ３０３ バタフライ演算部 ３０５ ＲＡＭアドレス生成部 ３０６ 制御部 ３４１ 周波数間引き演算部 ３４２ 時間間引き演算部 ＤＡＤ 入出力用仮アドレス ＢＡＤ バタフライ演算用仮アドレス ＲＤＡＤ 入出力用実アドレス ＲＢＡＤ バタフライ演算用実アドレス ＤＢＲ 入出力用ビットリバース信号 ＢＢＲ バタフライ演算用ビットリバース信号 ＲＳＬ ＲＡＭ選択信号 ＲＢＲ０ 第１のＲＡＭ用ビットリバース信号 ＲＢＲ１ 第２のＲＡＭ用ビットリバース信号 ７０１〜７０４ ビットリバース回路 ７１１ ビット交換回路（ビット交換手段） ７２１ バレルシフタ（ビットシフト手段） １１ ディジタル復調部 １２ 高速フーリエ変換部 ２２ 逆高速フーリエ変換部 ２３ ディジタル変調部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−242471（ＪＰ，Ａ) 特開 平７−234863（ＪＰ，Ａ) 特開 平９−18443（ＪＰ，Ａ) 特開 平４−31965（ＪＰ，Ａ) 特開 平２−237374（ＪＰ，Ａ) 特開 平１−303565（ＪＰ，Ａ) 特開 昭54−82941（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/14 H04J 11/00 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (25)
- 【請求項１】 高速フーリエ変換（ＦＦＴ：Fast Fouri
er Transform）を行う高速フーリエ変換装置であって、 入力データを、高速フーリエ変換を行うデータのまとま
りであるシンボル毎に格納するＲＡＭ（Random Access
Memory）と、 前記ＲＡＭに格納された入力データに対し、バタフライ
演算を用いた高速フーリエ変換処理（ＦＦＴ処理）を行
うＦＦＴ処理部とを備え、 前記ＲＡＭは、当該ＲＡＭに格納された一のシンボルの
入力データに対する前記ＦＦＴ処理部によるＦＦＴ処理
の結果得られたデータを、前記一のシンボルの出力デー
タとして格納するものであり、 前記ＦＦＴ処理部は、前記ＲＡＭをアクセスするアドレ
スを生成するＲＡＭアドレス生成部を備え、このＲＡＭ
アドレス生成部によって生成されたアドレスにしたがっ
て前記ＲＡＭをアクセスするものであり、 前記ＲＡＭアドレス生成部は、アドレスのビットをバタ
フライ演算の基数に基づきグループ化し、グループ単位
でビットの順序を入れ換えるビットリバース処理を用い
て、一のシンボルの出力データおよびこの一のシンボル
の出力データの次に前記ＲＡＭに格納される他のシンボ
ルの入力データにおいて、シンボル中の順序を表すイン
デックスが共通するデータが、前記ＲＡＭの同一アドレ
スに格納されるよう、生成するアドレスをシンボル毎に
変換するものである ことを特徴とする高速フーリエ変換
装置。 - 【請求項２】 請求項１記載の高速フーリエ変換装置に
おいて、 前記ＲＡＭアドレス生成部は、基準となるアドレスに対
し、ビットリバース処理を所定の回数繰り返して行うこ
とによってアドレスを生成するものであり、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とすると、 前記ＲＡＭアドレス生成部は、基準となるアドレスに対
するビットリバース処理の繰り返し回数を、０回からＲ
max 回まで順に巡回するようシンボル毎にインクリメン
トすることにより、生成するアドレスをシンボル毎に変
換するものであることを特徴とする高速フーリエ変換装
置。 - 【請求項３】 請求項２記載の高速フーリエ変換装置に
おいて、 前記ＦＦＴ処理部は、基数４のバタフライ演算を優先的
に用いてＦＦＴ処理を行うものであり、 最大ビットリバース回数Ｒmax は、１シンボルのデータ
数であるサンプル数が４m （ｍは正の整数）のとき１で
あり、サンプル数が４m ・２のとき２ｍであることを特
徴とする高速フーリエ変換装置。 - 【請求項４】 請求項２記載の高速フーリエ変換装置に
おいて、 前記ＲＡＭアドレス生成部は、ビットリバース処理を指
定された回数繰り返し行う可変ビットリバース部を備
え、 前記可変ビットリバース部は、各々１回のビットリバー
ス処理を行う，直列に接続された複数のビットリバース
回路を有し、この複数のビットリバース回路のうち、指
定されたビットリバース回数に相当する個数のものがビ
ットリバースを行い、残りのものはデータをスルーする
ものであることを特徴とする高速フーリエ変換装置。 - 【請求項５】 請求項４記載の高速フーリエ変換装置に
おいて、 前記可変ビットリバース部は、複数のサンプル数に対応
してビットリバースを行うものであり、かつ、入力デー
タと出力データとにおいて有効なビットの位置が合うよ
う、前記複数のビットリバース回路によってビットリバ
ースされたデータをビットシフトするビットシフト手段
を備えていることを特徴とする高速フーリエ変換装置。 - 【請求項６】 請求項５記載の高速フーリエ変換装置に
おいて、 前記可変ビットリバース部は、前記複数のビットリバー
ス回路のいずれかの前段に、ビット交換を行うビット交
換手段が設けられていることを特徴とする高速フーリエ
変換装置。 - 【請求項７】 高速フーリエ変換を行う高速フーリエ変
換装置であって、 入力データを、高速フーリエ変換を行うデータのまとま
りであるシンボル毎に格納する第１及び第２のＲＡＭ
と、 前記第１又は第２のＲＡＭに格納された入力データに対
し、バタフライ演算を用いた高速フーリエ変換処理（Ｆ
ＦＴ処理）を行うＦＦＴ処理部とを備え、 前記第１及び第２のＲＡＭは、それぞれ、当該ＲＡＭに
格納された一のシンボルの入力データに対する前記ＦＦ
Ｔ処理部によるＦＦＴ処理の結果得られたデータを、前
記一のシンボルの出力データとして格納するものであ
り、 当該高速フーリエ変換装置は、前記第１及び第２のＲＡ
Ｍのうちの一方を用いて偶数番目のシンボルのＦＦＴ処
理を行う一方、他方を用いて奇数番目のシンボルのＦＦ
Ｔ処理を行うものであり、 前記ＦＦＴ処理部は、前記第１及び第２のＲＡＭをアクセスするアドレスを生
成するＲＡＭアドレス生成部と、 前記第１又は第２のＲＡＭに格納されたデータを基にし
て、バタフライ演算を行うバタフライ演算部と、 当該高速フーリエ変換装置の入力データ又は前記バタフ
ライ演算部の演算結果データを入力とし、前記第１又は
第２のＲＡＭに選択出力する第１のデータ選択部と、 前記第１又は第２のＲＡＭの出力データを入力とし、当
該高速フーリエ変換装置の出力データとして又は前記バ
タフライ演算部に選択出力する第２のデータ選択部と、 前記ＲＡＭアドレス生成部、並びに前記第１及び第２の
データ選択部を制御する制御部とを備え、 前記ＲＡＭアドレス生成部は、 前記第１又は第２のＲＡＭに一のシンボルの入力データ
及び出力データを格納するアドレスの基準となる入出力
用仮アドレスを生成する入出力アドレス生成部と、 前記第１又は第２のＲＡＭに一のシンボルのバタフライ
演算時の中間データを 格納するアドレスの基準となるバ
タフライ演算用仮アドレスを生成するバタフライアドレ
ス生成部と、 前記入出力アドレス生成部によって生成された入出力用
仮アドレスを入出力用実アドレスに変換すると共に前記
バタフライアドレス生成部によって生成されたバタフラ
イ演算用仮アドレスをバタフライ演算用実アドレスに変
換し、前記入出力用実アドレス及びバタフライ演算用実
アドレスのうち、一方を前記第１のＲＡＭに出力する一
方、他方を前記第２のＲＡＭに出力するＲＡＭアドレス
変換部とを備え、 ｉ（ｉは正の整数）番目のシンボルの出力データおよび
（ｉ＋２）番目のシンボルの入力データにおいて、シン
ボル中の順序を表すインデックスが共通するデータが、
前記第１又は第２のＲＡＭの同一アドレスに格納される
よう、生成するアドレスをシンボル毎に変換するもので
ある ことを特徴とする高速フーリエ変換装置。 - 【請求項８】 請求項７記載の高速フーリエ変換装置に
おいて、 ｉ（ｉは正の整数）番目のシンボルのデータ出力期間
に、（ｉ＋２）番目のシンボルのデータ入力を行うと共
に（ｉ＋１）番目のシンボルのバタフライ演算を行うこ
とを特徴とする高速フーリエ変換装置。 - 【請求項９】 請求項７記載の高速フーリエ変換装置に
おいて、 前記ＲＡＭアドレス変換部は、 前記入出力アドレス生成部によって生成された入出力用
仮アドレスに対し、ビットリバース処理を前記制御部か
ら出力された入出力用ビットリバース信号により指示さ
れた回数行うことにより、入出力用実アドレスを生成す
る第１の可変ビットリバース部と、 前記バタフライアドレス生成部によって生成されたバタ
フライ演算用仮アドレスに対し、ビットリバース処理を
前記制御部から出力されたバタフライ演算用ビットリバ
ース信号により指示された回数行うことにより、バタフ
ライ演算用実アドレスを生成する第２の可変ビットリバ
ース部と、 前記第１の可変ビットリバース部によって生成された入
出力用実アドレス及び前記第２の可変ビットリバース部
によって生成されたバタフライ演算用実アドレスを入力
とし、前記制御部から出力されたＲＡＭ選択信号にした
がって、一方を前記第１のＲＡＭのアドレスとし、他方
を前記第２のＲＡＭのアドレスとして選択出力するアド
レス選択部とを備えていることを特徴とする高速フーリ
エ変換装置。 - 【請求項１０】 請求項９記載の高速フーリエ変換装置
において、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とし、１シンボル分のデ
ータ入力期間をシンボル期間とすると、 前記制御部は、 前記入出力用ビットリバース信号及びバタフライ演算用
ビットリバース信号を、２シンボル期間毎に、指示する
ビットリバース処理の繰り返し回数が０回からＲmax 回
まで順に巡回するようそれぞれ更新することを特徴とす
る高速フーリエ変換装置。 - 【請求項１１】 請求項７記載の高速フーリエ変換装置
において、 前記ＲＡＭアドレス変換部は、 前記入出力アドレス生成部によって生成された入出力用
仮アドレス及び前記バタフライアドレス生成部によって
生成されたバタフライ演算用仮アドレスを入力とし、前
記制御部から出力されたＲＡＭ選択信号にしたがって、
一方を前記第１のＲＡＭの仮アドレスとし、他方を前記
第２のＲＡＭの仮アドレスとして選択出力するアドレス
選択部と、 前記アドレス選択部によって選択出力された前記第１の
ＲＡＭの仮アドレスに対し、ビットリバース処理を前記
制御部から出力された第１のＲＡＭ用ビットリバース信
号により指示された回数行うことにより、前記第１のＲ
ＡＭのアドレスを生成する第１の可変ビットリバース部
と、 前記アドレス選択部によって選択出力された前記第２の
ＲＡＭの仮アドレスに対し、ビットリバース処理を前記
制御部から出力された第２のＲＡＭ用ビットリバース信
号により指示された回数行うことにより、前記第２のＲ
ＡＭのアドレスを生成する第２の可変ビットリバース部
とを備えていることを特徴とする高速フーリエ変換装
置。 - 【請求項１２】 請求項１１記載の高速フーリエ変換装
置において、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とし、１シンボル分のデ
ータ入力期間を１シンボル期間とすると、 前記制御部は、前記第１のＲＡＭ用ビットリバース信号
及び第２のＲＡＭ用ビットリバース信号を、２シンボル
期間毎に、指示するビットリバース処理の回数が０回か
らＲmax 回まで順に巡回するようそれぞれ更新すること
を特徴とする高速フーリエ変換装置。 - 【請求項１３】 請求項１０又は１２記載の高速フーリ
エ変換装置において、 前記ＦＦＴ処理部は、基数４のバタフライ演算を優先的
に用いてＦＦＴ処理を行うものであり、 最大ビットリバース回数Ｒmax は、１シンボルのデータ
数であるサンプル数が４m （ｍは正の整数）のとき１で
あり、サンプル数が４m ・２のとき２ｍであることを特
徴とする高速フーリエ変換装置。 - 【請求項１４】 ＲＡＭを用いて高速フーリエ変換を行
う高速フーリエ変換方法であって、 高速フーリエ変換を行うデータのまとまりである１シン
ボル分の変換対象のデータを、ＲＡＭに格納する第１の
ステップと、 前記第１のステップにおいて前記ＲＡＭに格納した変換
対象のデータに対してバタフライ演算を用いた高速フー
リエ変換処理（ＦＦＴ処理）を行い、処理結果データを
前記ＲＡＭに格納する第２のステップと、 前記第２のステップにおいて前記ＲＡＭに格納した処理
結果データを、前記ＲＡＭから読み出す第３のステップ
とを繰り返し行うものであり、 前記第２のステップは、アドレスのビットをバタフライ演算の基数に基づきグル
ープ化し、グループ単位でビットの順序を入れ換えるビ
ットリバース処理を用いて、 Ｎ（Ｎは正の整数）回目の繰り返しにおいて前記ＲＡＭ
に格納した処理結果データおよび（Ｎ＋１）回目の繰り
返しにおいて前記ＲＡＭに格納した変換対象のデータに
おいて、シンボル中の順序を表すインデックスが共通す
るデータが、前記ＲＡＭの同一アドレスに格納されるよ
う、前記ＲＡＭをアクセスするアドレスを繰り返しの度
に変換することを特徴とする高速フーリエ変換方法。 - 【請求項１５】 請求項１４記載の高速フーリエ変換方
法において、 前記第２のステップは、前記ＲＡＭをアクセスするアド
レスを、基準となるアドレスに対しビットリバース処理
を所定の回数繰り返して行うことによって生成するもの
であり、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とすると、 前記第２のステップは、基準となるアドレスに対するビ
ットリバース処理の繰り返し回数を、０回からＲmax 回
まで順に巡回するよう繰り返しの度にインクリメントす
ることにより、前記ＲＡＭをアクセスするアドレスを繰
り返しの度に変換するものであることを特徴とする高速
フーリエ変換方法。 - 【請求項１６】 請求項１５記載の高速フーリエ変換方
法において、 前記第２のステップは、基数４のバタフライ演算を優先
的に用いたＦＦＴ処理を行うものであり、 最大ビットリバース回数Ｒmax は、１シンボルのデータ
数であるサンプル数が４m （ｍは正の整数）のとき１で
あり、サンプル数が４m ・２のとき２ｍであることを特
徴とする高速フーリエ変換方法。 - 【請求項１７】 バタフライ演算のためのビットリバー
ス処理を、指定された回数繰り返し行う可変ビットリバ
ース回路であって、 各々１回のビットリバース処理を行う，直列に接続され
た複数のビットリバース回路を備え、 前記複数のビットリバース回路のうち、指定されたビッ
トリバース回数に相当する個数のものがビットリバース
を行い、残りのものはデータをスルーすることを特徴と
する可変ビットリバース回路。 - 【請求項１８】 請求項１７記載の可変ビットリバース
回路において、 当該可変ビットリバース回路は、複数のサンプル数に対
応してビットリバースを行うものであり、かつ、 入力データと出力データとにおいて有効なビットの位置
が合うよう、前記複数のビットリバース回路によってビ
ットリバースされたデータをビットシフトするビットシ
フト手段を備えていることを特徴とする可変ビットリバ
ース回路。 - 【請求項１９】 請求項１８記載の可変ビットリバース
回路において、 前記複数のビットリバース回路のいずれかの前段に、ビ
ット交換を行うビット交換手段が設けられていることを
特徴とする可変ビットリバース回路。 - 【請求項２０】 逆高速フーリエ変換を行う逆高速フー
リエ変換装置であって、 入力データを、逆高速フーリエ変換を行うデータのまと
まりであるシンボル毎に格納するＲＡＭと、 前記ＲＡＭに格納された入力データに対し、バタフライ
演算を用いた逆高速フーリエ変換処理（ＩＦＦＴ処理）
を行うＩＦＦＴ処理部とを備え、 前記ＲＡＭは、前記ＲＡＭに格納された一のシンボルの
入力データに対する前記ＩＦＦＴ処理部によるＩＦＦＴ
処理の結果得られたデータを、前記一のシンボルの出力
データとして格納するものであり、 前記ＩＦＦＴ処理部は、前記ＲＡＭをアクセスするアド
レスを生成するＲＡＭアドレス生成部を備え、前記ＲＡ
Ｍアドレス生成部によって生成されたアドレスにしたが
って、前記ＲＡＭをアクセスするものであり、 前記ＲＡＭアドレス生成部は、アドレスのビットをバタ
フライ演算の基数に基づきグループ化し、グループ単位
でビットの順序を入れ換えるビットリバース処理を用い
て、一のシンボルの出力データおよびこの一のシンボル
の出力データの次に前記ＲＡＭに格納される他のシンボ
ルの入力データにおいて、シンボル中の順序を表すイン
デックスが共通するデータが、前記ＲＡＭの同一アドレ
スに格納されるよう、生成するアドレスをシンボル毎に
変換するものである ことを特徴とする逆高速フーリエ変
換装置。 - 【請求項２１】 請求項２０記載の逆高速フーリエ変換
装置において、 前記ＲＡＭアドレス生成部は、基準となるアドレスに対
し、ビットリバース処理を所定の回数繰り返して行うこ
とによってアドレスを生成するものであり、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とすると、 前記ＲＡＭアドレス生成部は、基準となるアドレスに対
するビットリバース処理の繰り返し回数を、０回からＲ
max 回まで順に巡回するようシンボル毎にインクリメン
トすることにより、生成するアドレスをシンボル毎に変
換するものであることを特徴とする逆高速フーリエ変換
装置。 - 【請求項２２】 ＲＡＭを用いて逆高速フーリエ変換を
行う逆高速フーリエ変換方法であって、 逆高速フーリエ変換を行うデータのまとまりである１シ
ンボル分の変換対象のデータを、ＲＡＭに格納する第１
のステップと、 前記第１のステップにおいて前記ＲＡＭに格納した変換
対象のデータに対してバタフライ演算を用いた逆高速フ
ーリエ変換処理（ＩＦＦＴ処理）を行い、処理結果デー
タを前記ＲＡＭに格納する第２のステップと、 前記第２のステップにおいて前記ＲＡＭに格納した処理
結果データを、前記ＲＡＭから読み出す第３のステップ
とを繰り返し行うものであり、 前記第２のステップは、アドレスのビットをバタフライ演算の基数に基づきグル
ープ化し、グループ単位でビットの順序を入れ換えるビ
ットリバース処理を用いて、 Ｎ（Ｎは正の整数）回目の繰り返しにおいて前記ＲＡＭ
に格納した処理結果データ及び（Ｎ＋１）回目の繰り返
しにおいて前記ＲＡＭに格納した変換対象のデータにお
いて、シンボル中の順序を表すインデックスが共通する
データが、前記ＲＡＭの同一アドレスに格納されるよ
う、前記ＲＡＭをアクセスするアドレスを繰り返しの度
に変換することを特徴とする逆高速フーリエ変換方法。 - 【請求項２３】 請求項２２記載の逆高速フーリエ変換
方法において、 前記第２のステップは、前記ＲＡＭをアクセスするアド
レスを、基準となるアドレスに対しビットリバース処理
を所定の回数繰り返して行うことによって生成するもの
であり、 ビットリバース処理を繰り返し行ったとき元のアドレス
に戻る回数から１を減じた回数を最大ビットリバース回
数Ｒmax （Ｒmax は正の整数）とすると、 前記第２のステップは、基準となるアドレスに対するビ
ットリバース処理の繰り返し回数を、０回からＲmax 回
まで順に巡回するよう繰り返しの度にインクリメントす
ることにより、前記ＲＡＭをアクセスするアドレスを繰
り返しの度に変換するものであることを特徴とする逆高
速フーリエ変換方法。 - 【請求項２４】 受信したＯＦＤＭ信号を受信データに
復調するＯＦＤＭ受信装置であって、 ＯＦＤＭ信号をベースバンド信号に復調するディジタル
復調部と、このディジタル復調部によって復調されたベ
ースバンド信号に対して高速フーリエ変換を行い、搬送
波の複素データを復号する高速フーリエ変換部とを備
え、この搬送波の複素データを基にして受信データを生
成するものであり、 前記高速フーリエ変換部は、請求項１または２記載の高
速フーリエ変換装置からなることを特徴とするＯＦＤＭ
受信装置。 - 【請求項２５】 送信データをＯＦＤＭ信号に変調する
ＯＦＤＭ送信装置であって、 送信データから生成された搬送波の複素データに対して
逆高速フーリエ変換を行う逆高速フーリエ変換部と、こ
の逆高速フーリエ変換部の出力に対して周波数変換を行
い、ＯＦＤＭ信号を生成するディジタル変調部とを備え
たものであり、 前記逆高速フーリエ変換部は、請求項２０または２１記
載の逆高速フーリエ変換装置からなることを特徴とする
ＯＦＤＭ送信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10006247A JP3065979B2 (ja) | 1997-01-22 | 1998-01-16 | 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置 |
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP920497 | 1997-01-22 | ||
| JP9-212861 | 1997-08-07 | ||
| JP21286197 | 1997-08-07 | ||
| JP9-9204 | 1997-08-07 | ||
| JP10006247A JP3065979B2 (ja) | 1997-01-22 | 1998-01-16 | 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11110370A JPH11110370A (ja) | 1999-04-23 |
| JP3065979B2 true JP3065979B2 (ja) | 2000-07-17 |
Family
ID=27277079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10006247A Expired - Fee Related JP3065979B2 (ja) | 1997-01-22 | 1998-01-16 | 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3065979B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100836050B1 (ko) * | 2001-05-23 | 2008-06-09 | 엘지전자 주식회사 | 고속 푸리에 변환 연산 장치 |
| KR100492124B1 (ko) * | 2002-12-12 | 2005-06-02 | 삼성전자주식회사 | 구현이 간단한 고속 퓨리에 변환 장치를 가지는 유럽향디지털 오디오 방송 수신기 및 그의 동작방법 |
| JP4647296B2 (ja) * | 2004-11-30 | 2011-03-09 | リーダー電子株式会社 | 遅延プロファイル測定装置 |
| US20070239815A1 (en) * | 2006-04-04 | 2007-10-11 | Qualcomm Incorporated | Pipeline fft architecture and method |
| CN101930426B (zh) * | 2009-06-24 | 2015-08-05 | 华为技术有限公司 | 信号处理方法、数据处理方法及装置 |
| JPWO2011102291A1 (ja) * | 2010-02-16 | 2013-06-17 | 日本電気株式会社 | 高速フーリエ変換回路 |
| FR2972091A1 (fr) * | 2011-02-28 | 2012-08-31 | France Telecom | Procede de modulation d'un signal multiporteuse de type oqam, programme d'ordinateur et modulateur correspondants |
-
1998
- 1998-01-16 JP JP10006247A patent/JP3065979B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11110370A (ja) | 1999-04-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6115728A (en) | Fast fourier transforming apparatus and method, variable bit reverse circuit, inverse fast fourier transforming apparatus and method, and OFDM receiver and transmitter | |
| US7464127B2 (en) | Fast fourier transform apparatus | |
| JP4022546B2 (ja) | 高速フーリエ変換を用いた混合−基数方式の変調装置 | |
| JPH1049518A (ja) | 演算装置および方法 | |
| KR100989797B1 (ko) | Ｆｆｔ/ｉｆｆｔ 연산코어 | |
| WO2010108371A1 (zh) | 一种实现fft/ifft变换的电路及方法 | |
| JP3065979B2 (ja) | 高速フーリエ変換装置および方法、可変ビットリバース回路、逆高速フーリエ変換装置および方法、並びにｏｆｄｍ受信および送信装置 | |
| US9727531B2 (en) | Fast fourier transform circuit, fast fourier transform processing method, and program recording medium | |
| US20100128818A1 (en) | Fft processor | |
| WO2006109240A2 (en) | Fast fourier transform architecture | |
| JPH0462504B2 (ja) | ||
| WO2007068438A2 (en) | Circular fast fourier transform | |
| JP2000224051A (ja) | たたみこみインタ―リ―ビング用の効率的メモリアドレス指定方式 | |
| JPH08320858A (ja) | フーリエ変換演算装置および方法 | |
| WO2011102291A1 (ja) | 高速フーリエ変換回路 | |
| US6789097B2 (en) | Real-time method for bit-reversal of large size arrays | |
| US5563816A (en) | High-resolution digital filter | |
| JP2001056806A (ja) | 高速フーリエ変換装置 | |
| KR100484418B1 (ko) | 고속푸리에변환장치및방법,가변비트리버스회로,역고속푸리에변환장치및방법과직교주파수분할다중수신및송신장치 | |
| JP2001024621A (ja) | 実数入力データのストリームを複素出力シンボル・ストリームに変換する方法および装置 | |
| JP3499460B2 (ja) | 拡散符号発生回路および拡散符号発生方法 | |
| KR100577005B1 (ko) | 고속 하다마드 변환 및 고속 푸리에 변환의 선택적 수행장치 및 방법 | |
| JPS5965376A (ja) | アドレス制御回路 | |
| JP5131346B2 (ja) | 無線通信装置 | |
| CA2352683C (en) | Real-time method for bit-reversal of large size arrays |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000418 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090512 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100512 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110512 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120512 Year of fee payment: 12 |
|
| LAPS | Cancellation because of no payment of annual fees |