JP3059607B2 - Semiconductor memory device and method of manufacturing the same - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は、半導体記憶装置およ
びその製造方法に関し、特に、ＳＲＡＭ（Ｓｔａｔｉｃ
Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のメモ
リセルの構造およびその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a method of manufacturing the same, and more particularly, to an SRAM (Static).
The present invention relates to a memory cell structure of Random Access Memory and a method of manufacturing the same.

【０００２】[0002]

【従来の技術】従来、半導体記憶装置の１つとして、Ｓ
ＲＡＭが知られている。図２５は、従来のＳＲＡＭの１
つのメモリセルの等価回路図である。このメモリセル
は、負荷としてＰ型ＭＯＳトランジスタを用いた６つの
トランジスタで構成されている。すなわち、１対のドラ
イバ（駆動用）トランジスタＱ₁ 、Ｑ₂ （Ｎ型ＭＯＳト
ランジスタ）と１対の負荷トランジスタＱ₅ 、Ｑ₆ （Ｐ
型ＭＯＳトランジスタ）とが相互に接続されてフリップ
フロップ回路を構成している。１対の負荷トランジスタ
Ｑ₅ 、Ｑ₆ のソース領域１１０および１１１は、Ｖ_{C C}
電源に接続されており、ドライバトランジスタＱ₁ 、Ｑ
₂ のソース領域はＧＮＤ１１２および１１３に接続され
ている。2. Description of the Related Art Conventionally, as one of semiconductor storage devices, S
RAMs are known. FIG. 25 shows a conventional SRAM.
FIG. 3 is an equivalent circuit diagram of one memory cell. This memory cell is composed of six transistors using P-type MOS transistors as loads. That is, a pair of driver (driving) transistors Q ₁ and Q ₂ (N-type MOS transistors) and a pair of load transistors Q ₅ and Q ₆ (P
(Type MOS transistor) are connected to each other to form a flip-flop circuit. The source regions 110 and 111 of the pair of load transistors Q ₅ and Q ₆ are connected to V _CC
Connected to the power supply and the driver transistors Q ₁ , Q
_{The second} source region is connected to GNDs 112 and 113.

【０００３】さらに、１対のアクセストランジスタＱ
₃ 、Ｑ₄ （Ｎ型ＭＯＳトランジスタ）は各々記憶ノード
１１４および１１５に接続されている。そしてアクセス
トランジスタＱ₃ のソース／ドレイン領域の一方にはビ
ット線１０７が接続されており、アクセストランジスタ
Ｑ₄ のソース／ドレイン領域の一方にはビット線１０８
が接続されている。また、アクセストランジスタＱ₃ 、
Ｑ₄ のゲート電極はワード線１０９に接続されている。Further, a pair of access transistors Q
₃ and Q ₄ (N-type MOS transistors) are connected to storage nodes 114 and 115, respectively. The access transistor Q to one of the source / drain region of the ₃ are connected to the bit line 107, the access transistor Q ₄ of the source / drain while the bit line region 108
Is connected. Also, the access transistor Q ₃ ,
The gate electrode of Q ₄ are connected to the word line 109.

【０００４】図２６〜図２８は、ＳＲＡＭのメモリセル
の平面構造図であり、各々基板表面の下層から順に３段
階に分割して示したものである。図２９は、図２６〜図
２８中の切断線Ａ−Ａに沿った方向からの断面構造図で
ある。図２５〜図２９を参照して、従来のメモリセルで
は、シリコン基板１４８の主表面に１対のドライバトラ
ンジスタＱ₁ 、Ｑ₂ と１対のアクセストランジスタＱ
₃ 、Ｑ₄ が形成されている。ドライバトランジスタＱ₁
は、ドレイン領域１２１およびソース領域１２２とゲー
ト電極１２５とを有する。ドライバトランジスタＱ₂
は、ドレイン領域１１７およびソース領域１１８とゲー
ト電極１２６とを有する。FIGS. 26 to 28 are plan views of SRAM memory cells, each of which is divided into three stages in order from the lower layer on the substrate surface. FIG. 29 is a cross-sectional structural view taken along a line AA in FIGS. 26 to 28. Referring to FIGS. 25 to 29, in a conventional memory cell, a pair of driver transistors Q ₁ and Q ₂ and a pair of access transistors Q are provided on the main surface of silicon substrate 148.
₃ and Q ₄ are formed. Driver transistor Q ₁
Has a drain region 121, a source region 122, and a gate electrode 125. Driver transistor Q ₂
Has a drain region 117, a source region 118, and a gate electrode 126.

【０００５】また、アクセストランジスタＱ₃ は、１対
のソース／ドレイン領域１１９および１２０とゲート電
極１０９とを有する。アクセストランジスタＱ₄ は、１
対のソース／ドレイン領域１１６および１１７とゲート
電極１０９とを有する。Access transistor Q ₃ has a pair of source / drain regions 119 and 120 and a gate electrode 109. The access transistor Q ₄ is 1
It has a pair of source / drain regions 116 and 117 and a gate electrode 109.

【０００６】これらのトランジスタは、Ｐ型シリコン基
板１４８の主表面に形成されたソース／ドレイン領域を
有するＮ型ＭＯＳトランジスタで構成されている。ドラ
イバトランジスタＱ₂ のゲート電極１２６とアクセスト
ランジスタＱ₃ のソース／ドレイン領域１２０とは、コ
ンタクト部１２８を通して接続されている。また、ドラ
イバトランジスタＱ₂ のゲート電極１２６とドライバト
ランジスタＱ₁ のドレイン領域１２１とはコンタクト部
１２９によって接続されている。さらにドライバトラン
ジスタＱ₁ のゲート電極１２５は、アクセストランジス
タＱ₄ のソース／ドレイン領域１１７とドライバトラン
ジスタＱ₂ のドレイン領域１１７とにコンタクト部１２
７を介して接続されている。These transistors are composed of N-type MOS transistors having source / drain regions formed on the main surface of a P-type silicon substrate 148. The source / drain region 120 of the gate electrode 126 and the access transistor Q ₃ of the driver transistor Q _2, is connected through the contact portion 128. Moreover, it is connected by a contact section 129 and the drain region 121 of the gate electrode 126 and the driver transistor to Q ₁ driver transistor Q _2. Further, the gate electrode 125 of the driver transistor Q ₁ is connected to the source / drain region 117 of the access transistor Q _{4 and} the drain region 117 of the driver transistor Q _{2 by} the contact portion 12.
7 are connected.

【０００７】また、負荷トランジスタＱ₅ のゲート電極
１３０は、コンタクト部１３９を介して負荷トランジス
タＱ₆ のソース／ドレイン領域１３７に接続されてい
る。負荷トランジスタＱ₆ のゲート電極１３１は、コン
タクト部１３８を介して負荷トランジスタＱ₅ のソース
／ドレイン領域１３４に接続されている。The gate electrode 130 of the load transistor Q ₅ is connected to the source / drain region 137 of the load transistor Q ₆ via a contact 139. The gate electrode 131 of the load transistor Q ₆ is connected to the source / drain region 134 of the load transistor Q ₅ through the contact portion 138.

【０００８】ビット線１０７は、コンタクト部１４６を
介してアクセストランジスタＱ₃ のソース／ドレイン領
域１１９に接続されている。ビット線１０８は、コンタ
クト部１４７を介してアクセストランジスタＱ₄ のソー
ス／ドレイン領域１１６に接続されている。[0010] The bit line 107 is connected to the source / drain region 119 of the access transistor Q ₃ via a contact portion 146. Bit line 108 is connected to the source / drain region 116 of the access transistor Q ₄ via the contact part 147.

【０００９】上記のように、従来のＳＲＡＭのメモリセ
ルは、シリコン基板上に４つのＮ型ＭＯＳトランジスタ
を配列し、さらにその上層にＰ型の薄膜トランジスタを
負荷として用いている。図３０は、負荷トランジスタＱ
₅ およびＱ₆ に用いられる薄膜トランジスタの典型的な
断面構造を示した断面図である。図３０を参照して、薄
膜トランジスタは、多結晶シリコンなどの半導体層の中
にチャネル領域１４２と１対のソース／ドレイン領域１
４１、１４３とを形成する。そして、絶縁層を介在して
チャネル領域１４２に対向する位置にゲート電極１４０
を配置する。図３１は、上記した薄膜トランジスタの電
流特性を示した特性図である。図において、Ｖｄはドレ
イン電圧、Ｖｇはゲート電圧、Ｉｄはドレイン電流であ
る。As described above, the conventional SRAM memory cell has four N-type MOS transistors arranged on a silicon substrate and further uses a P-type thin film transistor as a load thereon. FIG. 30 shows the load transistor Q
₅ and is a sectional view showing a typical cross-sectional structure of a thin film transistor used in the Q _6. Referring to FIG. 30, a thin film transistor includes a channel region 142 and a pair of source / drain regions 1 in a semiconductor layer such as polycrystalline silicon.
41 and 143 are formed. The gate electrode 140 is located at a position facing the channel region 142 with an insulating layer interposed.
Place. FIG. 31 is a characteristic diagram showing current characteristics of the above-described thin film transistor. In the figure, Vd is a drain voltage, Vg is a gate voltage, and Id is a drain current.

【００１０】[0010]

【発明が解決しようとする課題】図３２は、ＳＲＡＭの
メモリセルの読出動作を説明するための等価回路図であ
る。図３２を参照して、図２５で示した負荷トランジス
タＱ₅ およびＱ₆ はこれらに流れる電流が十分小さいの
で等価回路図には示されていない。また、ビット線１０
７および１０８にはＰ型ＭＯＳトランジスタで形成され
るビット線負荷１６０および１６１がそれぞれ接続され
ている。FIG. 32 is an equivalent circuit diagram for describing a read operation of a memory cell of an SRAM. Referring to FIG. 32, the load transistors Q ₅ and Q ₆ shown in FIG. 25 is a current flowing through these is not shown in the equivalent circuit diagram small enough. The bit line 10
Bit line loads 160 and 161 formed of P-type MOS transistors are connected to 7 and 108, respectively.

【００１１】ここで、記憶ノードＡをＬレベル、記憶ノ
ードＢをＨレベルとする。読出動作時には、ビット線負
荷１６０からＬレベル側の記憶ノードＡを通ってＧＮＤ
１１２へ電流ｉが流れる。この一方、Ｈレベル側の記憶
ノードＢにおいては、ビット線負荷１６１からＧＮＤ１
１３への電流は流れない。Here, storage node A is at L level and storage node B is at H level. At the time of the read operation, GND from bit line load 160 through storage node A on the L level side.
A current i flows to 112. On the other hand, in storage node B on the H level side, bit line load 161 to GND1
No current to 13 flows.

【００１２】ここで、図２６に示したようにドライバト
ランジスタＱ₁ のソース領域１２２とドライバトランジ
スタＱ₂ のソース領域１１８とは異なる領域に形成され
ている。そして、ソース領域１１８とＧＮＤ１１３との
間および、ソース領域１２２とＧＮＤ１１２との間に
は、それぞれ寄生抵抗ｒが形成されている。したがっ
て、図３２に示す状態では、ノードＣは、ｒ×ｉ分だけ
電位が上昇する。これに対して、ノードＤには電流が流
れないため、ノードＤの電位は上昇しない。このため、
１つのメモリセル内でノードＣとノードＤとで電位のア
ンバランスが発生し、読出動作を正確に行なえないとい
う問題点があった。すなわち、ノードＣの電位が上昇す
ると、これに伴って記憶ノードＡの電位も上昇するた
め、記憶ノードＡがＬレベルからＨレベルに逆転すると
ともに記憶ノードＢがＨレベルからＬレベルに逆転する
という不都合が生じる場合があった。このような場合に
はデータの読出動作において誤ったデータを読出してし
まうという問題点があった。[0012] Here, it is formed in a region different from the source region 122 and the driver transistor Q ₂ of the source region 118 of the driver transistor Q ₁ as shown in FIG. 26. Parasitic resistances r are formed between the source region 118 and the GND 113 and between the source region 122 and the GND 112, respectively. Therefore, in the state shown in FIG. 32, the potential of node C rises by r × i. On the other hand, since no current flows through the node D, the potential of the node D does not increase. For this reason,
There is a problem that a potential imbalance occurs between the node C and the node D in one memory cell, and the reading operation cannot be performed accurately. That is, when the potential of the node C rises, the potential of the storage node A also rises accordingly, so that the storage node A reverses from L level to H level and the storage node B reverses from H level to L level. In some cases, inconvenience occurred. In such a case, there is a problem that erroneous data is read in the data reading operation.

【００１３】また、次のような問題点もある。図３３
は、図２６および図２９に示した第１直接コンタクト部
１２７、１２８および１２９をシェアード直接コンタク
ト構造にした場合の断面構造図である。図３３を参照し
て、従来ではこのようなシェアードコンタクト構造も頻
繁に用いられる。すなわち、ドライバトランジスタＱ₂
のゲート電極１２６を素子分離酸化膜１２４上にゲート
酸化膜１６２を介して形成する。そして、シリコン基板
１４８およびゲート電極１２６上に層間絶縁膜１６４を
形成する。ゲート電極１２６と駆動用トランジスタＱ₁
のドレイン領域１２１上とに位置する層間絶縁膜１６４
にコンタクトホール１６４ａを形成する。コンタクトホ
ール内でゲート電極１２６とドレイン領域１２１とを電
気的に接続するように第２ポリシリコン層１６５を形成
する。There are also the following problems. FIG.
FIG. 30 is a sectional structural view in a case where the first direct contact portions 127, 128 and 129 shown in FIGS. 26 and 29 have a shared direct contact structure. Referring to FIG. 33, such a shared contact structure is conventionally frequently used. That is, the driver transistor Q ₂
Is formed on the element isolation oxide film 124 with the gate oxide film 162 interposed therebetween. Then, an interlayer insulating film 164 is formed over the silicon substrate 148 and the gate electrode 126. The gate electrode 126 and the driving transistor Q ₁
Interlayer insulating film 164 located on and above drain region 121 of FIG.
Then, a contact hole 164a is formed. A second polysilicon layer 165 is formed so as to electrically connect gate electrode 126 and drain region 121 in the contact hole.

【００１４】このようにしてシェアード直接コンタクト
部１６３が形成されるが、ゲート電極１２６の端部の形
成位置がずれた場合には、次のような問題点が発生す
る。図３４は、駆動用トランジスタＱ₂ のゲート電極１
２６の端部の位置がずれた場合の問題点を説明するため
の断面構造図である。図３４を参照して、このようにゲ
ート電極１２６の端部の位置が素子分離酸化膜１２４の
上に位置する場合には、コンタクトホール１６４ａの形
成時のエッチングによって素子分離酸化膜１２４の端部
が削られてしまうという不都合が生じる。このような場
合には、その素子分離酸化膜１２４が削れた部分からリ
ーク電流ｉ₀ が発生するという問題点があった。The shared direct contact portion 163 is formed as described above. However, if the formation position of the end of the gate electrode 126 is shifted, the following problem occurs. Figure 34 is a gate electrode 1 of the driving transistor Q ₂
FIG. 14 is a cross-sectional structural diagram for describing a problem that occurs when the position of the end portion of FIG. 26 is shifted. Referring to FIG. 34, when the end portion of gate electrode 126 is located above element isolation oxide film 124, the end portion of element isolation oxide film 124 is etched by forming contact hole 164a. However, there is a disadvantage that the metal is scraped. In such a case, the leakage current i ₀ is disadvantageously generated from the portion where the device isolation oxide film 124 is shaved.

【００１５】さらに、次のような問題点もある。図３５
は、図２９に示した負荷トランジスタＱ₆ の部分拡大図
である。図３５を参照して、実際の動作においてはビッ
ト線１０７の電位が変化する。このため、ビット線１０
７が負荷トランジスタＱ₆ のゲート電極として働き、こ
の結果負荷トランジスタＱ₆ を誤動作させるという問題
点があった。この現象はクロストーク現象と呼ばれてい
る。Further, there are the following problems. FIG.
Is a partially enlarged view of the load transistor Q ₆ shown in FIG. 29. Referring to FIG. 35, in an actual operation, the potential of bit line 107 changes. Therefore, the bit line 10
7 acts as the gate electrode of the load transistor Q _6, there is a problem that causes malfunction of this result the load transistor Q _6. This phenomenon is called a crosstalk phenomenon.

【００１６】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、半導
体記憶装置において、１対の駆動用トランジスタのＧＮ
Ｄ電位のアンバランスを低減することである。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. One object of the present invention is to provide a semiconductor memory device having a pair of driving transistors GN.
It is to reduce the imbalance of the D potential.

【００１７】この発明のもう１つの目的は、半導体記憶
装置において、駆動用トランジスタのゲート電極と不純
物領域との接続にシェアード直接コンタクト構造を用い
た場合に接合リーク電流を低減することである。Another object of the present invention is to reduce a junction leak current when a shared direct contact structure is used for connection between a gate electrode of a driving transistor and an impurity region in a semiconductor memory device.

【００１８】この発明のさらにもう１つの目的は、半導
体記憶装置において、駆動用トランジスタのソース領域
の抵抗を低減することである。Still another object of the present invention is to reduce the resistance of a source region of a driving transistor in a semiconductor memory device.

【００１９】この発明のさらにもう１つの目的は、半導
体記憶装置の製造方法において、駆動用トランジスタの
ソース領域の抵抗を有効に低減し得る半導体記憶装置を
容易に製造することである。Still another object of the present invention is to easily manufacture a semiconductor memory device capable of effectively reducing the resistance of a source region of a driving transistor in a method of manufacturing a semiconductor memory device.

【００２０】[0020]

【課題を解決するための手段】請求項１における半導体
記憶装置は、フリップフロップ回路を構成する１対の第
１導電型の第１および第２の駆動用トランジスタおよび
１対の第２導電型の第１および第２の負荷用トランジス
タと、１対の第１および第２のアクセストランジスタと
を有するメモリセルを備えた半導体記憶装置であって、
メモリセルは、所定の方向に延びる第１の駆動用トラン
ジスタのゲート電極と、第１の駆動用トランジスタのゲ
ート電極と所定の間隔を隔ててほぼ並行に延びるように
形成された第２の駆動用トランジスタのゲート電極と、
第１の駆動用トランジスタのゲート電極と所定の間隔を
隔てて第１の駆動用トランジスタのゲート電極の延びる
方向とほぼ同じ方向に延びて形成されるとともに第１お
よび第２のアクセストランジスタのゲート電極とを含
み、第１の駆動用トランジスタのゲート電極と第２の駆
動用トランジスタのゲート電極とに挟まれた領域は、前
記第１の駆動用トランジスタと第２の駆動用トランジス
タの共通のソース領域であり、共通のソース領域または
共通のソース領域とＧＮＤとの間に金属を含む導電層が
形成されている。 According to a first aspect of the present invention, there is provided a semiconductor memory device comprising a pair of first and second driving transistors of a first conductivity type and a pair of second conductivity type forming a flip-flop circuit. A semiconductor memory device comprising a memory cell having first and second load transistors and a pair of first and second access transistors,
The memory cell includes a gate electrode of the first driving transistor extending in a predetermined direction and a second driving transistor formed to extend substantially in parallel with the gate electrode of the first driving transistor at a predetermined interval. A gate electrode of the transistor;
The gate electrodes of the first and second access transistors are formed to extend in a direction substantially the same as the direction in which the gate electrodes of the first drive transistors extend at a predetermined distance from the gate electrodes of the first drive transistors. and a pole, the region sandwiched between the gate electrode of the gate electrode and the second driving transistor of the first driving transistor, before
Serial first drive transistor motor and a common source region of the second driving transistor, common source region or
A conductive layer containing metal is provided between the common source region and GND.
Is formed.

【００２１】また、導電層はシリサイド層としてもよ
い。さらに、第１および第２の負荷用トランジスタが半
導体基板上の層間絶縁膜上に形成された第１および第２
の薄膜トランジスタを含むように構成し、第１および第
２のアクセストランジスタにはその第１および第２の薄
膜トランジスタの上方に延びる第１および第２のビット
線が電気的に接続され、第１および第２の駆動用トラン
ジスタのソース領域にはその上部が第１および第２の薄
膜トランジスタと第１および第２のビット線との間に延
びるように形成された接地配線層を電気的に接続するよ
うに構成してもよい。また、導電層がソース領域表面に
形成されていてもよい。 The conductive layer may be a silicide layer.
No. Further, first and second load transistors are formed on an interlayer insulating film on a semiconductor substrate.
And first and second access transistors are electrically connected to first and second bit lines extending above the first and second thin film transistors, respectively. The source region of the second driving transistor is electrically connected to a ground wiring layer formed so that its upper portion extends between the first and second thin film transistors and the first and second bit lines. You may comprise. In addition, a conductive layer is formed on the surface of the source region.
It may be formed.

【００２２】請求項５における半導体記憶装置は、主表
面を有する半導体基板と、その半導体基板の主表面上に
形成された素子分離絶縁膜と、素子分離絶縁膜に隣接す
る半導体基板の主表面上に形成された不純物領域と、素
子分離絶縁膜上に形成された第１の駆動用トランジスタ
のゲート電極と、不純物領域に電気的に接続されるとと
もに第１の駆動用トランジスタのゲート電極上に絶縁膜
を介して延びるように形成された第１の導電層と、その
第１の導電層上とゲート電極上とに第１の導電層とゲー
ト電極とを電気的に接続するように形成された第２の導
電層とを備えている。According to a fifth aspect of the present invention, there is provided a semiconductor memory device having a semiconductor substrate having a main surface, an element isolation insulating film formed on the main surface of the semiconductor substrate, and a semiconductor substrate adjacent to the element isolation insulating film. And a gate electrode of a first driving transistor formed on the element isolation insulating film, and electrically connected to the impurity region and insulated on a gate electrode of the first driving transistor. A first conductive layer formed to extend through the film, and formed on the first conductive layer and the gate electrode so as to electrically connect the first conductive layer and the gate electrode. A second conductive layer.

【００２３】請求項６における半導体記憶装置は、フリ
ップフロップ回路を構成する１対の第１導電型の第１お
よび第２の駆動用トランジスタおよび１対の第２導電型
の第１および第２の負荷用トランジスタと１対の第１お
よび第２のアクセストランジスタとを有するメモリセル
を備えた半導体記憶装置であって、第１および第２のア
クセストランジスタのゲート電極を構成し所定の方向に
延びるように形成されたワード線と、ワード線の延びる
方向とほぼ直交する方向に延びるように形成された電源
電圧配線層とを備えている。電源電圧配線層は、上記直
交方向に並べられたメモリセル同士でつながっている。According to a sixth aspect of the present invention, in the semiconductor memory device, a pair of first and second driving transistors of a first conductivity type and a pair of first and second driving transistors of a second conductivity type are included in a flip-flop circuit. A semiconductor memory device including a memory cell having a load transistor and a pair of first and second access transistors, wherein a gate electrode of the first and second access transistors is formed and extends in a predetermined direction. And a power supply voltage wiring layer formed to extend in a direction substantially perpendicular to the direction in which the word lines extend. The power supply voltage wiring layer is connected by the memory cells arranged in the orthogonal direction.

【００２４】請求項７および８における半導体記憶装置
の製造方法は、半導体基板の主表面上に所定の間隔を隔
てて第１および第２の駆動用トランジスタのゲート電極
をそれぞれ形成する工程と、第１の駆動用トランジスタ
のゲート電極と第２の駆動用トランジスタのゲート電極
との間に第１および第２の駆動用トランジスタの共通の
ソース領域を形成する工程と、半導体基板と第１および
第２の駆動用トランジスタのゲート電極とを覆うととも
にソース領域上に開口を有する絶縁膜を形成する工程
と、その開口内のソース領域表面上に金属シリサイド層
を形成する工程とを備えている。請求項８における半導
体記憶装置の製造方法は、さらに、絶縁膜をマスクとし
てソース領域に第１導電型の不純物を導入する工程を備
えている。According to a seventh aspect of the present invention, there is provided a method of manufacturing a semiconductor memory device, comprising the steps of forming gate electrodes of first and second driving transistors on a main surface of a semiconductor substrate at predetermined intervals, respectively; Forming a common source region for the first and second driving transistors between the gate electrode of the first driving transistor and the gate electrode of the second driving transistor; Forming an insulating film covering the gate electrode of the driving transistor and having an opening on the source region; and forming a metal silicide layer on the source region surface in the opening. The method of manufacturing a semiconductor memory device according to claim 8 further includes a step of introducing a first conductivity type impurity into the source region using the insulating film as a mask.

【００２５】[0025]

【作用】請求項１〜３に記載の半導体記憶装置では、第
１の駆動用トランジスタのゲート電極と第２の駆動用ト
ランジスタのゲート電極とに挟まれた領域が第１の駆動
用トランジスタと第２の駆動用トランジスタの共通のソ
ース領域であり、共通のソース領域または共通のソース
領域とＧＮＤとの間に金属を含む導電層が形成されてい
るので、第１の駆動用トランジスタのＧＮＤ電位と第２
の駆動用トランジスタのＧＮＤ電位とが等しくなり、第
１の駆動用トランジスタのＧＮＤ電位と第２の駆動用ト
ランジスタのＧＮＤ電位とのアンバランスが解消され
る。[Action] In the semiconductor memory device according to claim 1 to 3, the region sandwiched between the gate electrode of the gate electrode and the second driving transistor of the first driving transistor and the first driving transistor motor Common source of the second driving transistor
Source area, common source area or common source
Since the conductive layer containing a metal is formed between the region and the GND, the potential of the first driving transistor and the potential of the second driving transistor are different from each other.
Is equal to the GND potential of the first driving transistor, and the imbalance between the GND potential of the first driving transistor and the GND potential of the second driving transistor is eliminated.

【００２６】また、共通のソース領域または共通のソー
ス領域とＧＮＤとの間に金属を含む導電層をシリサイド
層とした場合には、ソース領域の寄生抵抗が低減されて
その寄生抵抗に電流が流れた場合に生じるＧＮＤ電位の
上昇が有効に防止される。Also, a common source region or a common source
Silicide conductive layer containing metal between gate region and GND
In the case of a layer, the parasitic resistance of the source region is reduced, and an increase in the GND potential caused when a current flows through the parasitic resistance is effectively prevented.

【００２７】さらに、第１および第２の駆動用トランジ
スタのソース領域に、その上部が第１および第２の負荷
用トランジスタを構成する第１および第２の薄膜トラン
ジスタと第１および第２のビット線との間に延びるよう
に形成された接地配線層を電気的に接続する場合には、
その接地配線層によって第１および第２の薄膜トランジ
スタが第１および第２のビット線の電位変動によって誤
動作することが有効に防止される。Further, the first and second thin film transistors and the first and second bit lines, the upper portions of which form the first and second load transistors, are formed in the source regions of the first and second driving transistors. When electrically connecting the ground wiring layer formed so as to extend between
The ground wiring layer effectively prevents the first and second thin film transistors from malfunctioning due to the potential fluctuation of the first and second bit lines.

【００２８】また、導電層をソース領域表面に形成する
ことで段差の少ないメモリセルとすることができる。 Further, a conductive layer is formed on the surface of the source region.
Thus, a memory cell with less steps can be obtained.

【００２９】請求項５に係る半導体記憶装置では、素子
分離絶縁膜に隣接する不純物領域に電気的に接続される
とともに素子分離絶縁膜上の第１の駆動用トランジスタ
のゲート電極上に絶縁膜を介して延びるように第１の導
電層が形成され、その第１の導電層上とゲート電極上と
に第１の導電層とゲート電極とを電気的に接続するよう
に第２の導電層が形成されるので、第１の導電層と不純
物領域との接続のためのコンタクトホールを形成する際
に従来のように素子分離絶縁膜が削られることがない。In the semiconductor memory device according to the fifth aspect, the insulating film is electrically connected to the impurity region adjacent to the element isolation insulating film, and the insulating film is formed on the gate electrode of the first driving transistor on the element isolation insulating film. A first conductive layer is formed to extend through the first conductive layer, and a second conductive layer is formed on the first conductive layer and the gate electrode so as to electrically connect the first conductive layer and the gate electrode. Since it is formed, when forming a contact hole for connecting the first conductive layer and the impurity region, the element isolation insulating film is not cut away as in the related art.

【００３０】請求項６に係る半導体記憶装置では、ワー
ド線の延びる方向とほぼ直交する方向に延びるように電
源電圧配線層が形成されているので、一度に多くのメモ
リセルを充電する必要がなく小数のメモリセルだけを充
電すればよい。これにより、従来一度に多くのメモリセ
ルを充電するために必要であった補助配線層が不要にな
る。これにより、その補助配線層と電源電圧配線層との
接続領域なども不要になる。In the semiconductor memory device according to the sixth aspect, since the power supply voltage wiring layer is formed to extend in a direction substantially orthogonal to the direction in which the word lines extend, it is not necessary to charge many memory cells at once. Only a small number of memory cells need to be charged. This eliminates the need for an auxiliary wiring layer that was conventionally required to charge many memory cells at once. This eliminates the need for a connection region between the auxiliary wiring layer and the power supply voltage wiring layer.

【００３１】請求項７および８に係る半導体記憶装置の
製造方法では、第１の駆動用トランジスタのゲート電極
と第２の駆動用トランジスタのゲート電極との間に第１
および第２の駆動用トランジスタの共通のソース領域を
形成した後、半導体基板と第１および第２の駆動用トラ
ンジスタのゲート電極とを覆うとともにソース領域上に
開口を有する絶縁膜が形成され、その絶縁膜の開口内の
ソース領域表面上に金属シリサイド層が形成されるの
で、その金属シリサイド層によってソース領域の抵抗が
低減される。さらに、ソース領域に不純物を導入すれば
ソース領域の抵抗がより低減される。In the method of manufacturing a semiconductor memory device according to claims 7 and 8, the first driving transistor is provided between the gate electrode of the first driving transistor and the gate electrode of the second driving transistor.
And forming a common source region for the second driving transistor, forming an insulating film covering the semiconductor substrate and the gate electrodes of the first and second driving transistors and having an opening on the source region. Since the metal silicide layer is formed on the surface of the source region in the opening of the insulating film, the resistance of the source region is reduced by the metal silicide layer. Further, if impurities are introduced into the source region, the resistance of the source region is further reduced.

【００３２】[0032]

【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１〜図４は、本発明の第１実施例によるＳＲＡ
Ｍのメモリセルを示した平面構造図である。具体的に
は、図１〜図４は、それぞれ基板面の下層から順に４段
階に分割して示した平面図である。図５は、図１〜図４
の切断線Ｂ−Ｂに沿った断面構造図であり、図６は図１
〜図４の切断線Ｃ−Ｃに沿った断面構造図である。Embodiments of the present invention will be described below with reference to the drawings. 1 to 4 show an SRA according to a first embodiment of the present invention.
FIG. 3 is a plan view showing an M memory cell. Specifically, FIGS. 1 to 4 are plan views each of which is divided into four stages in order from the lower layer of the substrate surface. FIG. 5 corresponds to FIGS.
FIG. 6 is a sectional structural view taken along a cutting line BB of FIG.
FIG. 5 is a sectional structural view taken along section line CC of FIG. 4.

【００３３】図１には、Ｎ型の不純物領域（ソース／ド
レイン領域）４〜９、素子分離酸化膜１〜３、第１ポリ
シリコン層１０〜１３、第１直接コンタクト部１４〜１
８および第２ポリシリコン層１９〜２３が示されてい
る。FIG. 1 shows N-type impurity regions (source / drain regions) 4 to 9, element isolation oxide films 1 to 3, first polysilicon layers 10 to 13, and first direct contact portions 14 to 1.
8 and second polysilicon layers 19-23 are shown.

【００３４】すなわち、ドライバトランジスタＱ₁ は、
所定の方向に延びるゲート電極（第１ポリシリコン層）
１１と、ゲート電極１１に直交する方向に所定の間隔を
隔てて形成されたＮ型のソース領域９およびドレイン領
域５から構成されている。また、ドライバトランジスタ
Ｑ₂ は、ドライバトランジスタＱ₁ のゲート電極１１と
所定の間隔を隔ててほぼ同じ方向に延びて形成されたゲ
ート電極１２と、ゲート電極１２とほぼ直交する方向に
所定の間隔を隔てて形成されたＮ型のソース領域９およ
びドレイン領域８から構成されている。つまり、駆動用
トランジスタＱ ₁ と駆動用トランジスタＱ₂ とは共通の
ソース領域９を有している。That is, the driver transistor Q₁ Is
Gate electrode (first polysilicon layer) extending in a predetermined direction
11 and a predetermined interval in a direction orthogonal to the gate electrode 11.
N-type source region 9 and drain region formed separately
It is composed of area 5. Also, the driver transistor
Q_Two Is the driver transistor Q₁ Of the gate electrode 11
A gate formed to extend in substantially the same direction at a predetermined interval.
In a direction substantially orthogonal to the gate electrode 12 and the gate electrode 12.
N-type source regions 9 and 9 formed at predetermined intervals
And a drain region 8. In other words, for driving
Transistor Q ₁ And driving transistor Q_Two Common with
It has a source region 9.

【００３５】また、アクセストランジスタＱ₃ は１対の
Ｎ型のソース／ドレイン領域４および５とゲート電極
（ワード線）１０とから構成されており、アクセストラ
ンジスタＱ₄ は１対のＮ型のソース／ドレイン領域６お
よび７とゲート電極（ワード線）１０とから構成されて
いる。つまり、アクセストランジスタＱ₃ とアクセスト
ランジスタＱ₄ とは共通のゲート電極（ワード線）１０
を有している。そして、そのワード線１０は、ドライバ
トランジスタＱ₁ のゲート電極と所定の間隔を隔ててほ
ぼ同じ方向に延びるように形成されている。また、第１
直接コンタクト部１４〜１８は、Ｎ型の不純物領域４〜
８と第２ポリシリコン層１９〜２３とをそれぞれ接続す
る部分である。なお、第１ポリシリコン層１３は、隣接
する別のメモリセルのアクセストランジスタのゲート電
極である。Access transistor Q ₃ is composed of a pair of N-type source / drain regions 4 and 5 and a gate electrode (word line) 10. Access transistor Q ₄ is a pair of N-type source / drain regions. / Drain regions 6 and 7 and a gate electrode (word line) 10. That is, the access transistor Q ₃ and the access transistor Q ₄ have a common gate electrode (word line) 10.
have. Then, the word line 10 is formed so as to extend substantially in the same direction across a gate electrode with a predetermined space of the driver transistor Q _1. Also, the first
The direct contact portions 14 to 18 are N-type impurity regions 4 to
8 and the second polysilicon layers 19 to 23, respectively. Note that the first polysilicon layer 13 is a gate electrode of an access transistor of another adjacent memory cell.

【００３６】図２には、第１ポリシリコン層１０〜１
３、第２ポリシリコン層１９〜２３、第２直接コンタク
ト部２４〜２７および第３ポリシリコン層２８〜２９が
示されている。第２直接コンタクト部２４〜２７は、第
３ポリシリコン層２８〜２９と、第２ポリシリコン層２
０、２２、２３または第１ポリシリコン層１１とを接続
するための部分である。第３ポリシリコン層２８および
２９はそれぞれ後述する負荷トランジスタＱ₆ 、Ｑ₅ の
ゲート電極を構成する。FIG. 2 shows the first polysilicon layers 10-1.
3, the second polysilicon layers 19 to 23, the second direct contact portions 24 to 27, and the third polysilicon layers 28 to 29 are shown. The second direct contact portions 24 to 27 are formed by the third polysilicon layers 28 to 29 and the second polysilicon layer 2.
0, 22, 23 or a portion for connecting to the first polysilicon layer 11. Third polysilicon layers 28 and 29 form gate electrodes of load transistors Q ₆ and Q ₅ , respectively, which will be described later.

【００３７】図３には、第３ポリシリコン層２８〜２
９、第４ポリシリコン層３２〜３６および第３直接コン
タクト部３０〜３１が示されている。第３直接コンタク
ト部３０および３１は、第４ポリシリコン層３２〜３６
と第３ポリシリコン層２８〜２９とを接続するための部
分である。負荷トランジスタＱ₅ は、Ｐ型ソース／ドレ
イン領域（第４ポリシリコン層）３２および３６と、チ
ャネル領域（第４ポリシリコン層）３５と、ゲート電極
（第３ポリシリコン層）２９とによって構成されてい
る。負荷トランジスタＱ₆ は、Ｐ型ソース／ドレイン領
域（第４ポリシリコン層）３２および３４と、チャネル
領域（第４ポリシリコン層）３３と、ゲート電極（第３
ポリシリコン層）２８とによって構成されている。FIG. 3 shows the third polysilicon layers 28-2.
9, fourth polysilicon layers 32-36 and third direct contact portions 30-31 are shown. The third direct contact portions 30 and 31 are formed of fourth polysilicon layers 32-36.
And the third polysilicon layers 28-29. The load transistor Q ₅ includes P-type source / drain regions (fourth polysilicon layer) 32 and 36, a channel region (fourth polysilicon layer) 35, and a gate electrode (third polysilicon layer) 29. ing. The load transistor Q ₆ includes P-type source / drain regions (fourth polysilicon layer) 32 and 34, a channel region (fourth polysilicon layer) 33, and a gate electrode (third polysilicon layer).
(Polysilicon layer) 28.

【００３８】次に、図４には、第１ポリシリコン層１０
〜１３、第２ポリシリコン層１９〜２３、コンタクト部
３７〜３８および、アルミまたはタングステンなどの金
属配線からなるビット線３９〜４０が示されている。コ
ンタクト部３７および３８は、ビット線３９〜４０と第
２ポリシリコン層１９〜２３とを接続する役割を果たす
ものである。Next, FIG. 4 shows the first polysilicon layer 10.
13 to 13, second polysilicon layers 19 to 23, contact portions 37 to 38, and bit lines 39 to 40 made of metal wiring such as aluminum or tungsten. Contact portions 37 and 38 serve to connect bit lines 39 to 40 and second polysilicon layers 19 to 23.

【００３９】図５および図６を参照して、次に第１実施
例のメモリセルの断面構造について説明する。まず、図
５を参照して、Ｐ型半導体基板（Ｐウェル）３９の主表
面上には所定の間隔を隔ててゲート電極１０、１１、１
２および１３が紙面と垂直方向に延びるように形成され
ている。また、Ｐ型半導体基板４１の主表面上の所定領
域には素子分離酸化膜３が形成されている。素子分離酸
化膜３とドライバトランジスタＱ₁ のゲート電極１１と
の間にはソース領域９が形成されている。ドライバトラ
ンジスタＱ₁ のゲート電極１１とアクセストランジスタ
Ｑ₃ のゲート電極１０との間にはドライバトランジスタ
Ｑ₁ のドレイン領域とアクセストランジスタＱ₃ のソー
ス／ドレイン領域を兼用するＮ型の不純物領域５が形成
されている。アクセストランジスタＱ₃ のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ₃ のソー
ス／ドレイン領域４が形成されている。不純物領域５上
とソース／ドレイン領域（不純物領域）４上とにはパッ
ド層（第２ポリシリコン層）２０および１９がそれぞれ
形成されている。Next, the sectional structure of the memory cell according to the first embodiment will be described with reference to FIGS. First, referring to FIG. 5, on the main surface of P-type semiconductor substrate (P-well) 39, gate electrodes 10, 11, 1
2 and 13 are formed so as to extend in a direction perpendicular to the paper surface. In a predetermined region on the main surface of the P-type semiconductor substrate 41, an element isolation oxide film 3 is formed. Source region 9 is formed between the gate electrode 11 of the element isolating oxide film 3 and driver transistor Q _1. Impurity regions 5 of the N type is formed also serves as a source / drain region of the drain region and the access transistor Q ₃ of the driver transistor Q ₁ between the gate electrode 10 of the driver transistor Q gate electrode 11 ₁ and the access transistor Q ₃ Have been. The gate electrode 1 of the access transistor Q ₃
0 source / drain regions 4 of the access transistor Q ₃ is formed between the gate electrode 13 of the access transistor of the adjacent memory cells. Pad layers (second polysilicon layers) 20 and 19 are formed on impurity region 5 and source / drain region (impurity region) 4, respectively.

【００４０】パッド層２０は第１直接コンタクト部１５
を介して不純物領域５と電気的に接続されており、パッ
ド層１９は第１直接コンタクト部１４を介して不純物領
域４と電気的に接続されている。パッド層２０とドライ
バトランジスタＱ₂ のゲート電極１２とを第２直接コン
タクト部２４および２５を介して電気的に接続するよう
に第３ポリシリコン層２８が形成されている。この第３
ポリシリコン層２８は、負荷トランジスタＱ₆ のゲート
電極としての役割を果たす。第３ポリシリコン層２８の
上には第３直接コンタクト部３０を介して第４ポリシリ
コン層３６が形成されている。また、第３ポリシリコン
層２８上には層間絶縁膜４２を介して第４ポリシリコン
層３２および３３が形成されている。第４ポリシリコン
層３６は負荷トランジスタＱ₅ のソース／ドレイン領
域、第４ポリシリコン層３２は負荷トランジスタＱ₅ 、
Ｑ₆ のソース／ドレイン領域を構成し、第４ポリシリコ
ン層３３は負荷トランジスタＱ₆ のチャネル領域を構成
する。また、パッド層１９には負荷トランジスタＱ₆ の
上方に延びるビット線３９がコンタクト部３７を介して
電気的に接続されている。The pad layer 20 is formed on the first direct contact portion 15
And the pad layer 19 is electrically connected to the impurity region 4 via the first direct contact portion 14. The third polysilicon layer 28 so as to electrically connect the gate electrode 12 of the pad layer 20 and the driver transistor Q ₂ through the second direct contact portions 24 and 25 are formed. This third
Polysilicon layer 28 serves as a gate electrode of the load transistor Q _6. A fourth polysilicon layer 36 is formed on the third polysilicon layer 28 via a third direct contact part 30. The fourth polysilicon layers 32 and 33 are formed on the third polysilicon layer 28 with an interlayer insulating film 42 interposed therebetween. Source / drain region of the fourth polysilicon layer 36 is the load transistor Q _5, the fourth polysilicon layer 32 is the load transistor Q _5,
Configure the source / drain regions of Q _6, the fourth polysilicon layer 33 forms the channel region of the load transistor Q _6. A bit line 39 extending above the load transistor Q ₆ is electrically connected to the pad layer 19 via a contact portion 37.

【００４１】次に、図６を参照して、このＣ−Ｃ断面で
は、Ｐ型半導体基板の主表面上に所定の間隔を隔ててゲ
ート電極１０、１１、１２および１３が形成されてい
る。また、ゲート電極１１の下には素子分離酸化膜２が
形成されている。ドライバトランジスタＱ₂ のゲート電
極１２に隣接するようにドライバトランジスタＱ₂ のド
レイン領域８が形成されている。ゲート電極１２と素子
分離酸化膜２との間にはドライバトランジスタＱ₂ のソ
ース領域９が形成されている。素子分離酸化膜２とアク
セストランジスタＱ₄ のゲート電極１０との間にはアク
セストランジスタＱ₄ のソース／ドレイン領域７が形成
されている。アクセストランジスタＱ₄ のゲート電極１
０と隣接するメモリセルのアクセストランジスタのゲー
ト電極１３との間にはアクセストランジスタＱ₄ のソー
ス／ドレイン領域６が形成されている。アクセストラン
ジスタＱ₄ のソース／ドレイン領域６、７上およびドラ
イバトランジスタＱ₂ のドレイン領域８上には、それぞ
れ第１直接コンタクト部１６、１７および１８を介して
それぞれパッド層（第２ポリシリコン層）２１、２２お
よび２３が形成されている。パッド層２２とドライバト
ランジスタＱ₁ のゲート電極１１とは第３ポリシリコン
層２９によって電気的に接続されている。Referring to FIG. 6, in this CC section, gate electrodes 10, 11, 12 and 13 are formed on the main surface of the P-type semiconductor substrate at predetermined intervals. The element isolation oxide film 2 is formed below the gate electrode 11. Drain region 8 of the driver transistor Q ₂ so as to be adjacent to the gate electrode 12 of the driver transistor Q ₂ is formed. The source region 9 of the driver transistor Q ₂ is formed between the gate electrode 12 and the element isolation oxide film 2. Source / drain region 7 of the access transistor Q ₄ is formed between the gate electrode 10 of the element isolation oxide film 2 and the access transistor Q _4. The gate electrode of the access transistor Q ₄ 1
0 source / drain regions 6 of the access transistor Q ₄ is formed between the gate electrode 13 of the access transistor of the adjacent memory cells. Access over the transistor Q ₄ of the source / drain regions 6 and 7 and on the drain region 8 of the driver transistor Q ₂ are each pad layer respectively through the first direct contact portion 16, 17 and 18 (second polysilicon layer) 21, 22, and 23 are formed. The gate electrode 11 of the pad layer 22 and the driver transistor Q ₁ is electrically connected by a third polysilicon layer 29.

【００４２】すなわち、本実施例では、駆動用トランジ
スタＱ₁ のゲート電極１１とアクセストランジスタＱ₄
のソース／ドレイン領域７との電気的接続をパッド層
（第２ポリシリコン層）２２および第３ポリシリコン層
２９の２つのポリシリコン層を用いて行なっている。ま
た、第３ポリシリコン層２９はパッド層２３とも第２直
接コンタクト部２７を介して電気的に接続されている。
第３ポリシリコン層２９上には第３直接コンタクト部３
１を介して第４ポリシリコン層３４が形成されている。
さらに、第３ポリシリコン層２９上には層間絶縁膜４３
を介して第４ポリシリコン層３２および３５が形成され
ている。第４ポリシリコン層３４は負荷トランジスタＱ
₆ のソース／ドレイン領域を構成し、第４ポリシリコン
層３５は負荷トランジスタＱ₅ のチャネル領域を構成す
る。また、第３ポリシリコン層２９は負荷トランジスタ
Ｑ₅ のゲート電極を構成する。パッド層２１には負荷ト
ランジスタＱ₅ の上方に延びるビット線４０がコンタク
ト部３８を介して電気的に接続されている。That is, in this embodiment, the gate electrode 11 of the driving transistor Q ₁ and the access transistor Q ₄
Is electrically connected to the source / drain regions 7 by using two polysilicon layers of a pad layer (second polysilicon layer) 22 and a third polysilicon layer 29. The third polysilicon layer 29 is also electrically connected to the pad layer 23 via the second direct contact portion 27.
The third direct contact portion 3 is formed on the third polysilicon layer 29.
A fourth polysilicon layer 34 is formed through the first polysilicon layer 1.
Further, an interlayer insulating film 43 is formed on the third polysilicon layer 29.
, Fourth polysilicon layers 32 and 35 are formed. The fourth polysilicon layer 34 includes a load transistor Q
₆ Configure source / drain region of the fourth polysilicon layer 35 forms the channel region of the load transistor Q _5. The third polysilicon layer 29 constituting the gate electrode of the load transistor Q _5. The pad layer 21 bit lines 40 extending above the load transistor Q ₅ are electrically connected via the contact portion 38.

【００４３】図７は、図１〜図６に示した第１実施例の
メモリセルの読出動作を説明するための等価回路図であ
る。ここで、負荷トランジスタＱ₅ およびＱ₆ はそれら
に流れる電流が小さいためこの等価回路図には示してい
ない。また、ビット線４９および４０にはそれぞれビッ
ト線負荷１６０および１６１が接続されている。記憶ノ
ードＡがＬレベル、記憶ノードＢがＨレベルの場合を考
える。この場合には、ビット線負荷１６０からアクセス
トランジスタＱ₃ 、記憶ノードＡ、ドライバトランジス
タＱ₁ およびノードＥを経てＧＮＤ１１２へ電流が流れ
る。FIG. 7 is an equivalent circuit diagram for explaining a read operation of the memory cell of the first embodiment shown in FIGS. Here, the load transistors Q ₅ and Q ₆ are not shown in this equivalent circuit diagram for the current flowing through them is small. Further, bit line loads 160 and 161 are connected to the bit lines 49 and 40, respectively. Consider a case where storage node A is at L level and storage node B is at H level. In this case, a current flows from bit line load 160 to GND 112 via access transistor Q ₃ , storage node A, driver transistor Q ₁ and node E.

【００４４】ここで、この第１実施例では、図１、図５
および図６にも示したようにドライバトランジスタＱ₁
とドライバトランジスタＱ₂ とのソース領域９が共通で
ある。したがって、ノードＥからＧＮＤ１１２に向かっ
て電流が流れた場合にノードＥの電位がｉ×ｒ₀ 分だけ
上昇したとしても、記憶ノードＡと記憶ノードＢとは同
じだけ電位が上昇するため、ドライバトランジスタＱ₁
とドライバトランジスタＱ₂ とのＧＮＤ電位が等しくな
る。したがって、ドライバトランジスタＱ₁ とドライバ
トランジスタＱ₂ とのＧＮＤ電位のアンバランスを解消
することができる。この結果、従来ＧＮＤ電位のアンバ
ランスに基づいて生じていたデータの反転を有効に防止
することができる。Here, in the first embodiment, FIGS.
And the driver transistor Q ₁ as shown in FIG.
Source region 9 and the driver transistor Q ₂ is common. Therefore, even if the potential of node E rises by i × r ₀ when a current flows from node E toward GND 112, the potentials of storage node A and storage node B rise by the same amount, so that driver transistor Q ₁
GND potential of the driver transistor Q ₂ becomes equal to. Therefore, it is possible to eliminate the imbalance of the GND potential of the driver transistor Q _1, the driver transistor Q _2. As a result, it is possible to effectively prevent inversion of data which has conventionally occurred based on the imbalance of the GND potential.

【００４５】また、この第１実施例のメモリセルでは、
図６に示したように、ドライバトランジスタＱ₁ のゲー
ト電極１１とアクセストランジスタＱ₄ のソース／ドレ
イン領域７との電気的接続を第２ポリシリコン層２２お
よび第３ポリシリコン層２９の２つのポリシリコン層を
用いて行なうことによって、図３４に示した従来のシェ
アード直接コンタクト構造で生じていた問題点を解消す
ることができる。In the memory cell of the first embodiment,
As shown in FIG. 6, two poly driver transistor to Q ₁ gate electrode 11 and the access transistor Q ₄ of the electrical connection between the source / drain regions 7 second polysilicon layer 22 and third polysilicon layer 29 By using a silicon layer, it is possible to solve the problem that has occurred in the conventional shared direct contact structure shown in FIG.

【００４６】すなわち、図６に示した第１実施例のコン
タクト構造では、ゲート電極１１の端部と第２ポリシリ
コン層２２とを直接接触させる必要がないため、第１直
接コンタクト部１７をゲート電極１１の端部の位置に関
係なく形成することができる。したがって、ゲート電極
１１の端部の位置がずれて素子分離酸化膜２の上にきた
としても、第１直接コンタクト部１７を従来のように素
子分離酸化膜２上の領域に形成する必要がない。この結
果、第１直接コンタクト部１７の形成時のエッチングに
よって素子分離酸化膜２が削られることがなく、図３４
に示した従来のシェアード直接コンタクト構造のように
リーク電流が発生することもない。That is, in the contact structure of the first embodiment shown in FIG. 6, it is not necessary to make the end of the gate electrode 11 and the second polysilicon layer 22 directly contact each other. It can be formed regardless of the position of the end of the electrode 11. Therefore, even if the position of the end of the gate electrode 11 is shifted and comes on the element isolation oxide film 2, it is not necessary to form the first direct contact portion 17 in a region on the element isolation oxide film 2 as in the conventional case. . As a result, the element isolation oxide film 2 is not removed by the etching at the time of forming the first direct contact portion 17, and the structure shown in FIG.
No leak current occurs unlike the conventional shared direct contact structure shown in FIG.

【００４７】図８は、本発明の第２実施例のＳＲＡＭの
メモリセルを示した平面図である。この図８の平面図は
図１に示した第１実施例の平面図に対応する。図９は図
８のＤ−Ｄに沿った断面構造図である。図８および図９
を参照して、この第２実施例のメモリセルでは、図１に
示した第１実施例のメモリセルと異なりドライバトラン
ジスタＱ₁ およびＱ₂ の共通のソース領域９に第１直接
コンタクト部４４を介して第２ポリサイド配線４５が形
成されている。このように第２ポリサイド配線４５をソ
ース領域９上に形成することによって、第１実施例の効
果に加えてさらにソース領域９の抵抗を低減することが
できるという効果を奏する。これにより、図７に示した
寄生抵抗ｒ₀ を低減することができるので寄生抵抗ｒ₀
に電流が流れた場合のノードＥの電位上昇分を減少させ
ることができる。FIG. 8 is a plan view showing a memory cell of the SRAM according to the second embodiment of the present invention. The plan view of FIG. 8 corresponds to the plan view of the first embodiment shown in FIG. FIG. 9 is a sectional structural view taken along line DD in FIG. 8 and 9
See, in the memory cell of the second embodiment, the first first direct contact portion 44 to the common source region 9 differs from the memory cells of Embodiment driver transistors Q ₁ and Q ₂ shown in FIG. 1 A second polycide interconnection 45 is formed with the interposition. By forming the second polycide wiring 45 on the source region 9 in this manner, an effect that the resistance of the source region 9 can be further reduced in addition to the effect of the first embodiment. Accordingly, the parasitic resistance r ₀ it is possible to reduce the parasitic resistance r ₀ shown in FIG. 7
Can be reduced when the current flows through the node E.

【００４８】図１０は、本発明の第３実施例によるＳＲ
ＡＭのメモリセルの平面構造図である。この図１０の平
面構造図は図３に示した第１実施例の平面構造図に対応
するものである。図１１は図１０に示したメモリセルの
Ｅ−Ｅにおける断面構造図であり、図１２はＦ−Ｆにお
ける断面構造図である。図１０〜図１２を参照して、こ
の第３実施例のメモリセルでは、図１〜図６に示した第
１実施例のメモリセルと異なり、その上部が負荷トラン
ジスタＱ₅ 、Ｑ₆ とビット線３９、４０との間に延びる
ように形成された配線層がコンタクト部４６を介してソ
ース領域９に電気的に接続されている。この配線層４７
は、金属配線層またはポリサイド配線層からなる。FIG. 10 shows an SR according to a third embodiment of the present invention.
FIG. 3 is a plan view of an AM memory cell. The plan view of FIG. 10 corresponds to the plan view of the first embodiment shown in FIG. FIG. 11 is a cross-sectional structure diagram at EE of the memory cell shown in FIG. 10, and FIG. 12 is a cross-sectional structure diagram at FF. Referring to FIGS. 10 to 12, in the memory cell of the third embodiment, unlike the memory cells of the first embodiment shown in FIGS. 1 to 6, the upper load transistors Q _5, Q ₆ and bit A wiring layer formed to extend between the lines 39 and 40 is electrically connected to the source region 9 via the contact portion 46. This wiring layer 47
Comprises a metal wiring layer or a polycide wiring layer.

【００４９】この第３実施例の配線層４７の製造方法と
しては、第４ポリシリコン層３２に開口部を形成した後
全面にシリコン酸化膜を形成して異方性エッチングす
る。これによりコンタクト部４６を形成することができ
る。その後コンタクト部４６においてソース領域９と電
気的に接続するとともに第４ポリシリコン層３２の上方
に延びる配線層４７を形成する。As a method of manufacturing the wiring layer 47 of the third embodiment, after forming an opening in the fourth polysilicon layer 32, a silicon oxide film is formed on the entire surface and anisotropically etched. Thereby, the contact portion 46 can be formed. Thereafter, a wiring layer 47 electrically connected to the source region 9 at the contact portion 46 and extending above the fourth polysilicon layer 32 is formed.

【００５０】このようにこの第３実施例では、ビット線
３９、４０と負荷トランジスタＱ₅、Ｑ₆ を構成する第
４ポリシリコン層３２、３３との間に延びるように配線
層４７を形成することにより、ビット線３９の電位変動
により負荷トランジスタＱ₆が誤動作を起こすいわゆる
クロストーク現象を有効に防止することができる。ま
た、配線層４７は第４ポリシリコン層３２、３３、３５
および３６の形成後に形成できるため、配線層４７とし
て金属配線層を用いることができる。すなわち、ポリシ
リコン層形成時には８００℃以上の温度になるため、融
点の低い金属配線層をポリシリコン層形成前に形成する
ことは困難である。しかし、この第３実施例では、第４
ポリシリコン層３２、３３、３５および３６形成後に配
線層４７を形成するため、配線層４７として金属配線層
を使用することができる。この結果、抵抗値の非常に低
い金属配線層をソース領域９に接続することができ、ソ
ース領域９の抵抗値を有効に低減することができる。As described above, in the third embodiment, the wiring layer 47 is formed so as to extend between the bit lines 39 and 40 and the fourth polysilicon layers 32 and 33 constituting the load transistors Q ₅ and Q _6. it makes it possible to load transistor Q ₆ by the potential variation of the bit line 39 is effectively prevented so-called cross-talk phenomenon malfunction. The wiring layer 47 is formed of the fourth polysilicon layers 32, 33, 35.
And 36 can be formed after the formation, so that a metal wiring layer can be used as the wiring layer 47. That is, since the temperature is 800 ° C. or higher when forming the polysilicon layer, it is difficult to form a metal wiring layer having a low melting point before forming the polysilicon layer. However, in the third embodiment, the fourth
Since the wiring layer 47 is formed after the formation of the polysilicon layers 32, 33, 35, and 36, a metal wiring layer can be used as the wiring layer 47. As a result, a metal wiring layer having a very low resistance value can be connected to the source region 9, and the resistance value of the source region 9 can be effectively reduced.

【００５１】図１３〜図１５は、本発明の第４実施例の
メモリセルの製造プロセスを説明するための断面構造図
である。この第４実施例のメモリセルでは、図１５に示
すように、ソース領域９の表面上にチタンシリサイド層
５２が形成されている。さらに、チタンシリサイド層５
２の形成時に同時にソース領域９に不純物を注入するた
め、ソース領域９の抵抗を有効に低減することができ
る。以下、図１３〜図１５を参照してこの第４実施例の
メモリセルの製造プロセスについて説明する。FIGS. 13 to 15 are cross-sectional structural views for explaining the manufacturing process of the memory cell according to the fourth embodiment of the present invention. In the memory cell of the fourth embodiment, a titanium silicide layer 52 is formed on the surface of the source region 9 as shown in FIG. Further, the titanium silicide layer 5
Since impurities are implanted into the source region 9 at the same time as the formation of the second region 2, the resistance of the source region 9 can be effectively reduced. Hereinafter, the manufacturing process of the memory cell of the fourth embodiment will be described with reference to FIGS.

【００５２】まず、図１３に示すように、Ｐ型半導体基
板（Ｐウェル）４１の主表面上に所定の間隔を隔ててド
ライバトランジスタＱ₁ およびＱ₂ のゲート電極１１お
よび１２を形成する。ゲート電極１１および１２をマス
クとして不純物をイオン注入することによってｎ^- ソー
ス／ドレイン領域４９ａ、４９ｂ、４９ｃおよび４９ｄ
を形成する。ゲート電極１１および１２の両側壁部分に
サイドウォール４８ａ、４８ｂ、４８ｃおよび４８ｄを
形成する。ゲート電極１１、１２とサイドウォール４８
ａ、４８ｂ、４８ｃおよび４８ｄとをマスクとして不純
物をイオン注入することによってドライバトランジスタ
Ｑ₁ のドレイン領域５、ドライバトランジスタＱ₁ 、Ｑ
₂ の共通のソース領域９およびドライバトランジスタＱ
₂ のドレイン領域８を形成する。全面にシリコン酸化膜
５０を形成する。First, as shown in FIG. 13, gate electrodes 11 and 12 of driver transistors Q ₁ and Q ₂ are formed on the main surface of P-type semiconductor substrate (P well) 41 at predetermined intervals. N ⁻ source / drain regions 49 a, 49 b, 49 c and 49 d are implanted by implanting impurities using gate electrodes 11 and 12 as masks.
To form Side walls 48a, 48b, 48c and 48d are formed on both side wall portions of the gate electrodes 11 and 12. Gate electrodes 11 and 12 and sidewall 48
a, 48b, the drain region 5 of the driver transistor Q ₁ by impurities and 48c and 48d as a mask to ion implantation, the driver transistors Q _1, Q
₂ common source region 9 and driver transistor Q
_{A second} drain region 8 is formed. A silicon oxide film 50 is formed on the entire surface.

【００５３】次に、図１４に示すように、シリコン酸化
膜５０上の所定領域にレジスト５１を形成する。レジス
ト５１をマスクとしてシリコン酸化膜５０、サイドウォ
ール４８ｂおよび４８ｃを異方性エッチングする。これ
により、図１５に示すようなコンタクトホール６０が形
成される。コンタクトホール６０内の露出されたソース
領域９表面をチタンシリサイド化する。これにより、チ
タンシリサイド層５２を形成する。またこのとき斜めイ
オン注入法を用いてソース領域９に不純物をイオン注入
する。このチタンシリサイド層５２とイオン注入とによ
ってソース領域９の抵抗値を有効に低減することができ
る。なお、ソース領域９のチタンシリサイド化は一般に
接合リーク電流を増大させる。しかし、ドライバトラン
ジスタＱ ₁ 、Ｑ₂ のソース領域９は、ＧＮＤ電位である
ため、接合リーク電流が生じても問題はない。Next, as shown in FIG.
A resist 51 is formed in a predetermined region on the film 50. Regis
The silicon oxide film 50 and side walls are
The tools 48b and 48c are anisotropically etched. this
As a result, the contact hole 60 as shown in FIG.
Is done. Exposed source in contact hole 60
The surface of the region 9 is changed to titanium silicide. This allows
A tan silicide layer 52 is formed. Also at this time
Impurity is ion-implanted into the source region 9 using the on-implantation method.
I do. The titanium silicide layer 52 and the ion implantation
Therefore, the resistance value of the source region 9 can be effectively reduced.
You. The titanium silicide of the source region 9 is generally used.
Increase the junction leakage current. However, the driver train
Jista Q ₁ , Q_Two Source region 9 is at GND potential
Therefore, there is no problem even if a junction leak current occurs.

【００５４】図１６および図１７は、本発明の第５実施
例によるＳＲＡＭのメモリセルの断面構造図である。図
１６および図１７は、それぞれ第１実施例の図５および
図６に対応する。図１６および図１７を参照して、この
第５実施例のメモリセルが、図５および図６に示した第
１実施例のメモリセルと異なる点は、負荷トランジスタ
Ｑ₅ 、Ｑ₆ を構成するゲート電極（第５ポリシリコン
層）５４および５３をそれぞれチャネル領域３５および
３３の上方に配置している点である。このように構成す
ることによって、ビット線３９および４０の電位変動に
よって負荷トランジスタＱ₆ 、Ｑ₅ が誤動作するのを有
効に防止することができる。FIGS. 16 and 17 are cross-sectional structural views of an SRAM memory cell according to a fifth embodiment of the present invention. FIGS. 16 and 17 correspond to FIGS. 5 and 6, respectively, of the first embodiment. Referring to FIGS. 16 and 17, the difference between the memory cell of the fifth embodiment and the memory cell of the first embodiment shown in FIGS. 5 and 6 is that load transistors Q ₅ and Q ₆ are formed. Gate electrodes (fifth polysilicon layer) 54 and 53 are arranged above channel regions 35 and 33, respectively. With such a configuration, it is possible to effectively prevent the load transistors Q ₆ and Q ₅ from malfunctioning due to potential fluctuations of the bit lines 39 and 40.

【００５５】図１８〜図２０は、本発明の第６実施例に
よるＳＲＡＭのメモリセルを示した平面構造図である。
具体的には、図１８〜図２０は、それぞれ基板面の下層
から順に３段階に分割した平面図である。図２１は図１
８〜図２０の切断線Ｇ〜Ｇに沿った断面構造図であり、
図２２は図１８〜図２０の切断線Ｈ−Ｈに沿った断面構
造図である。FIGS. 18 to 20 are plan views showing SRAM memory cells according to the sixth embodiment of the present invention.
Specifically, FIGS. 18 to 20 are plan views respectively divided into three stages in order from the lower layer of the substrate surface. FIG. 21 shows FIG.
FIG. 21 is a sectional structural view taken along section lines GG of FIGS.
FIG. 22 is a sectional structural view taken along section line HH in FIGS.

【００５６】図１８には、Ｎ型不純物領域（ソース／ド
レイン領域）６４〜６８と、素子分離酸化膜６１〜６３
と、第１ポリシリコン層６９〜７１と、第１直接コンタ
クト部７２〜７４と、第２ポリシリコン層７５、７６と
が示されている。FIG. 18 shows N-type impurity regions (source / drain regions) 64-68 and element isolation oxide films 61-63.
, First polysilicon layers 69 to 71, first direct contact portions 72 to 74, and second polysilicon layers 75 and 76 are shown.

【００５７】すなわち、ドライバトランジスタＱ₁ は、
ドレイン領域６５と、ゲート電極７０と、ソース領域６
６とから構成されている。ドライバトランジスタＱ₂
は、ドレイン領域６８と、ゲート電極７１と、ドライバ
トランジスタＱ₁ と共通のソース領域６６とから構成さ
れている。That is, the driver transistor Q ₁
The drain region 65, the gate electrode 70, and the source region 6
6 is comprised. Driver transistor Q ₂
It includes a drain region 68, a gate electrode 71, and a driver transistor Q ₁ and the common source region 66..

【００５８】また、アクセストランジスタＱ₃ は、ドレ
イン領域（ソース領域）６４と、ゲート電極６９と、ソ
ース領域（ドレイン領域）６５とから構成されている。
アクセストランジスタＱ₄ は、ドレイン領域（ソース領
域）６７と、ゲート電極６９と、ソース領域（ドレイン
領域）６８とによって構成されている。The access transistor Q ₃ includes a drain region (source region) 64, a gate electrode 69, and a source region (drain region) 65.
Access transistor Q ₄ includes a drain region (source region) 67, a gate electrode 69, and a source region (drain region) 68.

【００５９】第１直接コンタクト部７２は、第２ポリシ
リコン層７５とＮ型不純物領域６５とを接続する部分で
あり、第１直接コンタクト部７４は第１ポリシリコン層
７６とＮ型不純物領域６８とを接続する部分である。第
１直接コンタクト部７３は、第２ポリシリコン層７６と
第１ポリシリコン層７０とを接続する部分である。The first direct contact portion 72 is a portion connecting the second polysilicon layer 75 and the N-type impurity region 65, and the first direct contact portion 74 is a portion connecting the first polysilicon layer 76 and the N-type impurity region 68. This is the part that connects The first direct contact part 73 is a part that connects the second polysilicon layer 76 and the first polysilicon layer 70.

【００６０】図１９には、第２ポリシリコン層７５、７
６と、第３ポリシリコン層７９、８０と、第４ポリシリ
コン層８３と、第２直接コンタクト部７７、７８と、第
３直接コンタクト部８１、８２とが示されている。FIG. 19 shows the second polysilicon layers 75 and 7
6, third polysilicon layers 79 and 80, fourth polysilicon layer 83, second direct contact portions 77 and 78, and third direct contact portions 81 and 82 are shown.

【００６１】すなわち、第２直接コンタクト部７７は、
第２ポリシリコン層７６と第３ポリシリコン層７９とを
接続する部分であり、第２直接コンタクト部７８は第１
ポリシリコン層７１（図１８参照）と第３ポリシリコン
層８０とを接続する部分である。第３直接コンタクト部
８１は、第２ポリシリコン層７５と第４ポリシリコン層
８３とを接続する部分である。第３直接コンタクト部８
２は、第３ポリシリコン層８０と第４ポリシリコン層８
３とを接続する部分である。That is, the second direct contact portion 77
This is a portion connecting the second polysilicon layer 76 and the third polysilicon layer 79, and the second direct contact portion 78 is
This portion connects the polysilicon layer 71 (see FIG. 18) and the third polysilicon layer 80. Third direct contact portion 81 is a portion connecting second polysilicon layer 75 and fourth polysilicon layer 83. Third direct contact part 8
2 is a third polysilicon layer 80 and a fourth polysilicon layer 8
3 is a part for connecting to the control unit 3.

【００６２】負荷トランジスタＱ₅ は、Ｐ型ソース／ド
レイン領域（第２ポリシリコン層）７５ａ、７５ｃと、
チャネル領域（第２ポリシリコン層）７５ｂと、ゲート
電極（第３ポリシリコン層）７９とによって構成されて
いる。負荷トランジスタＱ₆は、Ｐ型ソース／ドレイン
領域（第２ポリシリコン層）７６ａ、７６ｃと、チャネ
ル領域（第２ポリシリコン層）７６ｂと、ゲート電極
（第３ポリシリコン層）８０とによって構成されてい
る。この第６実施例では、第１実施例〜第５実施例と異
なり、負荷トランジスタＱ₅ およびＱ₆ のゲート電極７
９および８０は、それぞれチャネル領域７５ｂおよび７
６ｂの上方に形成されている。The load transistor Q ₅ includes P-type source / drain regions (second polysilicon layers) 75a and 75c,
A channel region (second polysilicon layer) 75b and a gate electrode (third polysilicon layer) 79 are provided. The load transistor Q ₆ includes P-type source / drain regions (second polysilicon layers) 76a and 76c, a channel region (second polysilicon layer) 76b, and a gate electrode (third polysilicon layer) 80. ing. In the sixth embodiment, unlike the first to fifth embodiments, the gate electrode 7 of the load transistors Q ₅ and Q ₆
9 and 80 are channel regions 75b and 7 respectively.
6b.

【００６３】図２０は、Ｎ型不純物領域６４〜６８と、
素子分離酸化膜６１〜６３と、第１ポリシリコン層６９
〜７１と、コンタクト部８４〜８６と、アルミまたはタ
ングステンなどの金属配線からなるビット線８７、８８
と、アルミまたはタングステンなどの金属配線からなる
ＧＮＤ線８９とが示されている。コンタクト部８４は、
Ｎ型不純物領域６４とビット線８７とを接続する部分で
あり、コンタクト部８５はＮ型不純物領域６７とビット
線８８とを接続する部分である。コンタクト部８６は、
ドライバトランジスタＱ₁ およびＱ₂ の共通のソース領
域（Ｎ型不純物領域）６６と、ＧＮＤ線８９とを接続す
る部分である。FIG. 20 shows N-type impurity regions 64-68,
Element isolation oxide films 61 to 63 and first polysilicon layer 69
To 71, contact portions 84 to 86, and bit lines 87 and 88 made of metal wiring such as aluminum or tungsten.
And a GND line 89 made of metal wiring such as aluminum or tungsten. The contact portion 84
The contact portion 85 connects the N-type impurity region 67 and the bit line 88, and connects the N-type impurity region 64 to the bit line 87. The contact portion 86
This portion connects the common source region (N-type impurity region) 66 of the driver transistors Q ₁ and Q ₂ to the GND line 89.

【００６４】この第６実施例では、第１実施例と同様
に、ドライバトランジスタＱ₁ とドライバトランジスタ
Ｑ₂ とが共通のソース領域（Ｎ型不純物領域）６６を有
している。これにより、ドライバトランジスタＱ₁ とド
ライバトランジスタＱ₂ とのＧＮＤ電位が等しくなる。
この結果、ドライバトランジスタＱ₁ とドライバトラン
ジスタＱ₂ とのＧＮＤのアンバランスを解消することが
できる。これにより、従来ＧＮＤ電位のアンバランスに
基づいて生じていたデータの反転を有効に防止すること
できる。In the sixth embodiment, as in the first embodiment, driver transistor Q ₁ and driver transistor Q ₂ have a common source region (N-type impurity region) 66. Accordingly, the GND potential of the driver transistor Q _1, the driver transistor Q ₂ equal.
As a result, it is possible to eliminate the imbalance of the GND of the driver transistor Q _1, the driver transistor Q _2. Thus, it is possible to effectively prevent inversion of data which has conventionally occurred based on the imbalance of the GND potential.

【００６５】また、この第６実施例では、第１実施例〜
第５実施例と異なり、図２０に示すように、メモリセル
２００の短辺方向に沿ってビット線８７および８８を配
列している。これにより、メモリセル２００の長辺方向
の長さが、メモリセル２００の上方に形成される各金属
配線間の間隔を決めることになる。この結果、ビット線
８７および８８を長辺方向に沿って配列する場合に比べ
てメモリセル２００の上方に形成される金属配線の間隔
を大きくとることができる。これにより、この第６実施
例では、メモリセル２００の上方にビット線８７および
８８のみならず金属配線からなるＧＮＤ線８９をも配置
することかできる。したがって、この第６実施例では、
アルミまたはタングステンなどの抵抗の小さい金属配線
からなるＧＮＤ線８９とドライバトランジスタＱ₁ およ
びＱ₂ の共通のソース領域６６とを直接接続することが
できる。これにより、この第６実施例では、従来のＧＮ
Ｄ線とドライバトランジスタＱ₁ またはＱ₂ のソース領
域とを金属配線に比べて抵抗の大きいポリシリコン層を
介在させて接続する構造に比べてそのポリシリコン層が
ない分抵抗を低減することかできる。これにより、従来
に比べてＧＮＤ線８９の電位上昇を有効に低減すること
かできる。また、この第６実施例では、ＧＮＤ線と第１
または第２のドライバトランジスタとの間に介在させる
ためのポリシリコン層を必要としないので、そのポリシ
リコン層とＧＮＤ線とを接続するための領域を新たに設
ける必要がない。これにより、素子の集積度を向上させ
ることができる。Also, in the sixth embodiment, the first embodiment to the first embodiment are explained.
Unlike the fifth embodiment, as shown in FIG. 20, bit lines 87 and 88 are arranged along the short side direction of the memory cell 200. Thus, the length in the long side direction of the memory cell 200 determines the interval between the metal wirings formed above the memory cell 200. As a result, it is possible to increase the interval between the metal wires formed above the memory cell 200 as compared with the case where the bit lines 87 and 88 are arranged along the long side direction. Thus, in the sixth embodiment, not only the bit lines 87 and 88 but also the GND line 89 formed of a metal wiring can be arranged above the memory cell 200. Therefore, in the sixth embodiment,
GND line 89 made of a metal wiring having a small resistance such as aluminum or tungsten can be directly connected to common source region 66 of driver transistors Q ₁ and Q ₂ . Thus, in the sixth embodiment, the conventional GN
Can either be reduced correspondingly resistance is not the polysilicon layer than the source region of the D line and driver transistor Q ₁ or Q ₂ the structure connecting with intervening large polysilicon layer resistance than the metal wiring . Thus, the potential rise of the GND line 89 can be effectively reduced as compared with the related art. In the sixth embodiment, the GND line and the first
Alternatively, since no polysilicon layer is required to be interposed between the second driver transistor and the second driver transistor, it is not necessary to newly provide a region for connecting the polysilicon layer to the GND line. Thereby, the degree of integration of the element can be improved.

【００６６】図２３は従来の１６個分のメモリセル４０
０のアレイを示した平面概略図であり、図２４は図１８
〜図２２に示した第６実施例の１６個分のメモリセル２
００のアレイを示した平面概略図である。FIG. 23 shows a conventional 16 memory cell 40.
FIG. 24 is a schematic plan view showing an array of 0s, and FIG.
To 16 memory cells 2 of the sixth embodiment shown in FIG.
FIG. 2 is a schematic plan view showing an array of No. 00.

【００６７】まず、図２３を参照して、従来では、ワー
ド線３６９に対してほぼ平行に延びるようにポリシリコ
ン層からなるＶ_{C C} （電源電圧）配線３７５および３７
６が配置されていた。このような構成において、従来で
はワード線３６９を選択した後そのワード線３６９に繋
がる１６個のメモリセル４００をＶ_{C C} 電位に上昇させ
るためにポリシリコンからなるＶ_{C C} 配線３７５および
３７６によって１６個のメモリセル４００を充電してい
た。しかし、一度に多くのメモリセルを充電するため、
Ｖ_{C C} 電源を安定的に供給することが困難であった。こ
のため、従来では、Ｖ_{C C} 用の金属配線層３８１を新た
に設ける必要があった。このＶ_{C C} 用の金属配線層３８
１とポリシリコンからなるＶ_{C C} 配線３７５とはコンタ
クト部３８２ａにおいて接続されており、Ｖ_{C C} 用の金
属配線層３８１とポリシリコンからなるＶ_{C C} 配線３７
６とはコンタクト部３８２ｂにおいて接続されている。
このコンタクト部３８２ａおよび３８２ｂは、メモリセ
ル４００が形成される領域とは別個の領域に設ける必要
があった。[0067] First, referring to FIG. 23, in the conventional, V _CC (supply voltage) wiring 375 and 37 of polysilicon layer so as to extend substantially parallel to the word lines 369
6 were located. In such a configuration, conventionally, after a word line 369 is selected, 16 memory cells 400 connected to the word line 369 are raised to V _CC potential by V _CC wirings 375 and 376 made of polysilicon. The memory cell 400 was being charged. However, to charge many memory cells at once,
It has been difficult to stably supply V _CC power. For this reason, conventionally, it was necessary to newly provide a metal wiring layer 381 for V _CC . This metal wiring layer 38 for V _CC
1 and the V _CC wiring 375 made of polysilicon are connected at a contact portion 382a, V _CC wiring made of a metal wiring layer 381 and the polysilicon for the V _CC 37
6 is connected at a contact portion 382b.
These contact portions 382a and 382b need to be provided in a region different from the region where the memory cell 400 is formed.

【００６８】これに対して、本発明の第６実施例では、
図２４に示すように、ポリシリコンからなるＶ_{C C} 配線
７５ａがワード線６９に対してほぼ直交するように形成
されている。これにより、ワード線６９を選択した後１
本のＶ_{C C} 配線７５ａによって２つのメモリセル２００
のみを充電すればよい。この結果、この第６実施例で
は、従来のようにＶ_{C C} 電位強化のための金属配線層３
８１（図２３参照）を新たに設ける必要がない。したが
って、図２３に示すような従来のコンタクト部３８２ａ
および３８２ｂのための領域を新たに設ける必要もな
い。これにより、素子の集積度を向上させることができ
る。なお、上記した実施例では、Ｐ型半導体基板を用い
たが、本発明はこれに限らず、Ｐ型半導体基板上のＰウ
ェル，Ｎ型半導体基板上のＰウェルを用いてもよい。On the other hand, in the sixth embodiment of the present invention,
As shown in FIG. 24, V _CC wire 75a made of polysilicon is formed so as to be substantially perpendicular to the word line 69. Thus, after selecting the word line 69, 1
Two memory cells by V _CC wire 75a of the 200
You only need to charge it. As a result, in the sixth embodiment, the metal wiring layer 3 for enhancing the V _CC potential is different from the conventional one.
81 (see FIG. 23) does not need to be newly provided. Therefore, the conventional contact portion 382a as shown in FIG.
And 382b need not be newly provided. Thereby, the degree of integration of the element can be improved. Although a P-type semiconductor substrate is used in the above-described embodiment, the present invention is not limited to this, and a P-well on a P-type semiconductor substrate and a P-well on an N-type semiconductor substrate may be used.

【００６９】[0069]

【発明の効果】請求項１に係る発明によれば、第１の駆
動用トランジスタのゲート電極と第２の駆動用トランジ
スタのゲート電極とに挟まれた領域が第１の駆動用トラ
ンジスタと第２の駆動用トランジスタの共通のソース領
域であり、共通のソース領域または共通のソース領域と
ＧＮＤとの間に金属を含む導電層を形成することによっ
て、第１の駆動用トランジスタのＧＮＤ電位と第２の駆
動用トランジスタのＧＮＤ電位とが等しくなり、従来生
じていたＧＮＤ電位のアンバランスを解消することがで
きる。これにより、ＧＮＤ電位アンバランスに起因する
データの反転などの不都合を有効に防止することができ
る。According to the first aspect of the present invention, the region between the gate electrode of the first driving transistor and the gate electrode of the second driving transistor is the first driving transistor. > Njisu data and a common source territory of the second driving transistor
Area and a common source area or common source area
By forming a conductive layer containing a metal between the first driving transistor and the GND, the GND potential of the first driving transistor and the GND potential of the second driving transistor become equal to each other. Can be eliminated. As a result, it is possible to effectively prevent inconveniences such as data inversion caused by the GND potential imbalance.

【００７０】また、金属を含む導電層をシリサイド層と
すれば単なる金属配線層に比べ、微細化が容易であるた
め、微小なメモリセルにすることができる。 Further, the conductive layer containing a metal is referred to as a silicide layer.
It is easier to miniaturize than a simple metal wiring layer
Therefore, a small memory cell can be obtained.

【００７１】さらに、第１および第２の負荷用トランジ
スタとして半導体基板上の層間絶縁膜上に形成された第
１および第２の薄膜トランジスタを使用し、その第１お
よび第２の薄膜トランジスタの上方に延びる第１および
第２のビット線を第１および第２のアクセストランジス
タにそれぞれ電気的に接続し、その上部が第１および第
２の薄膜トランジスタと第１および第２のビット線との
間に延びるように形成された接地配線層を第１および第
２の駆動用トランジスタの共通のソース領域に電気的に
接続することによって、その接地配線層により第１およ
び第２のビット線の電位変動によって第１および第２の
薄膜トランジスタが誤動作するのを有効に防止すること
ができる。Further, first and second thin film transistors formed on an interlayer insulating film on a semiconductor substrate are used as first and second load transistors, and extend above the first and second thin film transistors. The first and second bit lines are electrically connected to the first and second access transistors, respectively, and an upper portion thereof extends between the first and second thin film transistors and the first and second bit lines. Is electrically connected to a common source region of the first and second driving transistors, and the ground wiring layer causes the first and second bit lines to vary in potential according to the potential change of the first and second bit lines. Further, malfunction of the second thin film transistor can be effectively prevented.

【００７２】また、導電層をソース領域表面に形成する
ことで段差の少ないメモリセルとすることができる。 Further, a conductive layer is formed on the surface of the source region.
Thus, a memory cell with less steps can be obtained.

【００７３】請求項５に係る半導体記憶装置によれば、
半導体基板の主表面上に形成された不純物領域に電気的
に接続されるとともに素子分離絶縁膜上に形成された駆
動用トランジスタのゲート電極上に絶縁膜を介して延び
るように第１の導電層を形成し、その第１の導電層上と
ゲート電極上とに第１の導電層とゲート電極とを電気的
に接続するように第２の導電層を形成することにより、
ゲート電極の端部の位置と無関係に第１の導電層と不純
物領域とのコンタクト領域を形成することができるの
で、ゲート電極の端部の位置がずれて素子分離絶縁膜上
にきたとしても第１の導電層と不純物領域とのコンタク
トホール形成時のエッチングによって素子分離絶縁膜が
削られることがない。この結果、従来のシェアード直接
コンタクト構造を用いた場合に生じていた接合リーク電
流の発生を有効に防止することができる。According to the semiconductor memory device of the fifth aspect,
A first conductive layer electrically connected to an impurity region formed on a main surface of the semiconductor substrate and extending via an insulating film on a gate electrode of a driving transistor formed on an element isolation insulating film; And forming a second conductive layer on the first conductive layer and the gate electrode so as to electrically connect the first conductive layer and the gate electrode.
The contact region between the first conductive layer and the impurity region can be formed irrespective of the position of the end of the gate electrode. The element isolation insulating film is not removed by etching when forming a contact hole between the first conductive layer and the impurity region. As a result, it is possible to effectively prevent the occurrence of a junction leak current which occurs when the conventional shared direct contact structure is used.

【００７４】請求項６に係る半導体記憶装置によれば、
第１および第２のアクセストランジスタのゲート電極を
構成するワード線の延びる方向とほぼ直交する方向に延
びるように電源電圧配線層を形成することによって、メ
モリセルを充電する場合に従来に比べて小数のメモリセ
ルを充電するだけでよいので、従来多数のメモリセルを
充電するために必要であった電源電圧用の金属配線層が
不要になる。これにより、その電源電圧用の金属配線層
と電源電圧配線層とを接続するための接続領域を新たに
設ける必要がなく、素子の集積度を向上させることがで
きる。According to the semiconductor memory device of the sixth aspect,
By forming the power supply voltage wiring layer so as to extend in a direction substantially perpendicular to the direction in which the word lines forming the gate electrodes of the first and second access transistors extend, a smaller number of memory cells than in the prior art can be used when charging the memory cells. Need only be charged, the metal wiring layer for the power supply voltage required for charging a large number of memory cells in the past becomes unnecessary. Accordingly, it is not necessary to newly provide a connection region for connecting the power supply voltage metal wiring layer and the power supply voltage wiring layer, and the degree of integration of the element can be improved.

【００７５】請求項７および８に係る半導体記憶装置の
製造方法によれば、半導体基板と第１および第２の駆動
用トランジスタのゲート電極とを覆うとともに第１およ
び第２の駆動用トランジスタの共通のソース領域上に開
口を有する絶縁膜を形成し、その開口内のソース領域表
面上に金属シリサイド層を形成することによって、ソー
ス領域の抵抗値を有効に低下させることができる。さら
に、ソース領域に不純物を導入することによってソース
領域の抵抗値をより低下させることができる。According to the method for manufacturing a semiconductor memory device according to the seventh and eighth aspects, the semiconductor substrate and the gate electrodes of the first and second driving transistors are covered and the first and second driving transistors are shared. By forming an insulating film having an opening on the source region and forming a metal silicide layer on the surface of the source region in the opening, the resistance value of the source region can be effectively reduced. Further, by introducing an impurity into the source region, the resistance value of the source region can be further reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第１段階の平面構造図である。FIG. 1 is a plan view of a first stage of a memory cell of an SRAM according to a first embodiment of the present invention;

【図２】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第２段階の平面構造図である。FIG. 2 is a plan view of a second stage of the SRAM memory cell according to the first embodiment of the present invention;

【図３】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第３段階の平面構造図である。FIG. 3 is a plan view showing a third stage of the memory cell of the SRAM according to the first embodiment of the present invention;

【図４】本発明の第１実施例によるＳＲＡＭのメモリセ
ルの第４段階の平面構造図である。FIG. 4 is a plan view showing a fourth stage of the SRAM memory cell according to the first embodiment of the present invention;

【図５】図１〜図４に示した第１実施例のメモリセルの
Ｂ−Ｂにおける断面構造図である。FIG. 5 is a sectional structural view taken along line BB of the memory cell of the first embodiment shown in FIGS. 1 to 4;

【図６】図１〜図４に示した第１実施例のメモリセルの
Ｃ−Ｃにおける断面構造図である。FIG. 6 is a sectional structural view taken along line CC of the memory cell of the first embodiment shown in FIGS. 1 to 4;

【図７】図１〜図６に示した第１実施例のメモリセルの
動作を説明するための等価回路図である。FIG. 7 is an equivalent circuit diagram for explaining the operation of the memory cell of the first embodiment shown in FIGS. 1 to 6;

【図８】本発明の第２実施例によるＳＲＡＭのメモリセ
ルの平面構造図である。FIG. 8 is a plan view of a memory cell of an SRAM according to a second embodiment of the present invention;

【図９】図８に示した第２実施例のメモリセルのＤ−Ｄ
における断面構造図である。FIG. 9 is a diagram showing DD of the memory cell according to the second embodiment shown in FIG. 8;
FIG.

【図１０】本発明の第３実施例によるＳＲＡＭのメモリ
セルの平面構造図である。FIG. 10 is a plan view of an SRAM memory cell according to a third embodiment of the present invention.

【図１１】図１０に示した第３実施例のメモリセルのＥ
−Ｅにおける断面構造図である。FIG. 11 shows the E of the memory cell of the third embodiment shown in FIG.
It is sectional drawing in -E.

【図１２】図１０に示した第３実施例のメモリセルのＦ
−Ｆにおける断面構造図である。FIG. 12 shows F of the memory cell of the third embodiment shown in FIG. 10;
It is sectional drawing in -F.

【図１３】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第１工程を説明するための断面構
造図である。FIG. 13 is a sectional structural view for explaining a first step of the manufacturing process of the SRAM memory cell according to the fourth embodiment of the present invention;

【図１４】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第２工程を説明するための断面構
造図である。FIG. 14 is a sectional structural view for explaining a second step of the manufacturing process of the SRAM memory cell according to the fourth embodiment of the present invention;

【図１５】本発明の第４実施例によるＳＲＡＭのメモリ
セルの製造プロセスの第３工程を説明するための断面構
造図である。FIG. 15 is a sectional structural view for explaining a third step of the manufacturing process of the SRAM memory cell according to the fourth embodiment of the present invention;

【図１６】本発明の第５実施例によるＳＲＡＭのメモリ
セルの図５に対応する断面構造図ある。FIG. 16 is a sectional structural view corresponding to FIG. 5 of a memory cell of an SRAM according to a fifth embodiment of the present invention;

【図１７】本発明の第５実施例によるＳＲＡＭのメモリ
セルの図６に対応する断面構造図ある。FIG. 17 is a sectional structural view corresponding to FIG. 6 of an SRAM memory cell according to a fifth embodiment of the present invention;

【図１８】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第１段階の平面構造図である。FIG. 18 is a plan view of a first stage of a memory cell of an SRAM according to a sixth embodiment of the present invention;

【図１９】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第２段階の平面構造図である。FIG. 19 is a plan view of a second stage of the memory cell of the SRAM according to the sixth embodiment of the present invention;

【図２０】本発明の第６実施例によるＳＲＡＭのメモリ
セルの第３段階の平面構造図である。FIG. 20 is a plan view showing a third stage of the SRAM memory cell according to the sixth embodiment of the present invention;

【図２１】図１８〜図２０に示した第６実施例のメモリ
セルのＧ−Ｇにおける断面構造図である。FIG. 21 is a sectional structural view taken along line GG of the memory cell of the sixth embodiment shown in FIGS. 18 to 20;

【図２２】図１８〜図２０に示した第６実施例のメモリ
セルのＨ−Ｈにおける断面構造図である。FIG. 22 is a sectional view taken along line HH of the memory cell of the sixth embodiment shown in FIGS. 18 to 20;

【図２３】従来の１６個分のメモリセルのアレイを示し
た平面概略図である。FIG. 23 is a schematic plan view showing a conventional array of 16 memory cells.

【図２４】図１８〜図２２に示した第６実施例の１６個
分のメモリセルのアレイを示した平面概略図である。FIG. 24 is a schematic plan view showing an array of 16 memory cells of the sixth embodiment shown in FIGS. 18 to 22;

【図２５】従来のＳＲＡＭのメモリセルの等価回路図で
ある。FIG. 25 is an equivalent circuit diagram of a conventional SRAM memory cell.

【図２６】従来のＳＲＡＭのメモリセルの第１段階の平
面構造図である。FIG. 26 is a plan view of a first stage of a conventional SRAM memory cell.

【図２７】従来のＳＲＡＭのメモリセルの第２段階の平
面構造図である。FIG. 27 is a plan view of a second stage of a conventional SRAM memory cell.

【図２８】従来のＳＲＡＭのメモリセルの第３段階の平
面構造図である。FIG. 28 is a plan view showing a third stage of a conventional SRAM memory cell.

【図２９】図２６〜図２８に示した従来のメモリセルの
Ａ−Ａにおける断面構造図である。FIG. 29 is a sectional structural view taken along AA of the conventional memory cell shown in FIGS. 26 to 28;

【図３０】従来の負荷トランジスタを構成するＴＦＴ
（薄膜トランジスタ）の断面構造図である。FIG. 30 shows a TFT constituting a conventional load transistor.
FIG. 3 is a cross-sectional structure diagram of a (thin film transistor).

【図３１】図３０に示した従来の負荷トランジスタを構
成するＴＦＴの特性図である。31 is a characteristic diagram of a TFT constituting the conventional load transistor shown in FIG.

【図３２】従来のＳＲＡＭのメモリセルの読出動作を説
明するための等価回路図である。FIG. 32 is an equivalent circuit diagram for describing a read operation of a conventional SRAM memory cell.

【図３３】駆動用トランジスタのゲート電極と不純物領
域との接続にシェアード直接コンタクト構造を用いた従
来のＳＲＡＭのメモリセルを示した断面構造図である。FIG. 33 is a cross-sectional structure diagram showing a memory cell of a conventional SRAM using a shared direct contact structure for connection between a gate electrode of a driving transistor and an impurity region.

【図３４】図３３に示したシェアード直接コンタクト構
造の問題点を説明するための断面構造図である。FIG. 34 is a sectional structural view for describing a problem of the shared direct contact structure shown in FIG. 33;

【図３５】図２９に示した負荷トランジスタＱ₆ の部分
拡大図である。It is a partially enlarged view of the load transistor Q ₆ shown in FIG. 35 FIG. 29.

【符号の説明】[Explanation of symbols]

１〜３：素子分離酸化膜 ４：ソース／ドレイン領域 ５：ドレイン領域またはソース／ドレイン領域 ６：ソース／ドレイン領域 ７：ソース／ドレイン領域 ８：ドレイン領域 ９：ソース領域 １０：ワード線（第１ポリシリコン層） １１：ゲート電極（第１ポリシリコン層） １２：ゲート電極（第１ポリシリコン層） １３：ワード線（第１ポリシリコン層） １４〜１８：第１直接コンタクト部 １９〜２３：パッド層（第２ポリシリコン層） ２４〜２７：第２直接コンタクト部 ２８、２９：ゲート電極（第３ポリシリコン層） ３０、３１：第３直接コンタクト部 ３２：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３３：チャネル領域（第４ポリシリコン層） ３４：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３５：チャネル領域（第４ポリシリコン層） ３６：Ｐ型ソース／ドレイン領域（第４ポリシリコン
層） ３９、４０：ビット線 ４４：第１直接コンタクト部 ４５：ポリサイド配線層 ４６：コンタクト部 ４７：配線層 なお、各図中、同一符号は同一または相当部分を示す。1-3: element isolation oxide film 4: source / drain region 5: drain region or source / drain region 6: source / drain region 7: source / drain region 8: drain region 9: source region 10: word line (first Polysilicon layer 11: Gate electrode (first polysilicon layer) 12: Gate electrode (first polysilicon layer) 13: Word line (first polysilicon layer) 14-18: First direct contact portion 19-23: Pad layer (second polysilicon layer) 24-27: second direct contact portion 28, 29: gate electrode (third polysilicon layer) 30, 31: third direct contact portion 32: P-type source / drain region (second 4: Polysilicon layer 33: Channel region (fourth polysilicon layer) 34: P-type source / drain region (fourth polysilicon layer) 35: Channel Region (fourth polysilicon layer) 36: P-type source / drain region (fourth polysilicon layer) 39, 40: bit line 44: first direct contact part 45: polycide wiring layer 46: contact part 47: wiring layer In each figure, the same reference numerals indicate the same or corresponding parts.

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8244 H01L 21/3205 H01L 21/8238 H01L 27/092 H01L 27/11 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 21/8244 H01L 21/3205 H01L 21/8238 H01L 27/092 H01L 27/11

Claims (8)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 前記メモリセルは、 所定の方向に延びる前記第１の駆動用トランジスタのゲ
ート電極と、 前記第１の駆動用トランジスタのゲート電極と所定の間
隔を隔ててほぼ並行に延びるように形成された前記第２
の駆動用トランジスタのゲート電極と、 前記第１の駆動用トランジスタのゲート電極と所定の間
隔を隔てて前記第１の駆動用トランジスタのゲート電極
の延びる方向とほぼ同じ方向に延びて形成されるととも
に前記第１および第２のアクセストランジスタのゲート
電極とを含み、 前記第１の駆動用トランジスタのゲート電極と前記第２
の駆動用トランジスタのゲート電極とに挟まれた領域
は、前記第１の駆動用トランジスタと前記第２の駆動用
トランジスタの共通のソース領域であり、 前記共通のソース領域または前記共通のソース領域とＧ
ＮＤとの間に金属を含む導電層が形成されている、 半導
体記憶装置。1. A pair of flip-flop circuits,
First and second driving transistors of the first conductivity type;
And a pair of first and second load transistors of the second conductivity type.
And a pair of first and second access transistors
Semiconductor memory device having a memory cell having
The memory cell may include a gate of the first driving transistor extending in a predetermined direction.
Between the gate electrode of the first driving transistor and the gate electrode of the first driving transistor.
Almost across the gapParallelThe second is formed to extend to
A predetermined distance between the gate electrode of the first driving transistor and the gate electrode of the first driving transistor
A gate electrode of the first driving transistor separated by a distance
Extending in the same direction as the direction in which
The gates of the first and second access transistors
ElectricPolesA gate electrode of the first driving transistor and the second
The gate electrode of the driving transistorArea sandwiched by
Is the first driving transistor.AndFor the second drive
TransistorA common source area, The common source region or the common source region and G
A conductive layer containing a metal is formed between the conductive layer and the ND; Semiconduct
Body storage. 【請求項２】 前記導電層はシリサイド層である、請求
項１に記載の半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein said conductive layer is a silicide layer . 【請求項３】 前記第１および第２の負荷用トランジス
タは、半導体基板上の層間絶縁膜上に形成された第１お
よび第２の薄膜トランジスタを含み、 前記第１および第２のアクセストランジスタには、前記
第１および第２の薄膜トランジスタの上方に延びる第１
および第２のビット線がそれぞれ電気的に接続されてお
り、 前記第１および第２の駆動用トランジスタのソース領域
には、その上部が前記第１および第２の薄膜トランジス
タと前記第１および第２のビット線との間に延びるよう
に形成された接地配線層が電気的に接続されている、請
求項１に記載の半導体記憶装置。3. The first and second load transistors include first and second thin film transistors formed on an interlayer insulating film on a semiconductor substrate, and the first and second access transistors include , A first extending above the first and second thin film transistors
And a second bit line are electrically connected to each other, and the source regions of the first and second driving transistors have upper portions of the first and second thin film transistors and the first and second thin film transistors, respectively. 2. The semiconductor memory device according to claim 1, wherein a ground wiring layer formed so as to extend between said bit line and said bit line is electrically connected. 【請求項４】 前記導電層がソース領域表面に形成され
ている、請求項１に記載の半導体記憶装置。 4. The conductive layer is formed on a surface of a source region.
2. The semiconductor memory device according to claim 1, wherein: 【請求項５】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 主表面を有する半導体基板と、 前記半導体基板の主表面上に形成された素子分離絶縁膜
と、 前記素子分離絶縁膜に隣接する前記半導体基板の主表面
上に形成された不純物領域と、 前記素子分離絶縁膜上に形成された前記第１の駆動用ト
ランジスタのゲート電極と、 前記不純物領域に電気的に接続されるとともに前記第１
の駆動用トランジスタのゲート電極上に絶縁膜を介して
延びるように形成された第１の導電層と、 前記第１の導電層上と前記ゲート電極上とに前記第１の
導電層と前記ゲート電極とを電気的に接続するように形
成された第２の導電層とを備えた、半導体記憶装置。5. A pair of first and second drive transistors of a first conductivity type and a pair of first and second load transistors of a second conductivity type forming a flip-flop circuit, and one pair of A semiconductor memory device having a memory cell having the first and second access transistors of the above, comprising: a semiconductor substrate having a main surface; an element isolation insulating film formed on the main surface of the semiconductor substrate; An impurity region formed on a main surface of the semiconductor substrate adjacent to an element isolation insulating film; a gate electrode of the first driving transistor formed on the element isolation insulating film; And the first
A first conductive layer formed on a gate electrode of the driving transistor so as to extend through an insulating film; and a first conductive layer and the gate on the first conductive layer and the gate electrode. And a second conductive layer formed so as to electrically connect to the electrode. 【請求項６】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置であっ
て、 前記第１および第２のアクセストランジスタのゲート電
極を構成し、所定の方向に延びるように形成されたワー
ド線と、 前記ワード線の延びる方向とほぼ直交する方向に延びる
ように形成された電源電圧配線層とを備え、 前記電源電圧配線層は前記直交方向に並べられたメモリ
セル同士でつながっている、半導体記憶装置。6. A pair of first and second driving transistors of a first conductivity type and a pair of first and second load transistors of a second conductivity type forming a flip-flop circuit, and one pair of A semiconductor memory device comprising a memory cell having first and second access transistors, wherein the first and second access transistors form gate electrodes and extend in a predetermined direction. A word line, and a power supply voltage wiring layer formed to extend in a direction substantially perpendicular to the direction in which the word line extends, wherein the power supply voltage wiring layer is connected by the memory cells arranged in the orthogonal direction. , Semiconductor storage devices. 【請求項７】 フリップフロップ回路を構成する１対の
第１導電型の第１および第２の駆動用トランジスタおよ
び１対の第２導電型の第１および第２の負荷用トランジ
スタと、１対の第１および第２のアクセストランジスタ
とを有するメモリセルを備えた半導体記憶装置の製造方
法であって、 半導体基板の主表面上に所定の間隔を隔てて前記第１お
よび第２の駆動用トランジスタのゲート電極をそれぞれ
形成する工程と、 前記第１の駆動用トランジスタのゲート電極と前記第２
の駆動用トランジスタのゲート電極との間に、前記第１
および第２の駆動用トランジスタの共通のソース領域を
形成する工程と、 前記半導体基板と前記第１および第２の駆動用トランジ
スタのゲート電極とを覆うとともに前記ソース領域上に
開口を有する絶縁膜を形成する工程と、 前記開口内の前記ソース領域表面上に金属シリサイド層
を形成する工程とを備えた、半導体記憶装置の製造方
法。7. A pair of first and second drive transistors of a first conductivity type and a pair of first and second load transistors of a second conductivity type forming a flip-flop circuit, and one pair of A method of manufacturing a semiconductor memory device having a memory cell having the first and second access transistors, wherein the first and second driving transistors are provided on a main surface of a semiconductor substrate at a predetermined interval. Forming a gate electrode of the first driving transistor and a gate electrode of the first driving transistor, respectively.
Between the first driving transistor and the gate electrode of the first driving transistor.
Forming a common source region for the second driving transistor; and forming an insulating film covering the semiconductor substrate and the gate electrodes of the first and second driving transistors and having an opening on the source region. Forming a metal silicide layer on the surface of the source region in the opening, the method for manufacturing a semiconductor memory device. 【請求項８】 さらに前記絶縁膜をマスクとして前記ソ
ース領域に第１導電型の不純物を導入する工程を含む、
請求項７に記載の半導体記憶装置の製造方法。8. The method further comprises the step of introducing a first conductivity type impurity into the source region using the insulating film as a mask.
A method for manufacturing a semiconductor memory device according to claim 7.