JP3054456B2 - Time expansion circuit - Google Patents
Time expansion circuitInfo
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- JP3054456B2 JP3054456B2 JP3098886A JP9888691A JP3054456B2 JP 3054456 B2 JP3054456 B2 JP 3054456B2 JP 3098886 A JP3098886 A JP 3098886A JP 9888691 A JP9888691 A JP 9888691A JP 3054456 B2 JP3054456 B2 JP 3054456B2
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- motion signal
- bit
- maximum value
- circuit
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- Color Television Systems (AREA)
- Processing Of Color Television Signals (AREA)
Description
【0001】[0001]
【産業上の利用分野】この発明は時間伸長回路に関し、
特にたとえばNTSC方式のIDTVまたはEDTVな
どの動き適応型Y/C分離回路の動き検出回路として用
いられる、時間伸長回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time expansion circuit,
In particular, the present invention relates to a time expansion circuit used as a motion detection circuit of a motion adaptive Y / C separation circuit such as an NTSC IDTV or EDTV.
【0002】[0002]
【従来の技術】一般に、映像信号から画像の動き情報を
抽出するには、図9に示す動き検出回路のように、隣接
するフレームの映像信号からフレーム間差信号をとり、
ノイズを除去した後、動き信号として出力していた。こ
の際、動き検出を完全に行うことは困難であり、検出漏
れを生ずることがあるため、たとえばテレビジョン学会
誌Vol.43,No. 1(1989)の第60頁〜第66頁
の論文「複合カラーテビ信号の動き検出」中の図3に開
示されているようなフィードバック型の時間伸長回路に
よって動き信号を時間的に伸長し、検出漏れを減少させ
ていた。この従来技術はこの論文に詳しく説明されてい
るが、以下には、この発明の理解に必要な範囲で、図1
0を参照して説明する。 2. Description of the Related Art Generally, in order to extract motion information of an image from a video signal, an inter-frame difference signal is obtained from a video signal of an adjacent frame as in a motion detection circuit shown in FIG.
After removing the noise, it was output as a motion signal. At this time, it is difficult to completely perform motion detection, and there is a case where detection is missed. For example, the article of the Institute of Television Engineers of Japan, Vol. 43, No. 1 (1989), pp. 60-66. The motion signal is temporally expanded by a feedback type time expansion circuit as disclosed in FIG. 3 in "Motion Detection of Composite Color Television Signal" to reduce detection omission. This prior art is described in detail in this paper.
However, in the following, within the scope necessary for understanding the present invention, FIG.
0 will be described.
【0003】図10に示す時間伸長回路1は最大値回路
2を含み、最大値回路2には入力端子3からの2ビット
の動き信号とループカウンタ4によって「1」だけ減衰
された2ビットの動き信号とが入力され、大きい方の動
き信号が出力される。最大値回路3から出力された2ビ
ットの動き信号は、2ビットのメモリを有し、入力され
た2ビットの動き信号をたとえば262H期間(1フィ
ールド期間)遅延するフィールド遅延メモリを経て、最
大値回路5に入力される。また、フィールド遅延メモリ
からの2ビットの動き信号は、ループカウンタ4によっ
て所定値に減衰されて2ビットの動き信号として先の最
大値回路3にフィードバックされる。そして、最大値回
路5に、最大値回路2からの2ビットの動き信号と入力
端子3からの2ビットの動き信号とが入力され、大きい
方の動き信号が時間伸長動き信号として最大値回路5か
ら出力される。なお、最大値回路5は、動き信号入力に
新たに動き信号が検出された場合、その動き情報を即座
に出力へ反映させるためのものである。つまり、大きな
動き信号を伸長中に入力端子から新たに入力された動き
信号と伸長中の信号とを比較することによって、大きな
範囲の動き信号への対応を可能にしている。 A time expansion circuit 1 shown in FIG . 10 includes a maximum value circuit 2 which has a 2-bit motion signal from an input terminal 3 and a 2-bit motion signal attenuated by "1" by a loop counter 4. The motion signal is input, and the larger motion signal is output. 2 video output from the maximum value circuit 3
The bit motion signal has a 2-bit memory and is input.
For example, the 2-bit motion signal is transmitted for a period of 262H (1 filter).
Through the field delay memory that delays
It is input to the large value circuit 5. Also, field delay memory
The 2-bit motion signal from
And attenuated to a predetermined value as a 2-bit motion signal.
It is fed back to the large value circuit 3. Then, the maximum value circuit 5, is a 2-bit motion signal is input from the 2-bit motion signal and the input terminal 3 from the maximum value circuit 2, the maximum value circuit larger motion signal of the time expansion motion signal 5 Or
Is al output. Note that the maximum value circuit 5 is used to input a motion signal.
When a new motion signal is detected, the motion information is immediately
Is to be reflected in the output. In other words, big
Motion newly input from the input terminal while expanding the motion signal
By comparing the signal to the signal being expanded,
It is possible to respond to a range of motion signals.
【0004】[0004]
【発明が解決しようとする課題】このような時間伸長回
路1において、たとえば、あるフレームでは入力端子3
から「11」の動き信号が入力され、その後のフレーム
では「00」の動き信号が入力されたとする。この場
合、最大値回路2にフィードバックされる動き信号はル
ープカウンタ4によって、「10」→「01」→「0
0」となり、最大3フィールド分しか時間伸長ができな
い。このように、従来の時間伸長回路1では、短時間し
か時間伸長ができず、動き検出に漏れを生ずることがあ
った。In such a time expansion circuit 1, for example, in a certain frame, the input terminal 3
, A motion signal of “11” is input, and a motion signal of “00” is input in a subsequent frame. In this case, the motion signal fed back to the maximum value circuit 2 is converted by the loop counter 4 from “10” → “01” → “0”.
0 ", and the time can be extended only for a maximum of three fields. As described above, in the conventional time expansion circuit 1, the time expansion can be performed only for a short time, and the motion detection may be leaked.
【0005】それゆえに、この発明の主たる目的は、時
間伸長を長く行える、時間伸長回路を提供することであ
る。[0005] Therefore, a main object of the present invention is to provide a time extension circuit which can extend the time extension.
【0006】[0006]
【課題を解決するための手段】この発明は、入力端子か
らのnビットの動き信号とnビットの動き信号を単位遅
延して得られるnビットの動き信号との大きい方を出力
する第1の最大値回路、第1の最大値回路から出力され
たnビットの動き信号を1つおきに抽出することによっ
て2nビットの動き信号に変換し、2nビットの動き信
号を出力する第2の最大値回路、第2の最大値回路から
の2nビットの動き信号をnビットずつ順次出力する第
1のビット並び換え回路、nビットのメモリを有し、第
1のビット並び換えからのnビットの信号を受けて1フ
ィールド遅延するフィールド遅延回路、フィールド遅延
回路からのnビットの信号を2nビットの動き信号に再
構成する第2のビット並び換え回路、および第2のビッ
ト並び換え回路から出力される2nビットの動き信号を
減衰させて第2の最大値回路に帰還するフィードバック
ループを備え、第2の最大値回路は第1の最大値回路か
らのnビットの動き信号に基づく2nビットの動き信号
とフィードバックループから帰還される2nビットの動
き信号との大きい方を出力し、さらに第2のビット並び
換え回路から出力される2nビットの動き信号の上位n
ビットと入力端子からのnビットの動き信号とを比較し
て大きい方を時間伸長動き信号として出力する第3の最
大値回路を備える、時間伸長回路である。SUMMARY OF THE INVENTION The present invention, first outputs a large heard how the motion signal of n bits obtained motion signal of the n motion signal bits and n bits from the input terminal to the unit delay By extracting every other n-bit motion signal output from the maximum value circuit and the first maximum value circuit.
Into a motion signal of 2n bits Te, a second maximum value circuit for outputting a motion signal of 2n bits, the second maximum value circuit
2n-bit motion signals are sequentially output n bits at a time.
1 bit rearrangement circuit, n-bit memory,
One bit is received by receiving the n-bit signal from the rearrangement of one bit.
Field delay circuit for field delay, field delay
The n-bit signal from the circuit is converted into a 2n-bit motion signal.
A second bit rearranging circuit and a second bit
And a feedback loop for attenuating the 2n-bit motion signal output from the rearrangement circuit and feeding back the signal to the second maximum value circuit, wherein the second maximum value circuit includes an n-bit motion signal from the first maximum value circuit. 2n-bit motion signal based on the signal
Larger outputs, further second bit sequence of the 2n bits of the motion signal that is fed back from a feedback loop
Top n of motion-out signal of 2n bits output from the modified circuit
A time expansion circuit comprising a third maximum value circuit that compares a bit with an n-bit motion signal from an input terminal and outputs a larger one as a time expansion motion signal.
【0007】[0007]
【作用】第1の最大値回路で、入力端子から画素毎に入
力されたnビットの動き信号と単位遅延されたnビット
の動き信号とを順次比較し、大きい方の動き信号をnビ
ットで第2の最大値回路に出力する。第2の最大値回路
では、第1の最大値回路から入力されたnビットの動き
信号を1つおきに抽出し、2nビットに変換する。たと
えば動き信号が2ビットの場合では、第1の最大値回路
から入力される2ビットの動き信号を1つおきに抽出
し、その信号を、「11」→「1111」,「10」→
「1010」,「01」→「0101」,「00」→
「0000」というように4ビットに変換する。第2の
最大値回路は、このようにして、2nビットの動き信号
を出力する。2nビットの動き信号は、第1のビット並
び換え回路によって、nビットずつ順次出力される。た
とえば、第2の最大値回路から4ビットの動き信号が出
力されるとすると、第1のビット並び換え回路は、上位
2ビットを出力し、次いで下位2ビットを出力する。こ
の第1のビット並び換え回路から順次出力されるnビッ
トの信号がnビットのメモリを有するフィールド遅延メ
モリによって1フィールド期間たとえば262H期間遅
延されて第2のビット並び換え回路に入力される。 第2
のビット並び換え回路では、nビットずつ送られてくる
信号を4ビットの動き信号として再構成する。したがっ
て、第2のビット並び換え回路からは2nビットの動き
信号が出力される。 この第2のビット並び換え回路から
の2nビットの動き信号がフィードバックループに与え
られ、したがって、第2の最大値回路にはフィードバッ
クループから所定値に減衰された2nビットの動き信号
が入力される。フィードバックループのループカウンタ
に、たとえば4ビットで、「1111」の動き信号が入
力され、「1」ずつ減衰させていく場合には、「111
0」→「1101」→…→「0010」→「0001」
→「0000」と減衰し、時間伸長が長くなる。そし
て、第1の最大値回路からのnビットの動き信号を2n
ビットに変換した2nビットの動き信号と、フィードバ
ックループから入力された2nビットの動き信号とを第
2の最大値回路で比較し、大きい方の動き信号を出力す
る。そして、第3の最大値回路に、第2のビット並び換
え回路からの2nビットの動き信号の上位nビットを入
力する。第3の最大値回路には、入力端子からnビット
の動き信号が入力され、第3の最大値回路からは大きい
方の動き信号が時間伸長動き信号として出力される。The first maximum value circuit sequentially compares the n-bit motion signal input from the input terminal for each pixel with the unit-delayed n-bit motion signal, and compares the larger motion signal with n bits. Output to the second maximum value circuit. The second maximum value circuit extracts every other n-bit motion signal input from the first maximum value circuit and converts it into 2n bits. For example, when the motion signal is 2 bits, every other 2-bit motion signal input from the first maximum value circuit is extracted, and the signal is extracted from “11” → “1111”, “10” →
“1010”, “01” → “0101”, “00” →
It is converted to 4 bits such as "0000". Second
The maximum value circuit is thus a 2n bit motion signal
Is output. The 2n-bit motion signal is the first bit sequence.
The data is sequentially output by n bits by the switching circuit. Was
For example, a 4-bit motion signal is output from the second maximum value circuit.
The first bit rearrangement circuit
Output 2 bits, then output the lower 2 bits. This
N bits sequentially output from the first bit rearrangement circuit of
Field delay memory with n-bit memory
One field period, for example, 262H period delayed by memory
The data is then input to the second bit rearrangement circuit. Second
In the bit rearrangement circuit, n bits are sent at a time.
The signal is reconstructed as a 4-bit motion signal. Accordingly
From the second bit rearrangement circuit, 2n bits of motion
A signal is output. From this second bit rearrangement circuit
Of the 2n-bit motion signal given to the feedback loop
Therefore, the 2n-bit motion signal attenuated to a predetermined value from the feedback loop is input to the second maximum value circuit. Loop counter of feedback loop
For example, a motion signal of “1111” is input in 4 bits.
Force and attenuate by “1”, “111”
0 "→" 1101 "→ ... →" 0010 "→" 0001 "
→ Decreases to “0000” and the time elongation becomes longer. The n-bit motion signal from the first maximum value circuit is 2n
A motion signal of 2n bits is converted into a bit, a motion signal of 2n bits input from the feedback loop compares the second maximum value circuit, to output the motion signal larger. Then, the higher n bits of the 2n-bit motion signal from the second bit rearrangement circuit are input to the third maximum value circuit. An n-bit motion signal is input from an input terminal to the third maximum value circuit, and the larger motion signal is output as a time-extended motion signal from the third maximum value circuit.
【0008】[0008]
【0009】[0009]
【発明の効果】この発明によれば、入力端子にnビット
の動き信号が入力されたときフィードバックループのル
ープカウンタには、ビット並び換えの処理により同一ビ
ット幅のフィールド遅延で2nビットの動き信号が入力
されるため、ループカウンタにnビットの動き信号が入
力される場合に比べて、減衰時間が長くなり、動き信号
の時間伸長を長くでき、検出漏れをより減少させること
で、動き検出精度が向上する。According to the present invention, when an n-bit motion signal is input to the input terminal, the same counter is set in the loop counter of the feedback loop by bit rearrangement processing.
Since a 2n-bit motion signal is input with a field delay of a bit width , the decay time is longer than when an n-bit motion signal is input to the loop counter, and the time extension of the motion signal can be increased. To reduce false negatives
Thus, the accuracy of motion detection is improved.
【0010】この発明の上述の目的,その他の目的,特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.
【0011】[0011]
【実施例】図1および図2を参照して、この実施例の時
間伸長回路10は、最大値回路12を含む。最大値回路
12には、入力端子14から図2(イ)に示すようなn
ビットの動き信号Ax とディレイ16によって単位遅延
された図2(ロ)に示すような動き信号Ax-1 が入力さ
れる。そして、最大値回路12からは、図2(ハ)に示
すように、入力された2つの動き信号Ax およびAx-1
のうち大きい動き信号Bx =MAX(Ax ,Ax-1 )が
nビットで最大値回路18に出力される。最大値回路1
8には、最大値回路18から既に出力した動き信号をフ
ィードバックループ19によりフィードバックして、図
2(ト´)に示すような2nビットの動き信号Cx が入
力される。動き信号Cx は ループカウンタ20によっ
て所定値に減衰されたものである。ここで、最大値回路
18に入力された動き信号Bx はnビットであるため、
動き信号Bx の中から、B0 ,B2 ,B4 ,…というよ
うに1つおきに動き信号Bx を抽出し、最大値回路18
内部では2nビットのデータに変換する。たとえば、動
き信号Bxが2ビットであるときは、表1のように4ビ
ットの動き信号Bx ´に変換する。1 and 2, a time expansion circuit 10 of this embodiment includes a maximum value circuit 12. As shown in FIG. 2A, the maximum value circuit 12
A bit motion signal A x and a motion signal A x−1 as shown in FIG. Then, from the maximum value circuit 12, as shown in FIG. 2C, the two input motion signals A x and A x−1
The largest motion signal B x = MAX (A x , A x−1 ) is output to the maximum value circuit 18 in n bits. Maximum value circuit 1
The 8, and fed back by a feedback loop 19 a motion signal previously outputted from the maximum value circuit 18, a motion signal C x 2n-bit as shown in FIG. 2 (g ') is input. The motion signal C x is It is attenuated to a predetermined value by the loop counter 20. Here, since the motion signal B x input to the maximum value circuit 18 is n bits,
From the motion signal B x , every other motion signal B x such as B 0 , B 2 , B 4 ,.
Internally, it is converted into 2n-bit data. For example, when the motion signal B x is 2 bits, it is converted into a 4-bit motion signal B x ′ as shown in Table 1.
【0012】[0012]
【表1】 [Table 1]
【0013】なお、このように動き信号Bx を1つおき
に抽出することによって、ビットレートが半分に落ちた
形となるが、動き信号Bx は、最大値回路12で動き信
号A x とAx-1 との最大値として出力されたものである
ため、情報の抜けが生ずることはない。Note that the motion signal BxEvery other
Bit rate dropped by half
The motion signal BxIs the motion signal in the maximum value circuit 12.
Issue A xAnd Ax-1Is output as the maximum value of
Therefore, no information is lost.
【0014】そして、最大値回路18で、上述のように
して2nビットに変換した動き信号Bx´とループカウ
ンタ20すなわちフィードバックループからフィードバ
ックされる2nビットの動き信号Cxとを比較し、大き
い方の動き信号を、図2(ニ)に示すように動き信号D
x=MAX(Bx´,Cx)として2nビットで出力す
る。動き信号Dxは、ビット並び換え回路22によって
一種のパラレル−シリアル変換を行い、nビットの動き
信号に変換され、図2(ホ)に示すように上位nビッ
ト,下位nビットの順で出力する。このようにしてビッ
ト並び換え回路22からnビットずつ出力される信号が
フィールド遅延メモリ24に入力される。 フィールド遅
延メモリ24は、先に図10を参照して説明した従来技
術と同様に、nビットのメモリを有し、nビットずつ入
力される信号を1フィールド機関(たとえば262H期
間)遅延する。フィールド遅延メモリ24で遅延された
nビット信号は、ビット並び換え回路26で、再び図2
(ヘ)に示すような2nビットの動き信号Dxに変換さ
れる。ビット並び換え回路22に入力される動き信号D
xがたとえば4ビットの場合には、ビット並び換え回路
22によって図3に示すように2ビットの動き信号に変
換され、ビット並び換え回路26で、図4に示すように
再び4ビットの動き信号Dxに再構成される。そして、
ビット並び換え回路26から出力される2nビットの動
き信号Dxのうち、上位nビットを最大値回路28に入
力する。この最大値回路28は図10の従来技術で示す
最大値回路5と同様のものであり、最大値回路28に
は、また入力端子14から動き信号Axが入力される。
そして、最大値回路28は、2nビットの動き信号D x
の上位2ビットと入力端子14からの2ビットの動き信
号A x の大きい方の動き信号を、図2(チ)に示すよう
に時間伸長動き信号Fx=MAX(Ax,Dxの上位2ビ
ット)として出力端子30から出力する。Then, in the maximum value circuit 18, as described above,
Rupukau a motion signal B x 'converted to 2n bits by
From the feedback loop to the feedback loop
Tsu comparing the click is the 2n-bit motion signal C x, the motion signal of the larger motion signal D as shown in FIG. 2 (d)
x = MAX (B x ′, C x ) is output in 2n bits. The motion signal Dx is subjected to a kind of parallel-serial conversion by the bit rearrangement circuit 22 to be converted into an n-bit motion signal, and is output in the order of upper n bits and lower n bits as shown in FIG. I do. In this way,
The signal output from the rearrangement circuit 22 every n bits is
The data is input to the field delay memory 24. Field late
The extension memory 24 is the same as the conventional memory described with reference to FIG.
Has n bits of memory and stores n bits at a time.
The input signal is transmitted to a one-field organization (for example, 262H
(Pauses) Delay. Delayed by the field delay memory 24
The n-bit signal is again input to the bit rearrangement circuit 26 as shown in FIG.
Is converted into a motion signal D x 2n-bit as shown in (f)
Re that. The motion signal D input to the bit rearrangement circuit 22
If x is, for example, 4 bits, it is converted into a 2-bit motion signal by the bit rearrangement circuit 22 as shown in FIG. 3, and the 4-bit motion signal is again converted by the bit rearrangement circuit 26 as shown in FIG. reconfigured to D x. And
Of 2n-bit motion signal D x output from the bit rearrangement circuit 26, and inputs the upper n bits to the maximum value circuit 28. This maximum value circuit 28 is shown in the prior art of FIG.
It is similar to the maximum value circuit 5, the maximum value circuit 28, also the motion signal A x from the input terminal 14 are entered.
Then, the maximum value circuit 28 outputs a 2n-bit motion signal D x
Two-bit motion signal from the input terminal 14
No. A a larger motion signal of x, from the output terminal 30 as a 2 time as shown in (h) extension motion signal F x = MAX (A x, upper two bits of the D x).
【0015】一方、ビット並び換え回路26から出力さ
れる2nビットの動き信号Dx は、ディレイ32で単位
遅延された後2nビットの状態でループカウンタ20に
入力される。そして、ループカウンタ20では入力され
た動き信号を所定値に減衰して図2(ト)に示すように
動き信号Ex とした後、最大値回路18に帰還する。た
とえばループカウンタ20に4ビットの動き信号が入力
され、「1」ずつ減衰させる場合には、以下の表2のよ
うに動き信号Ex は出力される。Meanwhile, the motion signal D x 2n-bit output from the bit rearrangement circuit 26 is input to the loop counter 20 in a 2n-bit after the unit delay in a delay 32 state. Then, after the motion signal E x as shown in FIG. 2 attenuates the motion signal input in the loop counter 20 to a predetermined value (G), is fed back to the maximum value circuit 18. For example, when a 4-bit motion signal is input to the loop counter 20 and attenuated by "1", the motion signal Ex is output as shown in Table 2 below.
【0016】[0016]
【表2】 [Table 2]
【0017】より具体的に、図1にも示すように、入力
端子14からの動き信号を2ビットとし、静止状態が続
いていたところに図5(イ)に示すように1画素だけ動
き状態を示す動き信号「10」が入力され、その後再び
静止状態が続いた場合について説明する。More specifically, as shown in FIG. 1, the motion signal from the input terminal 14 is set to 2 bits, and when the stationary state continues, only one pixel moves as shown in FIG. The following describes a case in which a motion signal “10” indicating the above is input, and then the stationary state is continued again.
【0018】この場合、ディレイ16からは図5(ロ)
に示すような動き信号が出力され、最大値回路12から
最大値回路18には図5(ハ)に示す動き信号が出力さ
れ、最大値回路18内で図5(ハ´)のように4ビット
の動き信号に変換されて、図5(ト´)に示すループカ
ウンタ20からの1フィールド前の動き信号と比較され
る。なお、図5(ト´)の動き信号が「0000」であ
るのは、それまで静止画状態が継続していたためであ
る。In this case, from the delay 16, FIG.
5C is output from the maximum value circuit 12 to the maximum value circuit 18, and the motion signal shown in FIG. 5 (C) is output from the maximum value circuit 18 to the maximum value circuit 18 as shown in FIG. The motion signal is converted into a bit motion signal and compared with the motion signal one field before from the loop counter 20 shown in FIG. The reason why the motion signal in FIG. 5G is “0000” is that the still image state has been maintained until then.
【0019】すると、最大値回路18からは図5(ニ)
に示す動き信号が出力され、ビット並び換え回路22に
よって図5(ホ)に示す2ビットの動き信号に変換さ
れ、フィールド遅延メモリ24およびビット並び換え回
路26によって再び図5(ヘ)に示す4ビットの動き信
号となる。そして、最大値回路28に図5(ヘ)に示す
動き信号のうち上位2ビットが入力され、入力端子14
からの図5(イ)に示す動き信号と比較され、図5
(チ)に示すような時間伸長動き信号が出力端子30か
ら出力される。Then, from the maximum value circuit 18, FIG.
Is output by the bit rearrangement circuit 22 and converted into the 2-bit motion signal shown in FIG. 5 (e) by the field delay memory 24 and the bit rearrangement circuit 26. It becomes a bit motion signal. Then, the upper 2 bits of the motion signal shown in FIG.
5A is compared with the motion signal shown in FIG.
A time-expanded motion signal as shown in (h) is output from the output terminal 30.
【0020】一方、図5(ヘ)に示す動き信号はディレ
イ32で単位遅延された後ループカウンタ20で所定値
に減衰され、最大値回路18に帰還される。なお、この
実施例ではループカウンタ20において動き信号を
「1」ずつ減衰させる。そして、次のフィールド以降に
おいて、再び静止状態に戻ったとすれば、次のフィール
ドでは、図6(イ)に示すような動き信号が最大値回路
12に入力される。On the other hand, the motion signal shown in FIG. 5F is unit-delayed by the delay 32, attenuated to a predetermined value by the loop counter 20, and fed back to the maximum value circuit 18. In this embodiment, the motion signal is attenuated by "1" in the loop counter 20. Then, if it returns to the still state after the next field, a motion signal as shown in FIG. 6A is input to the maximum value circuit 12 in the next field.
【0021】以下、上述の場合と同様に動作し、最大値
回路18には図6(ト´)に示すようにループカウンタ
20で減衰された1フィールド前の動き信号が入力さ
れ、図6(ハ´)に示す動き信号と比較され、図6
(ニ)に示す動き信号が出力される。すると、ビット並
び換え回路26からは図6(ヘ)に示す動き信号が出力
され、最大値回路28からは図6(チ)に示す時間伸長
動き信号が出力される。Thereafter, the operation is performed in the same manner as described above, and the maximum value circuit 18 receives the motion signal one field before attenuated by the loop counter 20 as shown in FIG. C) is compared with the motion signal shown in FIG.
The motion signal shown in (d) is output. Then, the motion signal shown in FIG. 6F is output from the bit rearrangement circuit 26, and the time expansion motion signal shown in FIG.
【0022】さらに次のフィールドでは、図7(イ)に
示すような動き信号が最大値回路12に入力され、最大
値回路18には図7(ト´)に示すようにループカウン
タ20で減衰された1フィールド前の動き信号が入力さ
れ、図7(ハ´)に示す動き信号と比較され、図7
(ニ)に示す動き信号が出力される。すると、ビット並
び換え回路26からは図7(ヘ)に示す動き信号が出力
され、最大値回路28からは図7(チ)に示す時間伸長
動き信号が出力される。一方、ループカウンタ20から
は図7(ト)に示すようにさらに「1」だけ減衰された
動き信号が最大値回路18に帰還される。In the next field, a motion signal as shown in FIG. 7A is input to the maximum value circuit 12, and the maximum value circuit 18 is attenuated by the loop counter 20 as shown in FIG. 7G. The motion signal one field before is input and compared with the motion signal shown in FIG.
The motion signal shown in (d) is output. Then, the bit rearrangement circuit 26 outputs the motion signal shown in FIG. 7F, and the maximum value circuit 28 outputs the time expansion motion signal shown in FIG. On the other hand, the motion signal further attenuated by “1” is fed back from the loop counter 20 to the maximum value circuit 18 as shown in FIG.
【0023】さらに次のフィールドでは、図8(イ)に
示すような動き信号が最大値回路12に入力され、最大
値回路18には図8(ト´)に示すようにループカウン
タ20で減衰された1フィールド前の動き信号が入力さ
れ、図8(ハ´)に示す動き信号と比較され、最大値回
路18から図8(ニ)に示す動き信号が出力される。す
ると、ビット並び換え回路26からは図8(ヘ)に示す
動き信号が出力され、最大値回路28からは図8(チ)
に示す時間伸長動き信号が出力される。一方、ループカ
ウンタ20からは図8(ト)に示すようにさらに減衰さ
れた動き信号が最大値回路18に帰還される。In the next field, the motion signal as shown in FIG. 8A is input to the maximum value circuit 12, and the maximum value circuit 18 is attenuated by the loop counter 20 as shown in FIG. The motion signal one field before is input and compared with the motion signal shown in FIG. 8C, and the maximum value circuit 18 outputs the motion signal shown in FIG. Then, the bit rearrangement circuit 26 outputs the motion signal shown in FIG. 8F, and the maximum value circuit 28 outputs the motion signal shown in FIG.
Is output. On the other hand, a further attenuated motion signal is fed back from the loop counter 20 to the maximum value circuit 18 as shown in FIG.
【0024】このように、静止状態が継続しても、ルー
プカウンタ20からは動き状態を示す動き信号が長く時
間伸長されて最大値回路18に帰還され続ける。たとえ
ば或るフィールドで入力端子14に動き信号「11」が
入力され、その後静止状態が続き、入力端子14に動き
信号「00」が入力され続けた場合には、上述の表2か
らわかるように、最大15フィールドまで時間伸長する
ことができる。したがって、従来では入力される動き信
号が2ビットの場合にはループカウンタにも2ビットの
動き信号が入力され、最大3フィールドしか時間伸長で
きなかったのに対し、この実施例では大幅に時間伸長が
可能となる。As described above, even if the stationary state continues, the motion signal indicating the motion state is extended from the loop counter 20 for a long time and is continuously fed back to the maximum value circuit 18. For example, when a motion signal “11” is input to the input terminal 14 in a certain field, and then the stationary state continues and the motion signal “00” is continuously input to the input terminal 14, as shown in Table 2 above, , Up to a maximum of 15 fields. Therefore, when the input motion signal is 2 bits in the prior art, the 2-bit motion signal is also input to the loop counter, and only the maximum of 3 fields can be time-expanded. Becomes possible.
【0025】したがって、入力端子14に入力される動
き信号Ax がnビットの場合には、ループカウンタ20
に入力される動き信号は2nビットとなるので、ループ
カウン20で「1」ずつ減衰させるとすれば、最大2
2n-1フィールドまで時間伸長でき、従来(最大2n-1 フ
ィールド)に比べて大幅に時間伸長できる。これによっ
て、フィールド遅延メモリ24が従来と同容量のもので
も、動き検出精度を向上でき、動き検出の漏れを防ぐこ
とができる。[0025] Therefore, when the motion signal A x to be input to the input terminal 14 is n bits, the loop counter 20
Is 2n bits, so if the loop count 20 attenuates "1" at a time, a maximum of 2
The time can be extended to 2n-1 fields, and the time can be extended significantly compared to the conventional (up to 2 n-1 fields). As a result, even if the field delay memory 24 has the same capacity as the conventional one, the accuracy of motion detection can be improved, and leakage of motion detection can be prevented.
【0026】なお、上述の実施例において、図1に示す
ように、ビット並び換え回路22とフィールド遅延メモ
リ24との間に水平拡大回路34を介挿すれば、水平方
向に動き信号を伸長できるようになる。In the above embodiment, as shown in FIG. 1, if a horizontal enlargement circuit 34 is interposed between the bit rearrangement circuit 22 and the field delay memory 24, the horizontal
In this way, the motion signal can be expanded in the same direction .
【図1】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.
【図2】図1の実施例の動作を示すタイミング図であ
る。FIG. 2 is a timing chart showing the operation of the embodiment of FIG.
【図3】4ビットから2ビットに変換するビット並び換
え回路の動作を示す図解図である。FIG. 3 is an illustrative view showing an operation of a bit rearrangement circuit for converting 4 bits into 2 bits;
【図4】2ビットから4ビットに変換するビット並び換
え回路の動作を示す図解図である。FIG. 4 is an illustrative view showing operation of a bit rearrangement circuit for converting 2 bits into 4 bits;
【図5】入力端子に1画素だけ動き信号「10」が入力
された場合の動作を示すタイミング図である。FIG. 5 is a timing chart showing an operation when a motion signal “10” is input to an input terminal for only one pixel.
【図6】図5の次のフィールドで静止状態に戻った場合
の動作を示すタイミング図である。FIG. 6 is a timing chart showing an operation when returning to a stationary state in the next field of FIG. 5;
【図7】図6の次のフィールドで静止状態であった場合
の動作を示すタイミング図である。FIG. 7 is a timing chart showing an operation when the apparatus is in a stationary state in the next field of FIG. 6;
【図8】図7の次のフィールドで静止状態であった場合
の動作を示すタイミング図である。FIG. 8 is a timing chart showing an operation in a case where the apparatus is in a stationary state in the next field of FIG. 7;
【図9】動き検出回路を示すブロック図である。FIG. 9 is a block diagram illustrating a motion detection circuit.
【図10】従来技術を示すブロック図である。FIG. 10 is a block diagram showing a conventional technique.
10 …時間伸長回路 12,18,28 …最大値回路 14 …入力端子 16,32 …ディレイ 19 …フィードバックループ 20 …ループカウンタ 22,26 …ビット並び換え回路 24 …フィールド遅延メモリ DESCRIPTION OF SYMBOLS 10 ... Time expansion circuit 12,18,28 ... Maximum value circuit 14 ... Input terminal 16,32 ... Delay 19 ... Feedback loop 20 ... Loop counter 22,26 ... Bit rearrangement circuit 24 ... Field delay memory
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平2−20182(JP,A) 特開 昭63−90967(JP,A) 特開 昭63−197184(JP,A) 特開 昭63−292888(JP,A) 特開 平2−196592(JP,A) 特開 平2−250490(JP,A) 特開 平3−23789(JP,A) 特開 平3−262274(JP,A) 特開 平3−283783(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04N 11/04 H04N 7/01 H04N 9/78 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-20182 (JP, A) JP-A-63-90967 (JP, A) JP-A-63-197184 (JP, A) JP-A-63-197184 292888 (JP, A) JP-A-2-196592 (JP, A) JP-A-2-250490 (JP, A) JP-A-3-23789 (JP, A) JP-A-3-262274 (JP, A) JP-A-3-283783 (JP, A) (58) Fields investigated (Int. Cl. 7 , DB name) H04N 11/04 H04N 7/01 H04N 9/78
Claims (1)
nビットの動き信号を単位遅延して得られるnビットの
動き信号との大きい方を出力する第1の最大値回路、 前記第1の最大値回路から出力された前記nビットの動
き信号を1つおきに抽出することによって2nビットの
動き信号に変換し、2nビットの動き信号を出力する第
2の最大値回路、前記第2の最大値回路からの2nビットの動き信号をn
ビットずつ順次出力する第1のビット並び換え回路、 nビットのメモリを有し、前記第1のビット並び換えか
らのnビットの信号を受けて1フィールド遅延するフィ
ールド遅延回路、 前記フィールド遅延回路からのnビットの信号を2nビ
ットの動き信号に再構成する第2のビット並び換え回
路、 および前記第2のビット並び換え回路から出力され
る2nビットの動き信号を減衰させて前記第2の最大値
回路に帰還するフィードバックループを備え、 前記第2の最大値回路は前記第1の最大値回路からのn
ビットの動き信号に基づく2nビットの動き信号と前記
フィードバックループから帰還される2nビットの動き
信号との大きい方を出力し、さらに前記第2のビット並
び換え回路から出力される2nビットの動き信号の上位
nビットと前記入力端子からのnビットの動き信号とを
比較して大きい方を時間伸長動き信号として出力する第
3の最大値回路を備える、時間伸長回路。An n-bit motion signal from an input terminal;
first maximum value circuit, the first said n-bit output from the maximum value circuit which outputs a large heard how the <br/> motion signal of n bits obtained n-bit motion signal and unit delay Movement
2n bits by extracting every other
A second maximum value circuit that converts the motion signal into a motion signal and outputs a 2n-bit motion signal, and converts the 2n-bit motion signal from the second maximum value circuit into n
A first bit rearrangement circuit for sequentially outputting bits one by one , comprising an n-bit memory;
Receive the n-bit signal and delay one field.
Rudo delay circuit, a signal of n bits from the field delay circuit 2n-bi
Bit rearrangement cycle reconstructed into a bit motion signal
And a feedback loop that attenuates a 2n-bit motion signal output from the second bit rearrangement circuit and feeds back to the second maximum value circuit, wherein the second maximum value circuit includes the first maximum value circuit. From the maximum value circuit of
Outputs the larger of the motion signal of 2n bits fed back the motion signal of 2n bits based on bits of the motion signal from the feedback loop, further wherein the second bit parallel
A third maximum value circuit for outputting toward the upper n bits of the motion-out signal of 2n bits output from Bikae circuit larger than the n-bit motion signal from the input terminal as a time extension motion signal A time expansion circuit.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
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JP3098886A JP3054456B2 (en) | 1991-04-30 | 1991-04-30 | Time expansion circuit |
Applications Claiming Priority (1)
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JP3098886A JP3054456B2 (en) | 1991-04-30 | 1991-04-30 | Time expansion circuit |
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JPH04329090A JPH04329090A (en) | 1992-11-17 |
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1991
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