JP3054456B2 - Time expansion circuit - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【産業上の利用分野】この発明は時間伸長回路に関し、
特にたとえばＮＴＳＣ方式のＩＤＴＶまたはＥＤＴＶな
どの動き適応型Ｙ／Ｃ分離回路の動き検出回路として用
いられる、時間伸長回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a time expansion circuit,
In particular, the present invention relates to a time expansion circuit used as a motion detection circuit of a motion adaptive Y / C separation circuit such as an NTSC IDTV or EDTV.

【０００２】[0002]

【従来の技術】一般に、映像信号から画像の動き情報を
抽出するには、図９に示す動き検出回路のように、隣接
するフレームの映像信号からフレーム間差信号をとり、
ノイズを除去した後、動き信号として出力していた。こ
の際、動き検出を完全に行うことは困難であり、検出漏
れを生ずることがあるため、たとえばテレビジョン学会
誌Vol.４３，No. １（１９８９）の第６０頁〜第６６頁
の論文「複合カラーテビ信号の動き検出」中の図３に開
示されているようなフィードバック型の時間伸長回路に
よって動き信号を時間的に伸長し、検出漏れを減少させ
ていた。この従来技術はこの論文に詳しく説明されてい
るが、以下には、この発明の理解に必要な範囲で、図１
０を参照して説明する。 2. Description of the Related Art Generally, in order to extract motion information of an image from a video signal, an inter-frame difference signal is obtained from a video signal of an adjacent frame as in a motion detection circuit shown in FIG.
After removing the noise, it was output as a motion signal. At this time, it is difficult to completely perform motion detection, and there is a case where detection is missed. For example, the article of the Institute of Television Engineers of Japan, Vol. 43, No. 1 (1989), pp. 60-66. The motion signal is temporally expanded by a feedback type time expansion circuit as disclosed in FIG. 3 in "Motion Detection of Composite Color Television Signal" to reduce detection omission. This prior art is described in detail in this paper.
However, in the following, within the scope necessary for understanding the present invention, FIG.
0 will be described.

【０００３】図１０に示す時間伸長回路１は最大値回路
２を含み、最大値回路２には入力端子３からの２ビット
の動き信号とループカウンタ４によって「１」だけ減衰
された２ビットの動き信号とが入力され、大きい方の動
き信号が出力される。最大値回路３から出力された２ビ
ットの動き信号は、２ビットのメモリを有し、入力され
た２ビットの動き信号をたとえば２６２Ｈ期間（１フィ
ールド期間）遅延するフィールド遅延メモリを経て、最
大値回路５に入力される。また、フィールド遅延メモリ
からの２ビットの動き信号は、ループカウンタ４によっ
て所定値に減衰されて２ビットの動き信号として先の最
大値回路３にフィードバックされる。そして、最大値回
路５に、最大値回路２からの２ビットの動き信号と入力
端子３からの２ビットの動き信号とが入力され、大きい
方の動き信号が時間伸長動き信号として最大値回路５か
ら出力される。なお、最大値回路５は、動き信号入力に
新たに動き信号が検出された場合、その動き情報を即座
に出力へ反映させるためのものである。つまり、大きな
動き信号を伸長中に入力端子から新たに入力された動き
信号と伸長中の信号とを比較することによって、大きな
範囲の動き信号への対応を可能にしている。 A time expansion circuit 1 shown in FIG . 10 includes a maximum value circuit 2 which has a 2-bit motion signal from an input terminal 3 and a 2-bit motion signal attenuated by "1" by a loop counter 4. The motion signal is input, and the larger motion signal is output. 2 video output from the maximum value circuit 3
The bit motion signal has a 2-bit memory and is input.
For example, the 2-bit motion signal is transmitted for a period of 262H (1 filter).
Through the field delay memory that delays
It is input to the large value circuit 5. Also, field delay memory
The 2-bit motion signal from
And attenuated to a predetermined value as a 2-bit motion signal.
It is fed back to the large value circuit 3. Then, the maximum value circuit 5, is a 2-bit motion signal is input from the 2-bit motion signal and the input terminal 3 from the maximum value circuit 2, the maximum value circuit larger motion signal of the time expansion motion signal 5 Or
Is al output. Note that the maximum value circuit 5 is used to input a motion signal.
When a new motion signal is detected, the motion information is immediately
Is to be reflected in the output. In other words, big
Motion newly input from the input terminal while expanding the motion signal
By comparing the signal to the signal being expanded,
It is possible to respond to a range of motion signals.

【０００４】[0004]

【発明が解決しようとする課題】このような時間伸長回
路１において、たとえば、あるフレームでは入力端子３
から「１１」の動き信号が入力され、その後のフレーム
では「００」の動き信号が入力されたとする。この場
合、最大値回路２にフィードバックされる動き信号はル
ープカウンタ４によって、「１０」→「０１」→「０
０」となり、最大３フィールド分しか時間伸長ができな
い。このように、従来の時間伸長回路１では、短時間し
か時間伸長ができず、動き検出に漏れを生ずることがあ
った。In such a time expansion circuit 1, for example, in a certain frame, the input terminal 3
, A motion signal of “11” is input, and a motion signal of “00” is input in a subsequent frame. In this case, the motion signal fed back to the maximum value circuit 2 is converted by the loop counter 4 from “10” → “01” → “0”.
0 ", and the time can be extended only for a maximum of three fields. As described above, in the conventional time expansion circuit 1, the time expansion can be performed only for a short time, and the motion detection may be leaked.

【０００５】それゆえに、この発明の主たる目的は、時
間伸長を長く行える、時間伸長回路を提供することであ
る。[0005] Therefore, a main object of the present invention is to provide a time extension circuit which can extend the time extension.

【０００６】[0006]

【課題を解決するための手段】この発明は、入力端子か
らのｎビットの動き信号とｎビットの動き信号を単位遅
延して得られるｎビットの動き信号との大きい方を出力
する第１の最大値回路、第１の最大値回路から出力され
たｎビットの動き信号を１つおきに抽出することによっ
て２ｎビットの動き信号に変換し、２ｎビットの動き信
号を出力する第２の最大値回路、第２の最大値回路から
の２ｎビットの動き信号をｎビットずつ順次出力する第
１のビット並び換え回路、ｎビットのメモリを有し、第
１のビット並び換えからのｎビットの信号を受けて１フ
ィールド遅延するフィールド遅延回路、フィールド遅延
回路からのｎビットの信号を２ｎビットの動き信号に再
構成する第２のビット並び換え回路、および第２のビッ
ト並び換え回路から出力される２ｎビットの動き信号を
減衰させて第２の最大値回路に帰還するフィードバック
ループを備え、第２の最大値回路は第１の最大値回路か
らのｎビットの動き信号に基づく２ｎビットの動き信号
とフィードバックループから帰還される２ｎビットの動
き信号との大きい方を出力し、さらに第２のビット並び
換え回路から出力される２ｎビットの動き信号の上位ｎ
ビットと入力端子からのｎビットの動き信号とを比較し
て大きい方を時間伸長動き信号として出力する第３の最
大値回路を備える、時間伸長回路である。SUMMARY OF THE INVENTION The present invention, first outputs a large heard how the motion signal of n bits obtained motion signal of the n motion signal bits and n bits from the input terminal to the unit delay By extracting every other n-bit motion signal output from the maximum value circuit and the first maximum value circuit.
Into a motion signal of 2n bits Te, a second maximum value circuit for outputting a motion signal of 2n bits, the second maximum value circuit
2n-bit motion signals are sequentially output n bits at a time.
1 bit rearrangement circuit, n-bit memory,
One bit is received by receiving the n-bit signal from the rearrangement of one bit.
Field delay circuit for field delay, field delay
The n-bit signal from the circuit is converted into a 2n-bit motion signal.
A second bit rearranging circuit and a second bit
And a feedback loop for attenuating the 2n-bit motion signal output from the rearrangement circuit and feeding back the signal to the second maximum value circuit, wherein the second maximum value circuit includes an n-bit motion signal from the first maximum value circuit. 2n-bit motion signal based on the signal
Larger outputs, further second bit sequence of the 2n bits of the motion signal that is fed back from a feedback loop
Top n of motion-out signal of 2n bits output from the modified circuit
A time expansion circuit comprising a third maximum value circuit that compares a bit with an n-bit motion signal from an input terminal and outputs a larger one as a time expansion motion signal.

【０００７】[0007]

【作用】第１の最大値回路で、入力端子から画素毎に入
力されたｎビットの動き信号と単位遅延されたｎビット
の動き信号とを順次比較し、大きい方の動き信号をｎビ
ットで第２の最大値回路に出力する。第２の最大値回路
では、第１の最大値回路から入力されたｎビットの動き
信号を１つおきに抽出し、２ｎビットに変換する。たと
えば動き信号が２ビットの場合では、第１の最大値回路
から入力される２ビットの動き信号を１つおきに抽出
し、その信号を、「１１」→「１１１１」，「１０」→
「１０１０」，「０１」→「０１０１」，「００」→
「００００」というように４ビットに変換する。第２の
最大値回路は、このようにして、２ｎビットの動き信号
を出力する。２ｎビットの動き信号は、第１のビット並
び換え回路によって、ｎビットずつ順次出力される。た
とえば、第２の最大値回路から４ビットの動き信号が出
力されるとすると、第１のビット並び換え回路は、上位
２ビットを出力し、次いで下位２ビットを出力する。こ
の第１のビット並び換え回路から順次出力されるｎビッ
トの信号がｎビットのメモリを有するフィールド遅延メ
モリによって１フィールド期間たとえば２６２Ｈ期間遅
延されて第２のビット並び換え回路に入力される。 第２
のビット並び換え回路では、ｎビットずつ送られてくる
信号を４ビットの動き信号として再構成する。したがっ
て、第２のビット並び換え回路からは２ｎビットの動き
信号が出力される。 この第２のビット並び換え回路から
の２ｎビットの動き信号がフィードバックループに与え
られ、したがって、第２の最大値回路にはフィードバッ
クループから所定値に減衰された２ｎビットの動き信号
が入力される。フィードバックループのループカウンタ
に、たとえば４ビットで、「１１１１」の動き信号が入
力され、「１」ずつ減衰させていく場合には、「１１１
０」→「１１０１」→…→「００１０」→「０００１」
→「００００」と減衰し、時間伸長が長くなる。そし
て、第１の最大値回路からのｎビットの動き信号を２ｎ
ビットに変換した２ｎビットの動き信号と、フィードバ
ックループから入力された２ｎビットの動き信号とを第
２の最大値回路で比較し、大きい方の動き信号を出力す
る。そして、第３の最大値回路に、第２のビット並び換
え回路からの２ｎビットの動き信号の上位ｎビットを入
力する。第３の最大値回路には、入力端子からｎビット
の動き信号が入力され、第３の最大値回路からは大きい
方の動き信号が時間伸長動き信号として出力される。The first maximum value circuit sequentially compares the n-bit motion signal input from the input terminal for each pixel with the unit-delayed n-bit motion signal, and compares the larger motion signal with n bits. Output to the second maximum value circuit. The second maximum value circuit extracts every other n-bit motion signal input from the first maximum value circuit and converts it into 2n bits. For example, when the motion signal is 2 bits, every other 2-bit motion signal input from the first maximum value circuit is extracted, and the signal is extracted from “11” → “1111”, “10” →
“1010”, “01” → “0101”, “00” →
It is converted to 4 bits such as "0000". Second
The maximum value circuit is thus a 2n bit motion signal
Is output. The 2n-bit motion signal is the first bit sequence.
The data is sequentially output by n bits by the switching circuit. Was
For example, a 4-bit motion signal is output from the second maximum value circuit.
The first bit rearrangement circuit
Output 2 bits, then output the lower 2 bits. This
N bits sequentially output from the first bit rearrangement circuit of
Field delay memory with n-bit memory
One field period, for example, 262H period delayed by memory
The data is then input to the second bit rearrangement circuit. Second
In the bit rearrangement circuit, n bits are sent at a time.
The signal is reconstructed as a 4-bit motion signal. Accordingly
From the second bit rearrangement circuit, 2n bits of motion
A signal is output. From this second bit rearrangement circuit
Of the 2n-bit motion signal given to the feedback loop
Therefore, the 2n-bit motion signal attenuated to a predetermined value from the feedback loop is input to the second maximum value circuit. Loop counter of feedback loop
For example, a motion signal of “1111” is input in 4 bits.
Force and attenuate by “1”, “111”
0 "→" 1101 "→ ... →" 0010 "→" 0001 "
→ Decreases to “0000” and the time elongation becomes longer. The n-bit motion signal from the first maximum value circuit is 2n
A motion signal of 2n bits is converted into a bit, a motion signal of 2n bits input from the feedback loop compares the second maximum value circuit, to output the motion signal larger. Then, the higher n bits of the 2n-bit motion signal from the second bit rearrangement circuit are input to the third maximum value circuit. An n-bit motion signal is input from an input terminal to the third maximum value circuit, and the larger motion signal is output as a time-extended motion signal from the third maximum value circuit.

【０００８】[0008]

【０００９】[0009]

【発明の効果】この発明によれば、入力端子にｎビット
の動き信号が入力されたときフィードバックループのル
ープカウンタには、ビット並び換えの処理により同一ビ
ット幅のフィールド遅延で２ｎビットの動き信号が入力
されるため、ループカウンタにｎビットの動き信号が入
力される場合に比べて、減衰時間が長くなり、動き信号
の時間伸長を長くでき、検出漏れをより減少させること
で、動き検出精度が向上する。According to the present invention, when an n-bit motion signal is input to the input terminal, the same counter is set in the loop counter of the feedback loop by bit rearrangement processing.
Since a 2n-bit motion signal is input with a field delay of a bit width , the decay time is longer than when an n-bit motion signal is input to the loop counter, and the time extension of the motion signal can be increased. To reduce false negatives
Thus, the accuracy of motion detection is improved.

【００１０】この発明の上述の目的，その他の目的，特
徴および利点は、図面を参照して行う以下の実施例の詳
細な説明から一層明らかとなろう。The above objects, other objects, features and advantages of the present invention will become more apparent from the following detailed description of embodiments with reference to the drawings.

【００１１】[0011]

【実施例】図１および図２を参照して、この実施例の時
間伸長回路１０は、最大値回路１２を含む。最大値回路
１２には、入力端子１４から図２（イ）に示すようなｎ
ビットの動き信号Ａ_x とディレイ１６によって単位遅延
された図２（ロ）に示すような動き信号Ａ_x-1 が入力さ
れる。そして、最大値回路１２からは、図２（ハ）に示
すように、入力された２つの動き信号Ａ_x およびＡ_x-1
のうち大きい動き信号Ｂ_x ＝ＭＡＸ（Ａ_x ，Ａ_x-1 ）が
ｎビットで最大値回路１８に出力される。最大値回路１
８には、最大値回路１８から既に出力した動き信号をフ
ィードバックループ１９によりフィードバックして、図
２（ト´）に示すような２ｎビットの動き信号Ｃ_x が入
力される。動き信号Ｃ_x は ループカウンタ２０によっ
て所定値に減衰されたものである。ここで、最大値回路
１８に入力された動き信号Ｂ_x はｎビットであるため、
動き信号Ｂ_x の中から、Ｂ₀ ，Ｂ₂ ，Ｂ₄ ，…というよ
うに１つおきに動き信号Ｂ_x を抽出し、最大値回路１８
内部では２ｎビットのデータに変換する。たとえば、動
き信号Ｂ_xが２ビットであるときは、表１のように４ビ
ットの動き信号Ｂ_x ´に変換する。1 and 2, a time expansion circuit 10 of this embodiment includes a maximum value circuit 12. As shown in FIG. 2A, the maximum value circuit 12
A bit motion signal A _x and a motion signal A _x−1 as shown in FIG. Then, from the maximum value circuit 12, as shown in FIG. 2C, the two input motion signals A _x and A _x−1
The largest motion signal B _x = MAX (A _x , A _x−1 ) is output to the maximum value circuit 18 in n bits. Maximum value circuit 1
The 8, and fed back by a feedback loop 19 a motion signal previously outputted from the maximum value circuit 18, a motion signal C _x 2n-bit as shown in FIG. 2 (g ') is input. The motion signal C _x is It is attenuated to a predetermined value by the loop counter 20. Here, since the motion signal B _x input to the maximum value circuit 18 is n bits,
From the motion signal B _x , every other motion signal B _x such as B ₀ , B ₂ , B ₄ ,.
Internally, it is converted into 2n-bit data. For example, when the motion signal B _x is 2 bits, it is converted into a 4-bit motion signal B _x ′ as shown in Table 1.

【００１２】[0012]

【表１】 [Table 1]

【００１３】なお、このように動き信号Ｂ_x を１つおき
に抽出することによって、ビットレートが半分に落ちた
形となるが、動き信号Ｂ_x は、最大値回路１２で動き信
号Ａ _x とＡ_x-1 との最大値として出力されたものである
ため、情報の抜けが生ずることはない。Note that the motion signal B_xEvery other
Bit rate dropped by half
The motion signal B_xIs the motion signal in the maximum value circuit 12.
Issue A _xAnd A_x-1Is output as the maximum value of
Therefore, no information is lost.

【００１４】そして、最大値回路１８で、上述のように
して２ｎビットに変換した動き信号Ｂ_x´とループカウ
ンタ２０すなわちフィードバックループからフィードバ
ックされる２ｎビットの動き信号Ｃ_xとを比較し、大き
い方の動き信号を、図２（ニ）に示すように動き信号Ｄ
_x＝ＭＡＸ（Ｂ_x´，Ｃ_x）として２ｎビットで出力す
る。動き信号Ｄ_xは、ビット並び換え回路２２によって
一種のパラレル−シリアル変換を行い、ｎビットの動き
信号に変換され、図２（ホ）に示すように上位ｎビッ
ト，下位ｎビットの順で出力する。このようにしてビッ
ト並び換え回路２２からｎビットずつ出力される信号が
フィールド遅延メモリ２４に入力される。 フィールド遅
延メモリ２４は、先に図１０を参照して説明した従来技
術と同様に、ｎビットのメモリを有し、ｎビットずつ入
力される信号を１フィールド機関（たとえば２６２Ｈ期
間）遅延する。フィールド遅延メモリ２４で遅延された
ｎビット信号は、ビット並び換え回路２６で、再び図２
（ヘ）に示すような２ｎビットの動き信号Ｄ_xに変換さ
れる。ビット並び換え回路２２に入力される動き信号Ｄ
_xがたとえば４ビットの場合には、ビット並び換え回路
２２によって図３に示すように２ビットの動き信号に変
換され、ビット並び換え回路２６で、図４に示すように
再び４ビットの動き信号Ｄ_xに再構成される。そして、
ビット並び換え回路２６から出力される２ｎビットの動
き信号Ｄ_xのうち、上位ｎビットを最大値回路２８に入
力する。この最大値回路２８は図１０の従来技術で示す
最大値回路５と同様のものであり、最大値回路２８に
は、また入力端子１４から動き信号Ａ_xが入力される。
そして、最大値回路２８は、２ｎビットの動き信号Ｄ _x
の上位２ビットと入力端子１４からの２ビットの動き信
号Ａ _x の大きい方の動き信号を、図２（チ）に示すよう
に時間伸長動き信号Ｆ_x＝ＭＡＸ（Ａ_x，Ｄ_xの上位２ビ
ット）として出力端子３０から出力する。Then, in the maximum value circuit 18, as described above,
Rupukau a motion signal B _x 'converted to 2n bits by
From the feedback loop to the feedback loop
Tsu comparing the click is the 2n-bit motion signal C _x, the motion signal of the larger motion signal D as shown in FIG. 2 (d)
_x = MAX (B _x ′, C _x ) is output in 2n bits. The motion signal _Dx is subjected to a kind of parallel-serial conversion by the bit rearrangement circuit 22 to be converted into an n-bit motion signal, and is output in the order of upper n bits and lower n bits as shown in FIG. I do. In this way,
The signal output from the rearrangement circuit 22 every n bits is
The data is input to the field delay memory 24. Field late
The extension memory 24 is the same as the conventional memory described with reference to FIG.
Has n bits of memory and stores n bits at a time.
The input signal is transmitted to a one-field organization (for example, 262H
(Pauses) Delay. Delayed by the field delay memory 24
The n-bit signal is again input to the bit rearrangement circuit 26 as shown in FIG.
Is converted into a motion signal D _x 2n-bit as shown in (f)
Re that. The motion signal D input to the bit rearrangement circuit 22
_{If x} is, for example, 4 bits, it is converted into a 2-bit motion signal by the bit rearrangement circuit 22 as shown in FIG. 3, and the 4-bit motion signal is again converted by the bit rearrangement circuit 26 as shown in FIG. reconfigured to D _x. And
Of 2n-bit motion signal D _x output from the bit rearrangement circuit 26, and inputs the upper n bits to the maximum value circuit 28. This maximum value circuit 28 is shown in the prior art of FIG.
It is similar to the maximum value circuit 5, the maximum value circuit 28, also the motion signal A _x from the input terminal 14 are entered.
Then, the maximum value circuit 28 outputs a 2n-bit motion signal D _x
Two-bit motion signal from the input terminal 14
No. A a larger motion signal of _x, from the output terminal 30 as a 2 time as shown in (h) extension motion signal F _x = MAX (A _x, upper two bits of the D _x).

【００１５】一方、ビット並び換え回路２６から出力さ
れる２ｎビットの動き信号Ｄ_x は、ディレイ３２で単位
遅延された後２ｎビットの状態でループカウンタ２０に
入力される。そして、ループカウンタ２０では入力され
た動き信号を所定値に減衰して図２（ト）に示すように
動き信号Ｅ_x とした後、最大値回路１８に帰還する。た
とえばループカウンタ２０に４ビットの動き信号が入力
され、「１」ずつ減衰させる場合には、以下の表２のよ
うに動き信号Ｅ_x は出力される。Meanwhile, the motion signal D _x 2n-bit output from the bit rearrangement circuit 26 is input to the loop counter 20 in a 2n-bit after the unit delay in a delay 32 state. Then, after the motion signal E _x as shown in FIG. 2 attenuates the motion signal input in the loop counter 20 to a predetermined value (G), is fed back to the maximum value circuit 18. For example, when a 4-bit motion signal is input to the loop counter 20 and attenuated by "1", the motion signal _Ex is output as shown in Table 2 below.

【００１６】[0016]

【表２】 [Table 2]

【００１７】より具体的に、図１にも示すように、入力
端子１４からの動き信号を２ビットとし、静止状態が続
いていたところに図５（イ）に示すように１画素だけ動
き状態を示す動き信号「１０」が入力され、その後再び
静止状態が続いた場合について説明する。More specifically, as shown in FIG. 1, the motion signal from the input terminal 14 is set to 2 bits, and when the stationary state continues, only one pixel moves as shown in FIG. The following describes a case in which a motion signal “10” indicating the above is input, and then the stationary state is continued again.

【００１８】この場合、ディレイ１６からは図５（ロ）
に示すような動き信号が出力され、最大値回路１２から
最大値回路１８には図５（ハ）に示す動き信号が出力さ
れ、最大値回路１８内で図５（ハ´）のように４ビット
の動き信号に変換されて、図５（ト´）に示すループカ
ウンタ２０からの１フィールド前の動き信号と比較され
る。なお、図５（ト´）の動き信号が「００００」であ
るのは、それまで静止画状態が継続していたためであ
る。In this case, from the delay 16, FIG.
5C is output from the maximum value circuit 12 to the maximum value circuit 18, and the motion signal shown in FIG. 5 (C) is output from the maximum value circuit 18 to the maximum value circuit 18 as shown in FIG. The motion signal is converted into a bit motion signal and compared with the motion signal one field before from the loop counter 20 shown in FIG. The reason why the motion signal in FIG. 5G is “0000” is that the still image state has been maintained until then.

【００１９】すると、最大値回路１８からは図５（ニ）
に示す動き信号が出力され、ビット並び換え回路２２に
よって図５（ホ）に示す２ビットの動き信号に変換さ
れ、フィールド遅延メモリ２４およびビット並び換え回
路２６によって再び図５（ヘ）に示す４ビットの動き信
号となる。そして、最大値回路２８に図５（ヘ）に示す
動き信号のうち上位２ビットが入力され、入力端子１４
からの図５（イ）に示す動き信号と比較され、図５
（チ）に示すような時間伸長動き信号が出力端子３０か
ら出力される。Then, from the maximum value circuit 18, FIG.
Is output by the bit rearrangement circuit 22 and converted into the 2-bit motion signal shown in FIG. 5 (e) by the field delay memory 24 and the bit rearrangement circuit 26. It becomes a bit motion signal. Then, the upper 2 bits of the motion signal shown in FIG.
5A is compared with the motion signal shown in FIG.
A time-expanded motion signal as shown in (h) is output from the output terminal 30.

【００２０】一方、図５（ヘ）に示す動き信号はディレ
イ３２で単位遅延された後ループカウンタ２０で所定値
に減衰され、最大値回路１８に帰還される。なお、この
実施例ではループカウンタ２０において動き信号を
「１」ずつ減衰させる。そして、次のフィールド以降に
おいて、再び静止状態に戻ったとすれば、次のフィール
ドでは、図６（イ）に示すような動き信号が最大値回路
１２に入力される。On the other hand, the motion signal shown in FIG. 5F is unit-delayed by the delay 32, attenuated to a predetermined value by the loop counter 20, and fed back to the maximum value circuit 18. In this embodiment, the motion signal is attenuated by "1" in the loop counter 20. Then, if it returns to the still state after the next field, a motion signal as shown in FIG. 6A is input to the maximum value circuit 12 in the next field.

【００２１】以下、上述の場合と同様に動作し、最大値
回路１８には図６（ト´）に示すようにループカウンタ
２０で減衰された１フィールド前の動き信号が入力さ
れ、図６（ハ´）に示す動き信号と比較され、図６
（ニ）に示す動き信号が出力される。すると、ビット並
び換え回路２６からは図６（ヘ）に示す動き信号が出力
され、最大値回路２８からは図６（チ）に示す時間伸長
動き信号が出力される。Thereafter, the operation is performed in the same manner as described above, and the maximum value circuit 18 receives the motion signal one field before attenuated by the loop counter 20 as shown in FIG. C) is compared with the motion signal shown in FIG.
The motion signal shown in (d) is output. Then, the motion signal shown in FIG. 6F is output from the bit rearrangement circuit 26, and the time expansion motion signal shown in FIG.

【００２２】さらに次のフィールドでは、図７（イ）に
示すような動き信号が最大値回路１２に入力され、最大
値回路１８には図７（ト´）に示すようにループカウン
タ２０で減衰された１フィールド前の動き信号が入力さ
れ、図７（ハ´）に示す動き信号と比較され、図７
（ニ）に示す動き信号が出力される。すると、ビット並
び換え回路２６からは図７（ヘ）に示す動き信号が出力
され、最大値回路２８からは図７（チ）に示す時間伸長
動き信号が出力される。一方、ループカウンタ２０から
は図７（ト）に示すようにさらに「１」だけ減衰された
動き信号が最大値回路１８に帰還される。In the next field, a motion signal as shown in FIG. 7A is input to the maximum value circuit 12, and the maximum value circuit 18 is attenuated by the loop counter 20 as shown in FIG. 7G. The motion signal one field before is input and compared with the motion signal shown in FIG.
The motion signal shown in (d) is output. Then, the bit rearrangement circuit 26 outputs the motion signal shown in FIG. 7F, and the maximum value circuit 28 outputs the time expansion motion signal shown in FIG. On the other hand, the motion signal further attenuated by “1” is fed back from the loop counter 20 to the maximum value circuit 18 as shown in FIG.

【００２３】さらに次のフィールドでは、図８（イ）に
示すような動き信号が最大値回路１２に入力され、最大
値回路１８には図８（ト´）に示すようにループカウン
タ２０で減衰された１フィールド前の動き信号が入力さ
れ、図８（ハ´）に示す動き信号と比較され、最大値回
路１８から図８（ニ）に示す動き信号が出力される。す
ると、ビット並び換え回路２６からは図８（ヘ）に示す
動き信号が出力され、最大値回路２８からは図８（チ）
に示す時間伸長動き信号が出力される。一方、ループカ
ウンタ２０からは図８（ト）に示すようにさらに減衰さ
れた動き信号が最大値回路１８に帰還される。In the next field, the motion signal as shown in FIG. 8A is input to the maximum value circuit 12, and the maximum value circuit 18 is attenuated by the loop counter 20 as shown in FIG. The motion signal one field before is input and compared with the motion signal shown in FIG. 8C, and the maximum value circuit 18 outputs the motion signal shown in FIG. Then, the bit rearrangement circuit 26 outputs the motion signal shown in FIG. 8F, and the maximum value circuit 28 outputs the motion signal shown in FIG.
Is output. On the other hand, a further attenuated motion signal is fed back from the loop counter 20 to the maximum value circuit 18 as shown in FIG.

【００２４】このように、静止状態が継続しても、ルー
プカウンタ２０からは動き状態を示す動き信号が長く時
間伸長されて最大値回路１８に帰還され続ける。たとえ
ば或るフィールドで入力端子１４に動き信号「１１」が
入力され、その後静止状態が続き、入力端子１４に動き
信号「００」が入力され続けた場合には、上述の表２か
らわかるように、最大１５フィールドまで時間伸長する
ことができる。したがって、従来では入力される動き信
号が２ビットの場合にはループカウンタにも２ビットの
動き信号が入力され、最大３フィールドしか時間伸長で
きなかったのに対し、この実施例では大幅に時間伸長が
可能となる。As described above, even if the stationary state continues, the motion signal indicating the motion state is extended from the loop counter 20 for a long time and is continuously fed back to the maximum value circuit 18. For example, when a motion signal “11” is input to the input terminal 14 in a certain field, and then the stationary state continues and the motion signal “00” is continuously input to the input terminal 14, as shown in Table 2 above, , Up to a maximum of 15 fields. Therefore, when the input motion signal is 2 bits in the prior art, the 2-bit motion signal is also input to the loop counter, and only the maximum of 3 fields can be time-expanded. Becomes possible.

【００２５】したがって、入力端子１４に入力される動
き信号Ａ_x がｎビットの場合には、ループカウンタ２０
に入力される動き信号は２ｎビットとなるので、ループ
カウン２０で「１」ずつ減衰させるとすれば、最大２
^2n-1フィールドまで時間伸長でき、従来（最大２^n-1 フ
ィールド）に比べて大幅に時間伸長できる。これによっ
て、フィールド遅延メモリ２４が従来と同容量のもので
も、動き検出精度を向上でき、動き検出の漏れを防ぐこ
とができる。[0025] Therefore, when the motion signal A _x to be input to the input terminal 14 is n bits, the loop counter 20
Is 2n bits, so if the loop count 20 attenuates "1" at a time, a maximum of 2
^The time can be extended to ^2n-1 fields, and the time can be extended significantly compared to the conventional (up to 2 ^n-1 fields). As a result, even if the field delay memory 24 has the same capacity as the conventional one, the accuracy of motion detection can be improved, and leakage of motion detection can be prevented.

【００２６】なお、上述の実施例において、図１に示す
ように、ビット並び換え回路２２とフィールド遅延メモ
リ２４との間に水平拡大回路３４を介挿すれば、水平方
向に動き信号を伸長できるようになる。In the above embodiment, as shown in FIG. 1, if a horizontal enlargement circuit 34 is interposed between the bit rearrangement circuit 22 and the field delay memory 24, the horizontal
In this way, the motion signal can be expanded in the same direction .

【図面の簡単な説明】[Brief description of the drawings]

【図１】この発明の一実施例を示すブロック図である。FIG. 1 is a block diagram showing one embodiment of the present invention.

【図２】図１の実施例の動作を示すタイミング図であ
る。FIG. 2 is a timing chart showing the operation of the embodiment of FIG.

【図３】４ビットから２ビットに変換するビット並び換
え回路の動作を示す図解図である。FIG. 3 is an illustrative view showing an operation of a bit rearrangement circuit for converting 4 bits into 2 bits;

【図４】２ビットから４ビットに変換するビット並び換
え回路の動作を示す図解図である。FIG. 4 is an illustrative view showing operation of a bit rearrangement circuit for converting 2 bits into 4 bits;

【図５】入力端子に１画素だけ動き信号「１０」が入力
された場合の動作を示すタイミング図である。FIG. 5 is a timing chart showing an operation when a motion signal “10” is input to an input terminal for only one pixel.

【図６】図５の次のフィールドで静止状態に戻った場合
の動作を示すタイミング図である。FIG. 6 is a timing chart showing an operation when returning to a stationary state in the next field of FIG. 5;

【図７】図６の次のフィールドで静止状態であった場合
の動作を示すタイミング図である。FIG. 7 is a timing chart showing an operation when the apparatus is in a stationary state in the next field of FIG. 6;

【図８】図７の次のフィールドで静止状態であった場合
の動作を示すタイミング図である。FIG. 8 is a timing chart showing an operation in a case where the apparatus is in a stationary state in the next field of FIG. 7;

【図９】動き検出回路を示すブロック図である。FIG. 9 is a block diagram illustrating a motion detection circuit.

【図１０】従来技術を示すブロック図である。FIG. 10 is a block diagram showing a conventional technique.

【符号の説明】[Explanation of symbols]

１０ …時間伸長回路 １２，１８，２８ …最大値回路 １４ …入力端子 １６，３２ …ディレイ １９ …フィードバックループ ２０ …ループカウンタ ２２，２６ …ビット並び換え回路 ２４ …フィールド遅延メモリ DESCRIPTION OF SYMBOLS 10 ... Time expansion circuit 12,18,28 ... Maximum value circuit 14 ... Input terminal 16,32 ... Delay 19 ... Feedback loop 20 ... Loop counter 22,26 ... Bit rearrangement circuit 24 ... Field delay memory

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−20182（ＪＰ，Ａ) 特開 昭63−90967（ＪＰ，Ａ) 特開 昭63−197184（ＪＰ，Ａ) 特開 昭63−292888（ＪＰ，Ａ) 特開 平２−196592（ＪＰ，Ａ) 特開 平２−250490（ＪＰ，Ａ) 特開 平３−23789（ＪＰ，Ａ) 特開 平３−262274（ＪＰ，Ａ) 特開 平３−283783（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04N 11/04 H04N 7/01 H04N 9/78 ──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-20182 (JP, A) JP-A-63-90967 (JP, A) JP-A-63-197184 (JP, A) JP-A-63-197184 292888 (JP, A) JP-A-2-196592 (JP, A) JP-A-2-250490 (JP, A) JP-A-3-23789 (JP, A) JP-A-3-262274 (JP, A) JP-A-3-283783 (JP, A) (58) Fields investigated (Int. Cl. ⁷ , DB name) H04N 11/04 H04N 7/01 H04N 9/78

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】入力端子からのｎビットの動き信号と前記
ｎビットの動き信号を単位遅延して得られるｎビットの
動き信号との大きい方を出力する第１の最大値回路、 前記第１の最大値回路から出力された前記ｎビットの動
き信号を１つおきに抽出することによって２ｎビットの
動き信号に変換し、２ｎビットの動き信号を出力する第
２の最大値回路、前記第２の最大値回路からの２ｎビットの動き信号をｎ
ビットずつ順次出力する第１のビット並び換え回路、 ｎビットのメモリを有し、前記第１のビット並び換えか
らのｎビットの信号を受けて１フィールド遅延するフィ
ールド遅延回路、 前記フィールド遅延回路からのｎビットの信号を２ｎビ
ットの動き信号に再構成する第２のビット並び換え回
路、 および前記第２のビット並び換え回路から出力され
る２ｎビットの動き信号を減衰させて前記第２の最大値
回路に帰還するフィードバックループを備え、 前記第２の最大値回路は前記第１の最大値回路からのｎ
ビットの動き信号に基づく２ｎビットの動き信号と前記
フィードバックループから帰還される２ｎビットの動き
信号との大きい方を出力し、さらに前記第２のビット並
び換え回路から出力される２ｎビットの動き信号の上位
ｎビットと前記入力端子からのｎビットの動き信号とを
比較して大きい方を時間伸長動き信号として出力する第
３の最大値回路を備える、時間伸長回路。An n-bit motion signal from an input terminal;
first maximum value circuit, the first said n-bit output from the maximum value circuit which outputs a large heard how the <br/> motion signal of n bits obtained n-bit motion signal and unit delay Movement
2n bits by extracting every other
A second maximum value circuit that converts the motion signal into a motion signal and outputs a 2n-bit motion signal, and converts the 2n-bit motion signal from the second maximum value circuit into n
A first bit rearrangement circuit for sequentially outputting bits one by one , comprising an n-bit memory;
Receive the n-bit signal and delay one field.
Rudo delay circuit, a signal of n bits from the field delay circuit 2n-bi
Bit rearrangement cycle reconstructed into a bit motion signal
And a feedback loop that attenuates a 2n-bit motion signal output from the second bit rearrangement circuit and feeds back to the second maximum value circuit, wherein the second maximum value circuit includes the first maximum value circuit. From the maximum value circuit of
Outputs the larger of the motion signal of 2n bits fed back the motion signal of 2n bits based on bits of the motion signal from the feedback loop, further wherein the second bit parallel
A third maximum value circuit for outputting toward the upper n bits of the motion-out signal of 2n bits output from Bikae circuit larger than the n-bit motion signal from the input terminal as a time extension motion signal A time expansion circuit.