JP3053074B2 - Semiconductor storage device - Google Patents

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、半導体記憶装置の
メモリセルのパターンレイアウト技術に属するものであ
り、特に半導体記憶装置において目視観察により不良解
析を行う際などにおいてメモリセルの特定を容易且つ確
実にするためのパターンレイアウトに関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a pattern layout technique for a memory cell of a semiconductor memory device, and particularly to easily and reliably specify a memory cell when performing a failure analysis by visual observation in a semiconductor memory device. This is related to a pattern layout for making

【０００２】[0002]

【従来の技術】半導体記憶装置（メモリ）たとえばＭＯ
Ｓ・ＲＡＭにおいては、１ビット分のデータを記憶する
ためのメモリセルが多数縦横（即ち、格子状またはマト
リックス状）に配列されている。各メモリセルは、同等
の機能を持ち、同様な回路構成を有する。2. Description of the Related Art Semiconductor storage devices (memory) such as MO
In the S-RAM, a large number of memory cells for storing 1-bit data are arranged vertically and horizontally (that is, in a lattice or matrix). Each memory cell has an equivalent function and a similar circuit configuration.

【０００３】この様な半導体記憶装置において不良解析
を行う際に、光学顕微鏡による目視観察が行われ、不良
解析対象のメモリセルを特定するために顕微鏡視野を移
動させつつメモリセルの数を数え上げる（カウントす
る）ことがなされている。[0003] When performing a failure analysis in such a semiconductor memory device, visual observation using an optical microscope is performed, and the number of memory cells is counted while moving the field of view of the microscope in order to identify a memory cell to be subjected to failure analysis ( Counting) has been done.

【０００４】ところが、従来の半導体記憶装置では、同
一の外観パターン（アルミニウム層やポリシリコン層の
配線などによる目視可能なパターン）を有するメモリセ
ルが一方向に繰り返し配列されているため、メモリセル
数のカウントを間違えることがしばしばであった。However, in the conventional semiconductor memory device, memory cells having the same appearance pattern (a pattern visible by wiring of an aluminum layer or a polysilicon layer) are repeatedly arranged in one direction. Was often wrong.

【０００５】図４は、従来の半導体記憶装置におけるメ
モリセルのパターンレイアウトを示す模式図である。図
４において、１２は各メモリセルを示し、１４はその外
観パターンを形成するポリシリコン層を示す。上から第
１列目（１）のメモリセル１２は同一の外観パターンの
繰り返しである。第２列目（２）のメモリセル１２は、
第１列目（１）のメモリセル１２とは図における上下方
向が逆転した形態であるが、同一パターンの繰り返しで
ある。第３列目（３）のメモリセル１２は、第１列目
（１）のメモリセル１２と同様の形態であり、同一のパ
ターンの繰り返しである。この様に、左右方向に関して
は、各列目のメモリセルは全て同一パターンの繰り返し
であるので、左右方向に関するメモリセル数のカウント
に際しては左右端から１つづつメモリセル数のカウント
を行わねばならず、カウントの間違いが発生しやすかっ
た。FIG. 4 is a schematic diagram showing a pattern layout of a memory cell in a conventional semiconductor memory device. In FIG. 4, reference numeral 12 denotes each memory cell, and reference numeral 14 denotes a polysilicon layer forming an appearance pattern thereof. The memory cells 12 in the first column (1) from the top have the same appearance pattern repeated. The memory cells 12 in the second column (2)
The memory cell 12 in the first column (1) has a configuration in which the vertical direction in the figure is inverted, but the same pattern is repeated. The memory cells 12 in the third column (3) have the same form as the memory cells 12 in the first column (1), and the same pattern is repeated. As described above, in the left-right direction, all the memory cells in each column have the same pattern repetition. Therefore, when counting the number of memory cells in the left-right direction, the number of memory cells must be counted one by one from the left and right ends. Without counting errors.

【０００６】このようなメモリセル数のカウントを、容
易に且つ間違いが起らないように行うため、特開平３−
１６５５５６号公報には、メモリセルとは別途に目印
（配列マーク）を配置しておき、セル数のカウントの際
の手がかりとしていた。In order to count the number of memory cells easily and without error, Japanese Patent Laid-Open Publication No.
In Japanese Patent Application Laid-Open No. 165556, a mark (arrangement mark) is arranged separately from a memory cell, and is used as a clue when counting the number of cells.

【０００７】[0007]

【発明が解決しようとする課題】しかしながら、以上の
ような特開平３−１６５５５６号公報に記載の技術の有
する第１の問題点は、マクロサイズ（即ち半導体記憶装
置の外形寸法）の増大をもたらすことである。その理由
は、目印を配置するための領域をメモリセル配置領域と
は別に用意する必要があるからである。また、第２の問
題点は、セルアレイ領域の中央部のメモリセルを観察す
る場合には目印を手がかりにしてメモリセル数をカウン
トし特定することが困難になることである。その理由
は、メモリセルのカウントのための目印はセルアレイ領
域の周辺部の外方に配置されるため、セルアレイ領域の
中央部のメモリセルを顕微鏡などで観察する際には目印
が顕微鏡の視野外になり、目印を配置した効果が得られ
ないからである。However, the first problem with the technique described in Japanese Patent Application Laid-Open No. Hei 3-165556 is that the macro size (ie, the outer dimensions of the semiconductor memory device) is increased. That is. The reason is that it is necessary to prepare an area for arranging the mark separately from the memory cell arranging area. The second problem is that when observing a memory cell at the center of the cell array area, it becomes difficult to count and specify the number of memory cells using a mark as a clue. The reason is that the mark for counting the memory cells is arranged outside the peripheral part of the cell array area. Therefore, when observing the memory cell at the center of the cell array area with a microscope or the like, the mark is out of the field of view of the microscope. , And the effect of arranging the marks cannot be obtained.

【０００８】そこで、本発明の目的は、半導体記憶装置
において、マクロサイズを大きくすることなしに、多数
のメモリセルの配列における各メモリセルの特定確認を
容易に行うことができるようにすることにある。SUMMARY OF THE INVENTION It is an object of the present invention to make it possible to easily identify each memory cell in an array of many memory cells without increasing the macro size in a semiconductor memory device. is there.

【０００９】[0009]

【課題を解決するための手段】本発明によれば、上記目
的を達成するものとして、同等の機能を有するメモリセ
ルが縦横にマトリックス状に配列されている半導体記憶
装置において、各メモリセルは、外観パターンを有して
おり、縦方向または横方向に関して同一外観パターンの
複数個のメモリセル配列の後に異なる外観パターンのメ
モリセルがあらわれることを特徴とする半導体記憶装
置、が提供される。According to the present invention, in order to achieve the above object, in a semiconductor memory device in which memory cells having the same function are arranged vertically and horizontally in a matrix, A semiconductor memory device having an appearance pattern, wherein memory cells having different appearance patterns appear after a plurality of memory cell arrays having the same appearance pattern in the vertical direction or the horizontal direction.

【００１０】本発明の一態様においては、前記外観パタ
ーンは少なくとも配線を含むパターンである。In one embodiment of the present invention, the appearance pattern is a pattern including at least wiring.

【００１１】本発明の一態様においては、前記配線はポ
リシリコン層を含んでなる。In one embodiment of the present invention, the wiring includes a polysilicon layer.

【００１２】本発明の一態様においては、縦方向または
横方向のメモリセル配列において、前記メモリセルの外
観パターンは第１パターンと第２パターンとの２種類が
あり、これら第１パターンと第２パターンとは対称的で
あり、前記第１パターンのメモリセルの複数個の並びの
後に前記第２パターンのメモリセル１個以上の並びがあ
らわれる。In one embodiment of the present invention, in the vertical or horizontal memory cell array, there are two types of appearance patterns of the memory cells, a first pattern and a second pattern. The pattern is symmetrical, and the arrangement of one or more memory cells of the second pattern appears after the arrangement of the plurality of memory cells of the first pattern.

【００１３】本発明の一態様においては、横方向に同一
外観パターンのメモリセルが並ぶことを基本としたメモ
リセル配列において、横方向に関して同一外観パターン
の複数個のメモリセル配列の後に左右を反転した反転パ
ターンのメモリセルが配置されている。In one embodiment of the present invention, in a memory cell array based on memory cells having the same appearance pattern arranged in the horizontal direction, the left and right sides are inverted after a plurality of memory cell arrays having the same appearance pattern in the horizontal direction. A memory cell having a reversed pattern is arranged.

【００１４】[0014]

【発明の実施の形態】以下、本発明の具体的な実施の形
態を図面を参照しながら説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, specific embodiments of the present invention will be described with reference to the drawings.

【００１５】図１は、本発明の半導体記憶装置の一実施
形態におけるメモリセルのパターンレイアウトを示す模
式図である。図１において、１２は各メモリセルを示
し、１４はその外観パターンを形成するポリシリコン層
を示す。メモリセル１２の境界は破線で示されている。FIG. 1 is a schematic diagram showing a pattern layout of a memory cell in one embodiment of the semiconductor memory device of the present invention. In FIG. 1, reference numeral 12 denotes each memory cell, and reference numeral 14 denotes a polysilicon layer forming an appearance pattern thereof. The boundaries of the memory cells 12 are shown by dashed lines.

【００１６】上から第１列目（１）のメモリセル１２
は、図における左右方向（横方向）に関して、左から第
１番目［１］、第３番目［３］及び第４番目［４］のメ
モリセル１２は同一のパターン（第１パターン）である
が、左から第２番目［２］のメモリセル１２は第１パタ
ーンとは左右反転した反転パターン（第２パターン）と
されている。同様に、上から第３列目（３）のメモリセ
ル１２は、図における左右方向（横方向）に関して、左
から第１番目［１］、第３番目［３］及び第４番目
［４］のメモリセル１２は同一のパターン（第１パター
ン）であるが、左から第２番目［２］のメモリセル１２
は第１パターンとは左右反転した反転パターン（第２パ
ターン）とされている。上から第２列目（２）のメモリ
セル１２は、第１列目（１）及び第３列目のメモリセル
１２とは図における上下方向が逆転した形態のパターン
とされており、図における左右方向（横方向）に関し
て、左から第１番目［１］、第３番目［３］及び第４番
目［４］のメモリセル１２は同一のパターン（第３パタ
ーン）であるが、左から第２番目［２］のメモリセル１
２は第３パターンとは左右反転した反転パターン（第４
パターン）とされている。即ち、本実施形態では、左右
方向に関して、数個ごと（たとえば１０個ごとや５個ご
と）に左右反転パターンのメモリセルが配置されてい
る。The memory cells 12 in the first column (1) from the top
Indicates that the first [1], third [3], and fourth [4] memory cells 12 from the left have the same pattern (first pattern) in the left-right direction (lateral direction) in the figure. The second [2] memory cell 12 from the left is an inverted pattern (second pattern) that is left-right inverted from the first pattern. Similarly, the memory cells 12 in the third column (3) from the top are the first [1], the third [3], and the fourth [4] from the left in the left-right direction (lateral direction) in the figure. Have the same pattern (first pattern), but the second [2] memory cell 12 from the left
Is an inverted pattern (second pattern) that is left-right inverted from the first pattern. The memory cells 12 in the second column (2) from the top have a pattern in which the memory cells 12 in the first column (1) and the third column are inverted in the vertical direction in the figure. In the left-right direction (lateral direction), the first [1], third [3], and fourth [4] memory cells 12 from the left have the same pattern (third pattern), Second [2] memory cell 1
2 is an inverted pattern obtained by inverting the third pattern from side to side (the fourth pattern).
Pattern). That is, in the present embodiment, memory cells having a left-right inversion pattern are arranged every few (for example, every ten or every five) in the left-right direction.

【００１７】図２は本実施形態の各メモリセルの回路図
であり、図３はその外観パターンを示す模式図（配線そ
の他を形成するポリシリコン層及び上部アルミニウム層
のみを示す）である。図２に示したように、メモリセル
の回路は、環状に接続したインバータについて、１，２
で示した点にそれぞれトランジスタＱ１，Ｑ２のドレイ
ンが接続されている。トランジスタＱ１，Ｑ２のソース
はそれぞれ図における３，４で示した線（ビット線）に
接続されている。また、トランジスタＱ１，Ｑ２のゲー
トは図における５で示した線（ワード線）に共通に接続
されている。これらトランジスタＱ１，Ｑ２は、いずれ
もゲート長やゲート幅などの電気的な特性に関わる寸法
は同一に設計されている。同様に、２個のインバータに
ついても電気的な特性の設計値は同じである。FIG. 2 is a circuit diagram of each memory cell of the present embodiment, and FIG. 3 is a schematic diagram showing an appearance pattern thereof (only a polysilicon layer and an upper aluminum layer forming wiring and others are shown). As shown in FIG. 2, the circuit of the memory cell is composed of inverters connected in a ring,
Are connected to the drains of the transistors Q1 and Q2, respectively. The sources of the transistors Q1 and Q2 are connected to the lines (bit lines) indicated by 3 and 4 in FIG. The gates of the transistors Q1 and Q2 are commonly connected to a line (word line) indicated by 5 in FIG. These transistors Q1 and Q2 are designed to have the same dimensions related to electrical characteristics such as gate length and gate width. Similarly, the design values of the electrical characteristics are the same for the two inverters.

【００１８】このような回路上の特徴を考慮すると、メ
モリセル１つ分の外観パターンを示す図３において、ア
ルミニウム層からなるビット線２３（図２のビット線３
に相当）とアルミニウム層からなるビット線２４（図２
のビット線４に相当）とは電気的に等価な機能を果たし
ており、そして、ポリシリコン層からなるワード線２５
（図２のワード線５に相当）の左端と右端とは電気的に
等価な機能を果たしている。２１，２２は、それぞれ、
図２における点１，２に相当する。したがって、これら
電気的に等価な機能を果たす点同士が水平方向（図１，
３における左右方向即ち横方向）に並ぶようにレイアウ
トしておけば、メモリセル配列の際に、任意の位置のメ
モリセルを左右反転して配置しても電気的には同等に動
作させることができる。Considering such circuit features, in FIG. 3 showing an appearance pattern of one memory cell, bit line 23 (bit line 3 in FIG.
2) and a bit line 24 made of an aluminum layer (FIG. 2).
And a word line 25 made of a polysilicon layer.
The left end and the right end (corresponding to the word line 5 in FIG. 2) have electrically equivalent functions. 21 and 22 are respectively
This corresponds to points 1 and 2 in FIG. Therefore, the points that perform these electrically equivalent functions are in the horizontal direction (FIG. 1,
3 so as to be arranged in the horizontal direction (i.e., the horizontal direction), the memory cells can be electrically operated in the same manner even when the memory cells at an arbitrary position are inverted left and right when the memory cells are arranged. it can.

【００１９】かくして、図３に示されている様に、各メ
モリセルはそれ自体幾何学的に左右非対称な外観パター
ン（内部配線パターンなどに基づく）を有するので、こ
の外観パターンを左右反転した反転パターンを外観パタ
ーンとする同一機能のメモリセルを用いることができ、
この反転パターンのメモリセルを、左右方向配列の適宜
の数ごとに配置しておくことにより、該反転パターンの
メモリセルをカウントして目的メモリセルの近傍までカ
ウントを行い、該反転パターンのメモリセルに対する目
的メモリセル（反転パターンのメモリセルであってもよ
い）までのカウントを行うことにより、目的メモリセル
を顕微鏡による目視観察等によって容易に特定すること
が可能となる。このように、左右反転パターンのメモリ
セルをセルアレイのメモリセルのカウントを行う際の目
印として利用できる。Thus, as shown in FIG. 3, each memory cell has its own geometrically asymmetrical appearance pattern (based on the internal wiring pattern, etc.). It is possible to use memory cells of the same function with the pattern as an external pattern,
By arranging the memory cells of the inverted pattern at an appropriate number in the horizontal direction, the memory cells of the inverted pattern are counted and counted up to the vicinity of the target memory cell. By counting up to the target memory cell (which may be an inverted pattern memory cell), the target memory cell can be easily specified by visual observation with a microscope or the like. In this manner, the memory cells having the left-right inversion pattern can be used as markers when counting the memory cells in the cell array.

【００２０】反転パターンのメモリセルは、セルアレイ
中の任意の位置に配置することが可能であり、セルアレ
イの中央部などに配置しておくことも可能である。ま
た、解析のためメモリセルを構成する上層を剥離したと
しても、外観上パターンの区別を可能にする層が残る限
り、上述の機能を失うことはない。The memory cell having the inverted pattern can be arranged at an arbitrary position in the cell array, or can be arranged at the center of the cell array. Further, even if the upper layer constituting the memory cell is peeled off for analysis, the above-described function is not lost as long as the layer that allows the pattern to be distinguished in appearance remains.

【００２１】以上の実施形態では、横方向のメモリセル
配列について説明したが、縦方向のメモリセル配列に関
しても、同様に構成することができる。In the above embodiment, the memory cell array in the horizontal direction has been described. However, the memory cell array in the vertical direction can be similarly configured.

【００２２】また、以上の実施形態では、同一外観パタ
ーンの複数個のメモリセル配列の後に異なる外観パター
ンのメモリセルが１個あらわれる形態が示されている
が、同一外観パターンの複数個のメモリセル配列の後に
異なる外観パターンの複数個のメモリセル配列があらわ
れる様にしてもよい。この場合、異なる外観パターンの
複数個のメモリセル配列の数（あるいは、異なる外観パ
ターンの複数個のメモリセル配列の先頭または最後のメ
モリセルの数）をカウントすることにより、同様に目的
メモリセルまでの数を容易にカウントすることができ
る。Further, in the above embodiment, one memory cell having a different appearance pattern appears after a plurality of memory cell arrays having the same appearance pattern. A plurality of memory cell arrays having different appearance patterns may appear after the array. In this case, by counting the number of the plurality of memory cell arrays having different appearance patterns (or the number of the first or last memory cell of the plurality of memory cell arrays having different appearance patterns), similarly to the target memory cell, Can be easily counted.

【００２３】[0023]

【発明の効果】以上のような本発明によれば、同一外観
パターンの複数個のメモリセル配列の後に異なる外観パ
ターンのメモリセルがあらわれる様にしているので、該
異なる外観パターンのメモリセルがあらわれることを目
安にメモリセルをカウントすれば、任意の位置のメモリ
セルの位置を容易且つ正確に特定することができる。According to the present invention as described above, since memory cells having different appearance patterns appear after a plurality of memory cell arrays having the same appearance pattern, memory cells having different appearance patterns appear. If the memory cells are counted with this as a guide, the position of the memory cell at an arbitrary position can be easily and accurately specified.

【００２４】また、本発明によれば、カウント専用の配
列マークなど本来の動作に不要なものを配置することな
く不良メモリセルの観察等を正確かつ迅速に行うことが
できる。その理由は、外観パターンを有するメモリセル
の配置そのものが配列マークとしての機能を果たすから
である。Further, according to the present invention, it is possible to accurately and promptly observe a defective memory cell without arranging unnecessary elements such as an array mark dedicated to counting for an original operation. The reason is that the arrangement of the memory cells having the appearance pattern itself functions as an array mark.

【００２５】さらに、本発明によれば、メモリセルが多
数配列されている中の中央付近を顕微鏡などで拡大観察
する場合などでも、上記の効果が果たされることであ
る。その理由は、他との識別容易な外観パターンを有す
るメモリセルは多数配列の領域の中央部にも配置するこ
とができるので、中央部を観察する際も目印として確認
しやすいからである。Further, according to the present invention, the above effects can be achieved even when the vicinity of the center of a large number of arranged memory cells is enlarged and observed with a microscope or the like. The reason is that memory cells having an appearance pattern that can be easily distinguished from the others can be arranged also in the central portion of a region of a large number of arrangements, so that the central portion can be easily recognized as a mark when observing the central portion.

【図面の簡単な説明】[Brief description of the drawings]

【図１】本発明の半導体記憶装置の一実施形態における
メモリセルのパターンレイアウトを示す模式図である。FIG. 1 is a schematic diagram showing a pattern layout of a memory cell in one embodiment of a semiconductor memory device of the present invention.

【図２】本実施形態の各メモリセルの回路図である。FIG. 2 is a circuit diagram of each memory cell of the present embodiment.

【図３】本実施形態の各メモリセルの外観パターンを示
す模式図である。FIG. 3 is a schematic diagram showing an appearance pattern of each memory cell of the embodiment.

【図４】従来の半導体記憶装置におけるメモリセルのパ
ターンレイアウトを示す模式図である。FIG. 4 is a schematic diagram showing a pattern layout of a memory cell in a conventional semiconductor memory device.

【符号の説明】[Explanation of symbols]

３，４，２３，２４ ビット線 ５，２５ ワード線 １２ メモリセル １４ ポリシリコン層 3,4,23,24 bit line 5,25 word line 12 memory cell 14 polysilicon layer

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8229 H01L 21/8239 - 21/8247 H01L 27/10 - 27/115 ──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. ⁷ , DB name) H01L 21/8229 H01L 21/8239-21/8247 H01L 27/10-27/115

Claims (4)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】 同等の機能を有するメモリセルが縦横に
マトリックス状に配列されている半導体記憶装置におい
て、前記各メモリセルは左右非対称な外観パターンを有
しており、前記外観パターンには少なくとも第１のパタ
ーンと第２のパターンとの２種類があり、前記第２のパ
ターンは前記第１のパターンの左右を反転した反転パタ
ーンであり、縦方向または横方向の前記メモリセルの配
列において、適宜の数ごとの前記メモリセルを前記第２
のパターンを有するメモリセルとし、それ以外の前記メ
モリセルを前記第１のパターンを有するメモリセルと
し、該第１のパターンを有するメモリセルが複数個連続
して並ぶようにしてなることを特徴とする半導体記憶装
置。1. A semiconductor memory device in which memory cells having the same function are arranged vertically and horizontally in a matrix, wherein each of the memory cells has a left-right asymmetric appearance pattern, and the appearance pattern has at least a first pattern. There are two types, a first pattern and a second pattern. The second pattern is an inverted pattern obtained by inverting the left and right of the first pattern. Of the memory cells in the second
And the other memory cells are memory cells having the first pattern, and a plurality of memory cells having the first pattern are continuously arranged. Semiconductor storage device. 【請求項２】 前記メモリセルにおいて、電気的に等価
な機能を果たす点同士が前記左右の方向に並ぶようにレ
イアウトしてなることを特徴とする、請求項１に記載の
半導体記憶装置。2. The semiconductor memory device according to claim 1, wherein the memory cells are laid out so that points having electrically equivalent functions are arranged in the left and right directions. 【請求項３】 前記外観パターンは少なくとも配線を含
むパターンであることを特徴とする、請求項１〜２のい
ずれかに記載の半導体記憶装置。3. The semiconductor memory device according to claim 1, wherein said external pattern is a pattern including at least wiring. 【請求項４】 前記配線はポリシリコン層を含んでなる
ことを特徴とする、請求項３に記載の半導体記憶装置。4. The semiconductor memory device according to claim 3, wherein said wiring comprises a polysilicon layer.