JP3052819B2 - Voltage-current converter - Google Patents
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- JP3052819B2 JP3052819B2 JP8014054A JP1405496A JP3052819B2 JP 3052819 B2 JP3052819 B2 JP 3052819B2 JP 8014054 A JP8014054 A JP 8014054A JP 1405496 A JP1405496 A JP 1405496A JP 3052819 B2 JP3052819 B2 JP 3052819B2
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Description
【０００１】[0001]
【発明の属する技術分野】本発明は電圧電流変換回路に
関し、特にトランジスタのエミッタ接地電流増幅率βの
影響を小さくした電圧電流変換回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a voltage-to-current conversion circuit, and more particularly to a voltage-to-current conversion circuit in which the influence of a common emitter current amplification factor β of a transistor is reduced.
【０００２】[0002]
【従来の技術】図４は従来の電圧電流変換回路である。
図４を参照すると、基準電圧源ＶＲＥＦと、エミッタが
この基準電圧源ＶＲＥＦに接続されたＮＰＮトランジス
タＱ１と、ベースがこのＮＰＮトランジスタＱ１のベー
スとコレクタに接続されたＮＰＮトランジスタＱ２と、
入力端子がこのＮＰＮトランジスタＱ２のコレクタに接
続され、出力端子がＮＰＮトランジスタＱ１のコレクタ
に接続されたカレントミラー回路ＣＭと、ベースとエミ
ッタが各々ＮＰＮトランジスタＱ２のベースとエミッタ
に共通接続されたＮＰＮトランジスタＱ３と、これらＮ
ＰＮトランジスタＱ２，Ｑ３の共通接続されたエミッタ
と接地電位間に接続された出力電流決定用の抵抗Ｒ１
と、この電流源回路を起動させるための回路としてコレ
クタがカレントミラー回路ＣＭの入力端子に接続され、
ベースが基準電圧源ＶＲＥＦに接続され、エミッタがＮ
ＰＮトランジスタＱ２，Ｑ３のエミッタと共通接続され
たＮＰＮトランジスタＱ８から構成される。そしてＮＰ
ＮトランジスタＱ３のコレクタが定電流出力端子とな
る。2. Description of the Related Art FIG. 4 shows a conventional voltage-current conversion circuit.
Referring to FIG. 4, a reference voltage source VREF, an NPN transistor Q1 having an emitter connected to the reference voltage source VREF, an NPN transistor Q2 having a base connected to the base and collector of the NPN transistor Q1,
A current mirror circuit CM having an input terminal connected to the collector of the NPN transistor Q2, an output terminal connected to the collector of the NPN transistor Q1, and an NPN transistor having a base and an emitter commonly connected to a base and an emitter of the NPN transistor Q2, respectively. Q3 and these N
Output current determining resistor R1 connected between the commonly connected emitters of PN transistors Q2 and Q3 and ground potential
And a collector connected to the input terminal of the current mirror circuit CM as a circuit for activating the current source circuit,
The base is connected to the reference voltage source VREF, and the emitter is N
It comprises an NPN transistor Q8 commonly connected to the emitters of the PN transistors Q2 and Q3. And NP
The collector of the N transistor Q3 serves as a constant current output terminal.
【０００３】いま、抵抗Ｒ１の一端の電位をＶＲとし、
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（１） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）となる。ここで、カレントミラー
回路の入出力電流比を１：１とし、トランジスタのエミ
ッタ接地電流増幅率βを∞と仮定すれば、トランジスタ
Ｑ１，Ｑ２の各々のコレクタ電流は等しくなる。従って
（１）式においてトランジスタＱ１とＱ２とがお互いに
整合していれば、トランジスタＱ１のベース、エミッタ
間電圧ＶＢＥ（Ｑ１）とトランジスタＱ２のベース、エ
ミッタ間電圧ＶＢＥ（Ｑ２）は等しくなり、ＶＲは次式
のようになる。Now, let the potential at one end of the resistor R1 be VR,
Assuming that the reference voltage is VREF, VR = VREF + VBE (Q1) -VBE (Q2) (1) (VBE (Q1), VBE (Q2): base-emitter voltage of Q1 and Q2). Here, assuming that the input / output current ratio of the current mirror circuit is 1: 1 and the common emitter current gain β of the transistor is ∞, the collector currents of the transistors Q1 and Q2 are equal. Therefore, if the transistors Q1 and Q2 match each other in the expression (1), the base-emitter voltage VBE (Q1) of the transistor Q1 and the base-emitter voltage VBE (Q2) of the transistor Q2 become equal, and VR Becomes as follows.
【０００４】 ＶＲ＝ＶＲＥＦ……………………………………………………（２） また、ＮＰＮトランジスタＱ２とＱ３はエミッタとベー
スが各々共通接続されているので各々のコレクタ電流は
等しく、抵抗Ｒ１に流れる電流の半分となる。従って、
ＮＰＮトランジスタＱ３のコレクタ出力電流をＩ０とす
ると、 Ｉ０＝ＶＲＥＦ／２Ｒ１…………………………………………（３） となり、基準電圧ＶＲＥＦと抵抗Ｒ１とによってのみ出
力電流Ｉ０が決まる。従って基準電圧ＶＲＥＦと抵抗Ｒ
１が安定であれば、出力電流Ｉ０も安定である。VR = VREF ………………………………………………………………………………………………………………………………………………………………………………………………………… (2) NPN transistors Q2 and Q3 have their emitters and bases connected in common. The collector currents are equal and half of the current flowing through the resistor R1. Therefore,
Assuming that the collector output current of the NPN transistor Q3 is I0, I0 = VREF / 2R1 (3), and the output current I0 is obtained only by the reference voltage VREF and the resistor R1. Is determined. Therefore, the reference voltage VREF and the resistance R
If 1 is stable, the output current I0 is also stable.
【０００５】次に起動回路について説明する。ＮＰＮト
ランジスタＱ８は起動用トランジスタである。電源投入
直後はこのトランジスタＱ８がオンする。その時の起動
電流（Ｑ８のコレクタ電流）ＩＳＴＡＲＴは、 ＩＳＴＡＲＴ＝（ＶＲＥＦ−ＶＢＥ（Ｑ８））／Ｒ１………（４） となる。するとカレントミラー回路ＣＭに電流が流れ、
トランジスタＱ１，Ｑ２を能動状態にする。この時
（２）式に示したようにＶＲ＝ＶＲＥＦとなる。従って
トランジスタＱ８のベース、エミッタ間電圧はゼロとな
りトランジスタＱ８はオフし、他の回路に悪影響を与え
ることはない。このようにして本定電流回路に起動がか
かり、回路が安定する。Next, the starting circuit will be described. The NPN transistor Q8 is a starting transistor. Immediately after the power is turned on, the transistor Q8 turns on. The starting current (collector current of Q8) ISTART at that time is: ISTART = (VREF−VBE (Q8)) / R1 (4) Then, a current flows through the current mirror circuit CM,
The transistors Q1 and Q2 are activated. At this time
VR = VREF as shown in the equation (2) . Therefore, the voltage between the base and the emitter of the transistor Q8 becomes zero, and the transistor Q8 is turned off, so that other circuits are not adversely affected. In this way, the constant current circuit is activated, and the circuit is stabilized.
【０００６】次に本従来例において、エミッタ接地電流
増幅率βの影響について考える。上述した解析はエミッ
タ接地電流増幅率βを∞と仮定している。ここで、エミ
ッタ接地電流増幅率βを有限と考えて同様に解析する。Next, in this conventional example, the influence of the common emitter current amplification factor β will be considered. The above analysis assumes that the common emitter current amplification factor β is ∞. Here, the common emitter current amplification factor β is considered to be finite, and the analysis is performed similarly.
【０００７】まず図４において、既存の技術で、エミッ
タ接地電流増幅率βの影響が小さくなる回路を考える。
図５は図４の回路を基にエミッタ接地電流増幅率βによ
る影響を少なくした回路である。図５を参照すると、図
４に示すトランジスタＱ１のコレクタベースを共通接続
せず、ベースがトランジスタＱ１のコレクタに接続さ
れ、エミッタがトランジスタＱ１，Ｑ２のベースに共通
接続され、コレクタが正電源ＶＣＣに接続されたＮＰＮ
トランジスタＱ５を付加する。これ以外は図４と同じで
あるので、その説明を省略する。First, in FIG. 4, a circuit in which the influence of the common emitter current amplification factor β is reduced by the existing technology is considered.
FIG. 5 is a circuit in which the influence of the common emitter current amplification factor β is reduced based on the circuit of FIG. Referring to FIG. 5, the collector and the base of the transistor Q1 shown in FIG. 4 are not connected in common, but the base is connected to the collector of the transistor Q1, the emitters are connected in common to the bases of the transistors Q1 and Q2, and the collector is connected to the positive power supply VCC. Connected NPN
The transistor Q5 is added. Except for this, the configuration is the same as that of FIG.
【０００８】図４において、トランジスＱ１，Ｑ２のコ
レクタ電流は１／βのオーダーでベース電流分の差がで
る。この差分が全体としての誤差につながる。In FIG. 4, the collector currents of the transistors Q1 and Q2 have a difference of the base current in the order of 1 / β. This difference leads to an error as a whole.
【０００９】[0009]
【発明が解決しようとする課題】しかし、図５に示すよ
うなトランジスタＱ５によるベース電流補償型の回路で
は電流誤差が１／β2 のオーダーに軽減され、ほぼ無視
できるレベルになる。しかし、出力電流Ｉ０の方は依然
として誤差が残る。すなわち上述した（３）式に相当す
る式は、However, in the base current compensation type circuit using the transistor Q5 as shown in FIG. 5, the current error is reduced to the order of 1 / β 2 , which is almost negligible. However, the output current I0 still has an error. That is, the equation corresponding to the above equation (3) is
【００１０】 [0010]
【００１１】となり、１／βのオーダーで誤差として現
れる。具体例を示すと、βが５０と仮定すると、出力電
流で２％の誤差となり、高精度を要求される回路には使
えない。And appears as an error on the order of 1 / β. As a specific example, assuming that β is 50, the output current has an error of 2%, and cannot be used for a circuit requiring high accuracy.
【００１２】[0012]
【課題を解決するための手段】本発明の電圧電流変換回
路は、ベースが共通接続された第１と第２と第３のトラ
ンジスタと、エミッタが前記第２のトランジスタのコレ
クタに接続され、ベースが前記第３のトランジスタのコ
レクタに接続された第４のトランジスタと、入力端子が
前記第４のトランジスタのコレクタに接続され、出力端
子が前記第１のトランジスタのコレクタとベースに共通
接続された１：１のカレントミラー回路と、一端が前記
第２と第３のトランジスタの各々のエミッタに共通接続
され、他端が基準電位に接続された第１の抵抗とを備え
る。A voltage-current conversion circuit according to the present invention comprises a first, second, and third transistors whose bases are commonly connected, an emitter connected to a collector of the second transistor, and a base. A fourth transistor connected to the collector of the third transistor, an input terminal connected to the collector of the fourth transistor, and an output terminal commonly connected to the collector and base of the first transistor. : 1 current mirror circuit, and a first resistor having one end commonly connected to the emitters of the second and third transistors and the other end connected to a reference potential.
【００１３】本発明の電源電流変換回路は、更に、前記
第１のトランジスタのコレクタとベースとを共通接続す
る代わりに、ベースが前記第１のトランジスタのコレク
タに接続され、エミッタが前記第１と第２と第３の共通
接続されたベースに接続されたセレクタが電源端子に接
続された第５のトランジスタを備える。In the power supply current conversion circuit according to the present invention, instead of connecting the collector and base of the first transistor in common, the base is connected to the collector of the first transistor, and the emitter is connected to the first and second transistors. A selector connected to the second and third commonly connected bases includes a fifth transistor connected to the power supply terminal.
【００１４】本発明の電圧電流変換回路は、更に、前記
第４のトランジスタを削除し、前記第２のトランジスタ
のコレクタを直接前記カレントミラー回路の入力端子に
接続し、更にベースとエミッタとコレクタの各々が前記
第５のトランジスタのベースとエミッタとコレクタの各
々に共通接続された第６のトランジスタと、ベースとエ
ミッタの各々が前記第５のトランジスタのベースとエミ
ッタの各々に共通接続された第７のトランジスタとを具
備し、前記第７のトランジスタのコレクタが前記第３の
トランジスタのコレクタに共通接続される構成である。In the voltage-current conversion circuit according to the present invention, the fourth transistor may be omitted, the collector of the second transistor may be directly connected to the input terminal of the current mirror circuit, and the base, the emitter and the collector may be connected. a sixth transistor, each commonly connected to each of the base and the emitter and collector of said fifth transistor, each of the base and emitter of said fifth transistor base and Emi
And a seventh transistor commonly connected to each of the third transistors, wherein a collector of the seventh transistor is commonly connected to a collector of the third transistor.
【００１５】本発明の電圧電流変換回路は更に前記電圧
入力端子と基準電圧との間に接続された第２の抵抗を備
える。The voltage-current conversion circuit according to the present invention further includes a second resistor connected between the voltage input terminal and a reference voltage.
【００１６】[0016]
【発明の実施の形態】次に本発明について図面を参照し
て説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１７】図１は本発明の第１の実施の形態に係る電
圧電流変換回路である。本実施の形態では、基準電圧源
ＶＲＥＦと、エミッタがこの基準電源ＶＲＥＦに接続さ
れたＮＰＮトランジスタＱ１と、ベースがこのＮＰＮト
ランジスタＱ１のベースとコレクタに共通接続されたＮ
ＰＮトランジスタＱ２と、エミッタがトランジスタＱ２
のコレクタに接続されたＮＰＮトランジスタＱ４と、入
力端子がトランジスタＱ４のコレクタに接続され、出力
端子がトランジスタＱ１のコレクタとベースに共通接続
されたカレントミラー回路ＣＭと、ベースとエミッタが
各々トランジスタＱ２のベースとエミッタに各々共通接
続されたＮＰＮトランジスタＱ３と、これらＮＰＮトラ
ンジスタＱ２，Ｑ３の共通接続されたエミッタと接地電
位間に接続された出力電流決定用抵抗Ｒ１と、この電流
源回路を起動させるための回路としてコレクタがカレン
トミラー回路ＣＭの入力端子に接続され、ベースが基準
電圧源ＶＲＥＦに接続され、エミッタがＮＰＮトランジ
スタＱ２，Ｑ３のエミッタと共通接続されたＮＰＮトラ
ンジスタＱ８と、ＮＰＮトランジスタＱ１のエミッタと
接地電位間に接続された抵抗Ｒ２とから構成される。そ
してＮＰＮトランジスタＱ３のコレクタとＮＰＮトラン
ジスタＱ４のベースとを共通接続して、これが定電流出
力端子となる。FIG. 1 shows a voltage-current conversion circuit according to a first embodiment of the present invention. In this embodiment, a reference voltage source VREF, an NPN transistor Q1 whose emitter is connected to this reference power supply VREF, and an N base whose base is commonly connected to the base and collector of this NPN transistor Q1
PN transistor Q2 and emitter Q2
A current mirror circuit CM having an input terminal connected to the collector of the transistor Q4, an output terminal commonly connected to the collector and base of the transistor Q1, and a base and an emitter connected to the transistor Q2, respectively. An NPN transistor Q3 commonly connected to the base and the emitter, an output current determining resistor R1 connected between the commonly connected emitters of the NPN transistors Q2 and Q3 and the ground potential, and a circuit for activating the current source circuit. , A collector is connected to the input terminal of the current mirror circuit CM, a base is connected to the reference voltage source VREF, and an emitter is connected to the emitters of the NPN transistors Q2 and Q3, and an emitter of the NPN transistor Q1 is connected. And ground potential Consisting of a resistor R2 Metropolitan. Then, the collector of the NPN transistor Q3 and the base of the NPN transistor Q4 are commonly connected, and this serves as a constant current output terminal.
【００１８】いま、抵抗Ｒ１の一端の電位をＶＲとし、
基準電圧をＶＲＥＦとすると、 ＶＲ＝ＶＲＥＦ＋ＶＢＥ（Ｑ１）−ＶＢＥ（Ｑ２）…………（６） （ＶＢＥ（Ｑ１），ＶＢＥ（Ｑ２）：Ｑ１，Ｑ２のベー
ス、エミッタ間電圧）ここで、カレントミラー回路の入
出力電流比を１：１とし、トランジスタのエミッタ接地
電流増幅率をβとするとして（６）式の右辺の第２項と
第３項とを求める。まず、トランジスタＱ２のコレクタ
電流ＩＣ（Ｑ２）は、Now, let the potential at one end of the resistor R1 be VR,
Assuming that the reference voltage is VREF, VR = VREF + VBE (Q1) -VBE (Q2) (6) (VBE (Q1), VBE (Q2): voltage between base and emitter of Q1 and Q2) Here, current Assuming that the input / output current ratio of the mirror circuit is 1: 1 and the grounded emitter current amplification factor of the transistor is β, the second and third terms on the right side of Expression (6) are obtained. First, the collector current IC (Q2) of the transistor Q2 is
【００１９】 [0019]
【００２０】となる。また、トランジスタＱ４のコレク
タ電流をＩＣ（Ｑ４）とすると、## EQU1 ## If the collector current of the transistor Q4 is IC (Q4),
【００２１】 [0021]
【００２２】となり、このコレクタ電流ＩＣ（Ｑ４）が
カレントミラー回路ＣＭの入力電流となる。次にトラン
ジスタＱ１のコレクタ電流ＩＣ（Ｑ１）は、This collector current IC (Q4) becomes the input current of the current mirror circuit CM. Next, the collector current IC (Q1) of the transistor Q1 is
【００２３】 [0023]
【００２４】となる。ここで（６）式の第２項と第３項
のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとすると、## EQU1 ## Here, if VBE (1) −VBE (2) in the second and third terms of the equation (6) is ΔVBE,
【００２５】 [0025]
【００２６】（ＶＴ：熱電圧、≒２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−２ｍＶ、β＝１００とするとΔＶＢＥ≒−１ｍＶとな
る。すなわち、このくらいの値だと一般的にはＶＲＥＦ
＞ΔＶＢＥとなる。よって（６）式は、 ＶＲ＝ＶＲＥＦ…………………………………………………（１１） となる。そして、ＮＰＮトランジスタＱ２，Ｑ３はベー
スとエミッタが各々共通接続されているので各々のコレ
クタ電流は等しい。従ってＱ３のコレクタとＱ４のベー
スを共通接続した出力端子の電流Ｉ０は、(VT: thermal voltage, ≒ 26 mV at ta)
= 25 ° C). Here, ΔVBE is calculated by putting a specific numerical example into β. If β = 50, this ΔVBE ≒
When −2 mV and β = 100, ΔVBE ≒ −1 mV. In other words, with such a value, generally VREF
> ΔVBE. Therefore, the expression (6) is as follows: VR = VREF......... Since the bases and emitters of the NPN transistors Q2 and Q3 are commonly connected, the collector currents are equal. Therefore, the current I0 at the output terminal where the collector of Q3 and the base of Q4 are commonly connected is
【００２７】 [0027]
【００２８】となる。ここでβに具体的な数値例をいれ
て誤差を計算する。β＝５０とするとこの（１１）式の
｛ ｝内は０．９９９６２となる。従って誤差は約０．
０４％となり、従来例の２％誤差と比較してほとんど無
視できる範囲である。よって（１１）式は、## EQU1 ## Here, an error is calculated by putting a specific numerical example into β. If β = 50, the inside of {} in equation (11) is 0.99962. Therefore, the error is about 0.
04%, which is almost negligible compared to the 2% error of the conventional example. Therefore, equation (11) is
【００２９】 [0029]
【００３０】となり、正確な電圧電流変換回路が実現で
きる。Thus, an accurate voltage-current conversion circuit can be realized.
【００３１】次に、トランジスタＱ１のエミッタと接地
電位間に接続された抵抗Ｒ２についての説明をする。こ
の抵抗Ｒ２は入力単位に接続される定電流源ＶＲＥＦに
負荷電流が流れないようにするためのものである。もし
抵抗Ｒ２がなければ、定電圧源ＶＲＥＦには（８）式で
示されるようなほぼ出力電流と等しい電流値が流れ込
む。定電流源は正電源であり、一般的には電流の流出能
力はあるが、反対の流入能力がない。従って本実施の形
態のように定電圧源に電流が流れ込む場合はその定電圧
源は正確な動作をしなくなる場合がある。しかし抵抗Ｒ
２があると、トランジスタＱ１のエミッタ電流は抵抗Ｒ
２に流れ、定電流源ＶＲＥＦには電流が流れ込まなくな
る。Next, a description will be given of the resistor R2 connected between the emitter of the transistor Q1 and the ground potential. This resistor R2 is for preventing a load current from flowing to the constant current source VREF connected to the input unit. If there is no resistor R2, a current value substantially equal to the output current flows into the constant voltage source VREF as shown by the equation (8). The constant current source is a positive power supply, and generally has a current outflow capability, but has no reverse inflow capability. Therefore, when a current flows into a constant voltage source as in the present embodiment, the constant voltage source may not operate correctly. But the resistance R
2, the emitter current of the transistor Q1 becomes equal to the resistance R
2, and no current flows into the constant current source VREF.
【００３２】更に、抵抗Ｒ１と抵抗Ｒ２の値を等しくす
る、すなわちＲ１＝Ｒ２とすると、トランジスタＱ１の
エミッタ電流は全て抵抗Ｒ２に流れ、定電圧源ＶＲＥＦ
に流れる電流は“０”となる。Further, assuming that the values of the resistors R1 and R2 are equal, that is, R1 = R2, all the emitter current of the transistor Q1 flows through the resistor R2 and the constant voltage source VREF
Is “0”.
【００３３】起動回路については従来回路と動作原理は
同じであるので、その説明を省略する。Since the operation principle of the starting circuit is the same as that of the conventional circuit, the description is omitted.
【００３４】次に、本発明の第２の実施の形態について
説明する。図２は本発明の第２の実施の形態の回路図で
ある。同図中図１と同一構成部分には同一符号を付与
し、その説明を省略する。図２を参照すると、この実施
の形態は第１の実施の形態のトランジスタＱ１のコレク
タとベースとを共通接続する代わりに、ベースがトラン
ジスタＱ１のコレクタとカレントミラー回路ＣＭの出力
とに共通接続され、エミッタがトランジスタ（Ｑ１〜Ｑ
３）のベースと共通接続され、コレクタが正電源端子Ｖ
ＣＣに接続されたＮＰＮトランジスタＱ５を挿入接続す
る。本実施の形態はトランジスタ（Ｑ１〜Ｑ３）のベー
ス電流による誤差を小さくした回路である。第１の実施
の形態の場合と同様にしてトランジスタＱ１のコレクタ
電流ＩＣ（Ｑ１）を求めると、前述した（９）式に相当
する式が、Next, a second embodiment of the present invention will be described. FIG. 2 is a circuit diagram of a second embodiment of the present invention. In the figure, the same components as those in FIG. 1 are denoted by the same reference numerals, and description thereof will be omitted. Referring to FIG. 2, this embodiment instead of the common connecting the collector and base of the transistor Q1 of the first embodiment, base Trang
The collector of the transistor Q1 is commonly connected to the output of the current mirror circuit CM, and the emitters are transistors ( Q1 to Q1 ).
3) Commonly connected to the base and collector connected to the positive power supply terminal V
An NPN transistor Q5 connected to CC is inserted and connected. This embodiment is a circuit in which an error due to a base current of the transistors (Q1 to Q3) is reduced. When the collector current IC (Q1) of the transistor Q1 is obtained in the same manner as in the first embodiment, the equation corresponding to the above equation (9) becomes
【００３５】 [0035]
【００３６】となる。同様にして（６）式の第２項と第
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は## EQU1 ## Similarly, VBE (1) −VBE (2) of the second and third terms of the equation (6) is set as ΔVBE.
The equation corresponding to the above equation (10) is
【００３７】 [0037]
【００３８】（ＶＴ：熱電圧、約２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−１ｍＶ、β＝１００とするとΔＶＢＥ≒−０．５ｍＶ
となり、第１の実施の形態の場合と比較して、更にΔＶ
ＢＥによる誤差が小さくなるという利点がある。これ以
外の動作は第１の実施の形態と同じであるので、その説
明を省略する。(VT: thermal voltage, about 26 mV at ta)
= 25 ° C). Here, ΔVBE is calculated by putting a specific numerical example into β. If β = 50, this ΔVBE ≒
-1 mV, β = 100, ΔVBE ≒ −0.5 mV
And ΔV is further compared with the case of the first embodiment.
There is an advantage that an error due to BE is reduced. The other operations are the same as those of the first embodiment, and the description thereof will be omitted.
【００３９】次に本発明の第３の実施の形態について図
３を参照して説明すると、同図中図２と同一構成部分に
は同一符号を付与し、その説明を省略する。本実施の形
態は図３に示すように、第２の実施の形態のトランジス
タＱ４を削除しトランジスタＱ２のコレクタを直接カレ
ントミラー回路ＣＭの入力端子に接続する。更に、トラ
ンジスタＱ５のコレクタ、ベース、エミッタの各々と共
通接続したトランジスタＱ６を新たに接続する。更に、
ベースとエミッタの各々がトランジスタＱ５のそれと共
通接続されたトランジスタＱ７を新たに接続し、トラン
ジスタＱ７のコレクタとトランジスタＱ３のコレクタを
共通接続して電流出力端子Ｉ０とする。本実施の形態
は、ＮＰＮトランジスタＱ４によるとＱ１とＱ２のコレ
クタ電流の誤差を小さくした回路である。図２の場合の
第２の実施の形態と同様にしてトランジスタＱ１のコレ
クタ電流ＩＣ（Ｑ１）を求めると、前述した（９）式に
相当する式が、Next, a third embodiment of the present invention will be described with reference to FIG. 3. In FIG. 3, the same components as those of FIG. 2 are denoted by the same reference numerals, and description thereof will be omitted. In the present embodiment, as shown in FIG. 3, the transistor Q4 of the second embodiment is eliminated, and the collector of the transistor Q2 is directly connected to the input terminal of the current mirror circuit CM. Further, the collector of the tiger <br/> Njisuta Q5, the base, a new connection transistor Q6 which is connected in common with each of the emitter. Furthermore,
Each of the base and the emitter is newly connected to a transistor Q7 commonly connected to that of the transistor Q5, and the collector of the transistor Q7 and the collector of the transistor Q3 are commonly connected to form a current output terminal I0. The present embodiment is a circuit in which the error between the collector currents of Q1 and Q2 is reduced according to the NPN transistor Q4. When the collector current IC (Q1) of the transistor Q1 is obtained in the same manner as in the second embodiment in the case of FIG. 2, the equation corresponding to the above-mentioned equation (9) becomes
【００４０】 [0040]
【００４１】となる。同様にして（６）式の第２項と第
３項のＶＢＥ（１）−ＶＢＥ（２）をΔＶＢＥとして、
前述の（１０）式に相当する式は## EQU1 ## Similarly, VBE (1) −VBE (2) of the second and third terms of the equation (6) is set as ΔVBE.
The equation corresponding to the above equation (10) is
【００４２】 [0042]
【００４３】（ＶＴ：熱電圧、約２６ｍＶ ａｔ ｔａ
＝２５℃）となる。ここでβに具体的な数値例をいれて
ΔＶＢＥを計算する。β＝５０とするとこのΔＶＢＥ≒
−０．０３ｍＶとなり、第２の実施の形態の場合と比較
して、更にΔＶＢＥによる誤差が小さくなるという利点
がある。また、出力電流Ｉ０は、(VT: thermal voltage, about 26 mV at ta)
= 25 ° C). Here, ΔVBE is calculated by putting a specific numerical example into β. If β = 50, this ΔVBE ≒
−0.03 mV, which is an advantage that the error due to ΔVBE is further reduced as compared with the case of the second embodiment. The output current I0 is
【００４４】 [0044]
【００４５】となり、第２の実施の形態と同じレベルの
改善効果がある。これ以外の動作は第１の実施の形態と
同じであるので、その説明を省略する。Thus, there is an improvement effect at the same level as in the second embodiment. The other operations are the same as those of the first embodiment, and the description thereof will be omitted.
【００４６】[0046]
【発明の効果】以上説明したように本発明は、エミッタ
電流を決定し、そのコレクタから電流出力する電圧電流
変換回路において、エミッタ接地電流増幅率βによる誤
差を補償する回路構成にしたので、簡単な回路で高精度
の電圧電流変換回路を構成できるという効果を有する。As described above, according to the present invention, in the voltage-current conversion circuit for determining the emitter current and outputting the current from the collector, the circuit is configured to compensate for the error caused by the ground emitter current amplification factor β. There is an effect that a high-precision voltage-current conversion circuit can be configured with a simple circuit.
【図１】本発明の第１の実施の形態の電圧電流変換回路
の回路図である。FIG. 1 is a circuit diagram of a voltage-current conversion circuit according to a first embodiment of the present invention.
【図２】本発明の第２の実施の形態の電圧電流変換回路
の回路図である。FIG. 2 is a circuit diagram of a voltage-current conversion circuit according to a second embodiment of the present invention.
【図３】本発明の第３の実施の形態の電圧電流変換回路
の回路図である。FIG. 3 is a circuit diagram of a voltage-current conversion circuit according to a third embodiment of the present invention.
【図４】従来例の回路図である。FIG. 4 is a circuit diagram of a conventional example.
【図５】他の従来例の回路図である。FIG. 5 is a circuit diagram of another conventional example.
Ｑ１〜Ｑ８ ＮＰＮトランジスタ Ｒ１〜Ｒ２ 抵抗 ＣＭ カレントミラー回路 ＶＲＥＦ 基準電圧源 Ｉ０ 出力電流 ＶＣＣ 正電源 Q1 to Q8 NPN transistors R1 to R2 Resistance CM Current mirror circuit VREF Reference voltage source I0 Output current VCC Positive power supply
Claims (3)
３のトランジスタと、エミッタが前記第２のトランジス
タのコレクタに接続され、ベースが前記第３のトランジ
スタのコレクタに接続された第４のトランジスタと、入
力端子が前記第４のトランジスタのコレクタに接続さ
れ、出力端子が前記第１のトランジスタのコレクタとベ
ースに共通接続された１：１のカレントミラー回路と、
一端が前記第２と第３のトランジスタの各々のエミッタ
に共通接続され、他端が基準電位に接続された第１の抵
抗とを具備し、前記第１のトランジスタのエミッタが電
圧入力端子となり、前記第３のトランジスタのコレクタ
と前記第４のトランジスタのベースとの共通接続点が電
流出力端子となることを特徴とした電圧電流変換回路。A first transistor having a base connected in common, a second transistor and a third transistor connected in common, an emitter connected to a collector of the second transistor, and a base connected to a collector of the third transistor. 4, a 1: 1 current mirror circuit having an input terminal connected to the collector of the fourth transistor, and an output terminal commonly connected to the collector and the base of the first transistor;
A first resistor having one end commonly connected to the emitters of the second and third transistors and the other end connected to a reference potential, the emitter of the first transistor serving as a voltage input terminal; A voltage-current conversion circuit, wherein a common connection point between the collector of the third transistor and the base of the fourth transistor serves as a current output terminal.
ースとを共通接続する代わりに、ベースが前記第１のト
ランジスタのコレクタに接続され、エミッタが前記第１
と第２と第３の共通接続されたベースに接続され、コレ
クタが電源端子に接続された第５のトランジスタを具備
したことを特徴とした請求項１記載の電圧電流変換回
路。2. Instead of connecting the collector and the base of the first transistor in common, the base is connected to the collector of the first transistor and the emitter is connected to the first transistor.
2. The voltage-current conversion circuit according to claim 1, further comprising a fifth transistor connected to the first and second and third commonly connected bases and having a collector connected to the power supply terminal.
第２のトランジスタのコレクタを直接前記カレントミラ
ー回路の入力端子に接続し、更にベースとエミッタとコ
レクタの各々が前記第５のトランジスタのベースとエミ
ッタとコレクタの各々に共通接続された第６のトランジ
スタと、ベースとエミッタの各々が前記第５のトランジ
スタのベースとエミッタの各々に共通接続された第７の
トランジスタとを具備し、前記第７のトランジスタのコ
レクタが前記第３のトランジスタのコレクタに共通接続
されることを特徴とした請求項２記載の電圧電流変換回
路。3. The fourth transistor is eliminated, a collector of the second transistor is directly connected to an input terminal of the current mirror circuit, and each of a base, an emitter and a collector is connected to a base of the fifth transistor. A sixth transistor commonly connected to each of the emitter and the collector , and a seventh transistor each having a base and an emitter commonly connected to each of the base and the emitter of the fifth transistor, The voltage-current conversion circuit according to claim 2, wherein a collector of the seventh transistor is commonly connected to a collector of the third transistor.
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|---|---|
| JPH09214262A JPH09214262A (en) | 1997-08-15 |
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